JP4021045B2 - アクティブマトリクス型表示装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は薄膜トランジスタをスイッチング素子として利用したアクティブマトリクス型表示装置に関する。
【0002】
【従来の技術】
アクティブマトリクス型表示装置は画素毎にスイッチング素子を設けた構成をとり、各々の画素に選択的に表示信号を印加することが可能なため、高コントラストでクロストークのない鮮明な画像を得ることができるものである。また、その軽量、薄型、低消費電力といった特徴から、ノート型パソコン等の携帯用機器の表示装置のディスプレイとして広く実用されている。
【0003】
図7に従来アクティブマトリクス型表示装置の画素の一例の平面説明図(a)と断面説明図(b)を示す。断面図(b)は平面図(a)のA−A線断面を矢印方向からみたときに対応する。同図に示すように、画素はガラス基板10上に走査線1と一体のゲート電極3、ゲート絶縁膜13、半導体層6、画素電極7、信号線2と一体のソース電極4、ドレイン電極5をそれぞれ、成膜・パターニングの工程を繰り返すことで形成する。一方、対向ガラス基板11上には共通電極9が形成されており、液晶層12を介してガラス基板10と対向した形で配置される。なお、平面図(a)に示されるように、走査線1と平行に補助容量線8が配置されており、画素電極7との間で補助容量が形成される。補助容量は、画素電極7と共通電極9間に液晶層12を介して形成される液晶容量に対して並列に挿入される容量であり、保持期間中のTFTの漏れ電流や画素電極7と他の電極との容量結合による液晶印加電圧の変動を制御する働きをもつ。このような同一構成の画素をアレイ状に接続することで、表示領域は形成される。
【0004】
図8はスイッチング素子としてTFTを用いた場合のアクティブマトリクス型表示装置の等価回路を示す説明図であり、図9は駆動波形を示す説明図であり、簡単に駆動原理について説明する。信号線22と走査線21との各交点にTFT23を介して液晶容量25と補助容量24が接続された構成をとる。またTFTにはゲート電極とドレイン電極間で形成される寄生容量Cgd26が付加される。走査回路32は走査線に順次ゲートパルスを印加し、それに同期して信号発生回路31は信号線に1ライン分の画像信号を出力する。TFTは走査線にゲートパルスが印加されている間ON状態となり、信号線に出力されている画像信号に応じて画素容量、補助容量に電荷が蓄積される。次にゲートパルスが次の走査線に移るとTFTはOFF状態となり、次にゲートパルスが印加されるまでの間蓄積された電荷は保持されることになる。結果、個々の画素は独立に所定の表示を行うことができる。
【0005】
【発明が解決しようとする課題】
ところで、TFTをスイッチング素子として用いたアクティブマトリクス型表示装置では、ゲート電極とドレイン電極との間の容量Cgdが寄生的に形成される。このCgdはゲートパルスが立ち下がる際に容量結合により画素電極電位ΔVは次式で表される。
【0006】
【数1】
【0007】
Cgdはゲート/ドレイン電極間寄生容量、Clcは液晶容量、Csは補助容量、ΔVgはゲートパルスのスイング幅である。この式において仮にΔVが表示領域内すべての画素間で同一であるならば、共通電極電位Vcomを調節することで、実質的にΔVを打ち消すことが可能である。しかしながら実際は、表示領域内でΔVを一定にすることは困難である。その最も大きな要因としては画素アレイ形成時のフォトリソ工程で使用するステップアンドリピート露光装置(以下、ステッパーと記す)のアライメント誤差があげられる。このアライメント誤差が生じると分割露光領域で各レイヤーの重なり量に違いが発生し、Cgdが分割露光領域間で異なることになる。つまり分割露光領域間でΔVが異なる状態が発生する。このΔVの分布はそのまま液晶印加電圧の分布に反映されるため、結果、分割露光領域間で輝度差が発生するといった問題を生じることになる。
【0008】
この問題の解決方法として、補助容量Csの値を大きくしてΔVの変動を抑えることが考えられるが、通常補助容量Csは光透過性を有しない金属膜で形成されるため、補助容量Csの値を大きくするために金属膜の大きさを大きくすると画素開口率が低下するといった問題を生じる。また、TFTを小型化しCgd自体を小さくすることも考えられるが、TFTの小型化は駆動能力の低下をもたらすためその自由度は小さい。
【0009】
本発明は、画素開口率の低下を伴うことなく、ステッパーによるアライメント誤差が生じた場合に発生する分割露光領域間の輝度差を抑え、表示品質に優れた表示装置を得ることを目的とするものである。
【0010】
【課題を解決するための手段】
本発明の請求項1にかかわる表示装置は、第1の画素は、第1の走査線に接続される第1のゲート電極と、第1の信号線に接続される第1のソース電極と、第1の画素電極に接続される第1のドレイン電極とを備える第1のTFTを有し、
第2の画素は、第2の走査線に接続される第2のゲート電極と、第2の信号線に接続される第2のソース電極と、第2の画素電極に接続される第2のドレイン電極とを備える第2のTFTを有し、
第1のゲート電極、第2のゲート電極は、それぞれ第1の走査線、第2の走査線に対して同じ側に配置され、
第1のゲート電極、第2のゲート電極は、それぞれ第1の信号線、第2の信号線に対して同じ側に配置され、
前記第1のゲート電極と第1のドレイン電極との重なり面積、および前記第2のゲート電極と第2のドレイン電極との重なり面積の、アライメントずれにより発生する変動(増減)が、該第1の画素と該第2の画素で反対方向に発生するように、該第2の画素の該第2のゲート電極に対する第2のソース電極と第2のドレイン電極の配置を、該第1の画素の第1のゲート電極に対する第1のソース電極と第1のドレイン電極の配置とは反対にしたことを特徴とする。
【0011】
本発明の請求項2にかかわる表示装置は、前記第1の走査線に対して所定の角度θ(0°<θ<90°)をなして延設された前記第1のゲート電極と、該第1のゲート電極と重なり合う部分を有して第1のゲート電極の一方の側だけに配置され、前記第1の画素電極に接続される第1のドレイン電極が配置される第1の所定の領域と該第1のゲート電極と重なりあう部分を有して第1のゲート電極の他方の側だけに配置され、該第1の信号線に接続される該第1のソース電極が配置される第2の所定の領域とを含む第1の画素と、
前記第2の走査線に対して前記所定の角度θ(0°<θ<90°)をなして延設された前記第2のゲート電極と、該第2のゲート電極と重なりあう部分を有して該第2のゲート電極の一方の側だけに配置され、前記第2の画素電極と接続される第2のドレイン電極が配置される第3の所定の領域と第2のゲート電極と重なりあう部分を有して第2のゲート電極の他方の側だけに配置され、第2の信号線と接続される第2のソース電極が配置される第4の所定の領域とを含む第2の画素とを含み、前記第1の画素の第1のゲート電極と前記第2の画素の第2のゲート電極は、それぞれ第1の信号線、第2の信号線に対して同じ側に配置され、前記第1の所定の領域と前記第3の所定の領域とは、前記第1のゲート電極に対して反対側の領域であることを特徴とする。
【0012】
本発明の請求項3にかかわる表示装置は、前記第1の画素と第2の画素とが互いに隣接し、かつ第1の画素と第2の画素とがアレイ状に複数個配列されてなることを特徴とする。
【0013】
本発明の請求項4にかかわる表示装置は、前記第1の画素において第1のゲート電極と第1のドレイン電極とが重なり合う部分の面積と、第2の画素において第2のゲート電極と第2のドレイン電極とが重なり合う部分の面積とが同一であることを特徴とする。
【0014】
本発明の請求項5にかかわる表示装置は、前記第1の画素におけるCgdの値と、第2の画素におけるCgdの値とが同一であることを特徴とする。
【0016】
本発明の請求項6にかかわる表示装置は、前記第1のソース電極と第1のゲート電極の一部と重なり合う部分と、前記第1のドレイン電極と前記第1のゲート電極の一部と重なり合う部分とが、前記第1のゲート電極の中心線上の1点に関して点対称に形成された第1の画素と、前記第2のソース電極と前記第2のゲート電極の一部と重なり合う部分と、前記第2のドレイン電極と前記第2のゲート電極の一部と重なり合う部分とが、前記第2のゲート電極の中心線上の1点に関して点対称に形成された第2の画素とを含むことが好ましい。
【0017】
【発明の実施の形態】
実施の形態1
図1および図2は本発明の実施の形態1における画素を示す平面説明図である。図1に示す第1の画素Aにおいて、TFTのゲート電極3は走査線1とある適当な角度θの方向に延ばして配置されている。図1に示すように、該ゲート電極上に、絶縁膜、半導体層6を形成後、該ゲート電極に関して信号線2側の第1の所定の領域にドレイン電極5を設け、該ゲート電極に関してドレイン電極とは反対側の第2の所定の領域にソース電極4を設けることでTFTを構成する。また、図2に示す第2の画素Bにおいて、TFTのゲート電極3は走査線1に対して第1の画素Aと同様の角度θをもって配置されている。該ゲート電極上に、絶縁膜、半導体膜6を形成後、該ゲート電極に関して信号線2側の第4の所定の領域にソース電極4を設け、該ゲート電極に関してソース電極とは反対側の第3の所定の領域にドレイン電極5を設けることでTFTを形成する。ここで第1および第2の画素A、Bにおいてゲート電極1、ドレイン電極5の重なり面積は同一であり、その重なり部形状も同一である。つまり第1および第2の画素A、Bは各々のドレイン電極の位置を反転させた構成をとり、かつCgdの値を同一とし、かつドレイン電極と、ゲート電極との重なり部の形状を同一としたものである。
【0018】
図3は本実施の形態1の表示領域を構成する画素のアレイ配列41について示す説明図である。図に示されるように本実施の形態における表示領域は、第1の画素Aと第2の画素Bが走査線方向、信号線方向共に交互に配列された形で構成される。
【0019】
ゲート電極およびソース電極の重なり面積ならびにゲート電極およびドレイン電極の重なり面積にそれぞれ変動が生じるとCgdの変動に大きく影響を及ぼす。このような電極の重なり面積の変動はステッパーのアライメント誤差により生じるものである。このような電極の変動が生じた場合を考える。たとえば、ソース電極およびドレイン電極がゲート電極に対して図1に示すX方向にずれた場合、第1の画素AにおいてはCgdは減少、第2の画素BではCgdは増加する。またY方向にずれた場合、第1の画素AにおいてはCgdは減少、第2の画素BにおいてはCgdは増加することになる。つまり、ステッパーのアライメント誤差が生じた場合、表示領域内で隣合う画素のCgdの増減が反対方向に生じることになる。またCgdの値、およびCgdを形成するゲート電極と、ドレイン電極との重なり部形状を同一としているために、ずれ量に対するCgdの増減量は同一となる。
【0020】
図4は、電圧変化に対し最も輝度変化の大きい透過率20〜40%付近におけるCgd変動(ΔV変動)と輝度の関係を示す説明図である。図に示されるように、Cgd増加(図の右方向)に対し輝度は増加(図の上方向)、Cgd減少に対し輝度は減少の傾向を示し、かつ、その輝度変化量はCgd変化量に対しほぼ一定であるため、第1の画素A、第2の画素Bのアライメントずれ量に対する輝度変化は図4に示すようになる。図5は、アライメントずれと輝度の関係を示す説明図である。つまり、隣接画素の輝度変化が、反対方向に同じ大きさで生じることとなり、ある領域での輝度は図中Aで示す第1の画素Aと、図中Bで示す第2の画素Bの輝度の平均Mとなるため、その変化はほとんど生じない。
【0021】
つまり、本実施の形態を用いることで、ステッパーのアライメントずれが生じた場合においても、アライメントずれが生じない場合と比較して、複数画素で形成される領域としての輝度はほとんど変化しないため、分割露光領域間の輝度差発生を抑制することが可能となり、画素開口率を低下させることなく、表示品質に優れた液晶表示装置を得ることが可能となる。
【0022】
実施の形態2
図6は、本発明の他の実施の形態にかかわる画素部分の平面説明図である。図5において図1および図2に示した要素と同じ要素には同一の符号を付して示した。図6に示したように、本実施の形態においては、ドレイン電極の一部がソース電極の側に延設され、かつ、ソース電極4の一部がドレイン電極5の側に延設されている。その他の点は実施の形態1と同様である。すなわち、走査線に対して所定の角度θをなして延設されたゲート電極と、ドレイン電極とソース電極とが設けられている点は実施の形態1と同様である。本実施の形態では、図6の(a)に示すように、第1の画素は、ドレイン電極5が、ゲート電極に関して信号線側から延設されかつゲート電極(半導体層6の下層、図示せず)の一部と重なり合う第1の重なり部分51を有して設けられていると同時に、ソース電極4が、ゲート電極に関して走査線側から延設されかつゲート電極の一部と重なり合う第2の重なり部分52とを有して設けられていて、前記所定の角度θ方向のゲート電極の中心線上の1点に関して前記第1の重なり部分と第2の重なり部分とが点対称に形成されている。また、図6の(b)に示すように、第2の画素は、走査線に対して所定の角度θをなして延設されたゲート電極と、ドレイン電極とソース電極とが設けられている点は実施の形態1と同様である。本実施の形態では、ドレイン電極5が、ゲート電極に関して走査線側から延設されかつゲート電極(半導体層6の下層、図示せず)の一部と重なり合う第3の重なり部分53を有して設けられていると同時に、ソース電極4が、ゲート電極に関して信号線側から延設されかつゲート電極の一部と重なり合う第4の重なり部分54とを有して設けられていて、前記所定の角度θ方向のゲート電極の中心線上の1点に関して前記第3の重なり部分と第4の重なり部分とが点対称に形成されている。
【0023】
このようにドレイン電極とソース電極とを配設することによっても実施の形態1と同様にステッパーのアライメントずれが生じた場合においても、アライメントずれが生じない場合と比較して、複数画素で形成される領域としての輝度はほとんど変化しないため、分割露光領域間の輝度差発生を抑制することが可能となり、画素開口率を低下させることなく、表示品質に優れた液晶表示装置を得ることが可能となる。
【0024】
なお、以上の実施の形態1および2では、補助容量配線を設けた画素についての例を示したが、補助容量配線が無く、隣接ゲート線と画素電極の間で補助容量を形成する画素においても同様の効果が得られる。また、共通CS構造に基づく補助容量の形成のばあいおよびCS on gate構造に基づく補助容量の形成のばあいにおいても適用可能であり、同様の効果が得られる。また、エッチングストッパー型のTFTについても同様の効果が得られる。また、走査線とゲート電極の角度θは0°から90°までどの値を用いても良く、この角度θの方向にしたがって、TFTを配設することができる。さらに、アレイ基板に形成された2電極間に電圧を印加し、基板面にほぼ水平方向に電界を発生させて液晶分子を面内駆動するIPS方式の液晶表示装置にも本発明を適用でき、同様の効果が得られる。
【0025】
【発明の効果】
以上説明したように、本発明によればアライメントずれにより発生するCgdの変動が隣接画素間で反対方向に発生するような構成をとることで、前記Cgdの変動が引き起こす輝度差を見かけ上平均化し、分割露光領域間の輝度差を抑制することが可能となる。結果、画素開口率を低下させることなく表示品質に優れた液晶表示装置を高い量産性で提供することができる。
【図面の簡単な説明】
【図1】本発明の一実施の形態における画素部分の平面説明図である。
【図2】本発明の一実施の形態における画素部分の平面説明図である。
【図3】本発明の一実施の形態におけるアレイ基板上の画素配列を示す概略説明図である。
【図4】本発明の一実施の形態におけるCgdの変動と輝度の関係を説明するための説明図である。
【図5】本発明の一実施の形態におけるアライメントずれと輝度の関係を説明するための説明図である。
【図6】本発明の他の実施の形態における画素部分の平面説明図である。
【図7】従来例の画素の平面説明図および断面説明図である。
【図8】従来例のアクティブマトリクス型液晶表示装置の駆動原理を説明するための説明図である。
【図9】従来例のアクティブマトリクス型液晶表示装置で用いられる電圧波形の一例を示す説明図である。
【符号の説明】
1 走査線
2 信号線
3 ゲート電極
4 ソース電極
5 ドレイン電極
6 半導体層
7 画素電極
8 補助容量線
9 共通電極
10 アレイ側ガラス基板
11 対向ガラス基板
12 液晶層
21 走査線
22 信号線
23 TFT
24 補助容量
25 液晶容量
26 寄生容量Cgd
Claims (6)
- 第1の画素は、第1の走査線に接続される第1のゲート電極と、第1の信号線に接続される第1のソース電極と、第1の画素電極に接続される第1のドレイン電極とを備える第1のTFTを有し、
第2の画素は、第2の走査線に接続される第2のゲート電極と、第2の信号線に接続される第2のソース電極と、第2の画素電極に接続される第2のドレイン電極とを備える第2のTFTを有し、
第1のゲート電極、第2のゲート電極は、それぞれ第1の走査線、第2の走査線に対して同じ側に配置され、
第1のゲート電極、第2のゲート電極は、それぞれ第1の信号線、第2の信号線に対して同じ側に配置され、
前記第1のゲート電極と第1のドレイン電極との重なり面積、および前記第2のゲート電極と第2のドレイン電極との重なり面積の、アライメントずれにより発生する変動(増減)が、該第1の画素と該第2の画素で反対方向に発生するように、該第2の画素の該第2のゲート電極に対する第2のソース電極と第2のドレイン電極の配置を、該第1の画素の第1のゲート電極に対する第1のソース電極と第1のドレイン電極の配置とは反対にしたことを特徴とする表示装置。 - 前記第1の走査線に対して所定の角度θ(0°<θ<90°)をなして延設された前記第1のゲート電極と、該第1のゲート電極と重なり合う部分を有して第1のゲート電極の一方の側だけに配置され、前記第1の画素電極に接続される第1のドレイン電極が配置される第1の所定の領域と該第1のゲート電極と重なりあう部分を有して第1のゲート電極の他方の側だけに配置され、該第1の信号線に接続される該第1のソース電極が配置される第2の所定の領域とを含む第1の画素と、
前記第2の走査線に対して前記所定の角度θ(0°<θ<90°)をなして延設された前記第2のゲート電極と、該第2のゲート電極と重なりあう部分を有して該第2のゲート電極の一方の側だけに配置され、前記第2の画素電極と接続される第2のドレイン電極が配置される第3の所定の領域と第2のゲート電極と重なりあう部分を有して第2のゲート電極の他方の側だけに配置され、第2の信号線と接続される第2のソース電極が配置される第4の所定の領域とを含む第2の画素とを含み、前記第1の画素の第1のゲート電極と前記第2の画素の第2のゲート電極は、それぞれ第1の信号線、第2の信号線に対して同じ側に配置され、前記第1の所定の領域と前記第3の所定の領域とは、前記第1のゲート電極に対して反対側の領域であることを特徴とする請求項1記載の表示装置。 - 前記第1の画素と第2の画素とが互いに隣接し、かつ第1の画素と第2の画素とがアレイ状に複数個配列されてなることを特徴とする請求項1または2記載のアクティブマトリクス型表示装置。
- 前記第1の画素において第1のゲート電極と第1のドレイン電極とが重なり合う部分の面積と、第2の画素において第2のゲート電極と第2のドレイン電極とが重なり合う部分の面積とが同一であることを特徴とする請求項1、2または3記載の表示装置。
- 前記第1の画素におけるCgdの値と、第2の画素におけるCgdの値とが同一であることを特徴とする請求項1、2または3記載の表示装置。
- 前記第1のソース電極と第1のゲート電極の一部と重なり合う部分と、前記第1のドレイン電極と前記第1のゲート電極の一部と重なり合う部分とが、前記第1のゲート電極の中心線上の1点に関して点対称に形成された第1の画素と、前記第2のソース電極と前記第2のゲート電極の一部と重なり合う部分と、前記第2のドレイン電極と前記第2のゲート電極の一部と重なり合う部分とが、前記第2のゲート電極の中心線上の1点に関して点対称に形成された第2の画素とを含むことを特徴とする請求項1、2、3、4または5記載の表示装置。
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