JP4018309B2 - 回路パラメータ抽出方法、半導体集積回路の設計方法および装置 - Google Patents
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Description
【０００１】
【発明が属する技術分野】
本発明は、主に半導体集積回路設計における配線抵抗値、配線容量値、トランジスタのゲート幅等の回路パラメータ抽出方法、及び抽出した回路パラメータを用いて半導体集積回路のタイミング検証シミュレーションを実行する半導体集積回路の設計方法および装置に関する。
【０００２】
【従来の技術】
従来の半導体集積回路設計においては、レイアウトデータからタイミング検証のためのシミュレーション用回路データを抽出／作成する際に、配線容量に関しては周囲に存在する配線との関係を考慮して計算されているが、配線抵抗に関しては、その配線自身がマスク的に描かれている幅と長さのみを考慮して計算されていた。少なくとも現在市販されている自動配置配線ツールと組み合わせて用いられるタイミングシミュレーションを行う際には、同層配線との配線間隔は考慮されていないのが現状である。
【０００３】
しかしながら、配線抵抗は周囲の配線とは関係が無く、配線容量は周囲配線との関係で決まるということは、物理現象的な観点においては正しいが、実際の半導体製造工程では、配線のパターン形成はリソグラフィ工程やエッチング工程によって形成されるため、対象とする配線と同層の配線が周囲に存在するか否か、周囲配線との距離、配線パターンの面積率等により、その仕上がり配線幅や断面形状に差が出てくる。
【０００４】
特に近年はプロセス微細化が加速度的に進んでおり、リソグラフィ工程で加工対象とするパターンの最小寸法に対して、リソグラフィ工程で使用するステッパー光源波長の余裕度が益々少なくなってきている。そのため、配線パターン間の距離を検出して、所望の仕上がり幅となるような補正をマスクパターンに加える光近接効果補正（Optical Proximity Correction、略してＯＰＣと称する）が考案され、ゲート電極層に関しては、このＯＰＣを用いるのが最近の微細プロセスでは一般的となっている。
【０００５】
メタル配線層に関して言えば、パターン描画にリソグラフィ工程が使われる点についてはゲート電極層と同じであるが、同一プロセス世代ではゲート電極層よりも最小加工寸法が大きい場合が一般的である。具体的な数値で述べると、０．１８μm世代では、ゲート電極幅が約０．１８μm程度で、メタル配線幅が０．２０〜０．３５μm程度というのが一般的なレイアウトルールである。メタル配線については、トランジスタ特性に直接的に大きな影響を与えるゲート寸法よりは厳しい寸法規格値を要求されてこなかったため、ＯＰＣ等はほとんど用いられていないのが現状一般的である。言い換えれば、ＯＰＣを用いなくても所望のレジスト寸法制御（リソグラフィ性能）が確保可能だからである。
【０００６】
また、拡散層の分離領域形成もプロセスの微細化に伴って、従来のＬＯＣＯＳからＳＴＩ（Shallow Trench Isolation）に移行して来ている。ＬＯＣＯＳではシリコンの熱酸化によって分離用のＳｉＯ2膜を形成していたが、バーズビークと呼ばれる大きな入り込み量が生じてしまうという短所を有しており、微細化には不向きであった。ＳＴＩは、このバーズビーク発生の不具合を回避して微細なトランジスタ分離領域を形成するために考案された。その概要としては、ドライエッチングで彫り込んだ部分にＳｉＯ2膜を埋め込むフローによって分離膜を形成するプロセスフローである。微細な分離パターンを形成可能という長所に加えて、ＬＯＣＯＳが拡散層側面部にチャネルストッパ注入と呼ばれる大きな寄生容量成分を持っていたのに対し、ＳＴＩはＳｉＯ2膜でトランジスタ活性領域の側面部を分離するので寄生容量が少ないという長所もある。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来方法には以下のような問題点がある。
【０００８】
考慮せねばならないのは、配線の製造工程は、配線のリソグラフィ工程だけではなく、レジスト形成後の配線ドライエッチ工程も含むことである。以下に、ＬＳＩ製造工程を含めて図１３を用いて説明する。
【０００９】
図１３に示すように、配線の製造工程は、（ａ）配線層を堆積、（ｂ）レジストを塗布、（ｃ）マスクを用いて感光、（ｄ）不要なレジストパターン除去、（ｅ）レジストパターンを用いて配線層をドライエッチングでパターン形成、からなる。
【００１０】
まず、工程（ｃ）、（ｄ）でレジストパターンを形成するのであるが、近辺に存在するパターンとの光学的干渉や面積率の関係から、マスク上に描いたパターン寸法通りに仕上がらないという問題がある。この問題に対しては、従来の技術に示したような、ゲート電極に対して用いられている光近接効果補正（ＯＰＣ）が有効である。
【００１１】
そしてさらに、リソグラフィ工程でレジストが寸法通りに形成されていたとしても、配線パターン形成におけるドライエッチング工程において、その配線パターンの近くに別の配線が存在するか否かで配線形状に差が生じてしまうという問題が新たに存在する。
【００１２】
配線のエッチング条件を、最小のライン＆スペースピッチ、またはＡＳＩＣ設計手法における自動配置配線ツールでの配線グリッドのように、非常に多く用いられる狭いピッチに最適設定したとする。ここで、最適設定とは、そうしたレイアウト状態の場合にエッチング対象の配線断面形状がほぼ真四角になるようにエッチング条件を設定することを意味している。
【００１３】
こうしたエッチング条件設定の場合、あるモデル配線の周囲に他の配線が存在しないようなレイアウトパターンに対しては、そのモデル配線のボトム部が太まり、配線抵抗値が低くなる傾向がある。この理由としては、周囲に配線が存在しない場合、ドライエッチング時に取り除くメタルの量が非常に多くなり、一旦プラズマエッチングで飛ばされたエッチング対象であるメタルが、再度配線パターンの側壁に堆積するメカニズム等により説明されている。（図１４（ａ）、図１４（ｂ）、および図１４（ｃ）にそれぞれ示す、ライン＆スペース・パターンの断面図、孤立パターンの断面図、および図１４（ｂ）の拡大図を参照）
よって、着目配線の隣に来る配線が遠い程エッチング時に側壁近傍で飛ばされるメタル量が増え、たとえ着目配線のトップ部が光近接効果補正等により所望のレジスト幅に仕上がっていたとしても、配線ボトム部の幅が広がった、上底よりも下底の方が大きな台形形状になってしまうという課題がある。
【００１４】
図１５に、その配線スペースと配線仕上がり幅との依存性グラフ（実測値）を示す。図１５からもわかるように、配線のトップ部の寸法は配線間距離（スペース幅）が変わってもほとんど変化しておらず、ボトム側の寸法が変化している。このことから、リソグラフィをケアしてレジスト寸法がきちんと出るように光近接効果補正や孤立パターンに対する補正等をいくら行ったとしても、このボトム部の太りに対しては精度良く扱いきれないことが判る。
【００１５】
より正確に言うと、エッチングプラズマはレジストの上から配線パターンに垂直に飛んでくるのでレジスト寸法以上には削れないという理由付けで上記説明を行ったが、エッチング工程の条件設定によっては、配線パターンの側面部に飛び込んでくる速度成分を持ったエッチングプラズマによってレジスト下の配線トップ部寸法もレジスト寸法以上に削れてしまうこともあり得る。
【００１６】
また、こうしたプロセス工程に対しては、パターン面積率というファクターが重要な因子なのであるが、この配線ドライエッチの工程に対しても、従来から光近接効果等を用いて議論されているレジストのリソグラフィ工程に対しても、対象パターンの面積率が未考慮であり、それを考慮に入れることで配線の仕上がりパターン形状、及びそれから導出される機能確認シミュレーションで使用する配線抵抗や容量等の回路パラメータの精度をさらに向上出来ることが判った。
【００１７】
図１６に、メタルをドライエッチング工程で削るプロセスにおける配線パターン面積率（開口率＝１００−パターン面積率で表す）と配線仕上がり幅のズレ量との相関データ（実測値）を示す。図１６に示すように、配線パターン面積率が小さくなる（開口率が大きくなる）ほど、配線仕上がり幅は太めになっていくことがわかる。ちなみに、ゲート電極は配線とはエッチングされる材料が異なるので、エッチング時に付くテーパー角は配線ほど問題になるレベルではない。
【００１８】
また最近、配線の低抵抗化／高信頼性化を狙って、配線材料をアルミでなく銅（Ｃｕ）を用いるプロセスも用いられて来つつある。Ｃｕの場合はエッチングが難しく、層間膜を掘り込んでおいてその中にＣｕを埋め込み、ＣｕをＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）して形成するダマシンプロセスを用いるのが現在の主流プロセスである。しかし、このダマシンプロセスにおいてもエッチング工程を用いているので、この配線間の距離や面積率によってテーパー角が変わる問題は同一である。但し、配線自体をエッチングするのとポジとネガが逆の関係であり、配線自体をエッチングする場合とは配線間距離や配線パターン面積率と仕上がり幅との相関関係は増減が逆の関係となる。また、配線幅が太いパターンにおいて、メタルＣＭＰ時に配線幅がすり鉢型に中央程薄くなるディッシングと呼ばれる不具合が発生すること等が配線自体をエッチングするプロセスとは異なる。
【００１９】
また、前述のトランジスタ分離領域形成プロセスＳＴＩにおいても、分離領域を掘り込む際にエッチング工程が存在するので、詳細はそのエッチング特性にも依存するが、トランジスタ活性領域間の距離が変わればＳＴＩ端のテーパー角が変わり、トランジスタゲート幅が変化する可能性がある。
【００２０】
したがって、本発明は、上記課題に鑑みてなされたものであり、高精度な配線仕上がり幅算出および高精度な回路シミュレーションを可能にする回路パラメータ抽出方法、それを用いた半導体集積回路の設計方法および装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
前記の目的を達成するため、本発明の第１回路パラメータ抽出方法は、半導体集積回路のレイアウトから配線抵抗や配線容量等の回路パラメータを抽出する方法であって、モデル配線と該モデル配線の周囲に存在する同層の配線との距離と、該モデル配線のマスクレイアウト幅と仕上がり幅との差との相関データを準備し、実際のレイアウトから、解析配線の配線長と配線幅を抽出すると共に、該解析配線と同層で周囲に存在する配線との距離を抽出し、抽出した前記解析配線のレイアウト配線幅と、同じく抽出した前記解析配線と前記解析配線の周囲に存在する前記配線との距離とに対して、前記相関データを参照することによって得られる配線仕上がり幅を用いて、配線抵抗値と配線容量値を算出することを特徴とする。
【００２２】
この第１回路パラメータ抽出方法によれば、従来技術では未考慮であった解析配線の仕上がり幅とその解析配線の周囲に存在する配線との距離との相関データを用いることにより、従来よりもより高精度な配線抵抗／容量の抽出、及び高精度な回路シミュレーションが可能となる。これにより、チップ上の各場所での配線間距離差に起因して発生する配線抵抗値の違いによって生じうるタイミングスキュー等のタイミングエラーも抑制可能となる。
【００２３】
また、本手法はリソグラフィ工程に起因して生ずる配線仕上がり幅の変化も含めて用いることが可能であるので、配線トップ部の寸法がマスクレイアウトパターン通りの寸法に仕上がっていなくても、その差も含めて高精度に配線パラメータを抽出しシミュレーションできる。その応用的使用方法としては、配線に用いるレジストが加工ルール的には断線やショートには至らないＯＫのレベルだが仕上がりバラツキに関する規格値としてはＯＰＣを用いねば実現不可能な精度を要求されているような場合において、ＯＰＣ無しで本発明の配線間距離と配線仕上がり幅依存性を考慮した回路パラメータ抽出も用いることによって、ＯＰＣ用の微細追加パターンを扱える高精度な高額マスクや長時間のＯＰＣマスク処理が不要となる。
【００２４】
前記の目的を達成するため、本発明の第２回路パラメータ抽出方法は、半導体集積回路のレイアウトから配線抵抗や配線容量等の回路パラメータを抽出する方法であって、モデル配線の配線層の、ある設定領域内における配線パターンの存在割合である配線パターン面積率と、該モデル配線の仕上がり幅の変化量との相関データを準備し、実際のレイアウトから、解析配線の配線長と配線幅を抽出すると共に、該解析配線の配線層のパターン面積率を計算し、抽出した前記解析配線の配線長と配線幅と、計算した前記解析配線層の前記パターン面積率とに対して、前記相関データを参照することによって得られる、面積率に起因した配線仕上がり幅の変化量を用いて、配線仕上がり幅を求め、配線抵抗値と配線容量値を算出することを特徴とする。
【００２５】
この第２回路パラメータ抽出方法によれば、解析配線の配線層面積率と解析配線仕上がり幅との相関データを用いることにより、高精度な配線抵抗及び配線容量パラメータの抽出が可能となる。また、チップ上の各場所での配線の粗密差や配線間距離差に起因して発生する配線抵抗値の違いによって生じうるタイミングスキュー等のタイミングエラーも抑制可能となる。
【００２６】
前記第１および第２回路パラメータ抽出方法において、準備する前記相関データは、前記モデル配線の配線断面を、長方形、長方形以外の鋭角や鈍角の角を有する四角形、四角以上の多角形、ある辺の形状をある曲率の円周曲線として表現する形状、およびある辺をある関数曲線で表現する形状のいずれかの変化として表現し、前記抽出した前記解析配線のレイアウト上の配線長と配線幅に加えて、前記相関データを参照することで求められる仕上がり後の配線断面形状の断面積を計算することにより単位長当たりの配線抵抗値を求め、該単位長当たりの配線抵抗値とレイアウト上の配線長より解析配線の抵抗値と容量値を算出することが好ましい。
【００２７】
この方法によれば、従来の真四角な断面として扱われていたものよりもより高精度な抵抗計算が可能となる。
【００２８】
また、前記配線断面形状を台形形状として取り扱うことが好ましい。
【００２９】
この方法によれば、従来の真四角な断面として扱われていたものよりもより高精度な抵抗計算が可能となる。特に、台形形状は扱いがさほど複雑ではなく、かつ、配線仕上がり形状をかなり精度良く取り扱える近似形状である。
【００３０】
前記の目的を達成するため、本発明の第３回路パラメータ抽出方法は、半導体集積回路のレイアウトから配線抵抗や配線容量等の回路パラメータを抽出する方法であって、モデル配線のレイアウト上の配線幅をパラメータとして、該モデル配線と該モデル配線の周囲に存在する同層の配線との距離と、該モデル配線の抵抗値及び容量値の変化量とを表現した相関データを準備し、実際のレイアウトから、解析配線の配線長と配線幅を抽出すると共に、該解析配線と同層で周囲に存在する配線との距離を抽出し、抽出した前記解析配線のレイアウト配線幅をパラメータとして、前記相関データを参照することにより、前記解析配線の仕上がり抵抗値及び容量値を算出することを特徴とする。
【００３１】
この第３回路パラメータ抽出方法によれば、ＡＳＩＣ設計手法のように決まった配線幅でのレイアウトが主のケースにおいては、直接着目配線の抵抗値を用いた方が、計算量が少ない効率的な、隣接配線間距離が配線抵抗に与える影響を考慮した回路シミュレーションが可能となる。
【００３２】
前記の目的を達成するため、本発明の第４回路パラメータ抽出方法は、半導体集積回路のレイアウトから配線抵抗や配線容量等の回路パラメータを抽出する方法であって、モデル配線のレイアウト上の配線幅をパラメータとして、該モデル配線の配線層のある設定領域内における配線パターンの存在割合である配線パターン面積率と、該モデル配線の抵抗値及び容量値の変化量との相関データを準備し、実際のレイアウトから、解析配線の配線長と配線幅を抽出すると共に、該解析配線の配線層のパターン面積率を計算し、抽出した前記解析配線のレイアウト配線幅をパラメータとして、前記相関データを参照することにより、前記解析配線の仕上がり抵抗値及び容量値を算出することを特徴とする。
【００３３】
この第４回路パラメータ抽出方法によれば、ＡＳＩＣ設計手法のように決まった配線幅でのレイアウトが主のケースにおいては、直接着目配線の抵抗値を用いた方が、計算量が少ない効率的な、配線層面積率が配線抵抗に与える影響を考慮した回路シミュレーションが可能となる。
【００３４】
前記第１から第４回路パラメータ抽出方法において、準備する前記相関データは、テーブル化もしくは近似計算式化されていることが好ましい。
【００３５】
この方法によれば、テーブル化表現ではそのテーブルポイントでは実測値ベース等で用意された所望の値そのものでシミュレーション可能となり、（ポイント間は通常一次あるいはさらに高次の関数等で補間）近似計算化表現では、配線スペース等に関する連続したポイントにおいて高精度な合わせこみが可能となる。
【００３６】
前記第２および第４回路パラメータ抽出方法において、前記配線パターン面積率の計算を行う際に、チップ面積全体に占める配線パターンの面積率を計算することが好ましい。
【００３７】
この方法によれば、チップの中において著しい配線パターンの粗密が無い限りは、少ないＣＡＤ処理及びＣＡＤオペレーション回数で、配線パターン面積率を用いた高精度の配線抵抗と配線容量算出が可能となる。
【００３８】
または、前記第２および第４回路パラメータ抽出方法において、前記配線パターン面積率の計算を行う際に、回路ブロック毎に配線パターンの面積率を計算することが好ましい。
【００３９】
この方法によれば、面積率計算を行う際に、ブロック面積に対する面積率を使用することで、面積率計算が数回〜数十回程度で良くなるので、高負荷のＣＡＤ処理を行うことなしに、配線面積率を考慮に入れた回路パラメータ抽出が可能となる。また、ブロックレベルで、配線が多いか少ないか、ゲート幅の大きいトランジスタを多数使っているか否か、トランジスタと配線どちらが面積を決めているのかという特徴は決定していることが多いので、ＣＡＤ負荷量も考慮に入れた場合には非常に有効な手法となる。
【００４０】
または、前記第２および第４回路パラメータ抽出方法において、前記配線パターン面積率の計算を行う際に、配線加工プロセス工程が周囲に存在する配線パターンの面積率の影響を受け得る範囲内において、パターン面積率の計算を行うことが好ましい。
【００４１】
この方法によれば、面積率計算を行う際に、着目プロセス工程が影響を受ける領域をとって面積率を計算することで、プロセス仕上がりをケアした処理としては理想的な形となるので、高精度な回路パラメータ抽出が可能となる。
【００４２】
また、最小加工寸法の１０倍の領域範囲内において、前記配線パターン面積率の計算を行うことが好ましい。
【００４３】
これにより、配線層面積率への依存度合いが大きい工程が配線エッチング工程である場合に、その配線面積率が配線レイアウト幅に対する配線仕上がり幅の変化量に大きく影響を及ぼす領域は、解析配線に対して最小加工寸法の１０倍程度の範囲内であるので、高精度な回路パラメータ抽出が可能となる。
【００４４】
前記の目的を達成するため、本発明の半導体集積回路の第１設計方法は、前記第１から第４回路パラメータ抽出方法と、半導体リソグラフィ工程で使用するフォトマスクデータ生成工程におけるリソグラフィ工程に起因したレジスト仕上がり幅の変化量を補正する光近接効果補正、及びレジストのエッチング工程に起因した孤立パターンでのレジスト細りの変化量補正とを合わせて用いることを特徴とする。
【００４５】
この第１設計方法によれば、半導体リソグラフィ工程での光近接効果補正や孤立パターンに対するエッチングのレジスト細り補正を行った上でもまだ残る、配線エッチングに起因した仕上がり形状とのズレを補正することが可能になる。
【００４６】
前記の目的を達成するため、本発明の半導体集積回路の第２設計方法は、マスクレイアウトデータを一旦参照して、前記第１から第４回路パラメータ抽出方法を用いて、配線仕上がり幅と配線抵抗値及び配線容量値を算出した上で、前記配線抵抗値及び配線容量値と設計時に設定した所望の配線抵抗値及び配線容量値とを比較し、レイアウト配線幅に対して前記所望の配線抵抗値及び配線容量値に近づける補正を加えるか否かを判定し、前記判定の結果、補正が必要である場合に、前記所望の配線抵抗値及び配線容量値に近づけるように前記レイアウト配線幅に補正を加え、再度、前記レイアウト配線幅を補正した後の配線抵抗値及び配線容量値を用いて、半導体集積回路のタイミングシ検証ミュレーションを行うことを特徴とする。
【００４７】
この第２設計方法によれば、解析対象の配線仕上がり時の抵抗値及び容量値を正確に取り扱えるだけでなく、再度、論理＆タイミング設計時に想定していた抵抗値に近づける処理が施されるので、最終タイミング検証シミュレーションでの検証結果がよりＯＫになり易くなる。また、チップ上の各場所での配線の粗密差や配線間距離差に起因して発生する配線抵抗値の違いによって生じうるタイミングスキュー等のタイミングエラーも抑制可能となる。
【００４８】
前記の目的を達成するため、本発明の半導体集積回路の第３設計方法は、配線の断面形状を台形形状として扱い、リソグラフィ工程に起因したレジスト仕上がり幅の変化量を補正する光近接効果補正、およびレジストのエッチング工程に起因した孤立パターンでのレジスト細りの変化量補正を加えるレイアウト補正を行い、前記レイアウト補正を用いた上での、モデル配線と該モデル配線の周囲に存在する同層の配線との距離と、該モデル配線の仕上がり形状の上底及び下底との第１相関データと共に、前記レイアウト補正を用いた上での、前記モデル配線の配線層の面積率と、前記モデル配線の仕上がり形状の上底及び下底の仕上がり値との第２相関データとを準備し、実際のレイアウトから、解析配線の配線長と配線幅を抽出すると共に、該解析配線と同層で周囲に存在する配線との距離を抽出し、前記解析配線の配線層のパターン面積率を計算し、抽出した解析配線の前記配線長、前記配線幅、前記解析配線と同層で周囲に存在する配線との前記距離、および前記解析配線の配線層の前記パターン面積率を用いて、前記解析配線の台形形状断面における上底及び下底の変化量、前記解析配線の配線断面積、および配線抵抗値を計算し、計算した前記解析配線抵抗値に対して、設計時に意図した所望の配線抵抗値及び配線容量値に近づける補正を加えるか否かを判定し、前記判定の結果、補正が必要である場合に、前記所望の配線抵抗値及び配線容量値に近づけるようにレイアウト配線幅を変化させる補正を加え、再度、前記補正を行った後の配線抵抗値及び配線容量値を用いて、半導体集積回路のタイミング検証シミュレーションを行うことを特徴とする。
【００４９】
この第３設計方法によれば、従来技術では未考慮であった解析配線の仕上がり幅とその解析配線の周囲に存在する配線との距離との第１相関データ、および解析配線の配線層面積率と解析配線仕上がり幅との第２相関データを、比較的扱い易く高い精度が出る台形断面形状として扱うことにより、仕上がり等の配線抵抗及び配線容量を容易かつ高精度に抽出可能となり、再度、論理＆タイミング設計時に想定していた抵抗値に近づける処理が施されることにより、最終タイミング検証シミュレーションでの検証結果がよりＯＫになり易くなる。
【００５０】
前記第３設計方法において、前記解析配線の配線層の前記パターン面積率を計算する際に、チップ面積全体に占める配線パターンの面積率を計算することが好ましい。
【００５１】
この方法によれば、チップの中において著しい配線パターンの粗密が無い限りは、少ないＣＡＤ処理及びＣＡＤオペレーション回数で、配線パターン面積率を用いた高精度の配線抵抗と配線容量算出が可能となる。
【００５２】
または、前記第３設計方法において、前記解析配線の配線層の前記パターン面積率を計算する際に、回路ブロック毎に配線パターンの面積率を計算することが好ましい。
【００５３】
この方法によれば、面積率計算を行う際に、ブロック面積に対する面積率を使用することで、面積率計算が数回〜数十回程度で良くなるので、高負荷のＣＡＤ処理を行うことなしに、配線面積率を考慮に入れた回路パラメータ抽出が可能となる。また、ブロックレベルで、配線が多いか少ないか、ゲート幅の大きいトランジスタを多数使っているか否か、トランジスタと配線どちらが面積を決めているのかという特徴は決定していることが多いので、ＣＡＤ負荷量も考慮に入れた場合には非常に有効な手法となる。
【００５４】
または、前記第３設計方法において、前記解析配線の配線層の前記パターン面積率を計算する際に、配線加工プロセス工程が周囲に存在する配線パターンの面積率の影響を受け得る範囲内において、パターン面積率の計算を行うことが好ましい。
【００５５】
この方法によれば、面積率計算を行う際に、着目プロセス工程が影響を受ける領域をとって面積率を計算することで、プロセス仕上がりをケアした処理としては理想的な形となるので、高精度な回路パラメータ抽出が可能となる。
【００５６】
また、最小加工寸法の１０倍の領域範囲内において、前記解析配線の配線層の前記パターン面積率の計算を行うことが好ましい。
【００５７】
これにより、配線層面積率への依存度合いが大きい工程が配線エッチング工程である場合に、その配線面積率が配線レイアウト幅に対する配線仕上がり幅の変化量に大きく影響を及ぼす領域は、解析配線に対して最小加工寸法の１０倍程度の範囲内であるので、高精度な回路パラメータ抽出が可能となる。
【００７９】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態について詳細に説明する。
【００８０】
（第１の実施形態）
本発明の第１の実施形態について、図１および図２を参照して説明する。図１は、本発明の第１の実施形態に係る回路パラメータ抽出方法を示すフローチャート、図２は、配線間スペースの大きさによる配線仕上がり形状を断面で示す模式図である。
【００８１】
まず、レイアウトデータ１００と、モデル配線に対して同層で隣りに存在する配線との距離とモデル配線の仕上がり幅との相関データ１０１を用意する。相関データ１０１は、上述したが、図２に示すように、配線が狭いスペースでレイアウトされている時はほぼ真四角な形状に仕上がっていても、同層配線間の寄生容量を減らす等のために配線間隔を広げてレイアウトを行った場合に、配線エッチング工程の特性から配線のボトム部の幅が広がってしまうことに基づいて作成している。データとしては、図１５のようなデータを計算式化もしくはテーブル化して準備することになる。具体的に数値を用いて計算する例は第４の実施形態にて説明する。
【００８２】
また、この相関データ１０１は、実測データやプロセスシミュレーションによって得るものであるが、光近接効果補正の有無やその仕様等に関しては、実際にレイアウトデータからマスクデータを作成する際に用いるものと同一仕様でなくてはならない。
【００８３】
ある配線幅ごとに左右の配線間距離をパラメータとしたテーブルあるいは関数でもって表現したものを用意した場合の利点として、テーブル化表現では、そのテーブルポイントでは実測値ベース等で用意された所望の値そのものでシミュレーション可能となり、（ポイント間は通常一次あるいはさらに高次の関数等で補完）近似計算化表現では、配線スペース等に関する連続したポイントにおいて高精度な合わせこみが可能となる。
【００８４】
また、データの持ち方としては、配線幅個別にでなく、レイアウト配線端においてトップ及びボトム部の増減量を表現することにより、異なる配線幅ごとにデータを準備するよりもデータ量を減らしても良い。
【００８５】
さらには、ＡＳＩＣ設計手法のように、使用する配線幅がある程度限られているような場合には、１０１の同層配線間レイアウト距離と配線仕上がり幅依存性の配線仕上がり幅の代わりに、同層配線間レイアウト距離と仕上がりの配線抵抗値との依存性データを用いてもかまわない。
【００８６】
ＡＳＩＣ設計手法のように、決まった配線幅でのレイアウトが主たるケースにおいては、直接着目配線の抵抗値を用いた方が、計算量が少ない効率的な回路シミュレーションが可能となる。
【００８７】
図１において、まず、レイアウトデータ１００より、従来手法と同じく、配線幅、配線長、配線間距離を抽出工程１０２により抽出する。ここで言う配線間距離は容量計算にも用いられるため、それには異層メタルに対する距離の抽出も含まれる。
【００８８】
次に、工程１０２において抽出した配線幅に対して、同じく工程１０２で抽出した同層の配線間距離と先に準備していた配線仕上がり幅の配線間距離依存性データ１０１を用いて、各々着目する配線のレイアウト幅に対して補正をかけることで配線仕上がり幅を予想する（工程１０３）。この補正された予想仕上がり配線幅及び配線間距離と配線容量データ１０４を用いることで、配線抵抗及び配線容量をプロセス工程後の実物仕上がり値により近いものとして高精度に計算することが可能となる（工程１０５）。
【００８９】
本実施形態により、従来技術では未考慮であった解析配線の仕上がり幅とその解析配線の周囲に存在する配線との距離との相関データを用いることにより、従来よりもより高精度な配線抵抗／容量抽出、及び高精度な回路シミュレーションが可能となる。これにより、チップ上の各場所での配線間距離差に起因して発生する配線抵抗値の違いによって生じうるタイミングスキュー等のタイミングエラーも抑制可能となる。
【００９０】
また、本手法はリソグラフィ工程に起因して生ずる配線仕上がり幅の変化も含めて用いることが可能であるので、配線トップ部の寸法がマスクレイアウトパターン通りの寸法に仕上がっていなくても、その差も含めて高精度に配線パラメータを抽出しシミュレーションできる。その応用的使用方法としては、配線に用いるレジストが加工ルール的には断線やショートには至らないＯＫのレベルだが仕上がりバラツキに関する規格値としてはＯＰＣを用いねば実現不可能な精度を要求されているような場合において、ＯＰＣ無しで本発明の配線間距離と配線仕上がり幅依存性を考慮した回路パラメータ抽出も用いることによって、ＯＰＣ用の微細追加パターンを扱える高精度な高額マスクや長時間のＯＰＣマスク処理が不要となる。
【００９１】
（第２の実施形態）
本発明の第２の実施形態について、図３および図４を参照して説明する。図３は、本発明の第２の実施形態に係る回路パラメータ抽出方法を示すフローチャート、図４は、図３の一部を変更したフローチャートである。なお、本実施形態は、配線仕上がり幅の配線面積率依存性データの活用方法に関するものである。
【００９２】
また、配線面積率の考慮だけでなく、第１の実施形態に示した配線仕上がり幅の配線間距離依存性データ１０１を合わせて用いる場合を例に説明する。
【００９３】
まず、図３のフローチャートから説明する。
【００９４】
図３において、レイアウトデータ１００より配線幅、配線長、配線間距離を抽出する工程１０２、参照する配線間隔−配線仕上がり幅相関データ１０１、および相関データ１０１を用いて仕上がり配線幅補正予測する工程１０３については、第１の実施形態と同一である。
【００９５】
本実施形態では新たに、図１３に示すような配線面積率と配線仕上がり幅との相関データ２０１を準備する。レイアウトデータ１００とそこから抽出した配線データとを基に、配線面積率計算工程２００によって配線面積率を計算する。配線面積率計算工程２００は、理想的には着目するプロセス工程が周辺のパターンに影響を受ける領域範囲に適切に分割しながら面積率を求めるのが望ましい。エッチング工程においては、最小加工サイズの約１０倍程度の範囲内における面積率を計算するのが望ましく、ダマシンプロセスで用いられるメタルＣＭＰ工程におけるディッシングやエロージョンといった配線膜厚の減少を扱う場合には、研磨パッドの硬さ等に依存するが１００〜５００μm範囲内で扱うのが望ましい。
【００９６】
しかしながら、その着目配線すべてに対してある限定した範囲内の面積率を計算していくことはＣＡＤ処理上負荷が大きいので、チップの中において著しい粗密が無い限りは、請求項１１に記載のように、着目ブロック単位あるいはチップ全体に対して面積率を計算して用いてもかまわない。
【００９７】
この配線面積率計算工程２００で求めた面積率を配線面積率−配線仕上がり幅との相関データ２０１に参照して、仕上がり配線幅補正予測する工程１０３で求めた配線幅の補正予測値に対してさらに配線幅に補正をかける（工程２０２）。以上の工程を通して算出した配線幅及び配線間隔を用いて、配線容量データ１０４を参照し、工程１０５により配線抵抗と配線容量の最終仕上がり予測値を求める。
【００９８】
以上の図３に示す方法は、補正工程を配線間隔依存性と配線面積率依存性との２段階に分けたフローチャートで表現したが、図４の工程２０３に示すように、用意する相関データを配線面積率もパラメータとした同層配線間隔−配線仕上がり幅相関データとして準備すれば、フロー的には簡略化される。（但し、考え方としては図３と図４は同一である。）
扱う面積率計算範囲の利点を再度まとめると以下の通りである。
【００９９】
（１）面積率計算を行う際に、着目プロセス工程が影響を受ける領域をとって面積率を計算する場合、エッチング工程で言うと最小加工寸法の約１０倍程度の範囲で計算すると、プロセス仕上がりをケアした処理としては理想的な形となるので、高精度な回路パラメータ抽出が可能となる。
【０１００】
（２）面積率計算を行う際に、チップ面積に対する面積率を使用すれば、面積率計算が一度で良くなるので、高負荷のＣＡＤ処理を行うことなしに、配線面積率を考慮に入れた回路パラメータ抽出が可能となる。
【０１０１】
（３）面積率計算を行う際に、ブロック面積に対する面積率を使用することで、面積率計算が数回〜数十回程度で良くなるので、高負荷のＣＡＤ処理を行うことなしに、配線面積率を考慮に入れた回路パラメータ抽出が可能となる。
【０１０２】
また、ブロックレベルでは、▲１▼配線が多いか少ないか、▲２▼ゲート幅の大きいトランジスタを多数使っているか否か、▲３▼トランジスタと配線どちらが面積を決めているのか、という特徴はだいたい決定していることが多いので、ＣＡＤ負荷量も考慮に入れた場合には有効な手法である。
【０１０３】
以上のように、解析配線の配線層面積率と解析配線仕上がり幅との相関データを用いることにより、高精度な配線抵抗及び配線容量パラメータの抽出が可能となる。また、チップ上の各場所での配線の粗密差や配線間距離差に起因して発生する配線抵抗値の違いによって生じうるタイミングスキュー等のタイミングエラーも抑制可能となる。
【０１０４】
（第３の実施形態）
本発明の第３の実施形態について、図５から図８を参照して説明する。
【０１０５】
なお、本実施形態では主に、配線断面形状を台形として扱う手法について説明する。さらに、第１、第２の実施形態でも示した配線仕上がり幅の同層配線間距離依存性と面積率の両方を扱うとともに、光近接効果補正等のレジスト仕上がり幅に対する補正を加える場合も合わせて示す。
【０１０６】
図５は、本発明の第３の実施形態に係る回路パラメータ抽出方法を示すフローチャートである。図５において、３０１は、レジストに対する光近接効果補正等の補正を加えたマスクを用いて拡散された実際の半導体から測定した、面積率をパラメータとした、配線間距離−配線仕上がり幅相関データである。
【０１０７】
たとえマスクのリソグラフィ実力に余裕が無く、配線間距離によってエッチング前のレジスト幅自体が異なるような場合でも、マスクデータにＯＰＣ補正を加えることでレジスト仕上がり寸法としてほぼ所望の値が実現可能になる。レジスト寸法は一般的に、パターン同士の距離がある程度以上接近すると光の干渉によりレジスト仕上がりパターンが細くなるので、ＯＰＣ対応ではそのような近接パターンのマスクを太目に補正しておく。ある程度の距離が離れるとマスクパターン寸法通りにレジスト寸法が仕上がる。しかしながら今度は、孤立のパターンとなった場合は、レジストのオーバーエッチングによりレジストが細くなる傾向もまたある。但し、レジストのエッチングは薬液によるものが多く感光工程で所望のパターンサイズにパターンニングされていれば、孤立パターンのレジストエッチングはさほど問題にならないのが一般的である。
【０１０８】
本発明が問題にするのは、たとえ上記のようなＯＰＣを活用してレジストが所望の値に仕上がったとしても、そのサイズに仕上がるのは配線断面のトップ部のみであり、配線間距離が離れるに従いボトム部は太くなってしまう、という点にある。図６に、ドライエッチング工程により形成される配線の断面形状を模式的に示す。
【０１０９】
図７は、図６の模式図に基づき実測値をベースに作成したものであるが、配線間距離に対する仕上がり幅を示すグラフ（ａ）、および配線間距離に対する片側でのトップとボトムとの差を示すグラフ（ｂ）である。図７（ａ）に示すように、配線間距離が最小スペースの６倍程度離れるとボトムはトップの２倍近いサイズになる。配線断面形状を台形形状、配線膜厚を０．４μmと仮定して、単位長さ当たりの配線抵抗比を概算すると、レジスト寸法通りの幅で真四角で仕上がったとした場合の約１．５倍の抵抗値になることになる。
【０１１０】
ちなみに、この隣り合う同層配線間の距離を大きくすることは、配線容量を削減して高速化を図る際によく用いられる設計手法である。図７のデータを基に、配線間距離と片側辺りのトップとボトムとの仕上がり値差を示しているのが図８（ｂ）である。
【０１１１】
再度図５に戻って、設計フローを順に辿って説明する。
【０１１２】
まず、論理及びタイミング設計を行い（工程３００）、そのネットリストを元に作成したレイアウトデータ１００から配線幅、配線長、同層／異層含めての配線間距離を抽出し（工程１０２）、抽出した配線幅に対して、図８（ｂ）に示すように、配線間距離依存性を配線の右端／左端それぞれに対して使用し、単位長さ当たりの仕上がり幅を算出し、その台形形状の断面積に応じて配線抵抗及び配線容量を求める（工程１０５）。この配線抵抗算出は、長さ方向に対しては、隣り合う配線との距離が異なる複数の部分に分割して活用する方がなお高精度となる。
【０１１３】
その後は、工程１０５で高精度に算出した配線抵抗及び容量を用いて、工程３０４にて最終のタイミング検証シミュレーションを行って動作確認を行い、タイミング検証結果判定工程３０６において、タイミング検証ＮＧであれば再度ＯＫになるように、タイミング調整用の回路及びレイアウト修正を工程３０３において実施し、抵抗値／容量値計算工程１０５に戻る。工程３０６にてタイミングがＯＫになったところで、前述の３０１のデータを収集する際に用いたと同一処理のレジスト寸法補正工程３０２の処理を行った後、工程３０３でマスクデータ処理しマスクデータを作成する設計手順となる。
【０１１４】
以上のように、配線断面を台形形状として取り扱うことで、従来の真四角な断面として扱われていたものよりもより高精度な抵抗計算が可能となる。台形形状のトップ側は配線用レジストのリソグラフィ精度で決まっていたが、本実施形態によれば、配線ドライエッチで発生するテーパー形状とボトムの太りをより実物に近い形で正確に取り扱うことが可能となる。
【０１１５】
また、配線間距離や配線面積率との相関データを上底に対する下底の太り分のみで表現しておくことで、配線太さごとに相関データを準備するよりも準備データ量を少なくすることが出来る。
【０１１６】
さらに、リソグラフィに起因したレジストの仕上がり幅の変化を補正する光近接効果補正や孤立パターンに対するレジスト細り等の対策を併せて用いることにより、設計値に近い値で高精度シミュレーションが実現出来る。
【０１１７】
次に、本実施形態による配線断面形状を台形として扱う手法についてより具体的な数値例を用いて説明する。
【０１１８】
図８（ａ）に示すように、配線幅０．４μmで配線長１mm、解析配線の左右にそれぞれ、距離０．９μm、１．５μmの間隔で隣接配線が長さ１mmに渡って解析配線に対して配置されているものとする。配線断面形状は、台形形状として扱うものとする。また、配線膜厚は０．４μmとし、レイアウト上の配線間隔が０．５μmで両脇に存在した場合、配線トップ部幅が０．４μm、配線ボトム部幅が０．５μmであるとする。
【０１１９】
ここで、配線の抵抗値Ｒ［Ω］は、配線断面積をＡ［μm2］、配線長をＬ［mm］とすると、
（数１）
Ｒ［Ω］＝（０．１８／Ａ）×Ｌ［mm］×２００［Ω／mm］
という配線断面積Ａに反比例、配線長Lに比例する形で与えられるものとする。
【０１２０】
隣接配線との距離がＳ［μm］の時のトップ部及びボトム部の変化量は、図８（ｂ）で与えられるような、トップ部は常に増減が無く一定で、ボトム部が配線間距離が開くに従って距離１．５μmまでは幅が太くなり、距離１．５μm以上では太り幅は増えないというように近似表現されるものとする。なお、図８（ｂ）はテーブル形式表記であるが、その下に示すような関数式で表現しても良い。
【０１２１】
今、解析配線と左の隣接配線との距離は０．９μmであるので、図８（ｂ）より、ボトム幅増分は０．１μmである。また、解析配線と右の隣接配線との距離は１．５μmであるので、図８（ｂ）より、ボトム幅増分は０．２５μmである。故に、解析配線のトップ幅は０．４μm、ボトム幅は０．５＋０．１＋０．２５＝０．８５μmとなる。
【０１２２】
配線断面積は、台形面積の計算式である（上底＋下底）×高さ÷２で計算出来るので、（０．４＋０．８５）×０．４÷２＝０．２５［μm2］となる。
【０１２３】
よって、上記式１を用いることにより、配線の抵抗値はＲ＝（０．１８／０．２５）×１×２００＝１４４［Ω］と算出される。
【０１２４】
配線間距離による変化を考慮しない場合には、常に断面積は０．１８μm2であるとして扱うことになるので、配線抵抗は２００［Ω］であるから、抵抗値誤差が｛（２００−１４４）／２００｝×１００＝２８％存在していることになる。
【０１２５】
このように、配線断面を台形形状で表現し、解析配線と隣接配線との距離と解析配線仕上がり幅との相関データを、またテーブル表記あるいは関数表記を用いることにより、配線抵抗パラメータの抽出精度をより向上させることが可能となる。
【０１２６】
（第４の実施形態）
本発明の第４の実施形態について、図９を参照して説明する。
【０１２７】
図９は、本発明の第４の実施形態に係る回路パラメータ抽出方法を示すフローチャートであり、工程１０５までは第３の実施形態をベースとしている。それに加えて、工程１０５による計算後の抵抗値が実レイアウト前の論理＆タイミング設計３００で用いられていた時に仮定されていた形状（ここでは、通常のライン＆スペース時に実現されるほぼ真四角に近い断面形状の際に仕上がる場合とする）での配線抵抗値と比較してその差を検出する工程７０１と、ある規定値以上のズレがある場合に、元のレイアウトデータ１００に対して配線幅の補正処理を行うべきとの判定を行う判定工程７０２と、実際にレイアウト配線幅に対して修正処理を行う工程７０３とを有するものである。
【０１２８】
このフローに基づいて処理されることで、解析対象配線は、再度工程３００の論理＆タイミング設計時に想定していた抵抗値に近づくようになるので、最終タイミング検証シミュレーション工程３０４での検証結果がよりＯＫになり易くなる。また、チップ上の各場所での配線の粗密差や配線間距離差に起因して発生する配線抵抗値の違いによって生じうるタイミングスキュー等のタイミングエラーも抑制可能となる
ちなみに、最新の自動配置配線ツールは、配線抵抗をそろえてクロックスキューを抑制するために、クロック分配ポイントから各フリップフロップへの配線長をほぼ同一にしてレイアウトする機能を有している。こうした機能を有していても、配線の粗密や配線間距離によって配線抵抗に差が生ずる場合は未考慮であるので、本実施形態が有効なスキュー抑制手法となる。
【０１２９】
（第５の実施形態）
本発明の第５の実施形態について、図１０を参照して説明する。
【０１３０】
図１０は、ゲート長の想定プロセス変動範囲を示す模式図である。
【０１３１】
図１０に示すように、ＬＳＩ設計時に仮定される主要な設計マージンは、電源電圧変動分や温度依存性分の他に、プロセス変動分という重要なファクターがある。プロセス変動分の中でＬＳＩの動作スピードに最も効くのは、通常、トランジスタの駆動電流（Ｉｄｓ）であり、そのＩｄｓのバラツキ量の支配的要因はゲート長である。ＡＳＩＣ設計手法の場合、セルレベルで用意された部品（ライブラリ）を組み合わせて所望の機能を実現するのだが、結果として対応する品種数分の種々のレイアウトが存在することとなり、その多数のレイアウト全てに対してＬＳＩの正常動作を保証しなくてはならないので、必然的にある程度ゲート電極の加工精度を広めに仮定せざるを得ない。しかしながら、実際にレイアウトが終了した段階ではゲート電極面積率は決定しているため、レイアウト確定後はその想定バラツキ範囲を狭く設定することが可能である。
【０１３２】
ゲート電極の形成はそのパターンが非常に微細であるため、パターン形成用レジストの寸法精度の影響が大きく出る。そのため、電極素材自体のエッチングよりもレジスト仕上がり寸法の影響の方が大きく、ゲート電極面積率が小さい場合は、レジストがオーバーエッチング気味になってゲート長が細めに仕上がることになる。この場合には、ゲート長が細い領域でショートチャネル効果を示しているトランジスタの閾値電圧は低め、トランジスタ駆動電流値は高めとなり、動作スピード的には高速条件となる。結果として、スピード面での保証値を高目に設定可能となる。
【０１３３】
逆にゲート電極面積率が大きい場合は、レジストがアンダーエッチング気味になってゲート長が太目に仕上がる。この場合、ゲート長が細い領域でショートチャネル効果を示しているトランジスタでは閾値電圧は高めとなり、ゲート幅の管理規格的にはＯＫの範囲であるとは言えスピードマージンは少なくなる方向であり、配線遅延の増加等何かしらのプロセス的な不具合が生じた場合には、スピード未達による歩留りロスに至るリスクが高まる。
【０１３４】
ゲート長が太目に仕上がる場合の利点としては、トランジスタのオフ電流が少なくなるので、携帯機器等で重要な性能項目であるスタンバイ電流規格に対して余裕が生ずる。特に、ＬＳＩのレイアウトでは最小ゲート長が用いられることが多いのだが、このスタンバイ電流について、最小ゲート長トランジスタを用いてレイアウトしている場合には、平均的な条件に対する最良および最悪条件は各々約１／１０倍および約１０倍程度バラツクのが一般的である。このため、この面積率を考慮に入れることによって、ゲート長バラツキの面積率依存分を無くして規格値の見積りを行うことが可能となり、プロセスバラツキ分を考慮したスタンバイ電流値の保証規格値をより少ない値に設定することが可能となる。また言い換えれば、ゲート長が細目に仕上がるような場合には、オフ電流増加に対するリスクを事前に見積ることにより、レイアウトが完成した後でもプロセス的な拡散条件でＶｔ注入条件を高めに設定し直す等の的確な対処を早い時期に施すことが出来る。
【０１３５】
（第６の実施形態）
本発明の第６の実施形態について、図１１を参照して説明する。
【０１３６】
また、本実施形態では、第５の実施形態で説明したゲート電極素材の仕上がり幅とその面積率依存性の概念をブロックごとに用いる。
【０１３７】
現在の微細プロセスは、微細化が進んで集積度が増したことから、一つのチップの中に複数の機能ブロックを有しているのが一般的である。このブロックについては、▲１▼配線でブロック面積が決まる場合、▲２▼配線工程以前のバルク部分でブロック面積が決まる場合、▲３▼メモリセルのようにゲート電極面積が非常に高い場合等、ブロックごとにゲート電極の面積率が異なる傾向が出て来ている。
【０１３８】
図１１は、本発明の第６の実施形態におけるＬＳＩのブロック配置を示す概略図である。
【０１３９】
図１１において、ブロックＡ（９０２）はゲート面積率が小さく、ブロックＢ（９０３）はゲート面積率が大きく、ブロックＣ（９０４）はゲート面積率がブロックＡとＢの中間であると仮定する。元々の設計方針として、プロセスバラツキに起因した平均からのスピード増減バラツキ幅が、高速条件側に＋３０％、遅い条件側に＋３０％であるとし、ブロックＡ、Ｂ、Ｃの想定スピード範囲はそれぞれ、ブロックＡが＋３０％〜−２０％、ブロックＢが＋２０％〜−３０％、ブロックＣが＋２５％〜−２５％になるものとする。ブロックＡは遅い側には−３０％でなく−２０％分だけしか見なくて良くなるので、その分スピード面で余裕が生じる。汎用マイクロプロセッサ等で、周波数に応じてチップ価値が変わるようなものに対しては、高速になる分付加価値が高まるし、なにより、例えば図１１のブロックＣ（９０４）に対してブロックＡ（９０２）から来る信号９０５と、ブロックＢ（９０３）から来る信号９０６との間で、ＬＳＩ内のトランジスタ仕上がり寸法が同様であるとして扱う限りは検出不可能な、ブロック毎のゲート電極の粗密から生ずるトランジスタ駆動電流差、及びそこから生じるタイミングスキューが検出可能になる。
【０１４０】
従来は、ＬＳＩチップ上に形成されるトランジスタは全て同じ条件下で形成されるものとして扱われ、シミュレーション等によりタイミング検証が行われていた。しかしながら実際には、このゲート電極面積率の違いに起因したゲート長の仕上がり幅の違い、及びそれによって生ずるトランジスタ駆動能力の違いと回路動作スピードの違いがあるので、ブロック毎のゲート面積の粗密を考慮してタイミング検証シミュレーションを実行することにより、ブロック毎に最適なマージン設定でＬＳＩ設計が可能となる。
【０１４１】
また、対象とするＬＳＩ（９００）が非同期設計である場合には、ブロックＣ（９０４）に対するブロックＡ（９０２）からの信号９０５とブロックＢ（９０３）からの信号９０６との間で発生し得るタイミングスキューに関しても高精度に取り扱うことが可能となり、ＬＳＩの設計品質の向上が図れる。
【０１４２】
（第７の実施形態）
本発明の第７の実施形態について、図１２を参照して説明する。
【０１４３】
本実施形態は、第６の実施形態で説明したゲート電極素材の仕上がり幅とその面積率依存性の概念をさらにスタンダードセルレベルに適用したものである。
【０１４４】
図１２は、本発明の第７の実施形態におけるＬＳＩのスタンダードセルライブラリ配置を示す概略図である。
【０１４５】
図１２において、スタンダードセルユニット９０７が横方向に繋がって行きスタンダードセルレーン９０８を形成し、さらにそれと使用セルは異なるが同様の構造のスタンダードセルレーンが縦方向に複数並ぶ形で回路ブロックを形成している。実際には、個々のスタンダードセルの横幅はその機能や駆動能力によって回路構成内容が異なるので、当然ながら各セルの面積及び横幅も異なっている。
【０１４６】
ゲート電極面積率の違いに起因したゲート長の仕上がり幅の違いをより正確に扱うために、ブロックをゲート電極形成工程が影響を受ける領域範囲に切り分けた上でゲート電極面積率を計算する。
【０１４７】
理想的には、セル１Ａ、１Ｂ、１Ｃ…と一つ一つのセルについてスキャンさせて行く形で全セルについてゲート電極面積率を計算した方がより正確である。しかしながら、ＣＡＤ計算の負荷を減らすために、スタンダードセルブロックをゲート電極形成工程が影響を受ける領域範囲程度のサイズに切り分けて、その分割ブロック内毎にゲート電極面積率を計算してその計算面積率をその領域内に存在する全セルに対して使用することも可能である。
【０１４８】
これにより、ゲート電極面積率の違いに起因したゲート長の仕上がり幅の違い、及びそれによって生ずるトランジスタ駆動能力の違いと回路動作スピードの違いを、プロセス形成工程に対してブロック全体という領域範囲で扱うよりも、プロセス的な現象をより忠実かつ詳細に扱うことが可能となり、シミュレーション精度が向上する。
【０１４９】
よって、適切なゲート幅及びセルサイズでの設計が可能になると共に、ゲート電極面積率が異なるが故に発生し得るセル同士の駆動電流差に起因したタイミングスキューも抑制することができ、高品質なＬＳＩ設計が可能となる。
【０１５０】
（第８の実施形態）
本発明の第８の実施形態について、図１７から図１９を参照して説明する。
【０１５１】
ＳＴＩ（Shallow Trench Isolation）においても、ＳＴＩの分離部分を形成する際にエッチング工程が用いられるので、その分離領域と活性領域の境界部に対してもエッチング起因のテーパーが生ずることになる。
【０１５２】
図１７は、トランジスタ活性領域間の距離が近い場合のＳＴＩ構造を示すための平面図（ａ）および断面図（ｂ）である。図１８は、トランジスタ活性領域間の距離が離れている場合のＳＴＩ構造を示すための平面図（ａ）および断面図（ｂ）である。
【０１５３】
図１７に示す状態から、図１８に示すようなトランジスタ活性領域間の距離が離れた場合に、ＳＴＩに付くテーパー角が大きくなる。但し、エッチング条件にもよるのであるが、ＳＴＩ形成時には、レジストはトランジスタ活性領域の上に存在するので、前記配線パターンのレジスト寸法通りに仕上がり易いトップ側がトランジスタゲート幅を決めることになるので、その分離端のテーバー形状の影響を著しく受ける形にはならない。
【０１５４】
しかし、チャネルが表面よりも若干下目に形成されていたり、ＳＴＩエッチング条件がレジスト下のトップ側部の方がより狭まるようなエッチング条件に設定されている場合には、レイアウトデータからシミュレーション用の回路データを抽出する際に、このトランジスタ同士の配置距離によって生ずるトランジスタゲート幅のマスクレイアウト幅と仕上がり幅との差が無視できなくなる。
【０１５５】
そこで、このトランジスタ同士の配置距離によって生ずるトランジスタゲート幅のマスクレイアウト幅と仕上がり幅との差をゲート幅抽出時に補正して抽出することにより、より高精度にトランジスタパラメータを抽出することが可能になり、タイミング検証シミュレーションの高精度化を図ることが出来る。
【０１５６】
次に、図１９および図２０を参照して、具体的に数値を用いた例について説明する。
【０１５７】
図１９は、解析トランジスタの左右にＳＴＩ分離を挟み２つのトランジスタが隣接している様子を模式的に示す平面図（ａ）および断面図（ｂ）である。図２０は、トランジスタ間距離とマスクレイアウト上の端部からのゲート幅入り込み量との相関関係を示している。
【０１５８】
図１９に示すように、解析トランジスタのレイアウト上の配線幅が０．４μmで、ゲート幅が伸びている方向に対して、左側に距離０．７μm、右側に距離１．５μmの間隔で隣接トランジスタが存在するものとする。
【０１５９】
トランジスタはＳＴＩで分離されており、その端部の仕上がりは隣接トランジスタ同士の距離に応じてテーパーが付く。解析対象のトランジスタのゲート幅に影響が出るか否かはエッチング条件にも依存するが、本例では、ＳＴＩ分離のトップとボトムの中間点がレイアウト幅通りにエッチングされるような条件であると仮定し、隣接トランジスタ間の距離が０．５μmの場合にトランジスタ活性領域のレイアウト境界部にトランジスタの電気的なゲート幅の仕上がりエッジが形成され、その隣接トランジスタ間距離が離れるに従い、図２０に示すようなトランジスタゲート幅入り込み量ΔＷｇになるものとする。図２０は、テーブル形式表記になっているが、関数式で表現しても良い。
【０１６０】
図１９に示すレイアウトを行った場合、解析トランジスタと左の隣接トランジスタとの距離は０．７μmであるので、図２０に示すように、トランジスタゲート幅の左側からの入り込み量は０．０１μmとなり、解析トランジスタと右の隣接トランジスタとの距離は１．５μmであるので、トランジスタゲート幅の右側からの入り込み量は０．０５μmとなる。
【０１６１】
故に、解析トランジスタの仕上がりのゲート幅は、０．４−０．０１−０．０５＝０．３４μmとなる。
【０１６２】
ゲート幅が伸びる方向に存在する隣接トランジスタとの間の距離による変化を考慮しない場合には、常にトランジスタゲート幅はレイアウト寸法通りの０．４μmであるとすると、トランジスタゲート幅は０．３４／０．４＝０．８５となり、１５％の誤差を含むことになる。
【０１６３】
このように、解析対象トランジスタのゲート幅が伸びる方向に存在する隣接トランジスタとの間の距離による解析トランジスタのゲート幅の変化を考慮することにより、トランジスタゲート幅の抽出精度をより向上させることが可能になる。
【０１６４】
【発明の効果】
以上説明したように、本発明によれば、以下に列記する効果を奏する。
【０１６５】
（１）着目配線の仕上がり幅とその着目配線の周囲に存在する配線との距離との相関データを用いることにより、高精度な配線抵抗／容量抽出、及び高精度な回路シミュレーションが可能となる。これにより、チップ上の各場所での配線間距離差に起因して発生する配線抵抗値の違いによって生じうるタイミングスキュー等のタイミングエラーも抑制可能となる。
【０１６６】
（２）リソグラフィ工程に起因して生ずる配線仕上がり幅の変化も含めて用いることが可能である。その応用方法としては、配線に用いるレジストが加工ルール的には断線やショートには至らないＯＫのレベルだが仕上がりバラツキに関する規格値としてはＯＰＣを用いねば実現不可能な精度を要求されているような場合においても、ＯＰＣ無しで本発明の配線間距離と配線仕上がり幅依存性を考慮した正確な回路パラメータ抽出も用いることで、ＯＰＣ用の微細追加パターンを扱える高精度な高額マスクや長時間のＯＰＣマスク処理が不要になる。
【０１６７】
（３）解析配線の配線層面積率と解析配線仕上がり幅との相関データを用いることにより、高精度な配線抵抗及び配線容量パラメータの抽出が可能となる。また、チップ上の各場所での配線の粗密差や配線間距離差に起因して発生する配線抵抗値の違いによって生じうるタイミングスキュー等のタイミングエラーも抑制可能となる。
【０１６８】
（４）配線断面を台形形状として取り扱うことで、従来の真四角な断面として扱われていたものよりもより高精度な抵抗計算が可能となる。台形形状のトップ側は配線用レジストのリソグラフィ精度で決まっていたが、配線ドライエッチで発生するテーパー形状とボトムの太りをより実物に近い形で正確に取り扱うことが可能となる。また、配線間距離や配線面積率との相関データを上底に対する下底の太り分のみで表現しておくことで、配線太さごとに相関データを準備するよりも準備データ量を少なくすることが出来る。さらに、リソグラフィに起因したレジストの仕上がり幅の変化を補正する光近接効果補正や孤立パターンに対するレジスト細り等の対策を併せて用いることにより、設計値に近い値で高精度シミュレーションが実現出来る。
【０１６９】
（５）ゲート長バラツキの面積率依存分を無くして規格値の見積りを行うことが可能となり、プロセスバラツキ分を考慮したスタンバイ電流値の保証規格値をより少ない値に設定することが可能となる。また言い換えれば、ゲート長が細目に仕上がるような場合には、オフ電流増加に対するリスクを事前に見積ることにより、レイアウトが完成した後でもプロセス的な拡散条件でＶｔ注入条件を高めに設定し直す等の的確な対処を早い時期に施すことが出来る。
【０１７０】
（６）ブロック毎のゲート面積の粗密を考慮してタイミング検証シミュレーションを実行することにより、ブロック毎に最適なマージン設定でＬＳＩ設計が可能となる。
【０１７１】
（７）適切なゲート幅及びセルサイズでの設計が可能になると共に、ゲート電極面積率が異なるが故に発生し得るセル同士の駆動電流差に起因したタイミングスキューも抑制することができ、高品質なＬＳＩ設計が可能となる。
【０１７２】
（８）解析対象トランジスタのゲート幅が伸びる方向に存在する隣接トランジスタとの間の距離による解析トランジスタのゲート幅の変化を考慮することにより、トランジスタゲート幅の抽出精度をより向上させることが可能になる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る回路パラメータ抽出方法を示すフローチャート
【図２】 配線間スペースの大きさによる配線仕上がり形状を断面で示す模式図
【図３】 本発明の第２の実施形態に係る回路パラメータ抽出方法を示すフローチャート
【図４】 図３の一部を変更したフローチャート
【図５】 本発明の第３の実施形態に係る回路パラメータ抽出方法を示すフローチャート
【図６】 ドライエッチング工程により形成される配線の断面形状を示す模式図
【図７】 配線間距離に対する仕上がり幅を示すグラフ（ａ）、および配線間距離に対する片側でのトップとボトムとの差を示すグラフ（ｂ）
【図８】 本発明の第３の実施形態に係る配線レイアウト及び断面図（ａ）、および配線間距離と片側辺りのトップとボトムとの仕上がり値差の相関データを示す図（ｂ）
【図９】 本発明の第４の実施形態に係る回路パラメータ抽出方法を示すフローチャート
【図１０】 本発明の第５の実施形態に係るゲート長の想定プロセス変動範囲を示す模式図
【図１１】 本発明の第６の実施形態に係るＬＳＩのブロック配置を示す概略図
【図１２】 本発明の第７の実施形態に係るＬＳＩのスタンダードセルライブラリ配置を示す概略図
【図１３】 配線の製造工程を示す断面図
【図１４】 ライン＆スペース・パターンの断面図（ａ）、孤立パターンの断面図（ｂ）、および拡大断面図（ｃ）
【図１５】 配線間距離と配線仕上がり幅との相関関係を示すグラフ
【図１６】 配線面積率と配線仕上がり幅との相関関係を示すグラフ
【図１７】 トランジスタ活性領域間の距離が近い場合のＳＴＩ構造を示すための平面図（ａ）および断面図（ｂ）
【図１８】 トランジスタ活性領域間の距離が離れている場合のＳＴＩ構造を示すための平面図（ａ）および断面図（ｂ）
【図１９】 本発明の第８の実施形態について説明するための、解析トランジスタの左右にＳＴＩ分離を挟み２つのトランジスタが隣接している様子を模式的に示す平面図（ａ）および断面図（ｂ）
【図２０】 トランジスタ間距離とマスクレイアウト上の端部からのゲート幅入り込み量との相関データを示す図
【符号の説明】
１００ レイアウトデータ
１０１ 配線間隔−配線仕上がり幅相関データ
１０２ 配線幅、配線長、配線間距離抽出工程
１０３ 配線幅（及び配線間隔）補正工程
１０４ 配線間隔−配線容量相関データ
１０５ 配線抵抗及び配線容量算出工程
２００ 配線面積率計算工程
２０１ 配線面積率−配線仕上がり幅相関データ
２０２ 配線幅（及び配線間隔）補正工程
２０３ 配線面積率を加味した配線間隔−配線仕上がり幅相関データ
３００ 論理＆タイミング設計工程
３０１ 配線面積率を加味した配線間隔−配線仕上がり幅相関データ（レジストに対する光近接効果等の補正入り）
３０２ 光近接効果補正等のレジスト寸法制御補正工程
３０３ マスクデータ処理工程
３０４ 最終タイミング検証シミュレーション工程
３０５ タイミング調整用の回路及びレイアウト修正工程
３０６ タイミング検証結果判定工程
７０１ 補正前後での配線抵抗値比較、及び差の検出工程
７０２ レイアウト配線幅修正の必要性判定工程
７０３ レイアウト配線幅修正工程
９００ 対象LSI
９０１ Ｉ／Ｏセル部
９０２ ブロックＡ
９０３ ブロックＢ
９０４ ブロックＣ
９０５ ブロックＡからブロックＣへの信号
９０６ ブロックＢからブロックＣへの信号
９０７ スタンダードセルライブラリ・ユニット
９０８ スタンダードセル・レーン
９０９ ゲート電極パターンの面積率計算範囲
【発明が属する技術分野】
本発明は、主に半導体集積回路設計における配線抵抗値、配線容量値、トランジスタのゲート幅等の回路パラメータ抽出方法、及び抽出した回路パラメータを用いて半導体集積回路のタイミング検証シミュレーションを実行する半導体集積回路の設計方法および装置に関する。
【０００２】
【従来の技術】
従来の半導体集積回路設計においては、レイアウトデータからタイミング検証のためのシミュレーション用回路データを抽出／作成する際に、配線容量に関しては周囲に存在する配線との関係を考慮して計算されているが、配線抵抗に関しては、その配線自身がマスク的に描かれている幅と長さのみを考慮して計算されていた。少なくとも現在市販されている自動配置配線ツールと組み合わせて用いられるタイミングシミュレーションを行う際には、同層配線との配線間隔は考慮されていないのが現状である。
【０００３】
しかしながら、配線抵抗は周囲の配線とは関係が無く、配線容量は周囲配線との関係で決まるということは、物理現象的な観点においては正しいが、実際の半導体製造工程では、配線のパターン形成はリソグラフィ工程やエッチング工程によって形成されるため、対象とする配線と同層の配線が周囲に存在するか否か、周囲配線との距離、配線パターンの面積率等により、その仕上がり配線幅や断面形状に差が出てくる。
【０００４】
特に近年はプロセス微細化が加速度的に進んでおり、リソグラフィ工程で加工対象とするパターンの最小寸法に対して、リソグラフィ工程で使用するステッパー光源波長の余裕度が益々少なくなってきている。そのため、配線パターン間の距離を検出して、所望の仕上がり幅となるような補正をマスクパターンに加える光近接効果補正（Optical Proximity Correction、略してＯＰＣと称する）が考案され、ゲート電極層に関しては、このＯＰＣを用いるのが最近の微細プロセスでは一般的となっている。
【０００５】
メタル配線層に関して言えば、パターン描画にリソグラフィ工程が使われる点についてはゲート電極層と同じであるが、同一プロセス世代ではゲート電極層よりも最小加工寸法が大きい場合が一般的である。具体的な数値で述べると、０．１８μm世代では、ゲート電極幅が約０．１８μm程度で、メタル配線幅が０．２０〜０．３５μm程度というのが一般的なレイアウトルールである。メタル配線については、トランジスタ特性に直接的に大きな影響を与えるゲート寸法よりは厳しい寸法規格値を要求されてこなかったため、ＯＰＣ等はほとんど用いられていないのが現状一般的である。言い換えれば、ＯＰＣを用いなくても所望のレジスト寸法制御（リソグラフィ性能）が確保可能だからである。
【０００６】
また、拡散層の分離領域形成もプロセスの微細化に伴って、従来のＬＯＣＯＳからＳＴＩ（Shallow Trench Isolation）に移行して来ている。ＬＯＣＯＳではシリコンの熱酸化によって分離用のＳｉＯ2膜を形成していたが、バーズビークと呼ばれる大きな入り込み量が生じてしまうという短所を有しており、微細化には不向きであった。ＳＴＩは、このバーズビーク発生の不具合を回避して微細なトランジスタ分離領域を形成するために考案された。その概要としては、ドライエッチングで彫り込んだ部分にＳｉＯ2膜を埋め込むフローによって分離膜を形成するプロセスフローである。微細な分離パターンを形成可能という長所に加えて、ＬＯＣＯＳが拡散層側面部にチャネルストッパ注入と呼ばれる大きな寄生容量成分を持っていたのに対し、ＳＴＩはＳｉＯ2膜でトランジスタ活性領域の側面部を分離するので寄生容量が少ないという長所もある。
【０００７】
【発明が解決しようとする課題】
しかしながら、従来方法には以下のような問題点がある。
【０００８】
考慮せねばならないのは、配線の製造工程は、配線のリソグラフィ工程だけではなく、レジスト形成後の配線ドライエッチ工程も含むことである。以下に、ＬＳＩ製造工程を含めて図１３を用いて説明する。
【０００９】
図１３に示すように、配線の製造工程は、（ａ）配線層を堆積、（ｂ）レジストを塗布、（ｃ）マスクを用いて感光、（ｄ）不要なレジストパターン除去、（ｅ）レジストパターンを用いて配線層をドライエッチングでパターン形成、からなる。
【００１０】
まず、工程（ｃ）、（ｄ）でレジストパターンを形成するのであるが、近辺に存在するパターンとの光学的干渉や面積率の関係から、マスク上に描いたパターン寸法通りに仕上がらないという問題がある。この問題に対しては、従来の技術に示したような、ゲート電極に対して用いられている光近接効果補正（ＯＰＣ）が有効である。
【００１１】
そしてさらに、リソグラフィ工程でレジストが寸法通りに形成されていたとしても、配線パターン形成におけるドライエッチング工程において、その配線パターンの近くに別の配線が存在するか否かで配線形状に差が生じてしまうという問題が新たに存在する。
【００１２】
配線のエッチング条件を、最小のライン＆スペースピッチ、またはＡＳＩＣ設計手法における自動配置配線ツールでの配線グリッドのように、非常に多く用いられる狭いピッチに最適設定したとする。ここで、最適設定とは、そうしたレイアウト状態の場合にエッチング対象の配線断面形状がほぼ真四角になるようにエッチング条件を設定することを意味している。
【００１３】
こうしたエッチング条件設定の場合、あるモデル配線の周囲に他の配線が存在しないようなレイアウトパターンに対しては、そのモデル配線のボトム部が太まり、配線抵抗値が低くなる傾向がある。この理由としては、周囲に配線が存在しない場合、ドライエッチング時に取り除くメタルの量が非常に多くなり、一旦プラズマエッチングで飛ばされたエッチング対象であるメタルが、再度配線パターンの側壁に堆積するメカニズム等により説明されている。（図１４（ａ）、図１４（ｂ）、および図１４（ｃ）にそれぞれ示す、ライン＆スペース・パターンの断面図、孤立パターンの断面図、および図１４（ｂ）の拡大図を参照）
よって、着目配線の隣に来る配線が遠い程エッチング時に側壁近傍で飛ばされるメタル量が増え、たとえ着目配線のトップ部が光近接効果補正等により所望のレジスト幅に仕上がっていたとしても、配線ボトム部の幅が広がった、上底よりも下底の方が大きな台形形状になってしまうという課題がある。
【００１４】
図１５に、その配線スペースと配線仕上がり幅との依存性グラフ（実測値）を示す。図１５からもわかるように、配線のトップ部の寸法は配線間距離（スペース幅）が変わってもほとんど変化しておらず、ボトム側の寸法が変化している。このことから、リソグラフィをケアしてレジスト寸法がきちんと出るように光近接効果補正や孤立パターンに対する補正等をいくら行ったとしても、このボトム部の太りに対しては精度良く扱いきれないことが判る。
【００１５】
より正確に言うと、エッチングプラズマはレジストの上から配線パターンに垂直に飛んでくるのでレジスト寸法以上には削れないという理由付けで上記説明を行ったが、エッチング工程の条件設定によっては、配線パターンの側面部に飛び込んでくる速度成分を持ったエッチングプラズマによってレジスト下の配線トップ部寸法もレジスト寸法以上に削れてしまうこともあり得る。
【００１６】
また、こうしたプロセス工程に対しては、パターン面積率というファクターが重要な因子なのであるが、この配線ドライエッチの工程に対しても、従来から光近接効果等を用いて議論されているレジストのリソグラフィ工程に対しても、対象パターンの面積率が未考慮であり、それを考慮に入れることで配線の仕上がりパターン形状、及びそれから導出される機能確認シミュレーションで使用する配線抵抗や容量等の回路パラメータの精度をさらに向上出来ることが判った。
【００１７】
図１６に、メタルをドライエッチング工程で削るプロセスにおける配線パターン面積率（開口率＝１００−パターン面積率で表す）と配線仕上がり幅のズレ量との相関データ（実測値）を示す。図１６に示すように、配線パターン面積率が小さくなる（開口率が大きくなる）ほど、配線仕上がり幅は太めになっていくことがわかる。ちなみに、ゲート電極は配線とはエッチングされる材料が異なるので、エッチング時に付くテーパー角は配線ほど問題になるレベルではない。
【００１８】
また最近、配線の低抵抗化／高信頼性化を狙って、配線材料をアルミでなく銅（Ｃｕ）を用いるプロセスも用いられて来つつある。Ｃｕの場合はエッチングが難しく、層間膜を掘り込んでおいてその中にＣｕを埋め込み、ＣｕをＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨）して形成するダマシンプロセスを用いるのが現在の主流プロセスである。しかし、このダマシンプロセスにおいてもエッチング工程を用いているので、この配線間の距離や面積率によってテーパー角が変わる問題は同一である。但し、配線自体をエッチングするのとポジとネガが逆の関係であり、配線自体をエッチングする場合とは配線間距離や配線パターン面積率と仕上がり幅との相関関係は増減が逆の関係となる。また、配線幅が太いパターンにおいて、メタルＣＭＰ時に配線幅がすり鉢型に中央程薄くなるディッシングと呼ばれる不具合が発生すること等が配線自体をエッチングするプロセスとは異なる。
【００１９】
また、前述のトランジスタ分離領域形成プロセスＳＴＩにおいても、分離領域を掘り込む際にエッチング工程が存在するので、詳細はそのエッチング特性にも依存するが、トランジスタ活性領域間の距離が変わればＳＴＩ端のテーパー角が変わり、トランジスタゲート幅が変化する可能性がある。
【００２０】
したがって、本発明は、上記課題に鑑みてなされたものであり、高精度な配線仕上がり幅算出および高精度な回路シミュレーションを可能にする回路パラメータ抽出方法、それを用いた半導体集積回路の設計方法および装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
前記の目的を達成するため、本発明の第１回路パラメータ抽出方法は、半導体集積回路のレイアウトから配線抵抗や配線容量等の回路パラメータを抽出する方法であって、モデル配線と該モデル配線の周囲に存在する同層の配線との距離と、該モデル配線のマスクレイアウト幅と仕上がり幅との差との相関データを準備し、実際のレイアウトから、解析配線の配線長と配線幅を抽出すると共に、該解析配線と同層で周囲に存在する配線との距離を抽出し、抽出した前記解析配線のレイアウト配線幅と、同じく抽出した前記解析配線と前記解析配線の周囲に存在する前記配線との距離とに対して、前記相関データを参照することによって得られる配線仕上がり幅を用いて、配線抵抗値と配線容量値を算出することを特徴とする。
【００２２】
この第１回路パラメータ抽出方法によれば、従来技術では未考慮であった解析配線の仕上がり幅とその解析配線の周囲に存在する配線との距離との相関データを用いることにより、従来よりもより高精度な配線抵抗／容量の抽出、及び高精度な回路シミュレーションが可能となる。これにより、チップ上の各場所での配線間距離差に起因して発生する配線抵抗値の違いによって生じうるタイミングスキュー等のタイミングエラーも抑制可能となる。
【００２３】
また、本手法はリソグラフィ工程に起因して生ずる配線仕上がり幅の変化も含めて用いることが可能であるので、配線トップ部の寸法がマスクレイアウトパターン通りの寸法に仕上がっていなくても、その差も含めて高精度に配線パラメータを抽出しシミュレーションできる。その応用的使用方法としては、配線に用いるレジストが加工ルール的には断線やショートには至らないＯＫのレベルだが仕上がりバラツキに関する規格値としてはＯＰＣを用いねば実現不可能な精度を要求されているような場合において、ＯＰＣ無しで本発明の配線間距離と配線仕上がり幅依存性を考慮した回路パラメータ抽出も用いることによって、ＯＰＣ用の微細追加パターンを扱える高精度な高額マスクや長時間のＯＰＣマスク処理が不要となる。
【００２４】
前記の目的を達成するため、本発明の第２回路パラメータ抽出方法は、半導体集積回路のレイアウトから配線抵抗や配線容量等の回路パラメータを抽出する方法であって、モデル配線の配線層の、ある設定領域内における配線パターンの存在割合である配線パターン面積率と、該モデル配線の仕上がり幅の変化量との相関データを準備し、実際のレイアウトから、解析配線の配線長と配線幅を抽出すると共に、該解析配線の配線層のパターン面積率を計算し、抽出した前記解析配線の配線長と配線幅と、計算した前記解析配線層の前記パターン面積率とに対して、前記相関データを参照することによって得られる、面積率に起因した配線仕上がり幅の変化量を用いて、配線仕上がり幅を求め、配線抵抗値と配線容量値を算出することを特徴とする。
【００２５】
この第２回路パラメータ抽出方法によれば、解析配線の配線層面積率と解析配線仕上がり幅との相関データを用いることにより、高精度な配線抵抗及び配線容量パラメータの抽出が可能となる。また、チップ上の各場所での配線の粗密差や配線間距離差に起因して発生する配線抵抗値の違いによって生じうるタイミングスキュー等のタイミングエラーも抑制可能となる。
【００２６】
前記第１および第２回路パラメータ抽出方法において、準備する前記相関データは、前記モデル配線の配線断面を、長方形、長方形以外の鋭角や鈍角の角を有する四角形、四角以上の多角形、ある辺の形状をある曲率の円周曲線として表現する形状、およびある辺をある関数曲線で表現する形状のいずれかの変化として表現し、前記抽出した前記解析配線のレイアウト上の配線長と配線幅に加えて、前記相関データを参照することで求められる仕上がり後の配線断面形状の断面積を計算することにより単位長当たりの配線抵抗値を求め、該単位長当たりの配線抵抗値とレイアウト上の配線長より解析配線の抵抗値と容量値を算出することが好ましい。
【００２７】
この方法によれば、従来の真四角な断面として扱われていたものよりもより高精度な抵抗計算が可能となる。
【００２８】
また、前記配線断面形状を台形形状として取り扱うことが好ましい。
【００２９】
この方法によれば、従来の真四角な断面として扱われていたものよりもより高精度な抵抗計算が可能となる。特に、台形形状は扱いがさほど複雑ではなく、かつ、配線仕上がり形状をかなり精度良く取り扱える近似形状である。
【００３０】
前記の目的を達成するため、本発明の第３回路パラメータ抽出方法は、半導体集積回路のレイアウトから配線抵抗や配線容量等の回路パラメータを抽出する方法であって、モデル配線のレイアウト上の配線幅をパラメータとして、該モデル配線と該モデル配線の周囲に存在する同層の配線との距離と、該モデル配線の抵抗値及び容量値の変化量とを表現した相関データを準備し、実際のレイアウトから、解析配線の配線長と配線幅を抽出すると共に、該解析配線と同層で周囲に存在する配線との距離を抽出し、抽出した前記解析配線のレイアウト配線幅をパラメータとして、前記相関データを参照することにより、前記解析配線の仕上がり抵抗値及び容量値を算出することを特徴とする。
【００３１】
この第３回路パラメータ抽出方法によれば、ＡＳＩＣ設計手法のように決まった配線幅でのレイアウトが主のケースにおいては、直接着目配線の抵抗値を用いた方が、計算量が少ない効率的な、隣接配線間距離が配線抵抗に与える影響を考慮した回路シミュレーションが可能となる。
【００３２】
前記の目的を達成するため、本発明の第４回路パラメータ抽出方法は、半導体集積回路のレイアウトから配線抵抗や配線容量等の回路パラメータを抽出する方法であって、モデル配線のレイアウト上の配線幅をパラメータとして、該モデル配線の配線層のある設定領域内における配線パターンの存在割合である配線パターン面積率と、該モデル配線の抵抗値及び容量値の変化量との相関データを準備し、実際のレイアウトから、解析配線の配線長と配線幅を抽出すると共に、該解析配線の配線層のパターン面積率を計算し、抽出した前記解析配線のレイアウト配線幅をパラメータとして、前記相関データを参照することにより、前記解析配線の仕上がり抵抗値及び容量値を算出することを特徴とする。
【００３３】
この第４回路パラメータ抽出方法によれば、ＡＳＩＣ設計手法のように決まった配線幅でのレイアウトが主のケースにおいては、直接着目配線の抵抗値を用いた方が、計算量が少ない効率的な、配線層面積率が配線抵抗に与える影響を考慮した回路シミュレーションが可能となる。
【００３４】
前記第１から第４回路パラメータ抽出方法において、準備する前記相関データは、テーブル化もしくは近似計算式化されていることが好ましい。
【００３５】
この方法によれば、テーブル化表現ではそのテーブルポイントでは実測値ベース等で用意された所望の値そのものでシミュレーション可能となり、（ポイント間は通常一次あるいはさらに高次の関数等で補間）近似計算化表現では、配線スペース等に関する連続したポイントにおいて高精度な合わせこみが可能となる。
【００３６】
前記第２および第４回路パラメータ抽出方法において、前記配線パターン面積率の計算を行う際に、チップ面積全体に占める配線パターンの面積率を計算することが好ましい。
【００３７】
この方法によれば、チップの中において著しい配線パターンの粗密が無い限りは、少ないＣＡＤ処理及びＣＡＤオペレーション回数で、配線パターン面積率を用いた高精度の配線抵抗と配線容量算出が可能となる。
【００３８】
または、前記第２および第４回路パラメータ抽出方法において、前記配線パターン面積率の計算を行う際に、回路ブロック毎に配線パターンの面積率を計算することが好ましい。
【００３９】
この方法によれば、面積率計算を行う際に、ブロック面積に対する面積率を使用することで、面積率計算が数回〜数十回程度で良くなるので、高負荷のＣＡＤ処理を行うことなしに、配線面積率を考慮に入れた回路パラメータ抽出が可能となる。また、ブロックレベルで、配線が多いか少ないか、ゲート幅の大きいトランジスタを多数使っているか否か、トランジスタと配線どちらが面積を決めているのかという特徴は決定していることが多いので、ＣＡＤ負荷量も考慮に入れた場合には非常に有効な手法となる。
【００４０】
または、前記第２および第４回路パラメータ抽出方法において、前記配線パターン面積率の計算を行う際に、配線加工プロセス工程が周囲に存在する配線パターンの面積率の影響を受け得る範囲内において、パターン面積率の計算を行うことが好ましい。
【００４１】
この方法によれば、面積率計算を行う際に、着目プロセス工程が影響を受ける領域をとって面積率を計算することで、プロセス仕上がりをケアした処理としては理想的な形となるので、高精度な回路パラメータ抽出が可能となる。
【００４２】
また、最小加工寸法の１０倍の領域範囲内において、前記配線パターン面積率の計算を行うことが好ましい。
【００４３】
これにより、配線層面積率への依存度合いが大きい工程が配線エッチング工程である場合に、その配線面積率が配線レイアウト幅に対する配線仕上がり幅の変化量に大きく影響を及ぼす領域は、解析配線に対して最小加工寸法の１０倍程度の範囲内であるので、高精度な回路パラメータ抽出が可能となる。
【００４４】
前記の目的を達成するため、本発明の半導体集積回路の第１設計方法は、前記第１から第４回路パラメータ抽出方法と、半導体リソグラフィ工程で使用するフォトマスクデータ生成工程におけるリソグラフィ工程に起因したレジスト仕上がり幅の変化量を補正する光近接効果補正、及びレジストのエッチング工程に起因した孤立パターンでのレジスト細りの変化量補正とを合わせて用いることを特徴とする。
【００４５】
この第１設計方法によれば、半導体リソグラフィ工程での光近接効果補正や孤立パターンに対するエッチングのレジスト細り補正を行った上でもまだ残る、配線エッチングに起因した仕上がり形状とのズレを補正することが可能になる。
【００４６】
前記の目的を達成するため、本発明の半導体集積回路の第２設計方法は、マスクレイアウトデータを一旦参照して、前記第１から第４回路パラメータ抽出方法を用いて、配線仕上がり幅と配線抵抗値及び配線容量値を算出した上で、前記配線抵抗値及び配線容量値と設計時に設定した所望の配線抵抗値及び配線容量値とを比較し、レイアウト配線幅に対して前記所望の配線抵抗値及び配線容量値に近づける補正を加えるか否かを判定し、前記判定の結果、補正が必要である場合に、前記所望の配線抵抗値及び配線容量値に近づけるように前記レイアウト配線幅に補正を加え、再度、前記レイアウト配線幅を補正した後の配線抵抗値及び配線容量値を用いて、半導体集積回路のタイミングシ検証ミュレーションを行うことを特徴とする。
【００４７】
この第２設計方法によれば、解析対象の配線仕上がり時の抵抗値及び容量値を正確に取り扱えるだけでなく、再度、論理＆タイミング設計時に想定していた抵抗値に近づける処理が施されるので、最終タイミング検証シミュレーションでの検証結果がよりＯＫになり易くなる。また、チップ上の各場所での配線の粗密差や配線間距離差に起因して発生する配線抵抗値の違いによって生じうるタイミングスキュー等のタイミングエラーも抑制可能となる。
【００４８】
前記の目的を達成するため、本発明の半導体集積回路の第３設計方法は、配線の断面形状を台形形状として扱い、リソグラフィ工程に起因したレジスト仕上がり幅の変化量を補正する光近接効果補正、およびレジストのエッチング工程に起因した孤立パターンでのレジスト細りの変化量補正を加えるレイアウト補正を行い、前記レイアウト補正を用いた上での、モデル配線と該モデル配線の周囲に存在する同層の配線との距離と、該モデル配線の仕上がり形状の上底及び下底との第１相関データと共に、前記レイアウト補正を用いた上での、前記モデル配線の配線層の面積率と、前記モデル配線の仕上がり形状の上底及び下底の仕上がり値との第２相関データとを準備し、実際のレイアウトから、解析配線の配線長と配線幅を抽出すると共に、該解析配線と同層で周囲に存在する配線との距離を抽出し、前記解析配線の配線層のパターン面積率を計算し、抽出した解析配線の前記配線長、前記配線幅、前記解析配線と同層で周囲に存在する配線との前記距離、および前記解析配線の配線層の前記パターン面積率を用いて、前記解析配線の台形形状断面における上底及び下底の変化量、前記解析配線の配線断面積、および配線抵抗値を計算し、計算した前記解析配線抵抗値に対して、設計時に意図した所望の配線抵抗値及び配線容量値に近づける補正を加えるか否かを判定し、前記判定の結果、補正が必要である場合に、前記所望の配線抵抗値及び配線容量値に近づけるようにレイアウト配線幅を変化させる補正を加え、再度、前記補正を行った後の配線抵抗値及び配線容量値を用いて、半導体集積回路のタイミング検証シミュレーションを行うことを特徴とする。
【００４９】
この第３設計方法によれば、従来技術では未考慮であった解析配線の仕上がり幅とその解析配線の周囲に存在する配線との距離との第１相関データ、および解析配線の配線層面積率と解析配線仕上がり幅との第２相関データを、比較的扱い易く高い精度が出る台形断面形状として扱うことにより、仕上がり等の配線抵抗及び配線容量を容易かつ高精度に抽出可能となり、再度、論理＆タイミング設計時に想定していた抵抗値に近づける処理が施されることにより、最終タイミング検証シミュレーションでの検証結果がよりＯＫになり易くなる。
【００５０】
前記第３設計方法において、前記解析配線の配線層の前記パターン面積率を計算する際に、チップ面積全体に占める配線パターンの面積率を計算することが好ましい。
【００５１】
この方法によれば、チップの中において著しい配線パターンの粗密が無い限りは、少ないＣＡＤ処理及びＣＡＤオペレーション回数で、配線パターン面積率を用いた高精度の配線抵抗と配線容量算出が可能となる。
【００５２】
または、前記第３設計方法において、前記解析配線の配線層の前記パターン面積率を計算する際に、回路ブロック毎に配線パターンの面積率を計算することが好ましい。
【００５３】
この方法によれば、面積率計算を行う際に、ブロック面積に対する面積率を使用することで、面積率計算が数回〜数十回程度で良くなるので、高負荷のＣＡＤ処理を行うことなしに、配線面積率を考慮に入れた回路パラメータ抽出が可能となる。また、ブロックレベルで、配線が多いか少ないか、ゲート幅の大きいトランジスタを多数使っているか否か、トランジスタと配線どちらが面積を決めているのかという特徴は決定していることが多いので、ＣＡＤ負荷量も考慮に入れた場合には非常に有効な手法となる。
【００５４】
または、前記第３設計方法において、前記解析配線の配線層の前記パターン面積率を計算する際に、配線加工プロセス工程が周囲に存在する配線パターンの面積率の影響を受け得る範囲内において、パターン面積率の計算を行うことが好ましい。
【００５５】
この方法によれば、面積率計算を行う際に、着目プロセス工程が影響を受ける領域をとって面積率を計算することで、プロセス仕上がりをケアした処理としては理想的な形となるので、高精度な回路パラメータ抽出が可能となる。
【００５６】
また、最小加工寸法の１０倍の領域範囲内において、前記解析配線の配線層の前記パターン面積率の計算を行うことが好ましい。
【００５７】
これにより、配線層面積率への依存度合いが大きい工程が配線エッチング工程である場合に、その配線面積率が配線レイアウト幅に対する配線仕上がり幅の変化量に大きく影響を及ぼす領域は、解析配線に対して最小加工寸法の１０倍程度の範囲内であるので、高精度な回路パラメータ抽出が可能となる。
【００７９】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態について詳細に説明する。
【００８０】
（第１の実施形態）
本発明の第１の実施形態について、図１および図２を参照して説明する。図１は、本発明の第１の実施形態に係る回路パラメータ抽出方法を示すフローチャート、図２は、配線間スペースの大きさによる配線仕上がり形状を断面で示す模式図である。
【００８１】
まず、レイアウトデータ１００と、モデル配線に対して同層で隣りに存在する配線との距離とモデル配線の仕上がり幅との相関データ１０１を用意する。相関データ１０１は、上述したが、図２に示すように、配線が狭いスペースでレイアウトされている時はほぼ真四角な形状に仕上がっていても、同層配線間の寄生容量を減らす等のために配線間隔を広げてレイアウトを行った場合に、配線エッチング工程の特性から配線のボトム部の幅が広がってしまうことに基づいて作成している。データとしては、図１５のようなデータを計算式化もしくはテーブル化して準備することになる。具体的に数値を用いて計算する例は第４の実施形態にて説明する。
【００８２】
また、この相関データ１０１は、実測データやプロセスシミュレーションによって得るものであるが、光近接効果補正の有無やその仕様等に関しては、実際にレイアウトデータからマスクデータを作成する際に用いるものと同一仕様でなくてはならない。
【００８３】
ある配線幅ごとに左右の配線間距離をパラメータとしたテーブルあるいは関数でもって表現したものを用意した場合の利点として、テーブル化表現では、そのテーブルポイントでは実測値ベース等で用意された所望の値そのものでシミュレーション可能となり、（ポイント間は通常一次あるいはさらに高次の関数等で補完）近似計算化表現では、配線スペース等に関する連続したポイントにおいて高精度な合わせこみが可能となる。
【００８４】
また、データの持ち方としては、配線幅個別にでなく、レイアウト配線端においてトップ及びボトム部の増減量を表現することにより、異なる配線幅ごとにデータを準備するよりもデータ量を減らしても良い。
【００８５】
さらには、ＡＳＩＣ設計手法のように、使用する配線幅がある程度限られているような場合には、１０１の同層配線間レイアウト距離と配線仕上がり幅依存性の配線仕上がり幅の代わりに、同層配線間レイアウト距離と仕上がりの配線抵抗値との依存性データを用いてもかまわない。
【００８６】
ＡＳＩＣ設計手法のように、決まった配線幅でのレイアウトが主たるケースにおいては、直接着目配線の抵抗値を用いた方が、計算量が少ない効率的な回路シミュレーションが可能となる。
【００８７】
図１において、まず、レイアウトデータ１００より、従来手法と同じく、配線幅、配線長、配線間距離を抽出工程１０２により抽出する。ここで言う配線間距離は容量計算にも用いられるため、それには異層メタルに対する距離の抽出も含まれる。
【００８８】
次に、工程１０２において抽出した配線幅に対して、同じく工程１０２で抽出した同層の配線間距離と先に準備していた配線仕上がり幅の配線間距離依存性データ１０１を用いて、各々着目する配線のレイアウト幅に対して補正をかけることで配線仕上がり幅を予想する（工程１０３）。この補正された予想仕上がり配線幅及び配線間距離と配線容量データ１０４を用いることで、配線抵抗及び配線容量をプロセス工程後の実物仕上がり値により近いものとして高精度に計算することが可能となる（工程１０５）。
【００８９】
本実施形態により、従来技術では未考慮であった解析配線の仕上がり幅とその解析配線の周囲に存在する配線との距離との相関データを用いることにより、従来よりもより高精度な配線抵抗／容量抽出、及び高精度な回路シミュレーションが可能となる。これにより、チップ上の各場所での配線間距離差に起因して発生する配線抵抗値の違いによって生じうるタイミングスキュー等のタイミングエラーも抑制可能となる。
【００９０】
また、本手法はリソグラフィ工程に起因して生ずる配線仕上がり幅の変化も含めて用いることが可能であるので、配線トップ部の寸法がマスクレイアウトパターン通りの寸法に仕上がっていなくても、その差も含めて高精度に配線パラメータを抽出しシミュレーションできる。その応用的使用方法としては、配線に用いるレジストが加工ルール的には断線やショートには至らないＯＫのレベルだが仕上がりバラツキに関する規格値としてはＯＰＣを用いねば実現不可能な精度を要求されているような場合において、ＯＰＣ無しで本発明の配線間距離と配線仕上がり幅依存性を考慮した回路パラメータ抽出も用いることによって、ＯＰＣ用の微細追加パターンを扱える高精度な高額マスクや長時間のＯＰＣマスク処理が不要となる。
【００９１】
（第２の実施形態）
本発明の第２の実施形態について、図３および図４を参照して説明する。図３は、本発明の第２の実施形態に係る回路パラメータ抽出方法を示すフローチャート、図４は、図３の一部を変更したフローチャートである。なお、本実施形態は、配線仕上がり幅の配線面積率依存性データの活用方法に関するものである。
【００９２】
また、配線面積率の考慮だけでなく、第１の実施形態に示した配線仕上がり幅の配線間距離依存性データ１０１を合わせて用いる場合を例に説明する。
【００９３】
まず、図３のフローチャートから説明する。
【００９４】
図３において、レイアウトデータ１００より配線幅、配線長、配線間距離を抽出する工程１０２、参照する配線間隔−配線仕上がり幅相関データ１０１、および相関データ１０１を用いて仕上がり配線幅補正予測する工程１０３については、第１の実施形態と同一である。
【００９５】
本実施形態では新たに、図１３に示すような配線面積率と配線仕上がり幅との相関データ２０１を準備する。レイアウトデータ１００とそこから抽出した配線データとを基に、配線面積率計算工程２００によって配線面積率を計算する。配線面積率計算工程２００は、理想的には着目するプロセス工程が周辺のパターンに影響を受ける領域範囲に適切に分割しながら面積率を求めるのが望ましい。エッチング工程においては、最小加工サイズの約１０倍程度の範囲内における面積率を計算するのが望ましく、ダマシンプロセスで用いられるメタルＣＭＰ工程におけるディッシングやエロージョンといった配線膜厚の減少を扱う場合には、研磨パッドの硬さ等に依存するが１００〜５００μm範囲内で扱うのが望ましい。
【００９６】
しかしながら、その着目配線すべてに対してある限定した範囲内の面積率を計算していくことはＣＡＤ処理上負荷が大きいので、チップの中において著しい粗密が無い限りは、請求項１１に記載のように、着目ブロック単位あるいはチップ全体に対して面積率を計算して用いてもかまわない。
【００９７】
この配線面積率計算工程２００で求めた面積率を配線面積率−配線仕上がり幅との相関データ２０１に参照して、仕上がり配線幅補正予測する工程１０３で求めた配線幅の補正予測値に対してさらに配線幅に補正をかける（工程２０２）。以上の工程を通して算出した配線幅及び配線間隔を用いて、配線容量データ１０４を参照し、工程１０５により配線抵抗と配線容量の最終仕上がり予測値を求める。
【００９８】
以上の図３に示す方法は、補正工程を配線間隔依存性と配線面積率依存性との２段階に分けたフローチャートで表現したが、図４の工程２０３に示すように、用意する相関データを配線面積率もパラメータとした同層配線間隔−配線仕上がり幅相関データとして準備すれば、フロー的には簡略化される。（但し、考え方としては図３と図４は同一である。）
扱う面積率計算範囲の利点を再度まとめると以下の通りである。
【００９９】
（１）面積率計算を行う際に、着目プロセス工程が影響を受ける領域をとって面積率を計算する場合、エッチング工程で言うと最小加工寸法の約１０倍程度の範囲で計算すると、プロセス仕上がりをケアした処理としては理想的な形となるので、高精度な回路パラメータ抽出が可能となる。
【０１００】
（２）面積率計算を行う際に、チップ面積に対する面積率を使用すれば、面積率計算が一度で良くなるので、高負荷のＣＡＤ処理を行うことなしに、配線面積率を考慮に入れた回路パラメータ抽出が可能となる。
【０１０１】
（３）面積率計算を行う際に、ブロック面積に対する面積率を使用することで、面積率計算が数回〜数十回程度で良くなるので、高負荷のＣＡＤ処理を行うことなしに、配線面積率を考慮に入れた回路パラメータ抽出が可能となる。
【０１０２】
また、ブロックレベルでは、▲１▼配線が多いか少ないか、▲２▼ゲート幅の大きいトランジスタを多数使っているか否か、▲３▼トランジスタと配線どちらが面積を決めているのか、という特徴はだいたい決定していることが多いので、ＣＡＤ負荷量も考慮に入れた場合には有効な手法である。
【０１０３】
以上のように、解析配線の配線層面積率と解析配線仕上がり幅との相関データを用いることにより、高精度な配線抵抗及び配線容量パラメータの抽出が可能となる。また、チップ上の各場所での配線の粗密差や配線間距離差に起因して発生する配線抵抗値の違いによって生じうるタイミングスキュー等のタイミングエラーも抑制可能となる。
【０１０４】
（第３の実施形態）
本発明の第３の実施形態について、図５から図８を参照して説明する。
【０１０５】
なお、本実施形態では主に、配線断面形状を台形として扱う手法について説明する。さらに、第１、第２の実施形態でも示した配線仕上がり幅の同層配線間距離依存性と面積率の両方を扱うとともに、光近接効果補正等のレジスト仕上がり幅に対する補正を加える場合も合わせて示す。
【０１０６】
図５は、本発明の第３の実施形態に係る回路パラメータ抽出方法を示すフローチャートである。図５において、３０１は、レジストに対する光近接効果補正等の補正を加えたマスクを用いて拡散された実際の半導体から測定した、面積率をパラメータとした、配線間距離−配線仕上がり幅相関データである。
【０１０７】
たとえマスクのリソグラフィ実力に余裕が無く、配線間距離によってエッチング前のレジスト幅自体が異なるような場合でも、マスクデータにＯＰＣ補正を加えることでレジスト仕上がり寸法としてほぼ所望の値が実現可能になる。レジスト寸法は一般的に、パターン同士の距離がある程度以上接近すると光の干渉によりレジスト仕上がりパターンが細くなるので、ＯＰＣ対応ではそのような近接パターンのマスクを太目に補正しておく。ある程度の距離が離れるとマスクパターン寸法通りにレジスト寸法が仕上がる。しかしながら今度は、孤立のパターンとなった場合は、レジストのオーバーエッチングによりレジストが細くなる傾向もまたある。但し、レジストのエッチングは薬液によるものが多く感光工程で所望のパターンサイズにパターンニングされていれば、孤立パターンのレジストエッチングはさほど問題にならないのが一般的である。
【０１０８】
本発明が問題にするのは、たとえ上記のようなＯＰＣを活用してレジストが所望の値に仕上がったとしても、そのサイズに仕上がるのは配線断面のトップ部のみであり、配線間距離が離れるに従いボトム部は太くなってしまう、という点にある。図６に、ドライエッチング工程により形成される配線の断面形状を模式的に示す。
【０１０９】
図７は、図６の模式図に基づき実測値をベースに作成したものであるが、配線間距離に対する仕上がり幅を示すグラフ（ａ）、および配線間距離に対する片側でのトップとボトムとの差を示すグラフ（ｂ）である。図７（ａ）に示すように、配線間距離が最小スペースの６倍程度離れるとボトムはトップの２倍近いサイズになる。配線断面形状を台形形状、配線膜厚を０．４μmと仮定して、単位長さ当たりの配線抵抗比を概算すると、レジスト寸法通りの幅で真四角で仕上がったとした場合の約１．５倍の抵抗値になることになる。
【０１１０】
ちなみに、この隣り合う同層配線間の距離を大きくすることは、配線容量を削減して高速化を図る際によく用いられる設計手法である。図７のデータを基に、配線間距離と片側辺りのトップとボトムとの仕上がり値差を示しているのが図８（ｂ）である。
【０１１１】
再度図５に戻って、設計フローを順に辿って説明する。
【０１１２】
まず、論理及びタイミング設計を行い（工程３００）、そのネットリストを元に作成したレイアウトデータ１００から配線幅、配線長、同層／異層含めての配線間距離を抽出し（工程１０２）、抽出した配線幅に対して、図８（ｂ）に示すように、配線間距離依存性を配線の右端／左端それぞれに対して使用し、単位長さ当たりの仕上がり幅を算出し、その台形形状の断面積に応じて配線抵抗及び配線容量を求める（工程１０５）。この配線抵抗算出は、長さ方向に対しては、隣り合う配線との距離が異なる複数の部分に分割して活用する方がなお高精度となる。
【０１１３】
その後は、工程１０５で高精度に算出した配線抵抗及び容量を用いて、工程３０４にて最終のタイミング検証シミュレーションを行って動作確認を行い、タイミング検証結果判定工程３０６において、タイミング検証ＮＧであれば再度ＯＫになるように、タイミング調整用の回路及びレイアウト修正を工程３０３において実施し、抵抗値／容量値計算工程１０５に戻る。工程３０６にてタイミングがＯＫになったところで、前述の３０１のデータを収集する際に用いたと同一処理のレジスト寸法補正工程３０２の処理を行った後、工程３０３でマスクデータ処理しマスクデータを作成する設計手順となる。
【０１１４】
以上のように、配線断面を台形形状として取り扱うことで、従来の真四角な断面として扱われていたものよりもより高精度な抵抗計算が可能となる。台形形状のトップ側は配線用レジストのリソグラフィ精度で決まっていたが、本実施形態によれば、配線ドライエッチで発生するテーパー形状とボトムの太りをより実物に近い形で正確に取り扱うことが可能となる。
【０１１５】
また、配線間距離や配線面積率との相関データを上底に対する下底の太り分のみで表現しておくことで、配線太さごとに相関データを準備するよりも準備データ量を少なくすることが出来る。
【０１１６】
さらに、リソグラフィに起因したレジストの仕上がり幅の変化を補正する光近接効果補正や孤立パターンに対するレジスト細り等の対策を併せて用いることにより、設計値に近い値で高精度シミュレーションが実現出来る。
【０１１７】
次に、本実施形態による配線断面形状を台形として扱う手法についてより具体的な数値例を用いて説明する。
【０１１８】
図８（ａ）に示すように、配線幅０．４μmで配線長１mm、解析配線の左右にそれぞれ、距離０．９μm、１．５μmの間隔で隣接配線が長さ１mmに渡って解析配線に対して配置されているものとする。配線断面形状は、台形形状として扱うものとする。また、配線膜厚は０．４μmとし、レイアウト上の配線間隔が０．５μmで両脇に存在した場合、配線トップ部幅が０．４μm、配線ボトム部幅が０．５μmであるとする。
【０１１９】
ここで、配線の抵抗値Ｒ［Ω］は、配線断面積をＡ［μm2］、配線長をＬ［mm］とすると、
（数１）
Ｒ［Ω］＝（０．１８／Ａ）×Ｌ［mm］×２００［Ω／mm］
という配線断面積Ａに反比例、配線長Lに比例する形で与えられるものとする。
【０１２０】
隣接配線との距離がＳ［μm］の時のトップ部及びボトム部の変化量は、図８（ｂ）で与えられるような、トップ部は常に増減が無く一定で、ボトム部が配線間距離が開くに従って距離１．５μmまでは幅が太くなり、距離１．５μm以上では太り幅は増えないというように近似表現されるものとする。なお、図８（ｂ）はテーブル形式表記であるが、その下に示すような関数式で表現しても良い。
【０１２１】
今、解析配線と左の隣接配線との距離は０．９μmであるので、図８（ｂ）より、ボトム幅増分は０．１μmである。また、解析配線と右の隣接配線との距離は１．５μmであるので、図８（ｂ）より、ボトム幅増分は０．２５μmである。故に、解析配線のトップ幅は０．４μm、ボトム幅は０．５＋０．１＋０．２５＝０．８５μmとなる。
【０１２２】
配線断面積は、台形面積の計算式である（上底＋下底）×高さ÷２で計算出来るので、（０．４＋０．８５）×０．４÷２＝０．２５［μm2］となる。
【０１２３】
よって、上記式１を用いることにより、配線の抵抗値はＲ＝（０．１８／０．２５）×１×２００＝１４４［Ω］と算出される。
【０１２４】
配線間距離による変化を考慮しない場合には、常に断面積は０．１８μm2であるとして扱うことになるので、配線抵抗は２００［Ω］であるから、抵抗値誤差が｛（２００−１４４）／２００｝×１００＝２８％存在していることになる。
【０１２５】
このように、配線断面を台形形状で表現し、解析配線と隣接配線との距離と解析配線仕上がり幅との相関データを、またテーブル表記あるいは関数表記を用いることにより、配線抵抗パラメータの抽出精度をより向上させることが可能となる。
【０１２６】
（第４の実施形態）
本発明の第４の実施形態について、図９を参照して説明する。
【０１２７】
図９は、本発明の第４の実施形態に係る回路パラメータ抽出方法を示すフローチャートであり、工程１０５までは第３の実施形態をベースとしている。それに加えて、工程１０５による計算後の抵抗値が実レイアウト前の論理＆タイミング設計３００で用いられていた時に仮定されていた形状（ここでは、通常のライン＆スペース時に実現されるほぼ真四角に近い断面形状の際に仕上がる場合とする）での配線抵抗値と比較してその差を検出する工程７０１と、ある規定値以上のズレがある場合に、元のレイアウトデータ１００に対して配線幅の補正処理を行うべきとの判定を行う判定工程７０２と、実際にレイアウト配線幅に対して修正処理を行う工程７０３とを有するものである。
【０１２８】
このフローに基づいて処理されることで、解析対象配線は、再度工程３００の論理＆タイミング設計時に想定していた抵抗値に近づくようになるので、最終タイミング検証シミュレーション工程３０４での検証結果がよりＯＫになり易くなる。また、チップ上の各場所での配線の粗密差や配線間距離差に起因して発生する配線抵抗値の違いによって生じうるタイミングスキュー等のタイミングエラーも抑制可能となる
ちなみに、最新の自動配置配線ツールは、配線抵抗をそろえてクロックスキューを抑制するために、クロック分配ポイントから各フリップフロップへの配線長をほぼ同一にしてレイアウトする機能を有している。こうした機能を有していても、配線の粗密や配線間距離によって配線抵抗に差が生ずる場合は未考慮であるので、本実施形態が有効なスキュー抑制手法となる。
【０１２９】
（第５の実施形態）
本発明の第５の実施形態について、図１０を参照して説明する。
【０１３０】
図１０は、ゲート長の想定プロセス変動範囲を示す模式図である。
【０１３１】
図１０に示すように、ＬＳＩ設計時に仮定される主要な設計マージンは、電源電圧変動分や温度依存性分の他に、プロセス変動分という重要なファクターがある。プロセス変動分の中でＬＳＩの動作スピードに最も効くのは、通常、トランジスタの駆動電流（Ｉｄｓ）であり、そのＩｄｓのバラツキ量の支配的要因はゲート長である。ＡＳＩＣ設計手法の場合、セルレベルで用意された部品（ライブラリ）を組み合わせて所望の機能を実現するのだが、結果として対応する品種数分の種々のレイアウトが存在することとなり、その多数のレイアウト全てに対してＬＳＩの正常動作を保証しなくてはならないので、必然的にある程度ゲート電極の加工精度を広めに仮定せざるを得ない。しかしながら、実際にレイアウトが終了した段階ではゲート電極面積率は決定しているため、レイアウト確定後はその想定バラツキ範囲を狭く設定することが可能である。
【０１３２】
ゲート電極の形成はそのパターンが非常に微細であるため、パターン形成用レジストの寸法精度の影響が大きく出る。そのため、電極素材自体のエッチングよりもレジスト仕上がり寸法の影響の方が大きく、ゲート電極面積率が小さい場合は、レジストがオーバーエッチング気味になってゲート長が細めに仕上がることになる。この場合には、ゲート長が細い領域でショートチャネル効果を示しているトランジスタの閾値電圧は低め、トランジスタ駆動電流値は高めとなり、動作スピード的には高速条件となる。結果として、スピード面での保証値を高目に設定可能となる。
【０１３３】
逆にゲート電極面積率が大きい場合は、レジストがアンダーエッチング気味になってゲート長が太目に仕上がる。この場合、ゲート長が細い領域でショートチャネル効果を示しているトランジスタでは閾値電圧は高めとなり、ゲート幅の管理規格的にはＯＫの範囲であるとは言えスピードマージンは少なくなる方向であり、配線遅延の増加等何かしらのプロセス的な不具合が生じた場合には、スピード未達による歩留りロスに至るリスクが高まる。
【０１３４】
ゲート長が太目に仕上がる場合の利点としては、トランジスタのオフ電流が少なくなるので、携帯機器等で重要な性能項目であるスタンバイ電流規格に対して余裕が生ずる。特に、ＬＳＩのレイアウトでは最小ゲート長が用いられることが多いのだが、このスタンバイ電流について、最小ゲート長トランジスタを用いてレイアウトしている場合には、平均的な条件に対する最良および最悪条件は各々約１／１０倍および約１０倍程度バラツクのが一般的である。このため、この面積率を考慮に入れることによって、ゲート長バラツキの面積率依存分を無くして規格値の見積りを行うことが可能となり、プロセスバラツキ分を考慮したスタンバイ電流値の保証規格値をより少ない値に設定することが可能となる。また言い換えれば、ゲート長が細目に仕上がるような場合には、オフ電流増加に対するリスクを事前に見積ることにより、レイアウトが完成した後でもプロセス的な拡散条件でＶｔ注入条件を高めに設定し直す等の的確な対処を早い時期に施すことが出来る。
【０１３５】
（第６の実施形態）
本発明の第６の実施形態について、図１１を参照して説明する。
【０１３６】
また、本実施形態では、第５の実施形態で説明したゲート電極素材の仕上がり幅とその面積率依存性の概念をブロックごとに用いる。
【０１３７】
現在の微細プロセスは、微細化が進んで集積度が増したことから、一つのチップの中に複数の機能ブロックを有しているのが一般的である。このブロックについては、▲１▼配線でブロック面積が決まる場合、▲２▼配線工程以前のバルク部分でブロック面積が決まる場合、▲３▼メモリセルのようにゲート電極面積が非常に高い場合等、ブロックごとにゲート電極の面積率が異なる傾向が出て来ている。
【０１３８】
図１１は、本発明の第６の実施形態におけるＬＳＩのブロック配置を示す概略図である。
【０１３９】
図１１において、ブロックＡ（９０２）はゲート面積率が小さく、ブロックＢ（９０３）はゲート面積率が大きく、ブロックＣ（９０４）はゲート面積率がブロックＡとＢの中間であると仮定する。元々の設計方針として、プロセスバラツキに起因した平均からのスピード増減バラツキ幅が、高速条件側に＋３０％、遅い条件側に＋３０％であるとし、ブロックＡ、Ｂ、Ｃの想定スピード範囲はそれぞれ、ブロックＡが＋３０％〜−２０％、ブロックＢが＋２０％〜−３０％、ブロックＣが＋２５％〜−２５％になるものとする。ブロックＡは遅い側には−３０％でなく−２０％分だけしか見なくて良くなるので、その分スピード面で余裕が生じる。汎用マイクロプロセッサ等で、周波数に応じてチップ価値が変わるようなものに対しては、高速になる分付加価値が高まるし、なにより、例えば図１１のブロックＣ（９０４）に対してブロックＡ（９０２）から来る信号９０５と、ブロックＢ（９０３）から来る信号９０６との間で、ＬＳＩ内のトランジスタ仕上がり寸法が同様であるとして扱う限りは検出不可能な、ブロック毎のゲート電極の粗密から生ずるトランジスタ駆動電流差、及びそこから生じるタイミングスキューが検出可能になる。
【０１４０】
従来は、ＬＳＩチップ上に形成されるトランジスタは全て同じ条件下で形成されるものとして扱われ、シミュレーション等によりタイミング検証が行われていた。しかしながら実際には、このゲート電極面積率の違いに起因したゲート長の仕上がり幅の違い、及びそれによって生ずるトランジスタ駆動能力の違いと回路動作スピードの違いがあるので、ブロック毎のゲート面積の粗密を考慮してタイミング検証シミュレーションを実行することにより、ブロック毎に最適なマージン設定でＬＳＩ設計が可能となる。
【０１４１】
また、対象とするＬＳＩ（９００）が非同期設計である場合には、ブロックＣ（９０４）に対するブロックＡ（９０２）からの信号９０５とブロックＢ（９０３）からの信号９０６との間で発生し得るタイミングスキューに関しても高精度に取り扱うことが可能となり、ＬＳＩの設計品質の向上が図れる。
【０１４２】
（第７の実施形態）
本発明の第７の実施形態について、図１２を参照して説明する。
【０１４３】
本実施形態は、第６の実施形態で説明したゲート電極素材の仕上がり幅とその面積率依存性の概念をさらにスタンダードセルレベルに適用したものである。
【０１４４】
図１２は、本発明の第７の実施形態におけるＬＳＩのスタンダードセルライブラリ配置を示す概略図である。
【０１４５】
図１２において、スタンダードセルユニット９０７が横方向に繋がって行きスタンダードセルレーン９０８を形成し、さらにそれと使用セルは異なるが同様の構造のスタンダードセルレーンが縦方向に複数並ぶ形で回路ブロックを形成している。実際には、個々のスタンダードセルの横幅はその機能や駆動能力によって回路構成内容が異なるので、当然ながら各セルの面積及び横幅も異なっている。
【０１４６】
ゲート電極面積率の違いに起因したゲート長の仕上がり幅の違いをより正確に扱うために、ブロックをゲート電極形成工程が影響を受ける領域範囲に切り分けた上でゲート電極面積率を計算する。
【０１４７】
理想的には、セル１Ａ、１Ｂ、１Ｃ…と一つ一つのセルについてスキャンさせて行く形で全セルについてゲート電極面積率を計算した方がより正確である。しかしながら、ＣＡＤ計算の負荷を減らすために、スタンダードセルブロックをゲート電極形成工程が影響を受ける領域範囲程度のサイズに切り分けて、その分割ブロック内毎にゲート電極面積率を計算してその計算面積率をその領域内に存在する全セルに対して使用することも可能である。
【０１４８】
これにより、ゲート電極面積率の違いに起因したゲート長の仕上がり幅の違い、及びそれによって生ずるトランジスタ駆動能力の違いと回路動作スピードの違いを、プロセス形成工程に対してブロック全体という領域範囲で扱うよりも、プロセス的な現象をより忠実かつ詳細に扱うことが可能となり、シミュレーション精度が向上する。
【０１４９】
よって、適切なゲート幅及びセルサイズでの設計が可能になると共に、ゲート電極面積率が異なるが故に発生し得るセル同士の駆動電流差に起因したタイミングスキューも抑制することができ、高品質なＬＳＩ設計が可能となる。
【０１５０】
（第８の実施形態）
本発明の第８の実施形態について、図１７から図１９を参照して説明する。
【０１５１】
ＳＴＩ（Shallow Trench Isolation）においても、ＳＴＩの分離部分を形成する際にエッチング工程が用いられるので、その分離領域と活性領域の境界部に対してもエッチング起因のテーパーが生ずることになる。
【０１５２】
図１７は、トランジスタ活性領域間の距離が近い場合のＳＴＩ構造を示すための平面図（ａ）および断面図（ｂ）である。図１８は、トランジスタ活性領域間の距離が離れている場合のＳＴＩ構造を示すための平面図（ａ）および断面図（ｂ）である。
【０１５３】
図１７に示す状態から、図１８に示すようなトランジスタ活性領域間の距離が離れた場合に、ＳＴＩに付くテーパー角が大きくなる。但し、エッチング条件にもよるのであるが、ＳＴＩ形成時には、レジストはトランジスタ活性領域の上に存在するので、前記配線パターンのレジスト寸法通りに仕上がり易いトップ側がトランジスタゲート幅を決めることになるので、その分離端のテーバー形状の影響を著しく受ける形にはならない。
【０１５４】
しかし、チャネルが表面よりも若干下目に形成されていたり、ＳＴＩエッチング条件がレジスト下のトップ側部の方がより狭まるようなエッチング条件に設定されている場合には、レイアウトデータからシミュレーション用の回路データを抽出する際に、このトランジスタ同士の配置距離によって生ずるトランジスタゲート幅のマスクレイアウト幅と仕上がり幅との差が無視できなくなる。
【０１５５】
そこで、このトランジスタ同士の配置距離によって生ずるトランジスタゲート幅のマスクレイアウト幅と仕上がり幅との差をゲート幅抽出時に補正して抽出することにより、より高精度にトランジスタパラメータを抽出することが可能になり、タイミング検証シミュレーションの高精度化を図ることが出来る。
【０１５６】
次に、図１９および図２０を参照して、具体的に数値を用いた例について説明する。
【０１５７】
図１９は、解析トランジスタの左右にＳＴＩ分離を挟み２つのトランジスタが隣接している様子を模式的に示す平面図（ａ）および断面図（ｂ）である。図２０は、トランジスタ間距離とマスクレイアウト上の端部からのゲート幅入り込み量との相関関係を示している。
【０１５８】
図１９に示すように、解析トランジスタのレイアウト上の配線幅が０．４μmで、ゲート幅が伸びている方向に対して、左側に距離０．７μm、右側に距離１．５μmの間隔で隣接トランジスタが存在するものとする。
【０１５９】
トランジスタはＳＴＩで分離されており、その端部の仕上がりは隣接トランジスタ同士の距離に応じてテーパーが付く。解析対象のトランジスタのゲート幅に影響が出るか否かはエッチング条件にも依存するが、本例では、ＳＴＩ分離のトップとボトムの中間点がレイアウト幅通りにエッチングされるような条件であると仮定し、隣接トランジスタ間の距離が０．５μmの場合にトランジスタ活性領域のレイアウト境界部にトランジスタの電気的なゲート幅の仕上がりエッジが形成され、その隣接トランジスタ間距離が離れるに従い、図２０に示すようなトランジスタゲート幅入り込み量ΔＷｇになるものとする。図２０は、テーブル形式表記になっているが、関数式で表現しても良い。
【０１６０】
図１９に示すレイアウトを行った場合、解析トランジスタと左の隣接トランジスタとの距離は０．７μmであるので、図２０に示すように、トランジスタゲート幅の左側からの入り込み量は０．０１μmとなり、解析トランジスタと右の隣接トランジスタとの距離は１．５μmであるので、トランジスタゲート幅の右側からの入り込み量は０．０５μmとなる。
【０１６１】
故に、解析トランジスタの仕上がりのゲート幅は、０．４−０．０１−０．０５＝０．３４μmとなる。
【０１６２】
ゲート幅が伸びる方向に存在する隣接トランジスタとの間の距離による変化を考慮しない場合には、常にトランジスタゲート幅はレイアウト寸法通りの０．４μmであるとすると、トランジスタゲート幅は０．３４／０．４＝０．８５となり、１５％の誤差を含むことになる。
【０１６３】
このように、解析対象トランジスタのゲート幅が伸びる方向に存在する隣接トランジスタとの間の距離による解析トランジスタのゲート幅の変化を考慮することにより、トランジスタゲート幅の抽出精度をより向上させることが可能になる。
【０１６４】
【発明の効果】
以上説明したように、本発明によれば、以下に列記する効果を奏する。
【０１６５】
（１）着目配線の仕上がり幅とその着目配線の周囲に存在する配線との距離との相関データを用いることにより、高精度な配線抵抗／容量抽出、及び高精度な回路シミュレーションが可能となる。これにより、チップ上の各場所での配線間距離差に起因して発生する配線抵抗値の違いによって生じうるタイミングスキュー等のタイミングエラーも抑制可能となる。
【０１６６】
（２）リソグラフィ工程に起因して生ずる配線仕上がり幅の変化も含めて用いることが可能である。その応用方法としては、配線に用いるレジストが加工ルール的には断線やショートには至らないＯＫのレベルだが仕上がりバラツキに関する規格値としてはＯＰＣを用いねば実現不可能な精度を要求されているような場合においても、ＯＰＣ無しで本発明の配線間距離と配線仕上がり幅依存性を考慮した正確な回路パラメータ抽出も用いることで、ＯＰＣ用の微細追加パターンを扱える高精度な高額マスクや長時間のＯＰＣマスク処理が不要になる。
【０１６７】
（３）解析配線の配線層面積率と解析配線仕上がり幅との相関データを用いることにより、高精度な配線抵抗及び配線容量パラメータの抽出が可能となる。また、チップ上の各場所での配線の粗密差や配線間距離差に起因して発生する配線抵抗値の違いによって生じうるタイミングスキュー等のタイミングエラーも抑制可能となる。
【０１６８】
（４）配線断面を台形形状として取り扱うことで、従来の真四角な断面として扱われていたものよりもより高精度な抵抗計算が可能となる。台形形状のトップ側は配線用レジストのリソグラフィ精度で決まっていたが、配線ドライエッチで発生するテーパー形状とボトムの太りをより実物に近い形で正確に取り扱うことが可能となる。また、配線間距離や配線面積率との相関データを上底に対する下底の太り分のみで表現しておくことで、配線太さごとに相関データを準備するよりも準備データ量を少なくすることが出来る。さらに、リソグラフィに起因したレジストの仕上がり幅の変化を補正する光近接効果補正や孤立パターンに対するレジスト細り等の対策を併せて用いることにより、設計値に近い値で高精度シミュレーションが実現出来る。
【０１６９】
（５）ゲート長バラツキの面積率依存分を無くして規格値の見積りを行うことが可能となり、プロセスバラツキ分を考慮したスタンバイ電流値の保証規格値をより少ない値に設定することが可能となる。また言い換えれば、ゲート長が細目に仕上がるような場合には、オフ電流増加に対するリスクを事前に見積ることにより、レイアウトが完成した後でもプロセス的な拡散条件でＶｔ注入条件を高めに設定し直す等の的確な対処を早い時期に施すことが出来る。
【０１７０】
（６）ブロック毎のゲート面積の粗密を考慮してタイミング検証シミュレーションを実行することにより、ブロック毎に最適なマージン設定でＬＳＩ設計が可能となる。
【０１７１】
（７）適切なゲート幅及びセルサイズでの設計が可能になると共に、ゲート電極面積率が異なるが故に発生し得るセル同士の駆動電流差に起因したタイミングスキューも抑制することができ、高品質なＬＳＩ設計が可能となる。
【０１７２】
（８）解析対象トランジスタのゲート幅が伸びる方向に存在する隣接トランジスタとの間の距離による解析トランジスタのゲート幅の変化を考慮することにより、トランジスタゲート幅の抽出精度をより向上させることが可能になる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係る回路パラメータ抽出方法を示すフローチャート
【図２】 配線間スペースの大きさによる配線仕上がり形状を断面で示す模式図
【図３】 本発明の第２の実施形態に係る回路パラメータ抽出方法を示すフローチャート
【図４】 図３の一部を変更したフローチャート
【図５】 本発明の第３の実施形態に係る回路パラメータ抽出方法を示すフローチャート
【図６】 ドライエッチング工程により形成される配線の断面形状を示す模式図
【図７】 配線間距離に対する仕上がり幅を示すグラフ（ａ）、および配線間距離に対する片側でのトップとボトムとの差を示すグラフ（ｂ）
【図８】 本発明の第３の実施形態に係る配線レイアウト及び断面図（ａ）、および配線間距離と片側辺りのトップとボトムとの仕上がり値差の相関データを示す図（ｂ）
【図９】 本発明の第４の実施形態に係る回路パラメータ抽出方法を示すフローチャート
【図１０】 本発明の第５の実施形態に係るゲート長の想定プロセス変動範囲を示す模式図
【図１１】 本発明の第６の実施形態に係るＬＳＩのブロック配置を示す概略図
【図１２】 本発明の第７の実施形態に係るＬＳＩのスタンダードセルライブラリ配置を示す概略図
【図１３】 配線の製造工程を示す断面図
【図１４】 ライン＆スペース・パターンの断面図（ａ）、孤立パターンの断面図（ｂ）、および拡大断面図（ｃ）
【図１５】 配線間距離と配線仕上がり幅との相関関係を示すグラフ
【図１６】 配線面積率と配線仕上がり幅との相関関係を示すグラフ
【図１７】 トランジスタ活性領域間の距離が近い場合のＳＴＩ構造を示すための平面図（ａ）および断面図（ｂ）
【図１８】 トランジスタ活性領域間の距離が離れている場合のＳＴＩ構造を示すための平面図（ａ）および断面図（ｂ）
【図１９】 本発明の第８の実施形態について説明するための、解析トランジスタの左右にＳＴＩ分離を挟み２つのトランジスタが隣接している様子を模式的に示す平面図（ａ）および断面図（ｂ）
【図２０】 トランジスタ間距離とマスクレイアウト上の端部からのゲート幅入り込み量との相関データを示す図
【符号の説明】
１００ レイアウトデータ
１０１ 配線間隔−配線仕上がり幅相関データ
１０２ 配線幅、配線長、配線間距離抽出工程
１０３ 配線幅（及び配線間隔）補正工程
１０４ 配線間隔−配線容量相関データ
１０５ 配線抵抗及び配線容量算出工程
２００ 配線面積率計算工程
２０１ 配線面積率−配線仕上がり幅相関データ
２０２ 配線幅（及び配線間隔）補正工程
２０３ 配線面積率を加味した配線間隔−配線仕上がり幅相関データ
３００ 論理＆タイミング設計工程
３０１ 配線面積率を加味した配線間隔−配線仕上がり幅相関データ（レジストに対する光近接効果等の補正入り）
３０２ 光近接効果補正等のレジスト寸法制御補正工程
３０３ マスクデータ処理工程
３０４ 最終タイミング検証シミュレーション工程
３０５ タイミング調整用の回路及びレイアウト修正工程
３０６ タイミング検証結果判定工程
７０１ 補正前後での配線抵抗値比較、及び差の検出工程
７０２ レイアウト配線幅修正の必要性判定工程
７０３ レイアウト配線幅修正工程
９００ 対象LSI
９０１ Ｉ／Ｏセル部
９０２ ブロックＡ
９０３ ブロックＢ
９０４ ブロックＣ
９０５ ブロックＡからブロックＣへの信号
９０６ ブロックＢからブロックＣへの信号
９０７ スタンダードセルライブラリ・ユニット
９０８ スタンダードセル・レーン
９０９ ゲート電極パターンの面積率計算範囲
Claims (18)
- 半導体集積回路のレイアウトから配線抵抗や配線容量等の回路パラメータを抽出する方法であって、
モデル配線と該モデル配線の周囲に存在する同層の配線との距離と、該モデル配線のマスクレイアウト幅と仕上がり幅との差との相関データを準備し、
実際のレイアウトから、解析配線の配線長と配線幅を抽出すると共に、該解析配線と同層で周囲に存在する配線との距離を抽出し、
抽出した前記解析配線のレイアウト配線幅と、同じく抽出した前記解析配線と前記解析配線の周囲に存在する前記配線との距離とに対して、前記相関データを参照することによって得られる配線仕上がり幅を用いて、配線抵抗値と配線容量値を算出することを特徴とする回路パラメータ抽出方法。 - 半導体集積回路のレイアウトから配線抵抗や配線容量等の回路パラメータを抽出する方法であって、
モデル配線の配線層の、ある設定領域内における配線パターンの存在割合である配線パターン面積率と、該モデル配線の仕上がり幅の変化量との相関データを準備し、
実際のレイアウトから、解析配線の配線長と配線幅を抽出すると共に、該解析配線の配線層のパターン面積率を計算し、
抽出した前記解析配線の配線長と配線幅と、計算した前記解析配線層の前記パターン面積率とに対して、前記相関データを参照することによって得られる、面積率に起因した配線仕上がり幅の変化量を用いて、配線仕上がり幅を求め、配線抵抗値と配線容量値を算出することを特徴とする回路パラメータ抽出方法。 - 準備する前記相関データは、前記モデル配線の配線断面を、長方形、長方形以外の鋭角や鈍角の角を有する四角形、四角以上の多角形、ある辺の形状をある曲率の円周曲線として表現する形状、およびある辺をある関数曲線で表現する形状のいずれかの変化として表現し、
前記抽出した前記解析配線のレイアウト上の配線長と配線幅に加えて、前記相関データを参照することで求められる仕上がり後の配線断面形状の断面積を計算することにより単位長当たりの配線抵抗値を求め、該単位長当たりの配線抵抗値とレイアウト上の配線長より解析配線の抵抗値と容量値を算出する請求項１または２記載の回路パラメータ抽出方法。 - 前記配線断面形状を台形形状として取り扱う請求項３記載の回路パラメータ抽出方法。
- 半導体集積回路のレイアウトから配線抵抗や配線容量等の回路パラメータを抽出する方法であって、
モデル配線のレイアウト上の配線幅をパラメータとして、該モデル配線と該モデル配線の周囲に存在する同層の配線との距離と、該モデル配線の抵抗値及び容量値の変化量とを表現した相関データを準備し、
実際のレイアウトから、解析配線の配線長と配線幅を抽出すると共に、該解析配線と同層で周囲に存在する配線との距離を抽出し、
抽出した前記解析配線のレイアウト配線幅をパラメータとして、前記相関データを参照することにより、前記解析配線の仕上がり抵抗値及び容量値を算出することを特徴とする回路パラメータ抽出方法。 - 半導体集積回路のレイアウトから配線抵抗や配線容量等の回路パラメータを抽出する方法であって、
モデル配線のレイアウト上の配線幅をパラメータとして、該モデル配線の配線層のある設定領域内における配線パターンの存在割合である配線パターン面積率と、該モデル配線の抵抗値及び容量値の変化量との相関データを準備し、
実際のレイアウトから、解析配線の配線長と配線幅を抽出すると共に、該解析配線の配線層のパターン面積率を計算し、
抽出した前記解析配線のレイアウト配線幅をパラメータとして、前記相関データを参照することにより、前記解析配線の仕上がり抵抗値及び容量値を算出することを特徴とする回路パラメータ抽出方法。 - 準備する前記相関データは、テーブル化もしくは近似計算式化されている請求項１から６のいずれか一項記載の回路パラメータ抽出方法。
- 前記配線パターン面積率の計算を行う際に、チップ面積全体に占める配線パターンの面積率を計算する請求項２または６記載の回路パラメータ抽出方法。
- 前記配線パターン面積率の計算を行う際に、回路ブロック毎に配線パターンの面積率を計算する請求項２または６記載の回路パラメータ抽出方法。
- 前記配線パターン面積率の計算を行う際に、配線加工プロセス工程が周囲に存在する配線パターンの面積率の影響を受け得る範囲内において、パターン面積率の計算を行う請求項２または６記載の回路パラメータ抽出方法。
- 最小加工寸法の１０倍の領域範囲内において、前記配線パターン面積率の計算を行う請求項１０記載の回路パラメータ抽出方法。
- 請求項１から１１のいずれか一項記載の回路パラメータ抽出方法と、半導体リソグラフィ工程で使用するフォトマスクデータ生成工程におけるリソグラフィ工程に起因したレジスト仕上がり幅の変化量を補正する光近接効果補正、及びレジストのエッチング工程に起因した孤立パターンでのレジスト細りの変化量補正とを合わせて用いることを特徴とする半導体集積回路の設計方法。
- マスクレイアウトデータを一旦参照して、請求項１から１１のいずれか一項記載の回路パラメータ抽出方法を用いて、配線仕上がり幅と配線抵抗値及び配線容量値を算出した上で、前記配線抵抗値及び配線容量値と設計時に設定した所望の配線抵抗値及び配線容量値とを比較し、
レイアウト配線幅に対して前記所望の配線抵抗値及び配線容量値に近づける補正を加えるか否かを判定し、
前記判定の結果、補正が必要である場合に、前記所望の配線抵抗値及び配線容量値に近づけるように前記レイアウト配線幅に補正を加え、
再度、前記レイアウト配線幅を補正した後の配線抵抗値及び配線容量値を用いて、半導体集積回路のタイミングシ検証ミュレーションを行うことを特徴とする半導体集積回路の設計方法。 - 半導体集積回路の設計方法であって、
配線の断面形状を台形形状として扱い、
リソグラフィ工程に起因したレジスト仕上がり幅の変化量を補正する光近接効果補正、およびレジストのエッチング工程に起因した孤立パターンでのレジスト細りの変化量補正を加えるレイアウト補正を行い、
前記レイアウト補正を用いた上での、モデル配線と該モデル配線の周囲に存在する同層の配線との距離と、該モデル配線の仕上がり形状の上底及び下底との第１相関データと共に、前記レイアウト補正を用いた上での、前記モデル配線の配線層の面積率と、前記モデル配線の仕上がり形状の上底及び下底の仕上がり値との第２相関データとを準備し、
実際のレイアウトから、解析配線の配線長と配線幅を抽出すると共に、該解析配線と同層で周囲に存在する配線との距離を抽出し、
前記解析配線の配線層のパターン面積率を計算し、
抽出した解析配線の前記配線長、前記配線幅、前記解析配線と同層で周囲に存在する配線との前記距離、および前記解析配線の配線層の前記パターン面積率を用いて、前記解析配線の台形形状断面における上底及び下底の変化量、前記解析配線の配線断面積、および配線抵抗値を計算し、
計算した前記解析配線抵抗値に対して、設計時に意図した所望の配線抵抗値及び配線容量値に近づける補正を加えるか否かを判定し、
前記判定の結果、補正が必要である場合に、前記所望の配線抵抗値及び配線容量値に近づけるようにレイアウト配線幅を変化させる補正を加え、
再度、前記補正を行った後の配線抵抗値及び配線容量値を用いて、半導体集積回路のタイミング検証シミュレーションを行うことを特徴とする半導体集積回路の設計方法。 - 前記解析配線の配線層の前記パターン面積率を計算する際に、チップ面積全体に占める配線パターンの面積率を計算する請求項１４記載の半導体集積回路の設計方法。
- 前記解析配線の配線層の前記パターン面積率を計算する際に、回路ブロック毎に配線パターンの面積率を計算する請求項１４記載の半導体集積回路の設計方法。
- 前記解析配線の配線層の前記パターン面積率を計算する際に、配線加工プロセス工程が周囲に存在する配線パターンの面積率の影響を受け得る範囲内において、パターン面積率の計算を行う請求項１４記載の半導体集積回路の設計方法。
- 最小加工寸法の１０倍の領域範囲内において、前記解析配線の配線層の前記パターン面積率の計算を行う請求項１７記載の半導体集積回路の設計方法。
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