JP4012474B2 - シフト冗長回路、シフト冗長回路の制御方法及び半導体記憶装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、シフト冗長回路、その制御方法及び半導体記憶装置に関する。
近年の半導体記憶装置は、微細化、大容量化、省電力化の要求が益々大きくなっている。微細化、大容量化に伴いメモリ内に欠陥が発生し易くなり、生産性の低下、即ち歩留まりの低下が問題となっている。これら欠陥を救済し半導体記憶装置の歩留まりの低下を抑えるための冗長装置の役割が益々大きくなっている。
【0002】
【従来の技術】
従来、半導体記憶装置に備える冗長装置として、例えば特許文献1に示すシフト冗長回路がある。
【0003】
図16は、そのシフト冗長回路の動作原理を説明するためのブロック図である。このシフト冗長回路230は、欠陥アドレス保持回路231、ヒューズ信号発生回路232、冗長選択用ヒューズ回路233、ヒューズ信号増幅回路234、ヒューズデコーダ回路235、シフト制御回路236、アドレスデコーダ237及び選択ドライバ238を含む。
【0004】
同図において、メモリセルアレイARは、例えば4つのメモリブロックBLK0〜BLK3で構成され、各メモリブロックBLK0〜BLK3は、ブロックアドレス信号ra0 ,ra1 により選択される。このメモリセルアレイARに対して、各メモリブロックBLK0〜BLK3に共通な4本のコラム選択線cl0 〜cl3 と1本の冗長コラム選択線rcl とが設けられている。また、4本のコラム選択線cl0 〜cl3 に対して4本のプリコラム選択線pcl0〜pcl3が設けられている。
【0005】
プリコラム選択線pcl0〜pcl3は、アドレスデコーダ237によって、コラムアドレス信号ca0 ,ca1 により選択される。そして、各プリコラム選択線pcl0〜pcl3は、選択ドライバ238に設けられた選択線スイッチRSW ,SW0 〜SW3 によって、コラム選択線cl0 〜cl3 と、各コラム選択線cl0 〜cl3 に隣接するビット位置の冗長コラム選択線rcl 及びコラム選択線cl0 〜cl2 との間で切替え接続されるようになっている。
【0006】
詳しくは、選択線スイッチRSW ,SW0 〜SW3 には、後述するシフト制御回路236から、それぞれ対応するシフト信号sclj,scl0〜scl3が入力されるようになっている。これにより、各プリコラム選択線pcl0〜pcl3は、それぞれ対応するシフト信号scl0〜scl3を入力する選択線スイッチSW0 〜SW3 によって、コラム選択線cl0 〜cl3 と、冗長コラム選択線rcl 及びコラム選択線cl0 〜cl2 との間で切替え接続される。
【0007】
尚、本例では、選択線スイッチSW0 〜SW3 にそれぞれLレベルのシフト信号scl0〜scl3が入力される場合は、各プリコラム選択線pcl0〜pcl3は、コラム選択線cl0 〜cl3 に接続されるようになっている。また、選択線スイッチSW0 〜SW3 にそれぞれHレベルのシフト信号scl0〜scl3が入力される場合は、各プリコラム選択線pcl0〜pcl3は、冗長コラム選択線rcl 及びコラム選択線cl0 〜cl2 に接続されるようになっている。
【0008】
そして、プリコラム選択線pcl0が冗長コラム選択線rcl に接続されない場合には、Lレベルのシフト信号scljを入力する選択線スイッチRSW によって、冗長コラム選択線rcl は、低電位電源Vss(例えば接地電位)にクランプされるようになっている。
【0009】
欠陥アドレス保持回路231には、各メモリブロックBLK0〜BLK3のメモリセルに欠陥がある場合、そのメモリセルを選択するアドレスを欠陥アドレスとして保持する複数のヒューズ回路(図示略)が備えられている。
【0010】
例えば、図16に示すように、メモリブロックBLK1に第1の欠陥を持つメモリセルが存在し、メモリブロックBLK2に第2の欠陥を持つメモリセルが存在している場合、欠陥アドレス保持回路231には、第1の欠陥に対応する第1の欠陥アドレスと、第2の欠陥に対応する第2の欠陥アドレスとが保持される。具体的には、欠陥アドレス保持回路231は、第1の欠陥アドレスを示すアドレス信号fa0 ,fa1 と、第2の欠陥アドレスを示すアドレス信号fb0 ,fb1 とを出力する。
【0011】
この欠陥アドレス保持回路231から出力される各アドレス信号fa0 ,fa1 ,fb0 ,fb1 はヒューズ信号発生回路232によって相補化され、それぞれヒューズ信号fa0x,fa0z,fa1x,fa1z,fb0x,fb0z,fb1x,fb1zとして生成される。
【0012】
冗長選択用ヒューズ回路233は、図示しないメモリブロック選択回路からのメモリブロック選択信号ba0 ,ba1 に応答して、メモリブロックBLK1,メモリブロックBLK2の各選択時に、それぞれ第1の欠陥,第2の欠陥に対する冗長救済を行うための冗長選択信号faj ,fbj を出力する。
【0013】
この冗長選択用ヒューズ回路233から出力される各冗長選択信号faj ,fbj はヒューズ信号増幅回路234によって増幅され、それぞれヒューズ信号cfaj,cfbjとして生成される。
【0014】
ヒューズデコーダ回路235は、ヒューズ信号発生回路232から出力されるヒューズ信号fa0x,fa0z,fa1x,fa1z,fb0x,fb0z,fb1x,fb1z及びヒューズ信号増幅回路234から出力されるヒューズ信号cfaj,cfbjをデコードしてそれぞれデコード信号cfj ,cf0 〜cf3 を生成する。
【0015】
シフト制御回路236は、そのヒューズデコーダ回路235から出力されるデコード信号cfj ,cf0 〜cf3 に基づいて、各選択線スイッチRSW ,SW0 〜SW3 を切替え制御するシフト信号sclj,scl0〜scl3を生成する。
【0016】
次に、上記のように構成されたシフト冗長回路230の動作を説明する。
メモリブロックBLK0が選択される時、このメモリブロックBLK0には欠陥が無いため、メモリブロック選択信号ba0 ,ba1 はともにLレベルとなり、冗長選択信号faj ,fbj はともにLレベルとなる。
【0017】
このとき、シフト制御回路236は、ヒューズデコーダ回路235から出力されるデコード信号cfj ,cf0 〜cf3 に応答して、それぞれLレベルのシフト信号sclj,scl0〜scl3を生成する。
【0018】
従って、プリコラム選択線pcl0〜pcl3は、選択線スイッチSW0 〜SW3 によってそれぞれコラム選択線cl0 〜cl3 に接続され、冗長コラム選択線rcl は、選択線スイッチRSW によって接地電位にクランプされる。
【0019】
メモリブロックBLK1が選択される時、このメモリブロックBLK1には第1の欠陥が存在するため、メモリブロック選択信号ba0 はHレベル、メモリブロック選択信号ba1 はLレベルとなる。よって、冗長選択信号faj はHレベル、冗長選択信号fbj はLレベルとなる。
【0020】
このとき、シフト制御回路236は、ヒューズデコーダ回路235から出力されるデコード信号cfj ,cf0 〜cf3 に応答して、それぞれHレベルのシフト信号sclj,scl0〜scl2とLレベルのシフト信号scl3を生成する。
【0021】
従って、プリコラム選択線pcl0〜pcl2は、選択線スイッチSW0 〜SW2 によってそれぞれ冗長コラム選択線rcl 及びコラム選択線cl0 〜cl1 に接続され、プリコラム選択線pcl3は、選択線スイッチSW3 によってコラム選択線cl3 に接続される。即ち、コラム選択線cl2 は選択されない(プリコラム選択線pcl2,pcl3の何れにも接続されない)。
【0022】
メモリブロックBLK2が選択される時、このメモリブロックBLK2には第2の欠陥が存在するため、メモリブロック選択信号ba0 はLレベル、メモリブロック選択信号ba1 はHレベルとなる。よって、冗長選択信号faj はLレベル、冗長選択信号fbj はHレベルとなる。
【0023】
このとき、シフト制御回路236は、ヒューズデコーダ回路235から出力されるデコード信号cfj ,cf0 〜cf3 に応答して、それぞれHレベルのシフト信号sclj,scl0,scl1とそれぞれLレベルのシフト信号scl2,scl3を生成する。
【0024】
従って、プリコラム選択線pcl0,pcl1は、選択線スイッチSW0 ,SW1 によってそれぞれ冗長コラム選択線rcl 及びコラム選択線cl0 に接続され、プリコラム選択線pcl2,pcl3は、選択線スイッチSW2 ,SW3 によってそれぞれコラム選択線cl2 ,cl3 に接続される。即ち、コラム選択線cl1 は選択されない(プリコラム選択線pcl1,pcl2の何れにも接続されない)。
【0025】
メモリブロックBLK3が選択される時、このメモリブロックBLK3には欠陥が無いため、上述したメモリブロックBLK0の選択時と同様、シフト制御回路236は、それぞれLレベルのシフト信号sclj,scl0〜scl3を生成する。従って、プリコラム選択線pcl0〜pcl3は、選択線スイッチSW0 〜SW3 によってそれぞれコラム選択線cl0 〜cl3 に接続され、冗長コラム選択線rcl は、選択線スイッチRSW によって接地電位にクランプされる。
【0026】
このように、シフト冗長回路230では、メモリブロック選択信号ba0 ,ba1 に基づいて生成される冗長選択信号faj ,fbj によってシフト制御回路236が動作し、それにより生成されるシフト信号sclj,scl0〜scl3によって選択線スイッチRSW ,SW0 〜SW3 が切替え制御される。
【0027】
その結果、メモリブロックBLK1の選択時には、プリコラム選択線pcl0〜pcl2の接続先が、コラム選択線cl0 〜cl2 からそれらの隣接ビット位置の冗長コラム選択線rcl 及びコラム選択線cl0 ,cl1 に順次シフトして切替えられ、それによって欠陥の無いメモリブロックBLK1が実現されるようになっている。
【0028】
また、メモリブロックBLK2の選択時には、プリコラム選択線pcl0,pcl1の接続先が、コラム選択線cl0 ,cl1 からそれらの隣接ビット位置の冗長コラム選択線rcl 及びコラム選択線cl0 に順次シフトして切替えられ、それにより欠陥の無いメモリブロックBLK2が実現されるようになっている。
【0029】
【特許文献1】
特開2000−100191号公報(第70図)
【0030】
【発明が解決しようとする課題】
ところで、上記のような従来構成では、選択するメモリブロックBLK0〜BLK3を切替える毎にシフト制御回路236を動作させてシフト信号sclj,scl0〜scl3の状態を変更し、それらに基づいて選択線スイッチRSW ,SW0 〜SW3 の切替えを行う。このため、選択線スイッチRSW ,SW0 〜SW3 の切替えが遅くなり、結果としてメモリブロックBLK0〜BLK3の切替えを高速に行うことができないという問題があった。
【0031】
また、メモリブロックBLK0〜BLK3の切替え毎にシフト制御回路236を動作させるため、該シフト制御回路236の動作電流が増加し、それによって消費電力が増大するという問題があった。
【0032】
本発明は上記問題点を解決するためになされたものであって、その目的はメモリブロックの切替え動作の高速化及びその切替え動作に係る消費電流の低減を図ることのできるシフト冗長回路、その制御方法及び半導体記憶装置を提供することにある。
【0033】
【課題を解決するための手段】
【0034】
請求項1,4,7に記載の発明によれば、複数のデコード選択線に対応する複数の選択線と少なくとも1本の冗長選択線とが複数のメモリブロックに共通して配置され、前記複数のデコード選択線を前記複数の選択線及び前記冗長選択線に切替え可能にシフト接続して、前記複数の選択線内に含まれる欠陥をメモリセルブロック毎に救済するシフト冗長回路の制御方法であって、セット信号を入力して欠陥個所を示す欠陥アドレスをデコードしてデコード信号を生成し、前記デコード信号に基づいて、前記複数の選択線及び前記冗長選択線に対する前記複数のデコード選択線の接続先を切替え制御するシフト信号を欠陥救済するメモリブロック毎に個別に生成して保持し、メモリブロック選択信号に基づいて、前記欠陥救済するメモリブロックの選択時に、そのメモリブロックに対応して予め生成されている前記シフト信号を選択し、その選択したシフト信号に基づいて、前記複数のデコード選択線のうち少なくとも1本の接続先を前記冗長選択線の配置方向にシフトさせるようにした。これにより、前記複数のメモリブロックの切替え動作時に、前記シフト信号の生成を行うシフト制御回路を動作させずに、前記複数のデコード選択線の接続先を切替える選択線スイッチを高速に切替えることができる。その結果、メモリブロックの切替え動作を高速化することができるとともに、その切替え動作に係る消費電流を低減させることができる。
【0035】
請求項2,6に記載の発明によれば、前記メモリブロック選択信号により前記欠陥救済するメモリブロックが選択されない場合に、前記複数のデコード選択線の接続先を前記複数の選択線に切替え制御させるように前記シフト信号のレベルを所定の電源電位にクランプするようにした。これにより、欠陥のないメモリブロックが選択される場合には、前記複数のデコード選択線を対応する前記複数の選択線に高速に切替え制御できる。
【0036】
請求項3に記載の発明によれば、前記メモリブロック選択信号を前記欠陥救済するメモリブロック数に対応して生成するようにした。これにより、欠陥救済するメモリブロックを任意に選択することができる。
【0037】
請求項5に記載の発明によれば、前記欠陥アドレスを前記欠陥救済するメモリブロック毎に保持する欠陥アドレス保持回路と、前記冗長選択信号を前記欠陥救済するメモリブロック毎に保持する冗長選択信号発生回路とを備えた。これにより、欠陥を含むメモリブロック毎に応じたシフト冗長を行うことができる。
【0038】
請求項7に記載の発明によれば、請求項5乃至9の何れか一項記載のシフト冗長回路を搭載した半導体記憶装置が実現される。
【0039】
【発明の実施の形態】
(第一実施形態)
以下、本発明を半導体記憶装置に備えられるシフト冗長回路に具体化した第一実施形態を図1〜図10に従って説明する。尚、本実施形態において、図16で説明した従来と同様な構成部分については同一符号を付して説明する。
【0040】
図1は、第一実施形態のシフト冗長回路を示すブロック図である。
シフト冗長回路10は、欠陥アドレス保持回路11、ヒューズ信号発生回路12、冗長選択用ヒューズ回路13(冗長選択信号発生回路)、ヒューズ信号増幅回路14、ヒューズデコーダ回路15、シフト制御回路16、シフト信号選択回路17、メモリブロック選択回路18、アドレスデコーダ19及び選択ドライバ20を含む。
【0041】
メモリセルアレイARは、本実施形態では例えば4つのメモリブロックBLK0〜BLK3で構成され、各メモリブロックBLK0〜BLK3は、ブロックアドレス信号ra0 ,ra1 により選択されるようになっている。
【0042】
ここで、各メモリブロックBLK0〜BLK3は、排他制御されるメモリブロック(例えばロウブロックやコラムブロック等)同士、あるいは排他制御されないメモリブロック(例えばバンク等)同士の何れであっても構わない。尚、本実施形態では、各メモリブロックBLK0〜BLK3をロウブロックとしたフレキシブル冗長(コラム冗長ともいう)について説明する。
【0043】
このメモリセルアレイARに対して、各メモリブロックBLK0〜BLK3に共通な4本のコラム選択線cl0 〜cl3 と1本の冗長コラム選択線rcl とが設けられている。また、4本のコラム選択線cl0 〜cl3 に対して、それぞれデコード選択線としての4本のプリコラム選択線pcl0〜pcl3が設けられている。
【0044】
プリコラム選択線pcl0〜pcl3は、コラムアドレス信号ca0 ,ca1 に基づいて、アドレスデコーダ19により選択される。図2(a)に示すように、アドレスデコーダ19は、それぞれコラムアドレスデコーダとしてのCADEC19a〜19dを備え、各CADEC19a〜19dは、図2(b)に示すように、NAND回路21及びインバータ回路22によって構成されている。
【0045】
コラムアドレス信号ca0 ,ca1 は、インバータ回路23,24及びインバータ回路25,26によって相補化され、それぞれアドレス信号ca0x,ca0z及びアドレス信号ca1x,ca1zとして生成される。そして、これらの各CADEC19a〜19dにより各アドレス信号ca0x,ca0z,ca1x,ca1zがデコードされて、4本のプリコラム選択線pcl0〜pcl3のうち何れか1本が選択されるようになっている。
【0046】
プリコラム選択線pcl0〜pcl3は、選択ドライバ20に設けられているスイッチ回路としての選択線スイッチRSW ,SW0 〜SW3 によって、コラム選択線cl0 〜cl3 と、各コラム選択線cl0 〜cl3 に隣接したビット位置における冗長コラム選択線rcl 及びコラム選択線cl0 〜cl2 との間で切替え接続される。尚、選択線スイッチRSW は冗長コラム選択線rcl に対応して設けられた冗長選択線スイッチである。
【0047】
詳しくは、選択線スイッチRSW ,SW0 〜SW3 には、後述するシフト信号選択回路17から、スイッチ切替えのためのそれぞれ対応するシフト信号sclj,scl0〜scl3が入力される。これにより、各プリコラム選択線pcl0〜pcl3は、それぞれ対応するシフト信号scl0〜scl3を入力する選択線スイッチSW0 〜SW3 によって、コラム選択線cl0 〜cl3 と、冗長コラム選択線rcl 及びコラム選択線cl0 〜cl2 との間で切替え接続される。
【0048】
尚、本実施形態では、選択線スイッチSW0 〜SW3 にそれぞれLレベルのシフト信号scl0〜scl3が入力される場合は、各プリコラム選択線pcl0〜pcl3は、コラム選択線cl0 〜cl3 に接続されるようになっている。また、選択線スイッチSW0 〜SW3 にそれぞれHレベルのシフト信号scl0〜scl3が入力される場合は、各プリコラム選択線pcl0〜pcl3は、冗長コラム選択線rcl 及びコラム選択線cl0 〜cl2 に接続されるようになっている。
【0049】
そして、プリコラム選択線pcl0が冗長コラム選択線rcl に接続されない場合には、Lレベルのシフト信号scljを入力する選択線スイッチRSW によって、冗長コラム選択線rcl が低電位電源Vss(例えば接地電位)にクランプされるようになっている。
【0050】
欠陥アドレス保持回路11には、各メモリブロックBLK0〜BLK3のメモリセルに欠陥がある場合、そのメモリセルを選択するアドレスが欠陥アドレスとして保持される。ここでは、例えば、図1に示すように、メモリブロックBLK1に第1の欠陥を持つメモリセルが存在し、メモリブロックBLK2に第2の欠陥を持つメモリセルが存在する場合を想定する。
【0051】
図3は、欠陥アドレス保持回路11を示す回路図である。
図3(a)に示すように、欠陥アドレス保持回路11には、第1の欠陥に対応した第1の欠陥アドレスを保持するヒューズ回路(FC)31,32と、第2の欠陥に対応した第2の欠陥アドレスを保持するヒューズ回路(FC)33,34とが備えられている。具体的には、ヒューズ回路31,32は、第1の欠陥アドレスを示すアドレス信号fa0 ,fa1 をそれぞれ保持し、ヒューズ回路33,34は、第2の欠陥アドレスを示すアドレス信号fb0 ,fb1 をそれぞれ保持する。
【0052】
図3(b)に示すように、各ヒューズ回路31〜34は、pチャネルMOSトランジスタ(以下、pMOSトランジスタ)Tp1、nチャネルMOSトランジスタ(以下、nMOSトランジスタ)Tn1,Tn2、ヒューズh1及びインバータ回路35〜37から構成されている。
【0053】
各ヒューズ回路31〜34は、スタート信号sttxがHレベルの時、Lレベルのアドレス信号fa0 ,fa1 ,fb0 ,fb1 (OUT )をそれぞれ出力する。その後、スタート信号sttxがLレベルになった時、ヒューズh1が切断されていれば、Hレベルのアドレス信号fa0 ,fa1 ,fb0 ,fb1 (OUT )を出力し、ヒューズh1が未切断の場合には、Lレベルのアドレス信号fa0 ,fa1 ,fb0 ,fb1 (OUT )を出力する。
【0054】
因みに、本実施形態では、第1の欠陥アドレスに対応して、ヒューズ回路31からLレベルのアドレス信号fa0 が出力され、ヒューズ回路32からHレベルのアドレス信号fa1 が出力されるようになっている。また、第2の欠陥アドレスに対応して、ヒューズ回路33からHレベルのアドレス信号fb0 が出力され、ヒューズ回路34からLレベルのアドレス信号fb1 が出力されるようになっている。
【0055】
この欠陥アドレス保持回路11から出力される各アドレス信号fa0 ,fa1 ,fb0 ,fb1 はヒューズ信号発生回路12によって相補化され、それぞれヒューズ信号fa0x,fa0z,fa1x,fa1z,fb0x,fb0z,fb1x,fb1zとして生成される。
【0056】
図4は、ヒューズ信号発生回路12を示す回路図である。
図4(a)に示すように、ヒューズ信号発生回路12は、それぞれヒューズ信号発生器としてのFAGEN41〜44を備え、各FAGEN41〜44は、図4(b)に示すように、インバータ回路45,46によって構成されている。これらの各FAGEN41〜44は、それぞれ対応するアドレス信号fa0 ,fa1 ,fb0 ,fb1 (IN1 )に基づいて、互いに相補なヒューズ信号fa0x,fa1x,fb0x,fa1x(OUT1)とヒューズ信号fa0z,fa1z,fa0z,fa1z(OUT2)とを生成するようになっている。
【0057】
図5は、冗長選択用ヒューズ回路13を示す回路図である。
冗長選択用ヒューズ回路13は、メモリブロックBLK1にある第1の欠陥に対応した第1の冗長選択信号faj を保持するヒューズ回路(FC)51と、メモリブロックBLK2にある第2の欠陥に対応した第2の冗長選択信号fbj を保持するヒューズ回路(FC)52とを備えている。
【0058】
各ヒューズ回路51,52は、上述した図3(b)と同様な構成であり、Hレベルのスタート信号sttxに基づいて、第1及び第2の冗長選択信号faj ,fbj をそれぞれアクティブ(Hレベル)にするようになっている。
【0059】
この冗長選択用ヒューズ回路13から出力される各冗長選択信号faj ,fbj はヒューズ信号増幅回路14によって増幅され、それぞれヒューズ信号cfaj,cfbjとして生成される。
【0060】
図6は、ヒューズ信号増幅回路14を示す回路図である。
図6(a)に示すように、ヒューズ信号増幅回路14は、それぞれヒューズ信号増幅器としてのFAJGEN61,62を備え、各FAJGEN61,62は、図6(b)に示すように、インバータ回路63,64によって構成されている。これらの各FAJGEN61,62は、それぞれ対応する冗長選択信号faj ,fbj (IN1 )をインバータ回路63,64を介して増幅してヒューズ信号cfaj,cfbj(OUT )を生成するようになっている。
【0061】
ヒューズデコーダ回路15は、ヒューズ信号発生回路12から出力されるヒューズ信号fa0x,fa0z,fa1x,fa1z,fb0x,fb0z,fb1x,fb1zとヒューズ信号増幅回路14から出力されるヒューズ信号cfaj,cfbjをデコードしてそれぞれデコード信号cfa0,cfb0,cfa1,cfb1,cfa2,cfb2,cfa3,cfb3を生成する。
【0062】
図7は、ヒューズデコーダ回路15を示す回路図である。
図7(a)に示すように、ヒューズデコーダ回路15は、それぞれヒューズデコーダとしてのFADEC71〜78を備え、各FADEC71〜78は、図7(b)に示すように、NAND回路81、インバータ回路82及びNOR回路83から構成されている。
【0063】
ここで、FADEC71,73,75,77は、上記第1の欠陥アドレスをデコードする回路である。詳しくは、FADEC71,73,75,77は、ヒューズ信号fa0x,fa0zの何れか一方(IN1 )と、ヒューズ信号fa1x,fa1zの何れか一方(IN2 )と、ヒューズ信号cfaj(IN3 )とに基づいてデコードを行い、それぞれデコード信号cfa0〜cfa3(OUT )を出力する。
【0064】
また、FADEC72,74,76,78は、上記第2の欠陥アドレスをデコードする回路である。詳しくは、FADEC72,74,76,78は、ヒューズ信号fb0x,fb0zの何れか一方(IN1 )と、ヒューズ信号fb1x,fb1zの何れか一方(IN2 )と、ヒューズ信号cfbj(IN3 )とに基づいてデコードを行い、それぞれデコード信号cfb0〜cfb3(OUT )を生成する。
【0065】
尚、上述した図7(b)に示す各FADEC71〜78は、図7(c)に示すように、3入力のNAND回路84とインバータ回路85とからなる構成に変更してもよい。
【0066】
図8は、シフト制御回路16を示す回路図である。
シフト制御回路16は、第1の欠陥を持つメモリブロックBLK1に対して設けられる第1のシフト制御回路91aと、第2の欠陥を持つメモリブロックBLK2に対して設けられる第2のシフト制御回路91bとを備えている。
【0067】
図8(a)に示すように、第1のシフト制御回路91aは、第1スイッチ制御回路としてのSWJCTL92aと、それぞれ第2スイッチ制御回路としてのSWCTL93a,94a,95a,96aを備えている。
【0068】
SWJCTL92aは、図8(b)に示すように、インバータ回路97,98によって構成され、ヒューズ信号増幅回路14から入力するヒューズ信号cfaj(IN1 )に基づいて、第1シフト信号saj (OUT1)及びSWCTL93aの出力を制御する制御信号(OUT2)を生成する。
【0069】
SWCTL93aは、図8(c)に示すように、NOR回路99及びインバータ回路100,101によって構成され、上記SWJCTL92aから入力する制御信号(IN2 )に基づいて第1シフト信号sa0 (OUT1)を生成する。また、このSWCTL93aは、ヒューズデコーダ回路15から入力するデコード信号cfa0(IN1 )と上記SWJCTL92aから入力する制御信号(IN2 )とに基づいて、SWCTL94aの出力を制御する制御信号(OUT2)を生成する。尚、SWCTL94a,95a,96aは、SWCTL93aと同様に構成され、それぞれ第1シフト信号sa1 ,sa2 ,sa3 を生成するようになっている。
【0070】
第2のシフト制御回路91bは、第1スイッチ制御回路としてのSWJCTL92bと、それぞれ第2スイッチ制御回路としてのSWCTL93b,94b,95b,96bを備えている。
【0071】
SWJCTL92bは、図8(b)に示すSWJCTL92aと同様な構成であり、第2シフト信号sbj を生成するようになっている。また、SWCTL93b,94b,95b,96bは、図8(c)に示すSWCTL93a,94a,95a,96aと同様な構成であり、それぞれ第2シフト信号sb0 ,sb1 ,sb2 ,sb3 を生成するようになっている。
【0072】
次に、シフト信号選択回路17及びメモリブロック選択回路18を説明する。シフト信号選択回路17には、第1シフト信号saj ,sa0 ,sa1 ,sa2 ,sa3 と、第2シフト信号sbj ,sb0 ,sb1 ,sb2 ,sb3 と、メモリブロック選択回路18からのメモリブロック選択信号ba0 ,ba1とが入力される。
【0073】
図9(a)に示すように、メモリブロック選択回路18は、第1の欠陥を持つメモリブロックBLK1に対して設けられる第1のブロックセレクタ111と、第2の欠陥を持つメモリブロックBLK2に対して設けられる第2のブロックセレクタ112とを備えている。
【0074】
第1のブロックセレクタ111は、ブロックアドレス信号ra0 ,ra1 によってメモリブロックBLK1が選択される場合に、ヒューズ回路(FC)113a〜113dに保持されているブロック選択情報fba0〜fba3に基づいて、メモリブロック選択信号ba0 をアクティブ(Hレベル)にする。
【0075】
詳しくは、図9(b)に示すように、第1のブロックセレクタ111は、インバータ回路114,115とNOR回路116〜119とNAND回路120〜124とから構成されている。ブロックアドレス信号ra0 ,ra1 はNOR回路116〜119によってデコードされ、そのデコード結果はNAND回路120〜123の一方の入力端子に入力される。NAND回路120〜123の他方の入力端子には、ブロック選択情報fba0〜fba3が入力される。そして、NAND回路124は、各NAND回路120〜123の出力信号を論理合成してメモリブロック選択信号ba0 を出力する。
【0076】
この構成において、例えば、Hレベルのブロックアドレス信号ra0 とLレベルのブロックアドレス信号ra1 とによってメモリブロックBLK1が選択される場合、ブロックセレクタ111は、Hレベルのブロック選択情報fba1に基づいてHレベルのメモリブロック選択信号ba0 を出力するようになっている。
【0077】
第2のブロックセレクタ112は、ブロックアドレス信号ra0 ,ra1 によってメモリブロックBLK2が選択される場合に、ヒューズ回路(FC)125a〜125dに保持されているブロック選択情報fbb0〜fbb3に基づいて、メモリブロック選択信号ba1 をアクティブ(Hレベル)にする。尚、第2のブロックセレクタ112は、図9(b)に示す第1のブロックセレクタ111の構成と同様であるため、ここでは詳細な説明を省略する。
【0078】
図10(a)は、シフト信号選択回路17を示す回路図である。
シフト信号選択回路17は信号選択回路131〜135を備え、各信号選択回路131〜135は、図10(b)に示すように、転送ゲート136〜138、インバータ回路139〜141及びNOR回路142により構成されている。
【0079】
この構成において、各信号選択回路131〜135は、Hレベルのメモリブロック選択信号ba0 が入力されるとき、第1シフト信号saj ,sa0 〜sa3 (INA )をそれぞれシフト信号sclj,scl0〜scl3(OUT )として出力する。即ち、シフト信号選択回路17は、メモリブロック選択信号ba0 がアクティブとなるメモリブロックBLK1の選択時には、第1の欠陥に対応した第1のシフト制御回路91aから出力される第1シフト信号saj ,sa0 〜sa3 をそれぞれシフト信号sclj,scl0〜scl3として選択する。
【0080】
また、各信号選択回路131〜135は、Hレベルのメモリブロック選択信号ba1 が入力されるとき、第2シフト信号sbj ,sb0 〜sb3 (INB )をそれぞれシフト信号sclj,scl0〜scl3(OUT )として出力する。即ち、シフト信号選択回路17は、メモリブロック選択信号ba1 がアクティブとなるメモリブロックBLK2の選択時には、第2の欠陥に対応した第2のシフト制御回路91bから出力される第2シフト信号sbj ,sb0 〜sb3 をそれぞれシフト信号sclj,scl0〜scl3として選択する。
【0081】
また、各信号選択回路131〜135は、それぞれLレベルのメモリブロック選択信号ba0 ,ba1 が入力されるとき、それぞれシフト信号sclj,scl0〜scl3(OUT )のレベルを低電位電源Vss(例えば接地電位)にクランプする。即ち、シフト信号選択回路17は、メモリブロックBLK1,BLK2の非選択時には、シフト信号sclj,scl0〜scl3を全てLレベルにする。
【0082】
次に、上記のように構成されたシフト冗長回路10の動作を説明する。
今、第1のシフト制御回路91aは、メモリブロックBLK1の第1の欠陥アドレスに対応した第1シフト信号saj ,sa0 〜sa3 をシフト信号選択回路17に出力する。その際、第1シフト信号saj ,sa0 〜sa3 は、第1の欠陥アドレス(アドレス信号fa0 ,fa1 )と第1の冗長選択信号faj とによって状態が決定され、第1シフト信号saj ,sa0 〜sa2 はそれぞれHレベル、第1シフト信号sa3 はLレベルとなる。
【0083】
また、第2のシフト制御回路91bは、メモリブロックBLK2の第2の欠陥アドレスに対応した第2シフト信号sbj ,sb0 〜sb3 をシフト信号選択回路17に出力する。その際、第2シフト信号sbj ,sb0 〜sb3 は、第2の欠陥アドレス(アドレス信号fb0 ,fb1 )と第2の冗長選択信号fbj とによって状態が決定され、この場合、第2シフト信号sbj ,sb0 ,sb1 はそれぞれHレベル、第2シフト信号sb2 ,sb3 はそれぞれLレベルとなる。
【0084】
この状態において、先ずメモリブロックBLK0が選択されると、該メモリブロックBLK0には欠陥が無いため、メモリブロック選択信号ba0 ,ba1 はともにLレベルとなる。従って、シフト信号選択回路17は、シフト信号sclj,scl0〜scl3をそれぞれ接地電位にクランプする(全てLレベルにする)。
【0085】
これにより、プリコラム選択線pcl0〜pcl3は、選択線スイッチSW0 〜SW3 によってそれぞれコラム選択線cl0 〜cl3 に接続され、冗長コラム選択線rcl は、選択線スイッチRSW によって接地電位にクランプされる。
【0086】
次いで、メモリブロックBLK1が選択されると、該メモリブロックBLK1には第1の欠陥が存在するため、メモリブロック選択信号ba0 はHレベル、メモリブロック選択信号ba1 はLレベルとなる。よって、シフト信号選択回路17は、第1のシフト制御回路91aから出力されている第1の欠陥アドレスに対応した第1シフト信号saj ,sa0 〜sa3 をそれぞれシフト信号sclj,scl0〜scl3として選択する。即ち、シフト信号選択回路17は、それぞれHレベルのシフト信号sclj,scl0〜scl2と、Lレベルのシフト信号scl3を出力する。
【0087】
これにより、プリコラム選択線pcl0〜pcl2は、選択線スイッチSW0 〜SW2 によってそれぞれ冗長コラム選択線rcl 及びコラム選択線cl0 〜cl1 に接続され、プリコラム選択線pcl3は、選択線スイッチSW3 によってコラム選択線cl3 に接続される。即ち、コラム選択線cl2 は選択されない(プリコラム選択線pcl2,pcl3の何れにも接続されない)。
【0088】
次いで、メモリブロックBLK2が選択されると、該メモリブロックBLK2には第2の欠陥が存在するため、メモリブロック選択信号ba0 はLレベル、メモリブロック選択信号ba1 はHレベルとなる。よって、シフト信号選択回路17は、第2のシフト制御回路91bから出力されている第2の欠陥アドレスに対応した第2シフト信号sbj ,sb0 〜sb3 をそれぞれシフト信号sclj,scl0〜scl3として選択する。即ち、シフト信号選択回路17は、それぞれHレベルのシフト信号sclj,scl0,scl1と、それぞれLレベルのシフト信号scl2,scl3を出力する。
【0089】
これにより、プリコラム選択線pcl0,pcl1は、選択線スイッチSW0 ,SW1 によってそれぞれ冗長コラム選択線rcl 及びコラム選択線cl0 に接続され、プリコラム選択線pcl2,pcl3は、選択線スイッチSW2 ,SW3 によってそれぞれコラム選択線cl2 ,cl3 に接続される。即ち、コラム選択線cl1 は選択されない(プリコラム選択線pcl1,pcl2の何れにも接続されない)。
【0090】
次いで、メモリブロックBLK3が選択されると、該メモリブロックBLK3には欠陥が無いため、上述したメモリブロックBLK0の選択時と同様、シフト信号選択回路17は、シフト信号sclj,scl0〜scl3をそれぞれ接地電位にクランプする(全てLレベルにする)。
【0091】
これにより、プリコラム選択線pcl0〜pcl3は、選択線スイッチSW0 〜SW3 によってそれぞれコラム選択線cl0 〜cl3 に接続され、冗長コラム選択線rcl は、選択線スイッチRSW によって接地電位にクランプされる。
【0092】
このようなシフト冗長回路10では、各メモリブロックBLK0〜BLK3の選択に先立って、第1及び第2のシフト制御回路91a,91bにそれぞれ第1シフト信号saj ,sa0 〜sa3 の状態及び第2シフト信号sbj ,sb0 〜sb3 の状態を確定させておくことができる。
【0093】
従って、各メモリブロックBLK0〜BLK3の切替え時には、シフト信号選択回路17によって、第1シフト信号saj ,sa0 〜sa3 、第2シフト信号sbj ,sb0 〜sb3 及び低電位電源Vss(接地電位にクランプ)のうち何れかをシフト信号sclj,scl0〜scl3として選択することで、選択線スイッチRSW ,SW0 〜SW3 を切替え制御して欠陥を冗長救済することができる。つまり、各メモリブロックBLK0〜BLK3の選択時に、シフト制御回路16を動作させずに選択線スイッチRSW ,SW0 〜SW3 を切替え制御することが可能である。
【0094】
以上記述したように、本実施形態によれば、以下の効果を奏する。
(1)シフト制御回路16には、第1の欠陥を持つメモリブロックBLK1と第2の欠陥を持つメモリブロックBLK2とにそれぞれ対応する第1のシフト制御回路91aと第2のシフト制御回路91bとが備えられる。これにより、各メモリブロックBLK0〜BLK3の選択時に、シフト制御回路16を動作させずに、選択線スイッチRSW ,SW0 〜SW3 を切替え制御することができる。従って、シフト制御回路16での動作電流を低減して、メモリブロックBLK0〜BLK3の切替え動作に係る消費電流を低減することができる。
【0095】
(2)本実施形態では、各メモリブロックBLK0〜BLK3の切替え時において、冗長選択用ヒューズ回路13やヒューズ信号増幅回路14、ヒューズデコーダ回路15等における動作電流も低減することができる。
【0096】
(3)各メモリブロックBLK0〜BLK3の切替え時に、選択線スイッチRSW ,SW0 〜SW3 を切替え制御するシフト信号sclj,scl0〜scl3は、予め状態が確定されている第1シフト信号saj ,sa0 〜sa3 、第2シフト信号sbj ,sb0 〜sb3 及び低電位電源Vss(接地電位にクランプする)のうち何れかに選択される。これにより、選択線スイッチRSW ,SW0 〜SW3 の切替え時間を短縮して、各メモリブロックBLK0〜BLK3の切替え動作を高速化することができる。
【0097】
(第二実施形態)
以下、本発明を具体化した第二実施形態を図11〜図15に従って説明する。尚、本実施形態では、第一実施形態と同様にメモリセルアレイARが4つのメモリブロックBLK0〜BLK3で構成され、メモリブロックBLK1に第1の欠陥が存在し、メモリブロックBLK2に第2の欠陥が存在する場合を想定して説明する。
【0098】
図11は、本実施形態のシフト冗長回路を示すブロック図である。
このシフト冗長回路150は、第一実施形態のシフト冗長回路10において、冗長選択用ヒューズ回路13、ヒューズデコーダ回路15及びシフト制御回路16の構成を一部変更し、シフト情報選択回路154及びシフト情報ラッチ回路155を新たに追加した構成である。従って、第一実施形態と同様な構成部分には同一符号を付してその詳細な説明を一部省略する。
【0099】
図12は、本実施形態の冗長選択用ヒューズ回路151を示す回路図である。
図12(a)に示すように、冗長選択用ヒューズ回路151は、メモリブロックBLK1にある第1の欠陥に対応した第1の冗長選択信号faj を保持するヒューズ回路(JFC)161と、メモリブロックBLK2にある第2の欠陥に対応した第2の冗長選択信号fbj を保持するヒューズ回路(JFC)162とを備えている。
【0100】
図12(b)に示すように、各ヒューズ回路161,162は、pMOSトランジスタTp2、nMOSトランジスタTn3,Tn4、ヒューズh2及びインバータ回路163,164及びNAND回路165から構成されている。各ヒューズ回路161,162は、Hレベルのスタート信号sttxと、それぞれ対応するHレベルのセット信号seta,setb(IN)とに基づいて、第1及び第2の冗長選択信号faj ,fbj (OUT )をそれぞれアクティブ(Hレベル)にするようになっている。
【0101】
この冗長選択用ヒューズ回路151から出力される各冗長選択信号faj ,fbj は、第一実施形態と同様、ヒューズ信号増幅回路14によって増幅され、それぞれヒューズ信号cfaj,cfbjとして生成される。
【0102】
図13は、本実施形態のヒューズデコーダ回路152及びシフト制御回路153を示す回路図である。
ヒューズデコーダ回路152は、それぞれヒューズデコーダとしてのFADEC171〜178と、それぞれ論理合成回路としてのOR回路181〜185とを備えている。尚、各FADEC171〜178は、第一実施形態のヒューズデコーダ回路15に備えられるFADEC71〜78(図7参照)と同様な構成である。
【0103】
OR回路181は、ヒューズ信号増幅回路14からのヒューズ信号cfaj,cfbjを論理合成してデコード信号cfj を生成する。OR回路182は、FADEC171,172からのデコード信号cfa0,cfb0を論理合成してデコード信号cf0 を生成する。OR回路183は、FADEC173,174からのデコード信号cfa1,cfb1を論理合成してデコード信号cf1 を生成する。OR回路184は、FADEC175,176からのデコード信号cfa2,cfb2を論理合成してデコード信号cf2 を生成する。OR回路185は、FADEC177,178からのデコード信号cfa3,cfb3を論理合成してデコード信号cf3 を生成する。
【0104】
このように構成されるヒューズデコーダ回路152は、上記セット信号setaに基づいて冗長選択用ヒューズ回路151から第1の冗長選択信号faj が出力されるとき、第1の欠陥アドレスをデコードした結果をデコード信号cfj ,cf0 〜cf3 として出力するようになっている。
【0105】
また、ヒューズデコーダ回路152は、セット信号setbに基づいて冗長選択用ヒューズ回路151から第2の冗長選択信号fbj が出力されるとき、第2の欠陥アドレスをデコードした結果をデコード信号cfj ,cf0 〜cf3 として出力するようになっている。
【0106】
シフト制御回路153は、第1スイッチ制御回路としてのSWJCTL191と、それぞれ第2スイッチ制御回路としてのSWCTL192〜195を備えている。尚、このシフト制御回路153は、第一実施形態の第1のシフト制御回路91aや第2のシフト制御回路91b(図8参照)と同様な構成である。
【0107】
即ち、本実施形態のシフト制御回路153は、上記ヒューズデコーダ回路152から出力されるデコード信号cfj ,cf0 〜cf3 に基づいて、それぞれ対応するSWJCTL191,SWCTL192〜195によりシフト情報sj,s0〜s3を生成するようになっている。
【0108】
図14は、シフト情報選択回路154を示す回路図である。
図14(a)に示すように、シフト情報選択回路154は信号選択回路201〜205を備え、各信号選択回路201〜205は、図14(b)に示すように、転送ゲート206,207及びインバータ回路208,209により構成されている。各信号選択回路201〜205には、上記各セット信号seta,setbと、上記シフト制御回路153からのそれぞれ対応するシフト情報sj,s0〜s3(IN)が入力されるようになっている。
【0109】
この構成において、各信号選択回路201〜205は、セット信号setaがアクティブ(Hレベル)となる第1の冗長選択信号faj の発生時に、第1の欠陥アドレスに対応したシフト情報sj,s0〜s3(IN)を、それぞれラッチ情報laj ,la0 〜la3 (OUTA)として出力する。
【0110】
また、各信号選択回路201〜205は、セット信号setbがアクティブ(Hレベル)となる第2の冗長選択信号fbj の発生時に、第2の欠陥アドレスに対応したシフト情報sj,s0〜s3(IN)を、それぞれラッチ情報lbj ,lb0 〜lb3 (OUTB)として出力する。
【0111】
図15は、シフト情報ラッチ回路155を示す回路図である。
図15(a)に示すように、シフト情報ラッチ回路155はラッチ回路211〜220を備え、各ラッチ回路211〜220は、図15(b)に示すように、インバータ回路221,222及びNOR回路223から構成されている。
【0112】
ここで、ラッチ回路211,213,215,217,219は、各信号選択回路201〜205から出力される第1の欠陥アドレスに対応したラッチ情報laj ,la0 〜la3 (IN)をラッチし、それぞれ第1シフト信号saj ,sa0 〜sa3 として出力する。
【0113】
また、ラッチ回路212,214,216,218,220は、各信号選択回路201〜205から出力される第2の欠陥アドレスに対応したラッチ情報lbj ,lb0 〜lb3 (IN)をラッチし、それぞれ第2シフト信号sbj ,sb0 〜sb3 として出力する。尚、各ラッチ回路211〜220は、Hレベルのリセット信号rst によってリセットされるようになっている。因みに、リセット時には、上記各信号選択回路201〜205に入力されるセット信号seta,setbがともに非アクティブ(Lレベル)となっており、各信号選択回路201〜205の出力が切断されるようになっている。
【0114】
次に、上記のように構成されるシフト冗長回路150の動作を説明する。
今、セット信号setaが発生してアクティブ(Hレベル)となると、冗長選択用ヒューズ回路151からHレベルの第1の冗長選択信号faj が出力される。これにより、シフト情報選択回路154は、シフト制御回路153から出力される第1の欠陥アドレスに対応したシフト情報sj,s0〜s3を、それぞれラッチ情報laj ,la0 〜la3 として出力する。そして、シフト情報ラッチ回路155は、それらをラッチして第1シフト信号saj ,sa0 〜sa3 をシフト信号選択回路17に出力する。
【0115】
その際、第1シフト信号saj ,sa0 〜sa3 は、第1の欠陥アドレス(アドレス信号fa0 ,fa1 )と第1の冗長選択信号faj とによって状態が決定され、この場合、第1シフト信号saj ,sa0 〜sa2 はそれぞれHレベル、第1シフト信号sa3 はLレベルとなる。
【0116】
また、セット信号setbが発生してアクティブ(Hレベル)となると、冗長選択用ヒューズ回路151からHレベルの第2の冗長選択信号fbj が出力される。これにより、シフト情報選択回路154は、シフト制御回路153から出力される第2の欠陥アドレスに対応したシフト情報sj,s0〜s3を、それぞれラッチ情報lbj ,lb0 〜lb3 として出力する。そして、シフト情報ラッチ回路155は、それらをラッチして第2シフト信号sbj ,sb0 〜sb3 をシフト信号選択回路17に出力する。
【0117】
その際、第2シフト信号sbj ,sb0 〜sb3 は、第2の欠陥アドレス(アドレス信号fb0 ,fb1 )と第2の冗長選択信号fbj とによって状態が決定され、この場合、第2シフト信号sbj ,sb0 ,sb1 はそれぞれHレベル、第2シフト信号sb2 ,sb3 はそれぞれLレベルとなる。
【0118】
この状態において、先ずメモリブロックBLK0が選択されると、該メモリブロックBLK0には欠陥が無いため、メモリブロック選択信号ba0 ,ba1 はともにLレベルとなる。従って、シフト信号選択回路17は、シフト信号sclj,scl0〜scl3をそれぞれ接地電位にクランプする(全てLレベルにする)。
【0119】
これにより、プリコラム選択線pcl0〜pcl3は、選択線スイッチSW0 〜SW3 によってそれぞれコラム選択線cl0 〜cl3 に接続され、冗長コラム選択線rcl は、選択線スイッチRSW によって接地電位にクランプされる。
【0120】
次いで、メモリブロックBLK1が選択されると、該メモリブロックBLK1には第1の欠陥が存在するため、メモリブロック選択信号ba0 はHレベル、メモリブロック選択信号ba1 はLレベルとなる。従って、シフト信号選択回路17は、ラッチ回路211,213,215,217,219から出力されている第1の欠陥アドレスに対応した第1シフト信号saj ,sa0 〜sa3 をそれぞれシフト信号sclj,scl0〜scl3として選択する。即ち、シフト信号選択回路17は、それぞれHレベルのシフト信号sclj,scl0〜scl2と、Lレベルのシフト信号scl3を出力する。
【0121】
これにより、プリコラム選択線pcl0〜pcl2は、選択線スイッチSW0 〜SW2 によってそれぞれ冗長コラム選択線rcl 及びコラム選択線cl0 〜cl1 に接続され、プリコラム選択線pcl3は、選択線スイッチSW3 によってコラム選択線cl3 に接続される。即ち、コラム選択線cl2 は選択されない(プリコラム選択線pcl2,pcl3の何れにも接続されない)。
【0122】
次いで、メモリブロックBLK2が選択されると、該メモリブロックBLK2には第2の欠陥が存在するため、メモリブロック選択信号ba0 はLレベル、メモリブロック選択信号ba1 はHレベルとなる。従って、シフト信号選択回路17は、ラッチ回路212,214,216,218,220から出力されている第2の欠陥アドレスに対応した第2シフト信号sbj ,sb0 〜sb3 をそれぞれシフト信号sclj,scl0〜scl3として選択する。即ち、シフト信号選択回路17は、それぞれHレベルのシフト信号sclj,scl0,scl1と、それぞれLレベルのシフト信号scl2,scl3を出力する。
【0123】
これにより、プリコラム選択線pcl0,pcl1は、選択線スイッチSW0 ,SW1 によってそれぞれ冗長コラム選択線rcl 及びコラム選択線cl0 に接続され、プリコラム選択線pcl2,pcl3は、選択線スイッチSW2 ,SW3 によってそれぞれコラム選択線cl2 ,cl3 に接続される。即ち、コラム選択線cl1 は選択されない(プリコラム選択線pcl1,pcl2の何れにも接続されない)。
【0124】
次いで、メモリブロックBLK3が選択されると、該メモリブロックBLK3には欠陥が無いため、上述したメモリブロックBLK0の選択時と同様、シフト信号選択回路17は、シフト信号sclj,scl0〜scl3をそれぞれ接地電位にクランプする(全てLレベルにする)。
【0125】
これにより、プリコラム選択線pcl0〜pcl3は、選択線スイッチSW0 〜SW3 によってそれぞれコラム選択線cl0 〜cl3 に接続され、冗長コラム選択線rcl は、選択線スイッチRSW によって接地電位にクランプされる。
【0126】
このようなシフト冗長回路150では、第一実施形態と同様、各メモリブロックBLK0〜BLK3の選択に先立って、第1シフト信号saj ,sa0 〜sa3 の状態及び第2シフト信号sbj ,sb0 〜sb3 の状態を確定させてシフト情報ラッチ回路155にラッチしておくことができる。
【0127】
従って、各メモリブロックBLK0〜BLK3の切替え時には、シフト信号選択回路17によって、第1シフト信号saj ,sa0 〜sa3 、第2シフト信号sbj ,sb0 〜sb3 及び低電位電源Vss(接地電位にクランプ)のうち何れかをシフト信号sclj,scl0〜scl3として選択することで、選択線スイッチRSW ,SW0 〜SW3 を切替え制御して欠陥を冗長救済することができる。つまり、メモリブロックBLK0〜BLK3の各選択時に、シフト制御回路153を動作させずに選択線スイッチRSW ,SW0 〜SW3 を切替え制御することが可能である。
【0128】
以上記述したように、本実施形態によれば、以下の効果を奏する。
(1)セット信号seta,setbに基づいて、第1シフト信号saj ,sa0 〜sa3 、第2シフト信号sbj ,sb0 〜sb3 をラッチするシフト情報ラッチ回路155を備えた。これにより、各メモリブロックBLK0〜BLK3の選択時に、シフト制御回路153を動作させずに、選択線スイッチRSW ,SW0 〜SW3 を切替え制御することができる。従って、シフト制御回路153での動作電流を低減して、メモリブロックBLK0〜BLK3の切替え動作に係る消費電流を低減することができる。
【0129】
(2)本実施形態では、各メモリブロックBLK0〜BLK3の切替え時において、冗長選択用ヒューズ回路151やヒューズ信号増幅回路14、ヒューズデコーダ回路152等における動作電流も低減することができる。
【0130】
(3)各メモリブロックBLK0〜BLK3の切替え時に、選択線スイッチRSW ,SW0 〜SW3 を切替え制御するシフト信号sclj,scl0〜scl3は、予め状態が確定されている第1シフト信号saj ,sa0 〜sa3 、第2シフト信号sbj ,sb0 〜sb3 及び低電位電源Vss(接地電位にクランプする)のうち何れかに選択される。これにより、選択線スイッチRSW ,SW0 〜SW3 の切替え時間を短縮して、各メモリブロックBLK0〜BLK3の切替え動作を高速化することができる。
【0131】
尚、上記各実施形態は、以下の態様で実施してもよい。
・上記各実施形態は、コラム選択線cl0 〜cl3 の一方の端に冗長コラム選択線rcl が配置される場合において片側方向にシフト冗長する方式としたが、コラム選択線cl0 〜cl3 の両方の端にそれぞれ冗長コラム選択線が配置される両側シフト冗長方式に具体化してもよい。この両側シフト冗長方式では、メモリブロックに欠陥が2個所存在する場合にも救済可能である。
【0132】
上記各実施形態の特徴をまとめると以下のようになる。
(付記1) 複数のデコード選択線に対応する複数の選択線と少なくとも1本の冗長選択線とが複数のメモリブロックに共通して配置され、前記複数のデコード選択線を前記複数の選択線及び前記冗長選択線に切替え可能にシフト接続して、前記複数の選択線内に含まれる欠陥をメモリセルブロック毎に救済するシフト冗長回路の制御方法であって、
欠陥個所を示す欠陥アドレスをデコードしてデコード信号を生成し、
前記デコード信号に基づいて、前記複数の選択線及び前記冗長選択線に対する前記複数のデコード選択線の接続先を切替え制御するシフト信号を欠陥救済するメモリブロック毎に個別に生成し、
メモリブロック選択信号に基づいて、前記欠陥救済するメモリブロックの選択時に、そのメモリブロックに対応して予め生成されている前記シフト信号を選択し、
その選択したシフト信号に基づいて、前記複数のデコード選択線のうち少なくとも1本の接続先を前記冗長選択線の配置方向にシフトさせることを特徴とするシフト冗長回路の制御方法。
(付記2) 前記冗長選択線を選択する冗長選択信号に基づいて前記欠陥アドレスをデコードすることを特徴とする付記1記載のシフト冗長回路の制御方法。
(付記3) 複数のデコード選択線に対応する複数の選択線と少なくとも1本の冗長選択線とが複数のメモリブロックに共通して配置され、前記複数のデコード選択線を前記複数の選択線及び前記冗長選択線に切替え可能にシフト接続して、前記複数の選択線内に含まれる欠陥をメモリセルブロック毎に救済するシフト冗長回路の制御方法であって、
セット信号を入力して欠陥個所を示す欠陥アドレスをデコードしてデコード信号を生成し、
前記デコード信号に基づいて、前記複数の選択線及び前記冗長選択線に対する前記複数のデコード選択線の接続先を切替え制御するシフト信号を欠陥救済するメモリブロック毎に個別に生成して保持し、
メモリブロック選択信号に基づいて、前記欠陥救済するメモリブロックの選択時に、そのメモリブロックに対応して予め保持されている前記シフト信号を選択し、
その選択したシフト信号に基づいて、前記複数のデコード選択線のうち少なくとも1本の接続先を前記冗長選択線の配置方向にシフトさせることを特徴とするシフト冗長回路の制御方法。
(付記4) 前記セット信号に基づいて前記冗長選択線を選択する冗長選択信号を生成し、該冗長選択信号に基づいて前記欠陥アドレスをデコードすることを特徴とする付記3記載のシフト冗長回路の制御方法。
(付記5) 前記セット信号を前記欠陥救済するメモリブロック毎に発生させることを特徴とする付記3又は4記載のシフト冗長回路の制御方法。
(付記6) 前記欠陥アドレスを前記欠陥救済するメモリブロック毎にデコードすることを特徴とする付記1乃至5の何れか一記載のシフト冗長回路の制御方法。
(付記7) 前記冗長選択信号を前記欠陥救済するメモリブロック毎に生成することを特徴とする付記1乃至6の何れか一記載のシフト冗長回路の制御方法。
(付記8) 前記メモリブロック選択信号により前記欠陥救済するメモリブロックが選択されない場合に、前記複数のデコード選択線の接続先を前記複数の選択線に切替え制御させるように前記シフト信号のレベルを所定の電源電位にクランプすることを特徴とする付記1乃至7の何れか一記載のシフト冗長回路の制御方法。
(付記9) 前記メモリブロック選択信号を前記欠陥救済するメモリブロック数に対応して生成することを特徴とする付記1乃至8の何れか一記載のシフト冗長回路の制御方法。
(付記10) 前記メモリブロック選択信号は、ブロックアドレス信号をデコードした結果と、前記ブロックアドレス信号に対応したブロック選択情報とに基づいて生成されることを特徴とする付記1乃至9の何れか一記載のシフト冗長回路の制御方法。
(付記11) 複数のデコード選択線に対応する複数の選択線と少なくとも1本の冗長選択線とが複数のメモリブロックに共通して配置され、前記複数のデコード選択線を前記複数の選択線及び前記冗長選択線に切替え可能にシフト接続して、前記複数の選択線内に含まれる欠陥をメモリセルブロック毎に救済するシフト冗長回路であって、
欠陥個所を示す欠陥アドレスと前記冗長選択線を選択するための冗長選択信号とに基づいて、前記複数の選択線及び前記冗長選択線に対する前記複数のデコード選択線の接続先を切替え制御するシフト信号を欠陥救済するメモリブロック毎に個別に生成するシフト制御回路と、
メモリブロック選択信号に基づいて、前記欠陥救済するメモリブロックの選択時に、そのメモリブロックに対応した前記シフト制御回路により予め生成されているシフト信号を選択するシフト信号選択回路と、
前記シフト信号選択回路から出力されるシフト信号に基づいて、前記複数のデコード選択線のうち少なくとも1本の接続先を切替えて該複数のデコード選択線を前記複数の選択線及び前記冗長選択線にシフト接続するスイッチ回路と
を備えることを特徴とするシフト冗長回路。
(付記12) 前記シフト制御回路は、欠陥救済するメモリブロック数に対応して複数設けられていることを特徴とする付記11記載のシフト冗長回路。
(付記13) 複数のデコード選択線に対応する複数の選択線と少なくとも1本の冗長選択線とが複数のメモリブロックに共通して配置され、前記複数のデコード選択線を前記複数の選択線及び前記冗長選択線に切替え可能にシフト接続して、前記複数の選択線内に含まれる欠陥をメモリセルブロック毎に救済するシフト冗長回路であって、
欠陥個所を示す欠陥アドレスと前記冗長選択線を選択するための冗長選択信号とに基づいて、前記複数の選択線及び前記冗長選択線に対する前記複数のデコード選択線の接続先を切替え制御するシフト信号を生成するシフト制御回路と、
セット信号に基づいて、前記シフト制御回路により生成されるシフト信号を欠陥救済するメモリブロック毎に出力するシフト情報選択回路と、
前記シフト情報選択回路の出力をラッチするシフト情報ラッチ回路と、
メモリブロック選択信号に基づいて、前記欠陥救済するメモリブロックの選択時に、そのメモリブロックに対応して前記シフト情報ラッチ回路に予めラッチされているシフト信号を選択するシフト信号選択回路と、
前記シフト信号選択回路から出力されるシフト信号に基づいて、前記複数のデコード選択線のうち少なくとも1本の接続先を切替えて該複数のデコード選択線を前記複数の選択線及び前記冗長選択線にシフト接続するスイッチ回路と
を備えることを特徴とするシフト冗長回路。
(付記14) 前記欠陥アドレスを前記欠陥救済するメモリブロック毎に保持する欠陥アドレス保持回路と、前記冗長選択信号を前記欠陥救済するメモリブロック毎に保持する冗長選択信号発生回路とを備えることを特徴とする付記11乃至13の何れか一記載のシフト冗長回路。
(付記15) 前記冗長選択信号に基づいて前記欠陥アドレスをデコードし、そのデコード信号を前記シフト制御回路に出力するヒューズデコーダ回路を備えることを特徴とする付記11乃至14の何れか一記載のシフト冗長回路。
(付記16) 前記スイッチ回路は、前記複数の選択線に対応する複数の選択線スイッチと、前記冗長選択線に対応する冗長選択線スイッチとを含み、
前記シフト制御回路は、前記冗長選択線スイッチのオンオフを制御するための第1スイッチ制御回路と、前記複数の選択線スイッチのオンオフをそれぞれ制御するための複数の第2スイッチ制御回路とを含むことを特徴とする付記11乃至15の何れか一記載のシフト冗長回路。
(付記17) 前記シフト信号選択回路は、前記メモリブロック選択信号により前記欠陥救済するメモリブロックが選択されない場合に、前記複数のデコード選択線の接続先を前記複数の選択線に切替え制御させるように前記シフト信号のレベルを所定の電源電位にクランプする手段を備えていることを特徴とする付記11乃至16の何れか一記載のシフト冗長回路の制御方法。
(付記18) 付記11乃至17の何れか一記載のシフト冗長回路を備えたことを特徴とする半導体記憶装置。
【0133】
【発明の効果】
以上詳述したように、本発明によれば、メモリブロックの切替え動作の高速化及びその切替え動作に係る消費電流の低減を図ることのできるシフト冗長回路、シフト冗長回路の制御方法及び半導体記憶装置を提供することができる。
【図面の簡単な説明】
【図1】 第一実施形態のシフト冗長回路を示すブロック図である。
【図2】 アドレスデコーダを示す回路図であり、(a)は概略図、(b)は詳細図を示す。
【図3】 欠陥アドレス保持回路を示す回路図であり、(a)は概略図、(b)はヒューズ回路の回路図を示す。
【図4】 ヒューズ信号発生回路を示す回路図であり、(a)は概略図、(b)はFAGENの回路図を示す。
【図5】 冗長選択用ヒューズ回路を示す回路図である。
【図6】 ヒューズ信号増幅回路を示す回路図であり、(a)は概略図、(b)はFAJGENの回路図を示す。
【図7】 ヒューズデコーダ回路を示す回路図であり、(a)は概略図、(b)はFADECの回路図、(c)はFADECの別の構成例を示す回路図を示す。
【図8】 シフト制御回路を示す回路図であり、(a)は概略図、(b)はSWJCTLの回路図、(c)はSWCTLの回路図を示す。
【図9】 メモリブロック選択回路を示す回路図であり、(a)は概略図、(b)はブロックセレクタの回路図を示す。
【図10】 シフト信号選択回路を示す回路図であり、(a)は概略図、(b)は信号選択回路を示す。
【図11】 第二実施形態のシフト冗長回路を示すブロック図である。
【図12】 第二実施形態の冗長選択用ヒューズ回路を示す回路図であり、(a)は概略図、(b)はヒューズ回路の回路図を示す。
【図13】 第二実施形態のヒューズデコーダ回路及びシフト制御回路を示す回路図である。
【図14】 シフト情報選択回路を示す回路図であり、(a)は概略図、(b)は信号選択回路の回路図を示す。
【図15】 シフト情報ラッチ回路を示す回路図であり、(a)は概略図、(b)はラッチ回路の回路図を示す。
【図16】 従来のシフト冗長回路を示すブロック図である。
【符号の説明】
10,150 シフト冗長回路
11 欠陥アドレス保持回路
13,151 冗長選択信号発生回路としての冗長選択用ヒューズ回路
16,91a,91b,153 シフト制御回路
17 シフト信号選択回路
154 シフト情報選択回路
155 シフト情報ラッチ回路
BLK0〜BLK3 メモリブロック
ba0 ,ba1 メモリブロック選択信号
pcl0〜pcl3 デコード選択線としてのプリコラム選択線
cl0 〜cl3 選択線としてのコラム選択線
rcl 冗長選択線としての冗長コラム選択線
SW0 〜SW3 スイッチ回路としての選択線スイッチ
RSW スイッチ回路としての選択線スイッチ(冗長選択線スイッチ)
fa0 ,fa1 ,fb0 ,fb1 欠陥アドレスとしてのアドレス信号
cfj ,cf0 〜cf3 デコード信号
cfa0〜cfa3,cfb0〜cfb3 デコード信号
faj ,fbj 冗長選択信号
sclj,scl0〜scl3 シフト信号
seta,setb セット信号
Claims (7)
- 複数のデコード選択線に対応する複数の選択線と少なくとも1本の冗長選択線とが複数のメモリブロックに共通して配置され、前記複数のデコード選択線を前記複数の選択線及び前記冗長選択線に切替え可能にシフト接続して、前記複数の選択線内に含まれる欠陥をメモリセルブロック毎に救済するシフト冗長回路の制御方法であって、
欠陥個所を示す欠陥アドレスと前記冗長選択線を選択するための冗長選択信号とに基づいて、前記複数の選択線及び前記冗長選択線に対する前記複数のデコード選択線の接続先を切替え制御するシフト信号を生成し、
セット信号に基づいて、前記生成されたシフト信号を欠陥救済するメモリブロック毎に出力して保持し、
メモリブロック選択信号に基づいて、前記欠陥救済するメモリブロックの選択時に、そのメモリブロックに対応して予め保持されている前記シフト信号を選択し、
その選択したシフト信号に基づいて、前記複数のデコード選択線のうち少なくとも1本の接続先を前記冗長選択線の配置方向にシフトさせることを特徴とするシフト冗長回路の制御方法。 - 前記メモリブロック選択信号により前記欠陥救済するメモリブロックが選択されない場合に、前記複数のデコード選択線の接続先を前記複数の選択線に切替え制御させるように、前記シフト信号のレベルを所定の電源電位にクランプすることを特徴とする請求項1記載のシフト冗長回路の制御方法。
- 前記メモリブロック選択信号を前記欠陥救済するメモリブロック数に対応して生成することを特徴とする請求項1又は2記載のシフト冗長回路の制御方法。
- 複数のデコード選択線に対応する複数の選択線と少なくとも1本の冗長選択線とが複数のメモリブロックに共通して配置され、前記複数のデコード選択線を前記複数の選択線及び前記冗長選択線に切替え可能にシフト接続して、前記複数の選択線内に含まれる欠陥をメモリセルブロック毎に救済するシフト冗長回路であって、
欠陥個所を示す欠陥アドレスと前記冗長選択線を選択するための冗長選択信号とに基づいて、前記複数の選択線及び前記冗長選択線に対する前記複数のデコード選択線の接続先を切替え制御するシフト信号を生成するシフト制御回路と、
セット信号に基づいて、前記シフト制御回路により生成されるシフト信号を欠陥救済するメモリブロック毎に出力するシフト情報選択回路と、
前記シフト情報選択回路の出力をラッチするシフト情報ラッチ回路と、
メモリブロック選択信号に基づいて、前記欠陥救済するメモリブロックの選択時に、そのメモリブロックに対応して前記シフト情報ラッチ回路に予めラッチされているシフト信号を選択するシフト信号選択回路と、
前記シフト信号選択回路から出力されるシフト信号に基づいて、前記複数のデコード選択線のうち少なくとも1本の接続先を切替えて該複数のデコード選択線を前記複数の選択線及び前記冗長選択線にシフト接続するスイッチ回路と
を備えることを特徴とするシフト冗長回路。 - 前記欠陥アドレスを前記欠陥救済するメモリブロック毎に保持する欠陥アドレス保持回路と、前記冗長選択信号を前記欠陥救済するメモリブロック毎に保持する冗長選択信号発生回路とを備えることを特徴とする請求項4記載のシフト冗長回路。
- 前記シフト信号選択回路は、前記メモリブロック選択信号により前記欠陥救済するメモリブロックが選択されない場合に、前記複数のデコード選択線の接続先を前記複数の選択線に切替え制御させるように前記シフト信号のレベルを所定の電源電位にクランプする手 段を備えていることを特徴とする請求項4又は5記載のシフト冗長回路の制御方法。
- 請求項4乃至6の何れか一項記載のシフト冗長回路を備えたことを特徴とする半導体記憶装置。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003040220A JP4012474B2 (ja) | 2003-02-18 | 2003-02-18 | シフト冗長回路、シフト冗長回路の制御方法及び半導体記憶装置 |
PCT/JP2004/001074 WO2004075203A1 (ja) | 2003-02-18 | 2004-02-03 | シフト冗長回路、シフト冗長回路の制御方法及び半導体記憶装置 |
US11/041,287 US6999360B2 (en) | 2003-02-18 | 2005-01-25 | Shift redundancy circuit, method for controlling shift redundancy circuit, and semiconductor memory device |
US11/282,723 US7301833B2 (en) | 2003-02-18 | 2005-11-21 | Shift redundancy circuit, method for controlling shift redundancy circuit, and semiconductor memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003040220A JP4012474B2 (ja) | 2003-02-18 | 2003-02-18 | シフト冗長回路、シフト冗長回路の制御方法及び半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004265468A JP2004265468A (ja) | 2004-09-24 |
JP4012474B2 true JP4012474B2 (ja) | 2007-11-21 |
Family
ID=32905210
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003040220A Expired - Fee Related JP4012474B2 (ja) | 2003-02-18 | 2003-02-18 | シフト冗長回路、シフト冗長回路の制御方法及び半導体記憶装置 |
Country Status (3)
Country | Link |
---|---|
US (2) | US6999360B2 (ja) |
JP (1) | JP4012474B2 (ja) |
WO (1) | WO2004075203A1 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2004288347A (ja) * | 2003-03-03 | 2004-10-14 | Renesas Technology Corp | 連想メモリ |
KR100675015B1 (ko) | 2006-02-24 | 2007-01-29 | 삼성전자주식회사 | 스캔 기능 및 컬럼 리던던시를 포함하는 내장형 메모리장치, 리던던시 리페어 및 스캔 방법 |
US7603228B2 (en) * | 2006-05-25 | 2009-10-13 | Ford Global Technologies, Llc | Haptic apparatus and coaching method for improving vehicle fuel economy |
JP4703620B2 (ja) * | 2007-09-14 | 2011-06-15 | 株式会社東芝 | 半導体記憶装置 |
KR101113790B1 (ko) * | 2010-10-15 | 2012-02-27 | 주식회사 하이닉스반도체 | 퓨즈 회로 및 이를 포함하는 메모리장치 |
JP5640916B2 (ja) * | 2011-07-27 | 2014-12-17 | 富士通セミコンダクター株式会社 | メモリ装置 |
Family Cites Families (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2622254B2 (ja) * | 1987-02-24 | 1997-06-18 | 沖電気工業株式会社 | 半導体記憶装置 |
JP2600018B2 (ja) * | 1990-09-29 | 1997-04-16 | 三菱電機株式会社 | 半導体記憶装置 |
JPH04184798A (ja) * | 1990-11-19 | 1992-07-01 | Sanyo Electric Co Ltd | カラム冗長回路 |
KR930003164A (ko) * | 1991-07-26 | 1993-02-24 | 김광호 | 반도체메모리 리던던시 장치 |
JP2567180B2 (ja) * | 1992-03-23 | 1996-12-25 | 株式会社東芝 | 半導体メモリ |
JP2924451B2 (ja) * | 1992-05-28 | 1999-07-26 | 日本電気株式会社 | 半導体メモリ装置 |
JPH05334898A (ja) | 1992-06-02 | 1993-12-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
JPH088344A (ja) * | 1994-06-22 | 1996-01-12 | Fujitsu Ltd | 冗長回路 |
JPH08167297A (ja) * | 1994-12-09 | 1996-06-25 | Oki Micro Design Miyazaki:Kk | 半導体集積回路装置 |
JPH08235893A (ja) * | 1995-12-25 | 1996-09-13 | Toshiba Corp | 半導体記憶装置 |
US5768196A (en) * | 1996-03-01 | 1998-06-16 | Cypress Semiconductor Corp. | Shift-register based row select circuit with redundancy for a FIFO memory |
JP3157753B2 (ja) * | 1997-09-30 | 2001-04-16 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶回路 |
JP4603111B2 (ja) * | 1999-06-17 | 2010-12-22 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
JP3874556B2 (ja) * | 1998-07-23 | 2007-01-31 | 富士通株式会社 | 半導体記憶装置およびシフト冗長方法 |
TW473734B (en) * | 1999-09-07 | 2002-01-21 | Samsung Electronics Co Ltd | Semiconductor memory device having redundancy circuit capable of improving redundancy efficiency |
JP2001256794A (ja) * | 2000-03-13 | 2001-09-21 | Mitsubishi Electric Corp | 半導体記憶装置 |
KR100337476B1 (ko) * | 2000-03-17 | 2002-05-23 | 윤종용 | 반도체 메모리 장치 및 이 장치의 리던던시 회로 및 방법 |
JP3822412B2 (ja) * | 2000-03-28 | 2006-09-20 | 株式会社東芝 | 半導体記憶装置 |
US6262935B1 (en) * | 2000-06-17 | 2001-07-17 | United Memories, Inc. | Shift redundancy scheme for wordlines in memory circuits |
US6584022B2 (en) * | 2000-08-21 | 2003-06-24 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with simultaneous data line selection and shift redundancy selection |
-
2003
- 2003-02-18 JP JP2003040220A patent/JP4012474B2/ja not_active Expired - Fee Related
-
2004
- 2004-02-03 WO PCT/JP2004/001074 patent/WO2004075203A1/ja active Application Filing
-
2005
- 2005-01-25 US US11/041,287 patent/US6999360B2/en not_active Expired - Fee Related
- 2005-11-21 US US11/282,723 patent/US7301833B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004265468A (ja) | 2004-09-24 |
US20060067142A1 (en) | 2006-03-30 |
WO2004075203A1 (ja) | 2004-09-02 |
US7301833B2 (en) | 2007-11-27 |
US6999360B2 (en) | 2006-02-14 |
US20050122804A1 (en) | 2005-06-09 |
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JP4703620B2 (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
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|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070416 |
|
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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S111 | Request for change of ownership or part of ownership |
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
S531 | Written request for registration of change of domicile |
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|
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|
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|
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|
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|
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|
FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
R350 | Written notification of registration of transfer |
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LAPS | Cancellation because of no payment of annual fees |