JPH0660690A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0660690A JPH0660690A JP4292914A JP29291492A JPH0660690A JP H0660690 A JPH0660690 A JP H0660690A JP 4292914 A JP4292914 A JP 4292914A JP 29291492 A JP29291492 A JP 29291492A JP H0660690 A JPH0660690 A JP H0660690A
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Static Random-Access Memory (AREA)
Abstract
プ内のレイアウトが容易に行えるようなカラム冗長回路
を備えた半導体メモリ装置の提供。 【構成】定電圧Vccに接続されたヒューズとブロック
選択情報である信号DRA8、反転DRA8、…に接続
されたヒューズとを有するヒューズ回路400A、…、
400Eを含み、入力端がカラム冗長制御回路の出力信
号RSTPを受け、出力端がヒューズボックスに接続さ
れるブロック選択制御回路401をカラム冗長回路に備
えるようにして、Vccに接続されたヒューズを切断し
なければ、信号DRA8、反転DRA8、…の入力を無
効とすることができるようにしてなる。
Description
し、特に不良セルの発生したメモリセルカラムを予備メ
モリセルカラムで代替するカラム冗長に関するものであ
る。
つのチップ内に配置されるメモリセルの数もかなり増加
してきている。その結果、一つのチップ内に発生する不
良セルの数もますます増えている。そこで、通常では、
各メモリセルアレイブロックに不良セルの代替となる予
備メモリセルアレイを備えるようにしている。もし、チ
ップのテスト等によってメモリセルアレイブロックのカ
ラムの一つで不良セルの存在が発見されると、このメモ
リセルはカラム冗長動作により代替される。カラム冗長
動作とは、正規のカラム選択線に接続されているカラム
の一つでセルに不良が発生したとき、予備メモリセルア
レイのカラムを使用して代替、救済することを意味す
る。このようなカラム冗長動作は、各カラムにヒューズ
ボックスを備えておき、このヒューズボックス内のヒュ
ーズをレーザビーム等の手段により切断することで行わ
れる。
リセルアレイブロックのブロック図を図5に示す。同図
に示すメモリセルアレイブロックは、セル数m×nの正
規メモリセルアレイ(図中上側)とm×kの冗長メモリ
セルアレイ(図中下側)とで構成されている。
れるアドレスが不良セルを有するアドレスであるかどう
かを感知して通知する冗長感知信号φREN1、φRE
N2、……、φRENkが、正規デコーダ制御回路ND
Cを経て正規カラムデコーダNCD1、NCD2、…
…、NCDkに伝送される。この各正規カラムデコーダ
は、ローに配列されている対応する正規セルアレイNC
Aに接続された入出力ゲートIOを共通に制御するもの
である。すなわち、正規カラムデコーダNCD1は、対
応する正規セルアレイNCA11、NCA21、……、
NCAm1に接続されている入出力ゲートIOを共通の
カラム選択線(図示せず)を介して同時に制御し、そし
て正規カラムデコーダNCDnは、対応する正規セルア
レイNCA1n、NCA2n、……、NCAmnに接続
された入出力ゲートIOを同時に制御するようになって
いる。
……、FBkからそれぞれ発生される冗長感知信号φR
EN1、φREN2、……、φRENkは、冗長カラム
デコーダRCD1、RCD2、……、RCDkにもそれ
ぞれ伝送される。冗長カラムデコーダRCD1、RCD
2、……、RCDkと冗長セルアレイRCA11、RC
A12、……、RCAmkとの接続関係は上述の正規カ
ラムデコーダと正規セルアレイとの関係と同様である。
ル、例えば正規セルアレイNCA11の中の正規セルに
該当するアドレスに不良が発見されると、正規カラムデ
コーダNCD1が、正規セルアレイNCA11、NCA
21、……、NCAmlにそれぞれ接続された入出力ゲ
ートIO11、IO21、……、IOm1をすべてディ
スエーブルとし、冗長カラムデコーダRCD1が、冗長
セルアレイにそれぞれ接続された入出力ゲートRIO1
1、RIO21、……、RIOm1をすべてエネーブル
とすることにより、救済が行なわれる。
従来のカラム冗長回路のブロック図を図6に示す。同図
に示すカラム冗長回路は、カラム冗長制御回路100′
と、ヒューズボックス200′と、カラム冗長ドライバ
300′とから構成されている。カラム冗長制御回路1
00′の構成は公知のもので、これは、正規メモリセル
アレイにある不良セルを指すローアドレスが入力される
と、ヒューズボックス200′をエネーブルとするエネ
ーブル信号RSTPを発生する。このエネーブル信号R
STPによりヒューズボックス200′はカラムアドレ
スを受け入れ、予備セルを選択するために冗長感知信号
φRENiを出力する。そして、冗長感知信号φREN
iはカラム冗長ドライバ300′(これは、冗長感知信
号φRENiの出力レベルをドライブするために通常設
けられているものである)に伝送されて冗長カラム選択
線を選択するために冗長カラム選択信号RCSLが発生
され、正規メモリセルアレイの不良セルに対応する冗長
メモリセルが選択される。このことは図5より容易に理
解することができる。
回路を図7に示し、その動作特性を次に説明する。入力
されるローアドレスに応じてカラム冗長制御回路10
0′がエネーブル信号RSTP信号を出力すると、信号
aと信号bの内の信号bが“ハイ”となり、ヒューズボ
ックス200′Aに伝送される。ヒューズボックス20
0′Aにおいて、“ロウ”のカラムアドレスCAiの経
路のヒューズが切断されることでノードr1が“ハイ”
状態となり、これによって冗長感知信号φRENiが
“ハイ”にエネーブルされてカラム冗長ドライバ30
0′に伝送され、冗長カラム線が選択される。
は、図5に示したように一つのカラム選択線にすべての
メモリセルアレイブロックのカラムが接続されるように
なっているので、例えば、あるブロックのカラムで不良
が発見されると、不良が発生していないブロックのカラ
ムまで代替されてしまい、冗長の効率がかなり低下して
しまう。さらに、特に高集積チップにおいては、代替に
使用される冗長カラム選択線のカラムにも不良が発生す
る可能性があるので、信頼性の低下につながるという問
題がある。
た従来の他のカラム冗長回路のヒューズボックスの例を
図8に示す。図8の回路では、図7の回路における問題
点を解決するためにヒューズボックスにブロック選択信
号φBLSを入力するようにしている。したがって、所
定のメモリセルに不良が発生した場合、ブロック選択信
号φBLSにより、その不良メモリセルの属するカラム
に対応したすべてのメモリセルアレイブロックで代替を
行う代わりに、不良メモリセルに対応するメモリセルア
レイブロックのみで代替を行えるようになる。これは、
本出願人の韓国特許出願番号91−12919の“半導
体メモリ冗長装置”に詳細に開示されている。
不良が発生していないブロックまで代替が行なわれるよ
うな非効率的な冗長は解決されるが、同じカラムを共有
する2個以上のブロックで不良が発生した場合には、こ
れを解決することができないという問題が生じる。ま
た、すべてのブロック選択信号を受けるためにメモリセ
ルアレイブロックと同数のヒューズボックスが必要とさ
れるため、チップのレイアウトが困難になるという問題
もある。
的は、最良の冗長効率のカラム冗長回路を提供すること
にある。また、より信頼性の高い救済機能をもつカラム
冗長回路を提供することも目的とする。さらに、チップ
のレイアウトが容易に行えるカラム冗長回路を提供する
ことも目的とする。
るために本発明による半導体メモリ装置は、ローアドレ
スを入力とするカラム冗長制御回路と、カラム冗長制御
回路の出力信号を入力とするヒューズボックスとを備え
てなるカラム冗長回路を有しており、正規カラム選択線
に接続されているカラム中のセルに不良が発生した場合
に、予備セルを備えた予備カラムにより代替して救済処
理するようになっている半導体メモリ装置において、所
定の定電圧に接続されたヒューズをもつヒューズ回路を
多数有し、入力端にカラム冗長制御回路の出力信号が入
力され、出力端がヒューズボックスに接続されているブ
ロック選択制御回路を備え、冗長時に該ブロック選択制
御回路の機能の下で代替救済が行われることを特徴とす
る。また、使用される前記の定電圧が、メモリ装置の外
部から供給される電源電圧であることも特徴とする。こ
のような構成において、ヒューズ回路に入力される特定
のアドレスを無効とする一つの方法として、ブロック選
択制御回路のヒューズ回路が、前記定電圧である電源電
圧に接続されたヒューズを有しているものである。
参照して詳細に説明する。尚、従来の回路と共通する部
分には同じ符号を付し、重複する説明は省略する。本発
明によるカラム冗長回路のブロック図を図1に示し、そ
して、図1のブロック図の構成に基づいた具体的回路の
実施例を図2に示す。また、本発明に対する理解を助け
るために、本発明によるカラム冗長回路に従って救済さ
れるメモリセル領域のマップを図3に示す。さらに、図
1のブロック図の構成に基づいた具体的回路の他の実施
例を図4に示す。
よるカラム冗長回路は、カラム冗長制御回路100と、
ブロック選択制御回路401と、ヒューズボックス20
0と、カラム冗長ドライバ300とを備えている。この
うちのブロック選択制御回路401が本発明の特徴部分
をなしており、このブロック選択制御回路401は、電
源電圧Vcc端に接続されたヒューズをそれぞれが有す
る多数のヒューズ回路を備えている。そして、このよう
な本発明によるブロック選択制御回路をもつカラム冗長
回路を、チップのレイアウトが許すかぎりできるだけ多
く備えるようにすると、それだけ冗長効率は向上する。
る。同図に示す回路は、従来の技術である図7の回路と
同様のヒューズボックスに、点線ブロックで示すブロッ
ク選択制御回路401を加えたものである。したがって
図7の場合と異なり、エネーブル信号RSTPによって
発生される信号A、Bは、カラムアドレスCA1、反転
CA1、CA2、反転CA2、……を受けるヒューズボ
ックスに直接入力されず、ブロック選択制御回路401
を介して入力されるようになっている。
ーアドレスRA1、……、RA7の組合せから得られる
ブロック選択情報である信号DRA8、反転DRA8、
DRA9、反転DRA9、……が入力されている。ま
た、ブロック選択制御回路401は、多数(この実施例
では5個)のヒューズ回路400A、400B、400
C、……を備えており、そして各ヒューズ回路400
A、400B、400C、……は、電源電圧Vccが印
加される一入力端をもっている。このように各ヒューズ
回路400A、400B、400C、……は電源電圧V
ccが印加される入力端を有しているので、この入力端
に接続されているヒューズを切断しないでおけば、信号
DRA8、反転DRA8、DRA9、反転DRA9、…
…の入力を無効にできるようになっている。
作を次に説明する。冗長のためにマスタヒューズMFを
切断し、エネーブル信号RSTPが“ハイ”になると、
信号Bノードは“ハイ”となる。そして、ヒューズ回路
400A、400B、400C、……のうち、代替され
るメモリセルアレイブロックを選択するアドレス情報が
入力されるヒューズ回路のみ、その信号に接続されたヒ
ューズを残してそれ以外のヒューズを切断することで
“ハイ”となる。このとき、その他のヒューズ回路は電
源電圧Vccのレベルとなる。これによってノードP
1、P2、P3、P4、P5は“ハイ”となり、NAN
Dゲート51の出力は“ロウ”となる。そうした後、カ
ラムアドレスが入力されるヒューズボックスのうちで、
“ロウ”のカラムアドレスが入力されるヒューズを切断
すると冗長感知信号φRENiは“ハイ”にエネーブル
される。この冗長感知信号φRENi信号がカラム冗長
ドライバ300に伝送され、代替されるべきメモリセル
アレイブロックの冗長カラム選択線が選択されること
は、従来の回路と同様で容易に理解できるであろう。
ム冗長回路を用いた冗長動作を説明する。ブロック選択
制御回路401内のヒューズ回路400B、400C、
400D、400Eが電源電圧Vccとされるときは、
選択された8及び反転8のすべてのメモリセルアレイブ
ロックの救済が可能である。ヒューズ回路400A、4
00C、400D、400Eが電源電圧Vccとされる
ときは、選択された9及び反転9のすべてのメモリセル
アレイブロックの救済が可能である。このようにして電
源電圧Vccとなるヒューズ回路を適宜設定していけば
よい。そうして、12又は反転12のメモリセルアレイ
ブロックの救済のためには、ヒューズ回路400A、4
00B、400C、400Dを電源電圧Vccとし、も
し、すべてのメモリセルアレイブロックを救済するとき
には、ヒューズ回路400A、400B、400C、4
00D、400Eをすべて電源電圧Vccとすればよ
い。
ラムを共有する2個以上のブロックで不良が発生したと
きでも、容易に救済することができる。また、不良が発
生した正規アレイブロックに対応する冗長アレイのみを
選択的に代替させられるので、冗長の効率が向上するう
えに高信頼性も確保できることになる。
ーズ回路は、図2に示した実施例の他に図4に示す回路
のようにしてもよい。図示のように、ブロック選択情報
であるデコードされたローアドレスを、図2の構成とは
異なる方法でヒューズ回路に印加することによって、救
済領域をチップの設計時に設定することができる。すな
わち、不良セルの発生によるアドレスの情報に従って信
号DRA反転8反転9がエネーブルされるとき、ヒュー
ズ回路400A′の電源電圧Vcc及び信号DRA8反
転9のヒューズを切断し、信号DRA反転8反転9のヒ
ューズのみ接続しておく。そして、他のヒューズ回路4
00B′、400C′は電源電圧Vccとなる状態にす
ると、図3中の反転9と関連している反転8のすべての
ブロックが救済される。同様にして、ヒューズ回路40
0A′、400C′が電源電圧Vccを出力する状態と
されると、図3中の9と関連している8又は反転8のす
べてのブロックの救済が行なわれる。このようにブロッ
ク選択制御回路内のヒューズ回路の構成を各種の方法で
実施することにより、救済領域をチップ設計者の思うと
おりに設定することができる。また、チップのレイアウ
トに従って適宜配置できるのでチップのレイアウトが容
易になる。
ク選択制御回路のヒューズ回路の構成は、本発明の思想
に立脚して実現した実施例であって、特定のアドレスの
入力を無効とする手段として電源電圧Vccを少なくと
も一つ入力とするヒューズ回路を具備する限りにおいて
は、ヒューズ回路に入力されるブロック選択情報として
のアドレス入力形態は、上記実施例に限らず多様な方法
で実施できるものである。また、電源電圧Vccについ
ては、特定のアドレスの入力を無効とできるものであれ
ば、他の定電圧を用いることも勿論可能である。
ム冗長回路によれば、特定のアドレスを無効とするため
の定電圧入力をそれぞれが有する多数のヒューズ回路を
備えたブロック選択制御回路をヒューズボックスに接続
するようにしたことで、同じカラムで2個以上の不良ブ
ロックが発生されてもこれを容易に救済でき、救済領域
を大幅に拡張することができる。したがって、信頼性が
高く、効率が最良となる冗長回路を提供することが可能
となる。さらに、チップのレイアウトが容易に行えるよ
うになるという効果もある。
具体的回路の実施例を示す回路図。
るメモリセル領域のマップ。
具体的回路の別の実施例を示す回路図。
図。
示す回路図。
を示す回路図。
Claims (8)
- 【請求項1】 ローアドレスを入力とするカラム冗長制
御回路と、カラム冗長制御回路の出力信号を入力とする
ヒューズボックスとを備えてなるカラム冗長回路を有し
ており、正規カラム選択線に接続されているカラム中の
セルに不良が発生した場合に、予備セルを備えた予備カ
ラムにより代替して救済処理するようになっている半導
体メモリ装置において、 所定の定電圧に接続されたヒューズをもつヒューズ回路
を多数有し、入力端にカラム冗長制御回路の出力信号が
入力され、出力端がヒューズボックスに接続されている
ブロック選択制御回路を備え、冗長時に該ブロック選択
制御回路の機能の下で代替救済が行われることを特徴と
する半導体メモリ装置。 - 【請求項2】 前記定電圧の入力により、ヒューズ回路
に入力される特定のアドレスが無効とされるようになっ
ている請求項1記載の半導体メモリ装置 - 【請求項3】 前記定電圧は、メモリ装置の外部から供
給される電源電圧である請求項2記載の半導体メモリ装
置。 - 【請求項4】 ブロック選択制御回路は、前記定電圧及
び第1のアドレスが入力される第1のヒューズ回路と、
前記定電圧及び第2のアドレスが入力される第2のヒュ
ーズ回路とを備えている請求項1記載の半導体メモリ装
置。 - 【請求項5】 カラム冗長が可能とされた半導体メモリ
装置において、 ローアドレスを入力とするカラム冗長制御回路と、 カラム冗長制御回路の出力信号を入力とし、回路内に所
定の定電圧に接続されたヒューズを少なくとも一つ含む
第1ヒューズ手段を多数有するブロック選択制御回路
と、 ブロック選択制御回路の出力信号を入力とし、回路内に
カラムアドレスが入力される第2ヒューズ手段を多数有
するヒューズボックスと、を含んでなるカラム冗長回路
を備えていることを特徴とする半導体メモリ装置。 - 【請求項6】 前記定電圧の入力により、第1ヒューズ
手段に入力される特定のアドレスが無効とされるように
なっている請求項5記載の半導体メモリ装置。 - 【請求項7】 前記定電圧は、メモリ装置の外部から供
給される電源電圧である請求項6記載の半導体メモリ装
置。 - 【請求項8】 ブロック選択制御回路の第1ヒューズ手
段は、前記定電圧及び第1のアドレスが入力される第1
のスイッチング回路と、前記定電圧及び第2のアドレス
が入力される第2のスイッチング回路とを備えている請
求項5記載の半導体メモリ装置。
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