JP3896083B2 - リコンフィギュラブル回路とそれを利用可能な集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、集積回路技術に関し、特にリコンフィギュラブル回路、およびそれを利用可能な集積回路装置に関する。
【0002】
【従来の技術】
FPGA(Field Programmable Gate Array)はLSI製造後に回路データを書き込んで比較的自由に回路構成を設計することが可能であり、専用ハードウエアの設計に利用されている。FPGAは、論理回路の真理値表を格納するためのルックアップテーブル(LUT)と出力用のフリップフロップからなる基本セルと、その基本セル間を結ぶプログラマブルな配線リソースとを含む。FPGAでは、LUTに格納するデータと配線データを書き込むことで目的とする論理演算を実現できる。しかし、FPGAでLSIを設計した場合、ASIC(Application Specific IC)による設計と比べると、実装面積が非常に大きくなり、コスト高になる。そこで、FPGAを動的に再構成することで、回路構成の再利用を図る方法が提案されている(たとえば、特許文献1参照)。
【0003】
【特許文献1】
特開平10−256383号公報 (全文、第1−4図)
【0004】
【発明が解決しようとする課題】
特に携帯電話やPDA(Personal Data Assistant)などのモバイル端末に搭載されるLSIは小型化が必須であり、LSIを動的に再構成して、用途に合わせて適宜機能を切り替えることができれば、LSIの実装面積を抑えることができる。また、衛星放送では、電波が雨の水滴に当たると弱まり届きにくくなる性質があるため、降雨時には、雨の影響を受けにくい低解像度の画面を同時に送る降雨対応放送にモードを切り替えて放送することがあるが、受信機では、放送モードごとに回路を別構成で設け、放送モードに合わせて回路を切り替えて放送を受信している。雨が降り始めると、放送モードが切り替わり、晴れるまでそのモードでの放送が続くが、その間、受信機の他の放送モード用の回路は遊んでいることになる。モード切り替えのように、複数の専用回路を切り替えて使用し、その切り替え間隔が比較的長い場合、複数の専用回路を作り込む代わりに、切り替え時にLSIを瞬時に再構成することにすれば、回路構造をシンプルにして汎用性を高め、同時に実装コストを抑えることができる。このようなニーズに応えるべく、動的に再構成可能なLSIに製造業界の関心が集まっている。
【0005】
FPGAは回路構成の設計の自由度が高く、汎用的である反面、全ての基本セル間の接続を可能とするため、多数のスイッチとスイッチのON/OFFを制御するための制御回路を含み、制御回路の実装面積が大きくなる。また、基本セル間を接続するために複雑な配線パターンを取るため、配線が長くなる傾向があり、また1本の配線に多くのスイッチが接続される構造であるため、遅延が大きくなる。そのため、FPGAによるLSIは、試作や実験のために利用されるにとどまることが多く、実装効率、性能、コストなどを考えると、量産には適していない。
【0006】
さらに、FPGAでは、多数のLUT方式の基本セルに設定データを送る必要があるため、回路のコンフィグレーションにはかなりの時間がかかる。したがって、瞬時に回路構成の切り替えが必要な用途にはFPGAは一切使うことができない。
【0007】
本発明はこうした状況に鑑みてなされたもので、その目的は、実装面積、消費電力、回路再構成速度などの面から見て有利なリコンフィギュラブル回路およびそれを利用した集積回路装置の提供にある。
【0008】
【課題を解決するための手段】
本発明のある態様は、リコンフィギュラブル回路に関する。この回路は、それぞれが複数の演算機能を選択的に実行可能な論理回路の多段配列と、前段の論理回路の出力と後段の論理回路の入力の接続関係を設定可能な接続部とを含み、前記接続部には、論理回路間の接続用結線とは別に、途中段の論理回路へのデータの直接入力が可能な入力用結線が設けられている。接続部は、論理回路の出力を他の論理回路の入力に接続するための接続用結線を有し、設定により特定の接続関係にある結線を有効にすることができる。
【0009】
上段から下段に向かって演算が進められる論理回路の多段配列において、最上段の論理回路列には、入力変数や定数のデータが直接入力される。途中段すなわち第2段以降の論理回路列には、一般には、前段の論理回路列からの出力結果が入力されるが、処理する演算によっては、必要に応じて、第2段以降の論理回路列に入力変数や定数のデータが直接入力される。そのために、第2段以降の論理回路列にデータを直接入力するための入力用結線が設けられる。
【0010】
各論理回路は、比較的高性能な演算が可能な回路であってもよく、たとえば、複数種類の多ビット演算を選択的に実行可能な算術論理回路(ALU)であってもよい。外部からロードされた設定データにより、各論理回路において、複数の演算機能の内、いずれを選択するかが設定されてもよい。ALUのように各論理回路内で特定の機能が構築されている場合には、リコンフィギュラブル回路全体で実行する演算に必要なデータを入力すべき論理回路が比較的容易に特定できるので、途中段への直接入力のために設けられた結線が有効に利用される。
【0011】
論理回路の多段配列の構造は、横方向に並べられた論理回路の列が縦方向に複数段組み合わされた配列において、横方向の論理回路間の接続用結線はなく、各段の論理回路列の出力と直後の段の論理回路列の入力との間に接続用結線が設けられた構造であってもよい。接続結線を縦方向のみにした場合、回路規模を小さくしてシンプルな構造にすることができるが、横方向にも接続結線を設けたメッシュ構造であれば、同じ数の論理回路の配列でより複雑な演算を実行できる。
【0012】
前記入力用結線は各段の接続部に設けてもよく、少なくとも一部の段、たとえば、途中段の内、上位のn段(nは整数)に制限して設けてもよい。さらに、同一段に配置された前記論理回路の一部の列に制限して入力用結線を設けてもよい。一般に、多段の論理回路を用いて上の段から下の段へ演算を進める場合、上段の論理回路ほど多数のデータの入力を必要とし、下段に進むほど、演算に必要な論理回路の数が減るといった逆三角形の演算構造になることが多い。このため、上位段の論理回路には入力用結線を多めに設けることで、論理回路配列の有効利用が可能となる。
【0013】
本発明のさらに別の態様は集積回路装置に関する。この装置は、複数の演算機能を選択的に実行可能な論理回路が、途中段の論理回路へのデータの直接入力が可能な多段アレイ構造で接続されたリコンフィギュラブル回路と、前記リコンフィギュラブル回路における各論理回路の機能と論理回路間の入出力の接続関係を設定するための設定データを記憶する記憶部と、前記記憶部から前記設定データを読み込み、前記リコンフィギュラブル回路にロードする設定部とを含む。前記設定データで設定される論理回路の演算機能と論理回路間の入出力の接続関係は、処理すべき演算のデータフローを表すグラフを、途中段の論理回路へのデータの直接入力を適宜利用した形式で、多段アレイ構造の論理回路にマッピングすることにより生成されてもよい。このマッピングにより、入力変数や定数などのデータの直接入力を要する途中段の論理回路を特定することができ、必要なデータを直接その論理回路に供給することが可能である。
【0014】
なお、以上の構成要素の任意の組み合わせ、本発明の表現を方法、装置、システム、コンピュータプログラムとして表現したものもまた、本発明の態様として有効である。
【0015】
【発明の実施の形態】
図1は、実施の形態に係る集積回路装置10および外部制御装置24の構成図である。外部制御装置24は、集積回路装置10の回路構成を設定するためのデータを作成して、集積回路装置10に供給するものである。
【0016】
集積回路装置10は、リコンフィギュラブル回路12と、リコンフィギュラブル回路12を再構成するための設定データ17を格納する設定データ記憶部16と、リコンフィギュラブル回路12に設定データ17をロードする設定部14とを含む。外部制御装置24は、制御部18と、コンパイル部20と、プログラム記憶部22とを含む。
【0017】
外部制御装置24のプログラム記憶部22は、集積回路装置10が実行すべき各種のプログラム19を保持する。コンパイル部20はプログラム記憶部22に格納されたプログラム19をコンパイルして、データフローグラフ21に変換してプログラム記憶部22に格納する。データフローグラフ21は、後述のように、入力変数および定数の演算の流れをグラフ構造で示したものである。
【0018】
データフローグラフ21は、リコンフィギュラブル回路12の回路構成にマッピングするための設定データ17に変換され、制御部18を介して、集積回路装置10の設定部14に供給され、設定データ記憶部16に格納される。設定データ記憶部16には、処理すべき演算のデータフローグラフ21に対応して複数の設定データ17があらかじめ格納される。設定部14は、設定データ記憶部16から適宜設定データ17を読み出し、リコンフィギュラブル回路12にロードすることで、リコンフィギュラブル回路12を再構成する。再構成されたリコンフィギュラブル回路12は、ロードされた設定データ17にもとづいた演算を行う。
【0019】
図2は、リコンフィギュラブル回路12の構成図である。リコンフィギュラブル回路12は、複数のALU(Arithmetic Logic Unit)の列が複数段にわたって配列されたもので、各段に設けられた接続結線30によって、前段のALU列の出力と後段のALU列の入力が設定により任意に接続可能となっている。さらに、最初の段を除く途中段のALU列については、入力変数や定数の直接入力のための入力用結線が各段の接続結線30に設けられている。各ALUは、論理和、論理積、ビットシフトなどの複数種類の多ビット演算を設定により選択的に実行できる。
【0020】
同図のように、横方向にはY個、縦方向にはX個のALUが配置されており、第1段のALU11、ALU12、・・・、ALU1Yには、入力変数や定数が入力され、設定により所定の演算がなされる。演算結果の出力は、第1段の接続結線30に設定された接続にしたがって、第2段のALU21、ALU22、・・・、ALU2Yに入力される。第1段の接続結線30には、第1段のALU列の出力と第2段のALU列の入力の間の任意の接続関係を実現できるように結線が構成されており、設定により特定の結線が有効となる。さらに、第1段の接続結線30には、第2段のALU21、ALU22、・・・、ALU2Yにデータを直接入力するための第2段用直接入力結線が設けられている。以下、第(X−1)段の接続結線30まで、同様の構成であり、最終段である第X段のALU列は演算の最終結果を出力する。
【0021】
データフローグラフ21をリコンフィギュラブル回路12にマッピングするための設定データ17には、各ALUの演算を選択する情報、ALU列間の接続結線を選択する情報、第1段および途中段のALU列の入力結線を選択する情報、および入力される変数と定数の値が含まれる。
【0022】
データフローグラフ21は、一般に、演算の段階が進むにつれて、必要なALUの数が減っていく逆三角形状のグラフ構造になることが多いが、第1段のALU列だけでなく、途中段のALU列にもデータの入力が可能に構成することで、横方向のALU列の個数による制約を受けることなく、データフローグラフ21をリコンフィギュラブル回路12にマッピングすることが可能となる。
【0023】
図3から図5は、途中入力の可能なALU配列に制約をもたせたリコンフィギュラブル回路12を説明する図である。すべてのALUに途中入力を可能とすると、直接入力結線により接続結線30の回路規模が大きくなるため、途中入力の可能なALU配列の段数や列数を限定することが実装面積を少なくする点で有利である。
【0024】
図3は、途中入力可能なALU配列の段数を限定した場合のリコンフィギュラブル回路12の例である。縦4段、横4列のリコンフィギュラブル回路12の第1段および第2段の接続結線32のみに直接入力結線が設けられ、第2段および第3段のALU列へのデータの直接入力が可能である。
【0025】
図4は、途中入力可能なALU配列の列数を限定した場合のリコンフィギュラブル回路12の例である。リコンフィギュラブル回路12の全段の接続結線36に、直接入力結線が設けられるが、横方向については、左から2列までに限定される。たとえば、第1段の接続結線36には、第2段のALU列の内、第1列のALU21および第2列のALU22についてのみ直接入力が可能である。
【0026】
図5は、途中入力可能なALU配列の段数、列数をともに限定した場合のリコンフィギュラブル回路12の例である。リコンフィギュラブル回路12の第1段および第2段の接続結線38にのみ直接入力結線が設けられ、横方向についても、左から2列までに限定され、第2段の第1、第2列、および第3段の第1、第2列のALUに対してのみデータの直接入力が可能である。
【0027】
図6は、データフローグラフ21の例を示す図である。このデータフローグラフ21は、入力X、Yの乗算を示す。図中、演算子は丸印で示され、「+」は論理和、「&」は論理積、「<<」は左ビットシフト、「>>」は右ビットシフト、「==」は等号成立判定、「SEL」は判定結果による真(T)、偽(F)のいずれかの選択を行う演算子である。また、入力変数、定数、および出力を四角で示す。実線はデータ信号線、点線は選択演算子からの選択信号である。入力X、Yは共に正の整数であり、Yは2ビットである。このデータフローグラフ21による乗算の結果が出力ANSとして最終的に出力される。
【0028】
図7は、途中段への直接入力のできないリコンフィギュラブル回路12に図6のデータフローグラフ21をマッピングした例を示す。いずれの接続結線42にも直接入力結線は設けられていないため、すべての入力変数X、Yおよび定数(符号46〜60で示す)を最初の段のALU列に入力しなければならない。入力変数および定数の入力のために、横方向に8列のALUが必要であり、また、5段階の演算を行うために縦方向に5段のALU列が必要である。したがって、同図のように、縦5段、横8列のリコンフィギュラブル回路12にデータフローグラフ21がマッピングされる。図中、使用されるALUを実線の丸印で示し、使用されないALUを点線の丸印で示す。「MOV」は入力値を演算せずにそのまま出力することを示す。後半の段においてかなりの数のALUが使用されないことになり、ALU配列の利用効率が良くない。
【0029】
図8は、途中段への直接入力のできるリコンフィギュラブル回路12に図6のデータフローグラフ21をマッピングした例を示す。この場合、直接入力付き接続結線44が全段に設けられ、図7において第1段のALU列に入力されていた一部の定数50、52、58、60を、図8においては第2段および第3段のALU列に直接入力することにより、縦5段、横4列のリコンフィギュラブル回路12にデータフローグラフ21がマッピングされる。
【0030】
図9(a)は、図7の接続結線42、図9(b)は図8の直接入力付き接続結線44の構成を説明する図である。図7の接続結線42は、前段のALU列からの4つのデータ信号ALUX1〜ALUX4の中から1つを選択するためのnビットの4対1セレクタ62と、前段のALU列からの4つの選択信号ALUX1LSB〜ALUX4LSBの中から1つを選択するための1ビットの4対1セレクタ64を含む。セレクタ62、64の出力結果は、後段のALU列の各ALU66に入力される。したがって、セレクタ62、64を設定することにより、前段のALU列の出力と後段のALU列の入力の特定の接続関係が実現される。
【0031】
図8の接続結線44の場合、前段のALU列からの出力信号の以外に直接入力される信号があるため、前段のALU列からの4つのデータ信号および直接入力のデータ信号の中から1つを選択するためのnビットの5対1セレクタ68と、前段のALU列からの4つの選択信号および直接入力の選択信号の中から1つを選択するための1ビットの5対1セレクタ70が設けられることになる。セレクタ68、70の出力結果は、後段のALU列の各ALU72に入力される。直接入力用の結線のため、直接入力付き接続結線44の回路規模は図7の接続結線42に比べて大きくなる。
【0032】
図10は、図8の構成において、直接入力のできる段数を制限した場合であり、データが直接入力される第2段および第3段のALU列に対しては、同図のように直接入力付き接続結線44が設けられる。一方、それ以外の段のALU列に対しては、直接入力結線のない接続結線42が設けられるので、その分だけ回路規模を小さくすることができる。
【0033】
図11は、図10の構成において、さらに多くの直接入力を設けた場合である。図10において第1段のALU列に入力されていた2つの定数46、48をそれぞれ、図11においては第2段および第3段のALU列に直接入力し、さらに入力変数Xを第2段および第3段のALU列に直接入力する構成にすることで、縦5段、横3列のリコンフィギュラブル回路12にデータフローグラフ21がマッピングされる。ALU列の列数が1つ少なくなり、使用するALUの数が減っているため、より小さい回路規模で実現される。
【0034】
図12は、図10の構成において、さらに直接入力のできる列数を制限した場合である。第2段および第3段のALU列において、データが直接入力されるのは、右側の2列だけであることから、同図のように、第2段および第3段のALU列の右2列に対してのみ、直接入力付き接続結線45が設けられ、左2列に対しては、直接入力結線のない接続結線43が設けられる。図10の直接入力付き接続結線44に比べて、図12の直接入力付き接続結線45は直接入力結線が少ない分、より小さい回路規模で実現される。
【0035】
図13は、別のデータフローグラフ21を途中段への直接入力のできないリコンフィギュラブル回路12にマッピングした例を示す。この例では、縦6段、横9列のリコンフィギュラブル回路12にデータフローグラフ21がマッピングされており、いずれの接続結線80にも直接入力結線は設けられていないため、すべての入力変数X、Y、Z、Wおよび定数(符号84〜96で示す)が最初の段のALU列に入力される。この例のデータフローグラフ21では、計算の後半の段階でより多くの定数が利用されることに特徴がある。したがって、途中段への直接入力のできるリコンフィギュラブル回路12にこのデータフローグラフ21をマッピングする場合は、後半の段に対する直接入力を可能とした方が効率がよい。
【0036】
図14は、図13と同じデータフローグラフ21を、下段への直接入力のできるリコンフィギュラブル回路12にマッピングした例を示す。第2段および第3段のALU列に対しては、直接入力結線のない接続結線80が設けられているが、それ以降の下段、すなわち第4段から第6段までのALU列に対しては、直接入力付き接続結線82が設けられている。この例では、第4段のALU列に対しては、3つの定数86、92、96と入力変数Wが直接入力され、第5段のALU列に対しては、2つの定数84、94が直接入力される。第6段のALU列に対しても直接入力付き接続結線82が設けられているが、この例では、第6段のALU列に対して直接入力はされない。このように構成することで、縦6段、横3列のリコンフィギュラブル回路12にデータフローグラフ21をマッピングすることができる。この例に見るように、最上段から数段について直接入力を可能にした構成だけでなく、最下段から数段について直接入力を可能にした構成がデータフローグラフ21のマッピングに好都合となることもある。
【0037】
図15は、さらに別のデータフローグラフ21を途中段への直接入力のできないリコンフィギュラブル回路12にマッピングした例を示す。この例では、縦6段、横10列のリコンフィギュラブル回路12にデータフローグラフ21がマッピングされており、いずれの接続結線80にも直接入力結線は設けられていないため、すべての入力変数X、Y、Zおよび定数(符号98〜116で示す)が最初の段のALU列に入力される。この場合、図16のように、途中段への直接入力を左2列に限定した構成にすることで、縦6段、横3列のリコンフィギュラブル回路12にデータフローグラフ21をマッピングすることができる。同図のように、各段のALU列の第1列および第2列に対して、直接入力付き接続結線83が設けられ、各段のALU列の第3列に対しては、直接入力結線のない接続結線81が設けられている。この例では、図15の第1段に入力される定数の内、2つの定数104、110が第2段のALU列に、別の2つの定数102、112が第3段のALU列に、さらに別の2つの定数100、116が第4段のALU列に、さらに別の1つの定数98が第5段のALU列に直接入力される。また入力変数Zは第4段のALU列に入力される。直接入力結線を左2列に限定したことで、結線を減らしてより小さい回路規模で実現できる。
【0038】
以上述べたリコンフィギュラブル回路12によれば、基本セルとして高性能の演算能力のあるALUを用いているため、コンフィグレーションは、1クロックの設定動作で可能であり、設定データ17のロードにより、瞬時に回路を再構成することができる。また、一般に、ALUを多段配列にした場合、最初の段で横方向に十分な個数のALU配列を設けても、後段に行くほど、演算に必要なALU配列の個数が減る傾向があるため、回路の利用効率が悪くなるが、本実施の形態のリコンフィギュラブル回路12では、途中段でのデータの直接入力も許すことにより、データフローグラフ21を効率的にALU配列にマッピングすることが可能である。したがって、リコンフィギュラブル回路12を小さい回路規模で構成することができ、実装コストを削減し、消費電力を小さく抑えることができる。
【0039】
以上、本発明を実施の形態をもとに説明した。実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【0040】
そのような変形例として、上記の実施の形態では、ALUが矩形状に多段配列された場合を説明したが、配列パターンはこれに限られず、下段に行くほど、横方向に配列されたALUの数が少なくなっていく逆三角形状に多段配列されていてもよい。逆三角形状に多段配列した場合でも、入力データのために第1段において必要なALUの列数は、処理する演算のパターンによって異なり、途中段のALUへの直接入力を要することがあるから、本発明はこのような配列においても効果的である。すなわち、本発明の1つの利点は、途中段のALUへの直接入力を許す構造をもたせたことで、ALU配列の形状には依存することなく、データフローグラフの効率的なマッピングを可能としたことにある。
【0041】
さらにALUの配列は、縦方向にのみ接続を許した多段配列に限らず、横方向の接続も許した、メッシュ状の配列であってもよい。この場合、メッシュ配列に演算パターンをマッピングした際の途中の演算段階にあるALUに対するデータの直接入力を可能とする構成をとることで、同様の効果が現れる。
【0042】
また、上記の説明では、段を飛ばして論理回路を接続する結線は設けられていないが、シンプルな回路構成を犠牲にすることにはなるが、このような段を飛ばす接続結線を設ける構成としてもよい。
【0043】
また、実施の形態の集積回路装置10および外部制御装置24の構成要素の一部をそれぞれ他の装置側に設けてもよい。たとえば、設定データ17を集積回路装置10側には記憶せずに、外部制御装置24のプログラム記憶部22に記憶しておき、外部制御装置24から供給する構成としてもよく、また、データフローグラフ21を設定データ記憶部16に記憶して、集積回路装置10側でデータフローグラフ21を設定データ17に変換する処理を行ってもよい。また、上記の実施の形態では、設定データ17を設定データ記憶部16に記憶した後、集積回路装置10を外部制御装置24から切り離して利用することもできるが、集積回路装置10に外部制御装置24を常時接続しておく構成でもかまわないし、集積回路装置10と外部制御装置24を一体化して、1つの演算処理装置として構成してもよい。
【発明の効果】
本発明によれば、効率の良いリコンフィギュラブル回路を実現できる。
【図面の簡単な説明】
【図1】 実施の形態に係る集積回路装置および外部制御装置の構成図である。
【図2】 図1のリコンフィギュラブル回路の構成図である。
【図3】 図1のリコンフィギュラブル回路の別の構成図である。
【図4】 図1のリコンフィギュラブル回路のさらに別の構成図である。
【図5】 図1のリコンフィギュラブル回路のさらに別の構成図である。
【図6】 図1のデータフローグラフの例を説明する図である。
【図7】 図6のデータフローグラフを途中段への直接入力のできないリコンフィギュラブル回路にマッピングした例を説明する図である。
【図8】 図6のデータフローグラフを途中段への直接入力のできるリコンフィギュラブル回路にマッピングした例を説明する図である。
【図9】 図9(a)は、図7の接続結線の構成図であり、図9(b)は、図8の直接入力付き接続結線の構成図である。
【図10】 図8のリコンフィギュラブル回路において、直接入力のできる段数を制限した場合を説明する図である。
【図11】 図10のリコンフィギュラブル回路において、さらに多くの直接入力を設けた場合を説明する図である。
【図12】 図10のリコンフィギュラブル回路において、途中入力のできる列数を制限した場合を説明する図である。
【図13】 別のデータフローグラフを途中段への直接入力のできないリコンフィギュラブル回路にマッピングした例を説明する図である。
【図14】 図13と同じデータフローグラフを下段への直接入力のできるリコンフィギュラブル回路にマッピングした例を説明する図である。
【図15】 さらに別のデータフローグラフを途中段への直接入力のできないリコンフィギュラブル回路にマッピングした例を説明する図である。
【図16】 図15と同じデータフローグラフを左列への直接入力のできるリコンフィギュラブル回路にマッピングした例を説明する図である。
【符号の説明】
10 集積回路装置、 12 リコンフィギュラブル回路、 14 設定部、16 設定データ記憶部、 17 設定データ、 18 制御部、 19 プログラム、 20 コンパイル部、 21 データフローグラフ、 22 プログラム記憶部、24 外部制御装置、30 接続結線。
Claims (6)
- それぞれが複数の演算機能を選択的に実行可能な論理回路の多段配列と、前段の論理回路の出力と後段の論理回路の入力の接続関係を設定可能な接続部とを含み、
前記接続部には、論理回路間の接続用結線とは別に、途中段の論理回路へのデータの直接入力が可能な入力用結線が設けられており、
前記入力用結線は前記多段配列の一部の段に制限して設けられたことを特徴とするリコンフィギュラブル回路。 - 前記入力用結線は前記多段配列の上位n段(nは整数)に制限して設けられたことを特徴とする請求項1に記載のリコンフィギュラブル回路。
- 前記論理回路は、複数種類の多ビット演算を選択的に実行可能な算術論理回路であることを特徴とする請求項1又は2に記載のリコンフィギュラブル回路。
- 前記入力用結線は各段に配置された前記論理回路の一部の列に制限して設けられたことを特徴とする請求項1から3のいずれかに記載のリコンフィギュラブル回路。
- 請求項1から4のいずれかに記載のリコンフィギュラブル回路と、
前記リコンフィギュラブル回路における各論理回路の機能と論理回路間の入出力の接続関係を設定するための設定データを記憶する記憶部と、
前記記憶部から前記設定データを読み込み、前記リコンフィギュラブル回路にロードする設定部とを含むことを特徴とする集積回路装置。 - 前記設定データは、処理すべき演算のデータフローを表すグラフを、途中段の論理回路へのデータの直接入力を適宜利用した形式で、前記多段アレイ構造の論理回路にマッピングすることにより生成されたものであることを特徴とする請求項5に記載の集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003007655A JP3896083B2 (ja) | 2003-01-15 | 2003-01-15 | リコンフィギュラブル回路とそれを利用可能な集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003007655A JP3896083B2 (ja) | 2003-01-15 | 2003-01-15 | リコンフィギュラブル回路とそれを利用可能な集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004221997A JP2004221997A (ja) | 2004-08-05 |
JP3896083B2 true JP3896083B2 (ja) | 2007-03-22 |
Family
ID=32897685
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003007655A Expired - Lifetime JP3896083B2 (ja) | 2003-01-15 | 2003-01-15 | リコンフィギュラブル回路とそれを利用可能な集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3896083B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006065786A (ja) * | 2004-08-30 | 2006-03-09 | Sanyo Electric Co Ltd | 処理装置 |
JP4410842B2 (ja) | 2007-03-06 | 2010-02-03 | 富士通マイクロエレクトロニクス株式会社 | 演算装置 |
JP2008235992A (ja) | 2007-03-16 | 2008-10-02 | Matsushita Electric Ind Co Ltd | リコンフィギュラブル回路、リコンフィギュラブル回路システムおよびリコンフィギュラブル回路の配置配線方法 |
-
2003
- 2003-01-15 JP JP2003007655A patent/JP3896083B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JP2004221997A (ja) | 2004-08-05 |
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