JP3657921B2 - 半導体装置とその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 44
- 238000004519 manufacturing process Methods 0.000 title claims description 34
- 238000009792 diffusion process Methods 0.000 claims description 84
- 230000015572 biosynthetic process Effects 0.000 claims description 44
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 29
- 230000002265 prevention Effects 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 12
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 8
- 230000004888 barrier function Effects 0.000 claims description 8
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 6
- 229910052757 nitrogen Inorganic materials 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims 3
- 239000010410 layer Substances 0.000 description 111
- 238000000034 method Methods 0.000 description 26
- 229910052681 coesite Inorganic materials 0.000 description 17
- 229910052906 cristobalite Inorganic materials 0.000 description 17
- 230000008569 process Effects 0.000 description 17
- 239000000377 silicon dioxide Substances 0.000 description 17
- 229910052682 stishovite Inorganic materials 0.000 description 17
- 229910052905 tridymite Inorganic materials 0.000 description 17
- 230000014759 maintenance of location Effects 0.000 description 14
- 239000010949 copper Substances 0.000 description 13
- 239000000463 material Substances 0.000 description 13
- 238000006731 degradation reaction Methods 0.000 description 9
- 238000005245 sintering Methods 0.000 description 9
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 9
- 229910052721 tungsten Inorganic materials 0.000 description 9
- 239000010937 tungsten Substances 0.000 description 9
- 230000015556 catabolic process Effects 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 239000005380 borophosphosilicate glass Substances 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 239000011248 coating agent Substances 0.000 description 6
- 238000000576 coating method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000006068 polycondensation reaction Methods 0.000 description 6
- 238000001020 plasma etching Methods 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 4
- 230000003449 preventive effect Effects 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 239000012528 membrane Substances 0.000 description 3
- 229920003209 poly(hydridosilsesquioxane) Polymers 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- RTZKZFJDLAIYFH-UHFFFAOYSA-N Diethyl ether Chemical compound CCOCC RTZKZFJDLAIYFH-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 125000001967 indiganyl group Chemical group [H][In]([H])[*] 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000412 polyarylene Polymers 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/564—Details not otherwise provided for, e.g. protection against moisture
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/5329—Insulating materials
- H01L23/53295—Stacked insulating layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
- H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、例えば少なくともメモリとロジック回路が１チップに混載された半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
ＣＰＵ等の高性能ロジックデバイスや高速ＳＲＡＭなどの半導体装置は、高速動作を可能とするため、伝播信号の遅延を抑制する必要がある。このため、多層配線を用いて配線抵抗を低減したり、配線材料としては、低抵抗化が可能なＣｕ（銅）を使用したりすることが望ましい。また、多層配線間を絶縁する絶縁膜としては、ＳｉＯ２膜より低い比誘電率（ｋ）を有する材料を用いる必要がある。
【０００３】
このような低誘電率の絶縁膜材料としては、ＭＳＸ（Metyl-polysiloxane）、ＨＳＱ（Hydrogen-silsesquioxane）、ＰＡＥ（Poly(Arylene)ether）などに代表される所謂ｌｏｗ−ｋ膜がある。これらｌｏｗ−ｋ膜の比誘電率は、ｋ＝２．６〜３．０であり、ＳｉＯ２の比誘電率ｋ＝３．５〜４．３に比べて低い。このため、ｌｏｗ−ｋ膜は、遅延時間の低減に大きく寄与できる。また、ｌｏｗ−ｋ材料を多孔質化することにより膜の密度を減らし、比誘電率を低減した所謂ポーラスｌｏｗ−ｋ膜も開発されている。
【０００４】
【発明が解決しようとする課題】
ところで、高性能ロジック回路と例えばＤＲＡＭを１チップに搭載した混載デバイスも高性能化のために、Ｃｕ配線とｌｏｗ−ｋ材料を用いた多層配線が必要となっている。
【０００５】
しかし、上記のような多層配線を形成する場合、下地となるトランジスタに信頼性上の問題が顕在化する。一般に、ＣＭＯＳデバイスを構成するＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）のゲート電極に負の弱い電界を印加した状態で、温度を１５０℃程度に保つと、ゲート絶縁膜とシリコン界面に新しい準位と正の固定電荷が発生する。このため、トランジスタの閾値電圧などが変化するＮＢＴＩ(Negative Bias Temperature Instability)劣化と呼ばれる現象が発生し、デバイス特性の長期信頼性を低下させることが知られている。この原因は、例えばC.E.Blatらによる論文、J.Appl.Phys Vol.69 p.1712(1991)に記載される次の作用によると考えられている。すなわち、ゲート絶縁膜とシリコンとの界面に生じた欠陥に拡散してきたＨ２Ｏ（ガス）が電界と熱とによってホール捕獲反応が生じ、新しい界面準位と正の固定電荷を生成するためと考えられている。したがって、このＮＢＴＩ劣化を抑制するためには、ＮＢＴＩ劣化に敏感なデバイスの形成において、ゲート絶縁膜を含む素子形成層にできる限りＨ２Ｏを拡散させないことが必要となる。
【０００６】
また、一般に、半導体装置の製造工程の終了直前において、Ｈ２ガス雰囲気中で熱処理を行う所謂Ｈ２シンター処理が行なわれている。このＨ２シンター処理は、半導体装置の製造工程に用いられる反応性イオンエッチングやプラズマＣＶＤ等のプラズマ処理により受けたチャージングダメージを回復する。しかし、Ｈ２シンター処理において、過剰なＨ２を基板内に導入した場合、上記Ｈ２Ｏの場合と同様にＮＢＴＩ劣化を引き起こすと考えられている。
【０００７】
多層配線に前記ｌｏｗ−ｋ膜を使用する場合、素子形成層に対するこれら望ましくないガスの拡散量が増加し、ＮＢＴＩ劣化を加速するという問題がある。この第１の理由は、ｌｏｗ−ｋ材料は、ＳｉＯ２膜に比べて成膜時にＨ２ＯやＨ２を多く放出する。第２の理由は、ｌｏｗ−ｋ材料は、吸湿性が高いため、ｌｏｗ−ｋ膜を形成した後、熱工程においてＨ２Ｏの放出量が多くなるためである。したがって、これらｌｏｗ−ｋ材料を高性能デバイスへ適用する際、成膜時にＨ２ＯやＨ２の放出量が少ないｌｏｗ−ｋ材料を選択したり、多層配線の形成工程において、熱工程の上限温度を低減したりするなどの制限を受ける。
【０００８】
また、ロジック回路とＤＲＡＭを１チップに搭載した混載デバイスにおいて、ロジック領域のトランジスタは、基板に過剰なＨ２が導入された場合、ＮＢＴＩ劣化による信頼性低下を引き起こす。これに対して、ＤＲＡＭ領域は、データ保持特性に影響するリテンション時間を長くするためには、Ｈ２によるシンタリングを高温、長時間行う必要がある。このように、ロジック領域とＤＲＡＭ領域は、相反する要求を有している。このため、ロジック領域におけるトランジスタの信頼性と、ＤＲＡＭ領域のデータ保持特性の両立を図ることが困難となる。
【０００９】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、ロジック領域におけるトランジスタの信頼性と、メモリ領域のデータ保持特性の両立を図ることが可能な半導体装置とその製造方法を提供しようとするものである。
【００１０】
【課題を解決するための手段】
本発明の半導体装置の態様は、半導体基板と、前記半導体基板内に形成され、素子形成層を含むロジック領域と、前記半導体基板内に形成され、素子形成層を含むメモリ領域と、前記ロジック領域及び前記メモリ領域上に形成された多層配線層と、前記ロジック領域と多層配線層との間に形成され、Ｈ ２ Ｏの拡散を防止する拡散防止膜と、前記メモリ領域と前記多層配線層との間に形成され、Ｈ ２ の供給源としての絶縁膜とを具備している。
【００１１】
本発明の半導体装置の製造方法の態様は、半導体基板のロジック領域及びメモリ領域内にトランジスタを形成し、ロジック領域及びメモリ領域上に第１の絶縁膜を形成し、前記メモリ領域内の前記第１の絶縁膜の上にＨ ２ の供給源としての第２の絶縁膜を形成し、前記ロジック領域内の前記第１の絶縁膜の上及び前記第２の絶縁膜の上にＨ ２ Ｏの拡散を防止する拡散防止膜を形成し、この拡散防止膜の上に多層配線層を形成することを特徴とする。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１７】
（第１の参考例）
図１は、本発明の第１の参考例に係る半導体装置の断面構造を概略的に示している。
【００１８】
図１に示すように、ロジック回路とＤＲＡＭが混載された半導体装置において、ロジック領域とＤＲＡＭ領域は、多層配線層ＭＬ直下の絶縁膜層の構造が異なっている。すなわち、ロジック領域の素子形成層１には、トランジスタＴ１が形成され、ＤＲＡＭ領域の素子形成層２には、ＭＯＳトランジスタＴ２と例えばトレンチキャパシタＴＣとからなるメモリセルＭＣが形成されている。これら素子形成層１，２は、例えば半導体基板又はウェルである。ＤＲＡＭ領域において、素子形成層２の上には、被覆性に優れたＢＰＳＧ又はＰＳＧ膜等のＣＶＤ絶縁膜３が形成され、この絶縁膜３の上にキャップ膜としてのＣＶＤ−ＳｉＯ２膜５が形成されている。
【００１９】
これに対して、ロジック領域において、素子形成層１の上には、ＢＰＳＧ又はＰＳＧ膜等のＣＶＤ膜３、及びそのキャップ膜としてのＣＶＤ−ＳｉＯ２膜５が形成され、さらに、ＣＶＤ膜３とＣＶＤ−ＳｉＯ２膜５の間に絶縁膜からなる拡散防止膜４が形成されている。この拡散防止膜４は、Ｈ２Ｏの拡散防止効果を有している。すなわち、この拡散防止膜４は、その後のｌｏｗ−ｋ膜を用いた多層配線の形成工程で発生するＨ２Ｏが素子形成層１上に存在するＮＢＴＩ劣化に敏感なゲート絶縁膜に拡散することを防止する。このようなＨ２Ｏの拡散防止機能を有する絶縁膜としては、例えば微量のＮ（窒素）を含むＳｉＯ２膜（ＳｉＯ２（Ｎ））を適用できる。このＳｉＯ２（Ｎ）膜は上層から下層へのＨ２の拡散量も低減することができる。
【００２０】
ロジック領域の絶縁膜３、４、５には、複数のコンタクトプラグ６が形成され、これらコンタクトプラグ６は、トランジスタＴ１の拡散層や他の拡散層に接続される。また、ＤＲＡＭ領域において、絶縁膜３、５には、複数のコンタクトプラグ６が形成され、これらコンタクトプラグ６は、トランジスタＴ２の拡散層や他の拡散層に接続される。
【００２１】
前記絶縁膜５の上には、Ｃｕ配線とｌｏｗ−ｋ膜を用いて多層配線層が形成されている。ロジック領域及びＤＲＡＭ領域内の多層配線層の構造は同様である。すなわち、絶縁膜５の上には、第１のｌｏｗ−ｋ膜７が形成され、この第１のｌｏｗ−ｋ膜７の上にキャップ膜８が形成される。これら第１のｌｏｗ−ｋ膜７及びキャップ膜８内に複数の第１の配線層９が形成されている。第１の配線層９は、例えばＴａからなるバリアメタル９ａを介して前記コンタクトプラグ６にそれぞれ接続されている。
【００２２】
これら第１の配線層９及びキャップ膜８の上には、例えばＳｉＮ又はＳｉＣ等の絶縁膜１０が形成される。この絶縁膜１０の上には、第２のｌｏｗ−ｋ膜１１が形成され、この第２のｌｏｗ−ｋ膜１１の上にキャップ膜１２が形成される。これら絶縁膜１０、第２のｌｏｗ−ｋ膜１１及びキャップ膜１２内に、例えばデュアルダマシン法により、複数のビアプラグ１３および第２の配線層１４が形成される。これらビアプラグ１３及び第２の配線層１４の周囲にはバリアメタルが形成されている。これらビアプラグ１３は、第１の配線層９にそれぞれ接続されている。
【００２３】
さらに、これら第２の配線層１４及びキャップ膜１２の上には、例えばＳｉＮ又はＳｉＣ等の絶縁膜１５が形成される。この絶縁膜１５の上には、第３のｌｏｗ−ｋ膜１６が形成され、この第３のｌｏｗ−ｋ膜１６の上にキャップ膜１７が形成される。これら絶縁膜１５、第３のｌｏｗ−ｋ膜１６及びキャップ膜１７内に、例えばデュアルダマシン法により、複数のビアプラグ１８および第３の配線層１９が形成される。これらビアプラグ１８及び第３の配線層１９の周囲にはバリアメタルが形成されている。これらビアプラグ１８は、第２の配線層１４にそれぞれ接続されている。
【００２４】
これら第３の配線層１９及びキャップ膜１７の上には、Ｃｕの拡散を防止する絶縁膜２０が形成される。この絶縁膜２０の上には、ＣＶＤ−ＳｉＯ２膜２１が形成され、このＣＶＤ−ＳｉＯ２膜２１の上には、パッシベーション膜２２が形成されている。
【００２５】
次に、上記半導体装置の製造方法について説明する。
【００２６】
次に、図２乃至図９を参照して図１に示す半導体装置の製造方法について説明する。尚、図２乃至図９において、ロジック領域の素子形成層１内に形成されたトランジスタＴ１、及びＤＲＡＭ領域の素子形成層２内に形成されたメモリセルＭＣは省略している。
【００２７】
図２に示すように、素子形成層１、２上に絶縁膜３を堆積する。絶縁膜３としては、段差の被覆性に優れた例えばＢＰＳＧ又はＰＳＧ膜等のＣＶＤ膜が望ましい。この後、Ｈ２Ｏに対する拡散防止膜となる拡散防止膜４が全面に堆積される。拡散防止膜４としては、微量のＮを含むＳｉＯ２膜（ＳｉＯ２（Ｎ）膜）が望ましい。このＳｉＯ２（Ｎ）膜は、ＳｉＨ４とＮ２Ｏを主原料ガスとするプラズマＣＶＤ法により堆積することができる。ＳｉＯ２（Ｎ）膜におけるＮの含有量は、例えば５〜１５atomic％であり、好ましくは例えば８．８〜９．８atomic％である。この理由は、５atomic％未満であると、Ｈ２Ｏの拡散防止効果が低下し、１５atomic％を越えると、ＳｉＯ２（Ｎ）膜の誘電率が増加し、配線容量が増加するためである。
【００２８】
次に、少なくともロジック領域の拡散防止膜４を残置し、ＤＲＡＭ領域の拡散防止膜４が除去される。すなわち、ロジック領域の拡散防止膜４上に例えばリソグラフィーにより、図示せぬレジストマスクが形成される。このレジストマスクを用いて、ＤＲＡＭ領域の拡散防止膜４が、ＲＩＥ（Reactive Ion Etching）によりエッチングされる。このようにしてロジック領域に拡散防止膜４が形成される。
【００２９】
この後、図３に示すように、全面に絶縁膜５が堆積される。
【００３０】
さらに、図４に示すように、ＣＭＰ（Chemical Mechanical Polishing）等を用いて絶縁膜５が平坦化される。
【００３１】
このようにして形成された素子形成層１上の絶縁膜層３，４，５、及び素子形成層２上の絶縁膜層３，５内に図示せぬ複数のコンタクトホールが形成される。
【００３２】
この後、例えばＣＶＤにより全面にタングステン（Ｗ）が堆積され、タングステンにより複数のコンタクトホールが充填される。
【００３３】
次いで、図５に示すように、絶縁膜５上のタングステンが除去されて平坦化され、コンタクトプラグ６が形成される。
【００３４】
次に、図６に示すように、第１の配線層の絶縁膜となる第１のｌｏｗ−ｋ膜７が全面に形成され、この第１のｌｏｗ−ｋ膜７の上にキャップ膜８が堆積される。第１のｌｏｗ−ｋ膜７としては、前記ＭＳＱ、ＨＳＱ、ＰＡＥ等の低誘電率膜の何れを用いることもできる。本参考例では、一例として塗布型のＭＳＱ膜を用いて説明する。塗布型のＭＳＱ膜の場合、液体原料がウエハー上に塗布される。これを４００℃前後で加熱することにより、重縮合が行なわれて重合体であるＭＳＱ膜が形成される。この重縮合の過程において、一般に多量のＨ２Ｏが発生する。本参考例において、この第１のｌｏｗ−ｋ膜７の成膜時に発生する多量のＨ２Ｏは、拡散防止膜４により、ロジック領域の素子形成層１へ拡散することが防止される。
【００３５】
以下の多層配線形成工程は、本参考例の本質ではないため簡単に説明する。 先ず、第１のｌｏｗ−ｋ膜７及びキャップ膜８がエッチングされ、第１のｌｏｗ−ｋ膜７及びキャップ膜８内に、Ｃｕからなる第１の配線層９を埋め込むための複数の溝が形成される。
【００３６】
図７に示すように、複数の溝内にＴａ等のバリアメタル９ａ及びＣｕが埋め込まれる。溝内以外のバリアメタル９ａ及びＣｕは、ＣＭＰにより除去されて平坦化され第１の配線層９が形成される。
【００３７】
次に、図８に示すように、Ｃｕの拡散を防止するＳｉＮあるいはＳｉＣＮ等の絶縁膜１０が全面に形成される。この絶縁膜１０の上にｌｏｗ−ｋ膜１１、及びキャップ膜１２が順次堆積される。これらｌｏｗ−ｋ膜１１、及びキャップ膜１２は、第２の配線層に関する層間絶縁膜を構成する。この層間絶縁膜中に第２の配線層１４を埋め込むための複数の溝及び前記第１の配線層９と第２の配線層１４とを電気的に接続するための複数のビアホールが形成される。
【００３８】
図９に示すように、これらビアホール及び溝内にＴａ等のバリアメタル１４ａ、及びＣｕが埋め込まれる。ＣＭＰにより溝以外のＴａ及びＣｕが除去され、平坦化されて第２の配線層１４とビアプラグ１３が形成される。ここで、ｌｏｗ−ｋ膜１１を成膜際に発生するＨ２Ｏに対する拡散防止膜４の機能は、第１の配線層９を形成する場合と同様である。
【００３９】
第２の配線層１４を形成した工程を繰り返すことにより、図１に示すように、第３の配線１９及びビアプラグ１８を形成することができる。この後、図１に示すように、全面にＣｕの拡散を防止する絶縁膜２０が形成される。この絶縁膜２０の上にＣＶＤ−ＳｉＯ２膜２１が堆積される。
【００４０】
次に、多層配線の形成工程中のプラズマ処理により受けたチャージングダメージの回復と、ＤＲＡＭのリテンション時間を向上させることを目的として、Ｈ２を含むガス中でシンター処理が行なわれる。この時、ＤＲＡＭ領域の素子形成層へはリテンション特性を向上させるのに十分なＨ２が供給される。これに対して、ＮＢＴＩ劣化に敏感なロジック領域の素子形成層１へのＨ２の供給量は、拡散防止膜４により低減される。このため、過剰なＨ２の拡散を防止でき、ロジック領域のＮＢＴＩ劣化を抑制できる。最後に、ＣＶＤ−ＳｉＯ２膜２１上にパッシベーションＳｉＮ膜（２１）が形成され、素子形成層１，２へ外気からＨ２Ｏ等が浸透することが防止される。
【００４１】
上記第１の参考例によれば、ロジック領域において、トランジスタが形成された素子形成層１と、ｌｏｗ−ｋ膜を有する層間絶縁膜との間にＨ２Ｏの拡散を防止する拡散防止膜４を形成している。このため、ロジック領域内のトランジスタが、Ｈ２ＯによりＮＢＴＩ劣化が生じることを防止できる。
【００４２】
また、ＤＲＡＭ領域には、Ｈ２Ｏの拡散を防止する拡散防止膜４を形成していないため、シンター処理において、Ｈ２の導入が可能となる。したがって、素子形成層２内にＨ２を十分に導入できる。このため、メモリセルのリテンション特性を向上させることができる。
【００４３】
なお、本参考例は、拡散防止膜４の形成位置は、少なくともロジック回路領域に形成されたトランジスタＴ１のゲート絶縁膜（図１に２３で示す）と、その上方の低誘電率の層間絶縁膜との相互間に配置されていればよい。
【００４４】
さらに、３層の配線を有する半導体装置を用いて説明した。しかし、これに限定されるものではなく、配線層が何層の場合でも本参考例を適用することが可能である。すなわち、複数層の層間絶縁膜の内、少なくとも１層以上のｌｏｗ−ｋ膜からなる層間絶縁膜が用いられている多層配線構造に関し有効である。
【００４５】
また、Ｈ２Ｏの発生は、ｌｏｗ−ｋ膜の成膜時に限らず、例えば多層配線の製造工程中において、ｌｏｗ−ｋ膜の吸湿性により、ｌｏｗ−ｋ膜中に取り込まれたＨ２Ｏが、その後の熱工程で放出されることにより発生する場合もある。特に、多孔質のポーラスｌｏｗ−ｋ膜は、多数の空隙が存在するため、一層吸湿性が高い。このため、成膜時にＨ２Ｏを発生しない場合であっても、その後、空隙内のＨ２Ｏが放出される可能性を有している。しかし、本参考例によれば、このようにして発生されたＨ２Ｏに対しても有効である。
【００４６】
（第２の参考例）
次に、第２の参考例について説明する。
【００４７】
図１０は、本発明の第２の参考例に係る半導体装置の断面図を示している。図１０において、図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００４８】
第２の参考例において、多層配線層ＭＬ直下の絶縁膜構造がロジック領域とＤＲＡＭ領域で異なっている。すなわち、ロジック領域及びＤＲＡＭ領域において、素子形成層１、２の上には、被覆性に優れたＢＰＳＧ又はＰＳＧ膜等のＣＶＤ絶縁膜３が形成され、この絶縁膜３の上にＨ２Ｏに対する拡散防止効果を有する拡散防止膜４が形成されている。これら絶縁膜３及び拡散防止膜４内に複数のコンタクトプラグ６が形成されている。拡散防止膜４の材料は、第１の参考例と同様である。この拡散防止膜４の上には第１のｌｏｗ−ｋ膜７が形成されている。この第１のｌｏｗ−ｋ膜７の上には、キャップ膜８が形成されている。これら第１のｌｏｗ−ｋ膜７及びキャップ膜８の内部に複数の第１の配線層９が形成されている。
【００４９】
一方、ＤＲＡＭ領域において、拡散防止膜４には、開口部３１が形成されている。この開口部３１内は、第１のｌｏｗ−ｋ膜７により充填されている。
【００５０】
この開口部３１を形成する領域は、図１０に示すように、ＤＲＡＭ領域内で、例えば真上に第１の配線層９が形成されていない領域、又は、図１１（ａ）（ｂ）に示すように、第１の配線層９の相互間の領域である。
【００５１】
図１１（ａ）に示すように、メモリセルＭＣのサイズが、例えば０．９×０．３μｍで、開口部３１の底部と素子形成層２との間の絶縁膜３の膜厚が例えば６００ｎｍとした場合、例えばメモリセル２個当たり１つの割合で開口部を設ければよい。この場合、図１０に示すように、多層配線層が形成されていない領域、或は図１１（ａ）に示すように第１の配線層９のうち、隣接する配線の相互間の領域のいずれでもよい。
【００５２】
また、図１１（ｂ）に示すように、第１の配線層９のうち、隣接する配線の相互間の領域に、第１の配線層９の全長に沿った開口部３１を形成してもよい。この場合、開口部３１の数は、例えば第１の配線層３本に１つ程度形成すればよい。
【００５３】
尚、開口部３１の数は、上記例に限定されるものではなく、開口部３１の底部と素子形成層２との間に形成される少なくとも１つの絶縁膜の膜厚、或は絶縁膜の材質に応じて、適宜変更すればよい。
【００５４】
この開口部３１を通して、リテンション特性を向上するために必要なＨ２をＤＲＡＭ領域の素子形成層２へ供給することができる。
【００５５】
次に、図１２乃至図１４を用いて、第２の参考例による半導体装置の製造方法について説明する。尚、図１２乃至図１４において、ロジック領域の素子形成層１内に形成されたトランジスタＴ１、及びＤＲＡＭ領域の素子形成層２内に形成されたメモリセルＭＣは省略している。
【００５６】
図１２に示すように、素子形成層１、２上に絶縁膜３を堆積する。絶縁膜３としては、段差の被覆性に優れた例えばＢＰＳＧ又はＰＳＧ膜等のＣＶＤ膜が望ましい。この後、Ｈ２Ｏに対する拡散防止膜となる拡散防止膜４が全面に堆積される。拡散防止膜４としては、微量のＮを含むＳｉＯ２膜（ＳｉＯ２（Ｎ）膜）が望ましい。このＳｉＯ２（Ｎ）膜は、ＳｉＨ４とＮ２Ｏを主原料ガスとするプラズマＣＶＤ法により堆積することができる。ＳｉＯ２（Ｎ）膜におけるＮの含有量は、例えば５〜１５atomic％であり、好ましくは例えば８．８〜９．８atomic％である。
【００５７】
この後、絶縁膜３、拡散防止膜４にコンタクトホールが形成される。次いで、例えばＣＶＤにより全面にタングステン（Ｗ）が堆積され、タングステンにより複数のコンタクトホールが充填される。次いで、絶縁膜４上のタングステンが除去されて平坦化され、コンタクトプラグ６が形成される。
【００５８】
次に、図１３に示すように、ロジック領域には拡散防止膜４を残置し、ＤＲＡＭ領域の拡散防止膜４の一部を除去する。すなわち、先ず、拡散防止膜４を残置する領域上にはリソグラフィーにより、図示せぬレジストマスクが形成される。このレジストマスクを用いて、ＲＩＥにより拡散防止膜４がエッチングされ、開口部３１が形成される。拡散防止膜４に開口部３１を形成した後、全面に第１の配線層の絶縁膜となる第１のｌｏｗ−ｋ膜７が堆積される。第１のｌｏｗ−ｋ膜７としては、第１の参考例と同様に例えば塗布型のＭＳＱ膜が用いられる。この塗布型のＭＳＱ膜の重縮合の過程において、多量のＨ２Ｏが発生する。本参考例において、この第１のｌｏｗ−ｋ膜７を成膜する際に発生するＨ２Ｏは、拡散防止膜４により、ロジック領域のトランジスタへ拡散することが防止される。また、ＤＲＡＭ領域において、拡散防止膜４は開口部３１を有している。このため、前記重縮合の過程及び後のシンター処理において発生するＨ２を、この開口部３１を介して素子形成層２に供給することができる。
【００５９】
この後、図１４に示すように、第１のｌｏｗ−ｋ膜７の上にキャップ膜８が形成される。この第１のｌｏｗ−ｋ膜７及びキャップ膜８内に、第１の参考例と同様に複数の第１の配線層９が形成される。これら第１の配線層９は前記、コンタクトプラグ６にそれぞれ接続されている。
【００６０】
以後、第１の参考例と同様の製造工程により、多層配線層ＭＬ等が順次形成され、図１０に示す半導体装置が完成される。
【００６１】
上記第２の参考例によれば、ロジック領域において、素子形成層１と第１の配線層９が形成される第１のｌｏｗ−ｋ膜７との間にＨ２Ｏの拡散を抑制する拡散防止膜４を形成している。したがって、ロジック領域は拡散防止膜４により、Ｈ２Ｏの侵入が防止されているため、ロジック領域内におけるトランジスタにＮＢＴＩ劣化が生じることを防止できる。
【００６２】
また、ＤＲＡＭ領域において、拡散防止膜４は開口部３１を有している。このため、前記重縮合の過程及び後のシンター処理において、発生するＨ２をこの開口部３１を介して素子形成層２に供給することができる。したがって、メモリセルのリテンション特性を向上させることができる。
【００６３】
また、開口部３１は、例えば２個のメモリセルに対して１つの割合、又は第１の配線層９の３本に１つの割合で形成されている。このため、各メモリセルに必要且つ十分なＨ２を供給することができる。したがって、メモリセルのリテンション特性を向上することができる。
【００６４】
（実施形態）
図１５は、本発明の実施形態に係る半導体装置の断面図を示している。図１５において、図１、図１０と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００６５】
図１５に示すように、ロジック回路とＤＲＡＭが混載された半導体装置において、ロジック領域とＤＲＡＭ領域は、多層配線層ＭＬ直下の絶縁膜の構造が異なっている。すなわち、ロジック領域及びＤＲＡＭ領域において、素子形成層１、２の上には、被覆性に優れたＢＰＳＧ又はＰＳＧ膜等のＣＶＤ絶縁膜３が形成されている。ＤＲＡＭ領域において、この絶縁膜３の上には、素子形成層２に対するＨ２の供給源としての絶縁膜４１が形成されている。このようなＨ２の供給源となる絶縁膜としては、例えばプラズマＣＶＤ法により形成したシリコン窒化（ＳｉＮ）膜を適用できる。この絶縁膜４１の上、及び前記ロジック領域の絶縁膜３の上には、Ｈ２Ｏに対する拡散防止効果を有する拡散防止膜４が形成されている。拡散防止膜４の材料は、第１の参考例と同様である。
【００６６】
ロジック領域において、絶縁膜３及び拡散防止膜４内には、複数のコンタクトプラグ６が形成され、ＤＲＡＭ領域において、絶縁膜３、４１、及び拡散防止膜４内には、複数のコンタクトプラグ６が形成されている。
【００６７】
前記拡散防止膜４の上には第１のｌｏｗ−ｋ膜７が形成されている。この第１のｌｏｗ−ｋ膜７の上には、キャップ膜８が形成されている。これら第１のｌｏｗ−ｋ膜７及びキャップ膜８の内部に複数の第１の配線層９が形成されている。これら第１の配線層９は、前記コンタクトプラグ６にそれぞれ接続されている。
【００６８】
上記ＤＲＡＭ領域のコンタクトプラグが形成されている絶縁膜層は、少なくとも２層以上の絶縁膜で形成されていればよく、例えば拡散防止膜４は省略することが可能である。
【００６９】
また、絶縁膜４１の上に拡散防止膜４を形成した場合、絶縁膜４１から放出されたＨ２が多層配線層ＭＬ方向へ拡散することを抑制でき、絶縁膜４１から放出されたＨ２を素子形成層２へ効果的に拡散させることができる。
【００７０】
次に、図１６乃至図２０を参照して図１５に示す半導体装置の製造方法について説明する。尚、図１５至図１９において、ロジック領域の素子形成層１内に形成されたトランジスタＴ１、及びＤＲＡＭ領域の素子形成層２内に形成されたメモリセルＭＣは省略している。
【００７１】
図１６に示すように、素子形成層１、２上に絶縁膜３を堆積する。絶縁膜３としては、段差の被覆性に優れた例えばＢＰＳＧ又はＰＳＧ膜等のＣＶＤ膜が望ましい。この後、絶縁膜３上の全面にプラズマＣＶＤ法によりＨ２の供給源となる絶縁膜（ＳｉＮ）４１が堆積される。この絶縁膜４１は、Ｈ２の含有量が多い。次に、ＤＲＡＭ領域の絶縁膜４１を残置し、ロジック領域の絶縁膜４１が除去される。すなわち、ＤＲＡＭ領域の絶縁膜４１上にリソグラフィーにより、図示せぬレジストマスクが形成される。このレジストマスクを用いて、ロジック領域上の絶縁膜４１がＲＩＥによりエッチングされる。
【００７２】
この後、図１７に示すように、全面にＨ２Ｏに対する拡散防止膜となる拡散防止膜４が第１、第２の参考例と同様の製造方法により堆積される。
【００７３】
次いで、図１８に示すように、拡散防止膜４がＣＭＰにより平坦化される。
【００７４】
さらに、図１９に示すように、素子形成層上の複数の絶縁膜層に複数のコンタクトホールが形成される。この後、例えばＣＶＤにより全面にタングステン（Ｗ）が堆積され、タングステンにより複数のコンタクトホールが充填される。次いで、絶縁膜４上のタングステンが除去されて平坦化され、コンタクトプラグ６が形成される。
【００７５】
次に、全面に第１の配線層の絶縁膜となる第１のｌｏｗ−ｋ膜７が堆積される。第１のｌｏｗ−ｋ膜７としては、第１、第２の参考例と同様に例えば塗布型のＭＳＱ膜が用いられる。この塗布型のＭＳＱ膜の重縮合過程において、多量のＨ２Ｏが発生する。本実施形態において、この第１のｌｏｗ−ｋ膜７を成膜する際に発生するＨ２Ｏは、拡散防止膜４により、ロジック領域のトランジスタへ拡散することが防止される。次いで、第１のｌｏｗ−ｋ膜７の上にキャップ膜８が形成される。この第１のｌｏｗ−ｋ膜７及びキャップ膜８内に、第１、第２の参考例と同様に複数の第１の配線層９が形成される。これら第１の配線層９は前記、コンタクトプラグ６にそれぞれ接続されている。
【００７６】
以後、第１、第２の参考例と同様の製造工程により、多層配線層ＭＬ等が順次形成され、図１５に示す半導体装置が完成される。
【００７７】
上記実施形態によれば、ロジック領域において、素子形成層１と第１の配線層９が形成される第１のｌｏｗ−ｋ膜７との間にＨ２Ｏの拡散を防止する拡散防止膜４を形成している。したがって、ロジック領域は拡散防止膜４により、Ｈ２Ｏの侵入が防止されているため、ロジック領域内におけるトランジスタにＮＢＴＩ劣化が生じることを防止できる。
【００７８】
また、ＤＲＡＭ領域において、素子形成層２と第１の配線層９が形成される第１のｌｏｗ−ｋ膜７との間にＨ２の供給源としての絶縁膜４１を形成している。このため、多層配線層の最終形成工程であるＨ２シンター処理において、メモリセルに必要且つ十分なＨ２を供給することができ、メモリセルのリテンション特性を向上することができる。
【００７９】
さらに、絶縁膜４１の上にＨ２の拡散を抑制する拡散防止膜４を形成することにより、シンター工程を含むにおいて、多層配線工程中の熱処理工程にてＤＲＡＭ領域にはリテンション時間を向上するのに十分なＨ２をメモリセルへ供給することができる。
【００８０】
尚、第１乃至第２の参考例及び本実施形態は、ロジック回路とＤＲＡＭを１チップに混載する場合について説明した。しかし、ＤＲＡＭに限らず、Ｈ２の導入によりリテンション特性が改善される他のメモリとロジック回路とを混載する半導体装置に、第１乃至第２の参考例及び本実施形態を適用することも可能である。
【００８１】
さらに、第１乃至第２の参考例及び本実施形態は、配線層の材料としてＣｕを用いて説明した。しかし、これに限定されるものではなく、Ａｌ配線の場合においても、同様の効果を得ることができる。
【００８２】
また、第１乃至第２の参考例及び本実施形態を選択的に組み合わせて実施することも可能である。
【００８３】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００８４】
【発明の効果】
以上、詳述したように本発明によれば、ロジック領域におけるトランジスタの信頼性と、メモリ領域のデータ保持特性の両立を図ることが可能な半導体装置とその製造方法を提供できる。
【図面の簡単な説明】
【図１】 本発明の第１の参考例を示す断面図。
【図２】 図１に示す半導体装置の製造工程を示す断面図。
【図３】 図２に続く製造工程を示す断面図。
【図４】 図３に続く製造工程を示す断面図。
【図５】 図４に続く製造工程を示す断面図。
【図６】 図５に続く製造工程を示す断面図。
【図７】 図６に続く製造工程を示す断面図。
【図８】 図７に続く製造工程を示す断面図。
【図９】 図８に続く製造工程を示す断面図。
【図１０】 本発明の第２の参考例を示す断面図。
【図１１】 図１１（ａ）（ｂ）は、それぞれ図１０に示す開口部の形成位置を示す平面図。
【図１２】 図１０に示す半導体装置の製造工程を示す断面図。
【図１３】 図１２に続く製造工程を示す断面図。
【図１４】 図１３に続く製造工程を示す断面図。
【図１５】 本発明の実施形態を示す断面図。
【図１６】 図１５に示す半導体装置の製造工程を示す断面図。
【図１７】 図１６に続く製造工程を示す断面図。
【図１８】 図１７に続く製造工程を示す断面図。
【図１９】 図１８に続く製造工程を示す断面図。
【図２０】 図１９に続く製造工程を示す断面図。
【符号の説明】
１００…半導体基板、
１、２…素子形成層、
Ｔ１、Ｔ２…トランジスタ、
３…絶縁膜、
４…拡散防止膜、
ＭＬ…多層配線層、
ＭＣ…メモリセル、
９、１４、１９…第１、第２、第３の配線層、
７、１１、１６…第１、第２、第３のｌｏｗ−ｋ膜、
３１…開口部、
４１…Ｈ２の供給源としての絶縁膜。
【発明の属する技術分野】
本発明は、例えば少なくともメモリとロジック回路が１チップに混載された半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
ＣＰＵ等の高性能ロジックデバイスや高速ＳＲＡＭなどの半導体装置は、高速動作を可能とするため、伝播信号の遅延を抑制する必要がある。このため、多層配線を用いて配線抵抗を低減したり、配線材料としては、低抵抗化が可能なＣｕ（銅）を使用したりすることが望ましい。また、多層配線間を絶縁する絶縁膜としては、ＳｉＯ２膜より低い比誘電率（ｋ）を有する材料を用いる必要がある。
【０００３】
このような低誘電率の絶縁膜材料としては、ＭＳＸ（Metyl-polysiloxane）、ＨＳＱ（Hydrogen-silsesquioxane）、ＰＡＥ（Poly(Arylene)ether）などに代表される所謂ｌｏｗ−ｋ膜がある。これらｌｏｗ−ｋ膜の比誘電率は、ｋ＝２．６〜３．０であり、ＳｉＯ２の比誘電率ｋ＝３．５〜４．３に比べて低い。このため、ｌｏｗ−ｋ膜は、遅延時間の低減に大きく寄与できる。また、ｌｏｗ−ｋ材料を多孔質化することにより膜の密度を減らし、比誘電率を低減した所謂ポーラスｌｏｗ−ｋ膜も開発されている。
【０００４】
【発明が解決しようとする課題】
ところで、高性能ロジック回路と例えばＤＲＡＭを１チップに搭載した混載デバイスも高性能化のために、Ｃｕ配線とｌｏｗ−ｋ材料を用いた多層配線が必要となっている。
【０００５】
しかし、上記のような多層配線を形成する場合、下地となるトランジスタに信頼性上の問題が顕在化する。一般に、ＣＭＯＳデバイスを構成するＰチャネルＭＯＳトランジスタ（ＰＭＯＳ）のゲート電極に負の弱い電界を印加した状態で、温度を１５０℃程度に保つと、ゲート絶縁膜とシリコン界面に新しい準位と正の固定電荷が発生する。このため、トランジスタの閾値電圧などが変化するＮＢＴＩ(Negative Bias Temperature Instability)劣化と呼ばれる現象が発生し、デバイス特性の長期信頼性を低下させることが知られている。この原因は、例えばC.E.Blatらによる論文、J.Appl.Phys Vol.69 p.1712(1991)に記載される次の作用によると考えられている。すなわち、ゲート絶縁膜とシリコンとの界面に生じた欠陥に拡散してきたＨ２Ｏ（ガス）が電界と熱とによってホール捕獲反応が生じ、新しい界面準位と正の固定電荷を生成するためと考えられている。したがって、このＮＢＴＩ劣化を抑制するためには、ＮＢＴＩ劣化に敏感なデバイスの形成において、ゲート絶縁膜を含む素子形成層にできる限りＨ２Ｏを拡散させないことが必要となる。
【０００６】
また、一般に、半導体装置の製造工程の終了直前において、Ｈ２ガス雰囲気中で熱処理を行う所謂Ｈ２シンター処理が行なわれている。このＨ２シンター処理は、半導体装置の製造工程に用いられる反応性イオンエッチングやプラズマＣＶＤ等のプラズマ処理により受けたチャージングダメージを回復する。しかし、Ｈ２シンター処理において、過剰なＨ２を基板内に導入した場合、上記Ｈ２Ｏの場合と同様にＮＢＴＩ劣化を引き起こすと考えられている。
【０００７】
多層配線に前記ｌｏｗ−ｋ膜を使用する場合、素子形成層に対するこれら望ましくないガスの拡散量が増加し、ＮＢＴＩ劣化を加速するという問題がある。この第１の理由は、ｌｏｗ−ｋ材料は、ＳｉＯ２膜に比べて成膜時にＨ２ＯやＨ２を多く放出する。第２の理由は、ｌｏｗ−ｋ材料は、吸湿性が高いため、ｌｏｗ−ｋ膜を形成した後、熱工程においてＨ２Ｏの放出量が多くなるためである。したがって、これらｌｏｗ−ｋ材料を高性能デバイスへ適用する際、成膜時にＨ２ＯやＨ２の放出量が少ないｌｏｗ−ｋ材料を選択したり、多層配線の形成工程において、熱工程の上限温度を低減したりするなどの制限を受ける。
【０００８】
また、ロジック回路とＤＲＡＭを１チップに搭載した混載デバイスにおいて、ロジック領域のトランジスタは、基板に過剰なＨ２が導入された場合、ＮＢＴＩ劣化による信頼性低下を引き起こす。これに対して、ＤＲＡＭ領域は、データ保持特性に影響するリテンション時間を長くするためには、Ｈ２によるシンタリングを高温、長時間行う必要がある。このように、ロジック領域とＤＲＡＭ領域は、相反する要求を有している。このため、ロジック領域におけるトランジスタの信頼性と、ＤＲＡＭ領域のデータ保持特性の両立を図ることが困難となる。
【０００９】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、ロジック領域におけるトランジスタの信頼性と、メモリ領域のデータ保持特性の両立を図ることが可能な半導体装置とその製造方法を提供しようとするものである。
【００１０】
【課題を解決するための手段】
本発明の半導体装置の態様は、半導体基板と、前記半導体基板内に形成され、素子形成層を含むロジック領域と、前記半導体基板内に形成され、素子形成層を含むメモリ領域と、前記ロジック領域及び前記メモリ領域上に形成された多層配線層と、前記ロジック領域と多層配線層との間に形成され、Ｈ ２ Ｏの拡散を防止する拡散防止膜と、前記メモリ領域と前記多層配線層との間に形成され、Ｈ ２ の供給源としての絶縁膜とを具備している。
【００１１】
本発明の半導体装置の製造方法の態様は、半導体基板のロジック領域及びメモリ領域内にトランジスタを形成し、ロジック領域及びメモリ領域上に第１の絶縁膜を形成し、前記メモリ領域内の前記第１の絶縁膜の上にＨ ２ の供給源としての第２の絶縁膜を形成し、前記ロジック領域内の前記第１の絶縁膜の上及び前記第２の絶縁膜の上にＨ ２ Ｏの拡散を防止する拡散防止膜を形成し、この拡散防止膜の上に多層配線層を形成することを特徴とする。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
【００１７】
（第１の参考例）
図１は、本発明の第１の参考例に係る半導体装置の断面構造を概略的に示している。
【００１８】
図１に示すように、ロジック回路とＤＲＡＭが混載された半導体装置において、ロジック領域とＤＲＡＭ領域は、多層配線層ＭＬ直下の絶縁膜層の構造が異なっている。すなわち、ロジック領域の素子形成層１には、トランジスタＴ１が形成され、ＤＲＡＭ領域の素子形成層２には、ＭＯＳトランジスタＴ２と例えばトレンチキャパシタＴＣとからなるメモリセルＭＣが形成されている。これら素子形成層１，２は、例えば半導体基板又はウェルである。ＤＲＡＭ領域において、素子形成層２の上には、被覆性に優れたＢＰＳＧ又はＰＳＧ膜等のＣＶＤ絶縁膜３が形成され、この絶縁膜３の上にキャップ膜としてのＣＶＤ−ＳｉＯ２膜５が形成されている。
【００１９】
これに対して、ロジック領域において、素子形成層１の上には、ＢＰＳＧ又はＰＳＧ膜等のＣＶＤ膜３、及びそのキャップ膜としてのＣＶＤ−ＳｉＯ２膜５が形成され、さらに、ＣＶＤ膜３とＣＶＤ−ＳｉＯ２膜５の間に絶縁膜からなる拡散防止膜４が形成されている。この拡散防止膜４は、Ｈ２Ｏの拡散防止効果を有している。すなわち、この拡散防止膜４は、その後のｌｏｗ−ｋ膜を用いた多層配線の形成工程で発生するＨ２Ｏが素子形成層１上に存在するＮＢＴＩ劣化に敏感なゲート絶縁膜に拡散することを防止する。このようなＨ２Ｏの拡散防止機能を有する絶縁膜としては、例えば微量のＮ（窒素）を含むＳｉＯ２膜（ＳｉＯ２（Ｎ））を適用できる。このＳｉＯ２（Ｎ）膜は上層から下層へのＨ２の拡散量も低減することができる。
【００２０】
ロジック領域の絶縁膜３、４、５には、複数のコンタクトプラグ６が形成され、これらコンタクトプラグ６は、トランジスタＴ１の拡散層や他の拡散層に接続される。また、ＤＲＡＭ領域において、絶縁膜３、５には、複数のコンタクトプラグ６が形成され、これらコンタクトプラグ６は、トランジスタＴ２の拡散層や他の拡散層に接続される。
【００２１】
前記絶縁膜５の上には、Ｃｕ配線とｌｏｗ−ｋ膜を用いて多層配線層が形成されている。ロジック領域及びＤＲＡＭ領域内の多層配線層の構造は同様である。すなわち、絶縁膜５の上には、第１のｌｏｗ−ｋ膜７が形成され、この第１のｌｏｗ−ｋ膜７の上にキャップ膜８が形成される。これら第１のｌｏｗ−ｋ膜７及びキャップ膜８内に複数の第１の配線層９が形成されている。第１の配線層９は、例えばＴａからなるバリアメタル９ａを介して前記コンタクトプラグ６にそれぞれ接続されている。
【００２２】
これら第１の配線層９及びキャップ膜８の上には、例えばＳｉＮ又はＳｉＣ等の絶縁膜１０が形成される。この絶縁膜１０の上には、第２のｌｏｗ−ｋ膜１１が形成され、この第２のｌｏｗ−ｋ膜１１の上にキャップ膜１２が形成される。これら絶縁膜１０、第２のｌｏｗ−ｋ膜１１及びキャップ膜１２内に、例えばデュアルダマシン法により、複数のビアプラグ１３および第２の配線層１４が形成される。これらビアプラグ１３及び第２の配線層１４の周囲にはバリアメタルが形成されている。これらビアプラグ１３は、第１の配線層９にそれぞれ接続されている。
【００２３】
さらに、これら第２の配線層１４及びキャップ膜１２の上には、例えばＳｉＮ又はＳｉＣ等の絶縁膜１５が形成される。この絶縁膜１５の上には、第３のｌｏｗ−ｋ膜１６が形成され、この第３のｌｏｗ−ｋ膜１６の上にキャップ膜１７が形成される。これら絶縁膜１５、第３のｌｏｗ−ｋ膜１６及びキャップ膜１７内に、例えばデュアルダマシン法により、複数のビアプラグ１８および第３の配線層１９が形成される。これらビアプラグ１８及び第３の配線層１９の周囲にはバリアメタルが形成されている。これらビアプラグ１８は、第２の配線層１４にそれぞれ接続されている。
【００２４】
これら第３の配線層１９及びキャップ膜１７の上には、Ｃｕの拡散を防止する絶縁膜２０が形成される。この絶縁膜２０の上には、ＣＶＤ−ＳｉＯ２膜２１が形成され、このＣＶＤ−ＳｉＯ２膜２１の上には、パッシベーション膜２２が形成されている。
【００２５】
次に、上記半導体装置の製造方法について説明する。
【００２６】
次に、図２乃至図９を参照して図１に示す半導体装置の製造方法について説明する。尚、図２乃至図９において、ロジック領域の素子形成層１内に形成されたトランジスタＴ１、及びＤＲＡＭ領域の素子形成層２内に形成されたメモリセルＭＣは省略している。
【００２７】
図２に示すように、素子形成層１、２上に絶縁膜３を堆積する。絶縁膜３としては、段差の被覆性に優れた例えばＢＰＳＧ又はＰＳＧ膜等のＣＶＤ膜が望ましい。この後、Ｈ２Ｏに対する拡散防止膜となる拡散防止膜４が全面に堆積される。拡散防止膜４としては、微量のＮを含むＳｉＯ２膜（ＳｉＯ２（Ｎ）膜）が望ましい。このＳｉＯ２（Ｎ）膜は、ＳｉＨ４とＮ２Ｏを主原料ガスとするプラズマＣＶＤ法により堆積することができる。ＳｉＯ２（Ｎ）膜におけるＮの含有量は、例えば５〜１５atomic％であり、好ましくは例えば８．８〜９．８atomic％である。この理由は、５atomic％未満であると、Ｈ２Ｏの拡散防止効果が低下し、１５atomic％を越えると、ＳｉＯ２（Ｎ）膜の誘電率が増加し、配線容量が増加するためである。
【００２８】
次に、少なくともロジック領域の拡散防止膜４を残置し、ＤＲＡＭ領域の拡散防止膜４が除去される。すなわち、ロジック領域の拡散防止膜４上に例えばリソグラフィーにより、図示せぬレジストマスクが形成される。このレジストマスクを用いて、ＤＲＡＭ領域の拡散防止膜４が、ＲＩＥ（Reactive Ion Etching）によりエッチングされる。このようにしてロジック領域に拡散防止膜４が形成される。
【００２９】
この後、図３に示すように、全面に絶縁膜５が堆積される。
【００３０】
さらに、図４に示すように、ＣＭＰ（Chemical Mechanical Polishing）等を用いて絶縁膜５が平坦化される。
【００３１】
このようにして形成された素子形成層１上の絶縁膜層３，４，５、及び素子形成層２上の絶縁膜層３，５内に図示せぬ複数のコンタクトホールが形成される。
【００３２】
この後、例えばＣＶＤにより全面にタングステン（Ｗ）が堆積され、タングステンにより複数のコンタクトホールが充填される。
【００３３】
次いで、図５に示すように、絶縁膜５上のタングステンが除去されて平坦化され、コンタクトプラグ６が形成される。
【００３４】
次に、図６に示すように、第１の配線層の絶縁膜となる第１のｌｏｗ−ｋ膜７が全面に形成され、この第１のｌｏｗ−ｋ膜７の上にキャップ膜８が堆積される。第１のｌｏｗ−ｋ膜７としては、前記ＭＳＱ、ＨＳＱ、ＰＡＥ等の低誘電率膜の何れを用いることもできる。本参考例では、一例として塗布型のＭＳＱ膜を用いて説明する。塗布型のＭＳＱ膜の場合、液体原料がウエハー上に塗布される。これを４００℃前後で加熱することにより、重縮合が行なわれて重合体であるＭＳＱ膜が形成される。この重縮合の過程において、一般に多量のＨ２Ｏが発生する。本参考例において、この第１のｌｏｗ−ｋ膜７の成膜時に発生する多量のＨ２Ｏは、拡散防止膜４により、ロジック領域の素子形成層１へ拡散することが防止される。
【００３５】
以下の多層配線形成工程は、本参考例の本質ではないため簡単に説明する。 先ず、第１のｌｏｗ−ｋ膜７及びキャップ膜８がエッチングされ、第１のｌｏｗ−ｋ膜７及びキャップ膜８内に、Ｃｕからなる第１の配線層９を埋め込むための複数の溝が形成される。
【００３６】
図７に示すように、複数の溝内にＴａ等のバリアメタル９ａ及びＣｕが埋め込まれる。溝内以外のバリアメタル９ａ及びＣｕは、ＣＭＰにより除去されて平坦化され第１の配線層９が形成される。
【００３７】
次に、図８に示すように、Ｃｕの拡散を防止するＳｉＮあるいはＳｉＣＮ等の絶縁膜１０が全面に形成される。この絶縁膜１０の上にｌｏｗ−ｋ膜１１、及びキャップ膜１２が順次堆積される。これらｌｏｗ−ｋ膜１１、及びキャップ膜１２は、第２の配線層に関する層間絶縁膜を構成する。この層間絶縁膜中に第２の配線層１４を埋め込むための複数の溝及び前記第１の配線層９と第２の配線層１４とを電気的に接続するための複数のビアホールが形成される。
【００３８】
図９に示すように、これらビアホール及び溝内にＴａ等のバリアメタル１４ａ、及びＣｕが埋め込まれる。ＣＭＰにより溝以外のＴａ及びＣｕが除去され、平坦化されて第２の配線層１４とビアプラグ１３が形成される。ここで、ｌｏｗ−ｋ膜１１を成膜際に発生するＨ２Ｏに対する拡散防止膜４の機能は、第１の配線層９を形成する場合と同様である。
【００３９】
第２の配線層１４を形成した工程を繰り返すことにより、図１に示すように、第３の配線１９及びビアプラグ１８を形成することができる。この後、図１に示すように、全面にＣｕの拡散を防止する絶縁膜２０が形成される。この絶縁膜２０の上にＣＶＤ−ＳｉＯ２膜２１が堆積される。
【００４０】
次に、多層配線の形成工程中のプラズマ処理により受けたチャージングダメージの回復と、ＤＲＡＭのリテンション時間を向上させることを目的として、Ｈ２を含むガス中でシンター処理が行なわれる。この時、ＤＲＡＭ領域の素子形成層へはリテンション特性を向上させるのに十分なＨ２が供給される。これに対して、ＮＢＴＩ劣化に敏感なロジック領域の素子形成層１へのＨ２の供給量は、拡散防止膜４により低減される。このため、過剰なＨ２の拡散を防止でき、ロジック領域のＮＢＴＩ劣化を抑制できる。最後に、ＣＶＤ−ＳｉＯ２膜２１上にパッシベーションＳｉＮ膜（２１）が形成され、素子形成層１，２へ外気からＨ２Ｏ等が浸透することが防止される。
【００４１】
上記第１の参考例によれば、ロジック領域において、トランジスタが形成された素子形成層１と、ｌｏｗ−ｋ膜を有する層間絶縁膜との間にＨ２Ｏの拡散を防止する拡散防止膜４を形成している。このため、ロジック領域内のトランジスタが、Ｈ２ＯによりＮＢＴＩ劣化が生じることを防止できる。
【００４２】
また、ＤＲＡＭ領域には、Ｈ２Ｏの拡散を防止する拡散防止膜４を形成していないため、シンター処理において、Ｈ２の導入が可能となる。したがって、素子形成層２内にＨ２を十分に導入できる。このため、メモリセルのリテンション特性を向上させることができる。
【００４３】
なお、本参考例は、拡散防止膜４の形成位置は、少なくともロジック回路領域に形成されたトランジスタＴ１のゲート絶縁膜（図１に２３で示す）と、その上方の低誘電率の層間絶縁膜との相互間に配置されていればよい。
【００４４】
さらに、３層の配線を有する半導体装置を用いて説明した。しかし、これに限定されるものではなく、配線層が何層の場合でも本参考例を適用することが可能である。すなわち、複数層の層間絶縁膜の内、少なくとも１層以上のｌｏｗ−ｋ膜からなる層間絶縁膜が用いられている多層配線構造に関し有効である。
【００４５】
また、Ｈ２Ｏの発生は、ｌｏｗ−ｋ膜の成膜時に限らず、例えば多層配線の製造工程中において、ｌｏｗ−ｋ膜の吸湿性により、ｌｏｗ−ｋ膜中に取り込まれたＨ２Ｏが、その後の熱工程で放出されることにより発生する場合もある。特に、多孔質のポーラスｌｏｗ−ｋ膜は、多数の空隙が存在するため、一層吸湿性が高い。このため、成膜時にＨ２Ｏを発生しない場合であっても、その後、空隙内のＨ２Ｏが放出される可能性を有している。しかし、本参考例によれば、このようにして発生されたＨ２Ｏに対しても有効である。
【００４６】
（第２の参考例）
次に、第２の参考例について説明する。
【００４７】
図１０は、本発明の第２の参考例に係る半導体装置の断面図を示している。図１０において、図１と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００４８】
第２の参考例において、多層配線層ＭＬ直下の絶縁膜構造がロジック領域とＤＲＡＭ領域で異なっている。すなわち、ロジック領域及びＤＲＡＭ領域において、素子形成層１、２の上には、被覆性に優れたＢＰＳＧ又はＰＳＧ膜等のＣＶＤ絶縁膜３が形成され、この絶縁膜３の上にＨ２Ｏに対する拡散防止効果を有する拡散防止膜４が形成されている。これら絶縁膜３及び拡散防止膜４内に複数のコンタクトプラグ６が形成されている。拡散防止膜４の材料は、第１の参考例と同様である。この拡散防止膜４の上には第１のｌｏｗ−ｋ膜７が形成されている。この第１のｌｏｗ−ｋ膜７の上には、キャップ膜８が形成されている。これら第１のｌｏｗ−ｋ膜７及びキャップ膜８の内部に複数の第１の配線層９が形成されている。
【００４９】
一方、ＤＲＡＭ領域において、拡散防止膜４には、開口部３１が形成されている。この開口部３１内は、第１のｌｏｗ−ｋ膜７により充填されている。
【００５０】
この開口部３１を形成する領域は、図１０に示すように、ＤＲＡＭ領域内で、例えば真上に第１の配線層９が形成されていない領域、又は、図１１（ａ）（ｂ）に示すように、第１の配線層９の相互間の領域である。
【００５１】
図１１（ａ）に示すように、メモリセルＭＣのサイズが、例えば０．９×０．３μｍで、開口部３１の底部と素子形成層２との間の絶縁膜３の膜厚が例えば６００ｎｍとした場合、例えばメモリセル２個当たり１つの割合で開口部を設ければよい。この場合、図１０に示すように、多層配線層が形成されていない領域、或は図１１（ａ）に示すように第１の配線層９のうち、隣接する配線の相互間の領域のいずれでもよい。
【００５２】
また、図１１（ｂ）に示すように、第１の配線層９のうち、隣接する配線の相互間の領域に、第１の配線層９の全長に沿った開口部３１を形成してもよい。この場合、開口部３１の数は、例えば第１の配線層３本に１つ程度形成すればよい。
【００５３】
尚、開口部３１の数は、上記例に限定されるものではなく、開口部３１の底部と素子形成層２との間に形成される少なくとも１つの絶縁膜の膜厚、或は絶縁膜の材質に応じて、適宜変更すればよい。
【００５４】
この開口部３１を通して、リテンション特性を向上するために必要なＨ２をＤＲＡＭ領域の素子形成層２へ供給することができる。
【００５５】
次に、図１２乃至図１４を用いて、第２の参考例による半導体装置の製造方法について説明する。尚、図１２乃至図１４において、ロジック領域の素子形成層１内に形成されたトランジスタＴ１、及びＤＲＡＭ領域の素子形成層２内に形成されたメモリセルＭＣは省略している。
【００５６】
図１２に示すように、素子形成層１、２上に絶縁膜３を堆積する。絶縁膜３としては、段差の被覆性に優れた例えばＢＰＳＧ又はＰＳＧ膜等のＣＶＤ膜が望ましい。この後、Ｈ２Ｏに対する拡散防止膜となる拡散防止膜４が全面に堆積される。拡散防止膜４としては、微量のＮを含むＳｉＯ２膜（ＳｉＯ２（Ｎ）膜）が望ましい。このＳｉＯ２（Ｎ）膜は、ＳｉＨ４とＮ２Ｏを主原料ガスとするプラズマＣＶＤ法により堆積することができる。ＳｉＯ２（Ｎ）膜におけるＮの含有量は、例えば５〜１５atomic％であり、好ましくは例えば８．８〜９．８atomic％である。
【００５７】
この後、絶縁膜３、拡散防止膜４にコンタクトホールが形成される。次いで、例えばＣＶＤにより全面にタングステン（Ｗ）が堆積され、タングステンにより複数のコンタクトホールが充填される。次いで、絶縁膜４上のタングステンが除去されて平坦化され、コンタクトプラグ６が形成される。
【００５８】
次に、図１３に示すように、ロジック領域には拡散防止膜４を残置し、ＤＲＡＭ領域の拡散防止膜４の一部を除去する。すなわち、先ず、拡散防止膜４を残置する領域上にはリソグラフィーにより、図示せぬレジストマスクが形成される。このレジストマスクを用いて、ＲＩＥにより拡散防止膜４がエッチングされ、開口部３１が形成される。拡散防止膜４に開口部３１を形成した後、全面に第１の配線層の絶縁膜となる第１のｌｏｗ−ｋ膜７が堆積される。第１のｌｏｗ−ｋ膜７としては、第１の参考例と同様に例えば塗布型のＭＳＱ膜が用いられる。この塗布型のＭＳＱ膜の重縮合の過程において、多量のＨ２Ｏが発生する。本参考例において、この第１のｌｏｗ−ｋ膜７を成膜する際に発生するＨ２Ｏは、拡散防止膜４により、ロジック領域のトランジスタへ拡散することが防止される。また、ＤＲＡＭ領域において、拡散防止膜４は開口部３１を有している。このため、前記重縮合の過程及び後のシンター処理において発生するＨ２を、この開口部３１を介して素子形成層２に供給することができる。
【００５９】
この後、図１４に示すように、第１のｌｏｗ−ｋ膜７の上にキャップ膜８が形成される。この第１のｌｏｗ−ｋ膜７及びキャップ膜８内に、第１の参考例と同様に複数の第１の配線層９が形成される。これら第１の配線層９は前記、コンタクトプラグ６にそれぞれ接続されている。
【００６０】
以後、第１の参考例と同様の製造工程により、多層配線層ＭＬ等が順次形成され、図１０に示す半導体装置が完成される。
【００６１】
上記第２の参考例によれば、ロジック領域において、素子形成層１と第１の配線層９が形成される第１のｌｏｗ−ｋ膜７との間にＨ２Ｏの拡散を抑制する拡散防止膜４を形成している。したがって、ロジック領域は拡散防止膜４により、Ｈ２Ｏの侵入が防止されているため、ロジック領域内におけるトランジスタにＮＢＴＩ劣化が生じることを防止できる。
【００６２】
また、ＤＲＡＭ領域において、拡散防止膜４は開口部３１を有している。このため、前記重縮合の過程及び後のシンター処理において、発生するＨ２をこの開口部３１を介して素子形成層２に供給することができる。したがって、メモリセルのリテンション特性を向上させることができる。
【００６３】
また、開口部３１は、例えば２個のメモリセルに対して１つの割合、又は第１の配線層９の３本に１つの割合で形成されている。このため、各メモリセルに必要且つ十分なＨ２を供給することができる。したがって、メモリセルのリテンション特性を向上することができる。
【００６４】
（実施形態）
図１５は、本発明の実施形態に係る半導体装置の断面図を示している。図１５において、図１、図１０と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００６５】
図１５に示すように、ロジック回路とＤＲＡＭが混載された半導体装置において、ロジック領域とＤＲＡＭ領域は、多層配線層ＭＬ直下の絶縁膜の構造が異なっている。すなわち、ロジック領域及びＤＲＡＭ領域において、素子形成層１、２の上には、被覆性に優れたＢＰＳＧ又はＰＳＧ膜等のＣＶＤ絶縁膜３が形成されている。ＤＲＡＭ領域において、この絶縁膜３の上には、素子形成層２に対するＨ２の供給源としての絶縁膜４１が形成されている。このようなＨ２の供給源となる絶縁膜としては、例えばプラズマＣＶＤ法により形成したシリコン窒化（ＳｉＮ）膜を適用できる。この絶縁膜４１の上、及び前記ロジック領域の絶縁膜３の上には、Ｈ２Ｏに対する拡散防止効果を有する拡散防止膜４が形成されている。拡散防止膜４の材料は、第１の参考例と同様である。
【００６６】
ロジック領域において、絶縁膜３及び拡散防止膜４内には、複数のコンタクトプラグ６が形成され、ＤＲＡＭ領域において、絶縁膜３、４１、及び拡散防止膜４内には、複数のコンタクトプラグ６が形成されている。
【００６７】
前記拡散防止膜４の上には第１のｌｏｗ−ｋ膜７が形成されている。この第１のｌｏｗ−ｋ膜７の上には、キャップ膜８が形成されている。これら第１のｌｏｗ−ｋ膜７及びキャップ膜８の内部に複数の第１の配線層９が形成されている。これら第１の配線層９は、前記コンタクトプラグ６にそれぞれ接続されている。
【００６８】
上記ＤＲＡＭ領域のコンタクトプラグが形成されている絶縁膜層は、少なくとも２層以上の絶縁膜で形成されていればよく、例えば拡散防止膜４は省略することが可能である。
【００６９】
また、絶縁膜４１の上に拡散防止膜４を形成した場合、絶縁膜４１から放出されたＨ２が多層配線層ＭＬ方向へ拡散することを抑制でき、絶縁膜４１から放出されたＨ２を素子形成層２へ効果的に拡散させることができる。
【００７０】
次に、図１６乃至図２０を参照して図１５に示す半導体装置の製造方法について説明する。尚、図１５至図１９において、ロジック領域の素子形成層１内に形成されたトランジスタＴ１、及びＤＲＡＭ領域の素子形成層２内に形成されたメモリセルＭＣは省略している。
【００７１】
図１６に示すように、素子形成層１、２上に絶縁膜３を堆積する。絶縁膜３としては、段差の被覆性に優れた例えばＢＰＳＧ又はＰＳＧ膜等のＣＶＤ膜が望ましい。この後、絶縁膜３上の全面にプラズマＣＶＤ法によりＨ２の供給源となる絶縁膜（ＳｉＮ）４１が堆積される。この絶縁膜４１は、Ｈ２の含有量が多い。次に、ＤＲＡＭ領域の絶縁膜４１を残置し、ロジック領域の絶縁膜４１が除去される。すなわち、ＤＲＡＭ領域の絶縁膜４１上にリソグラフィーにより、図示せぬレジストマスクが形成される。このレジストマスクを用いて、ロジック領域上の絶縁膜４１がＲＩＥによりエッチングされる。
【００７２】
この後、図１７に示すように、全面にＨ２Ｏに対する拡散防止膜となる拡散防止膜４が第１、第２の参考例と同様の製造方法により堆積される。
【００７３】
次いで、図１８に示すように、拡散防止膜４がＣＭＰにより平坦化される。
【００７４】
さらに、図１９に示すように、素子形成層上の複数の絶縁膜層に複数のコンタクトホールが形成される。この後、例えばＣＶＤにより全面にタングステン（Ｗ）が堆積され、タングステンにより複数のコンタクトホールが充填される。次いで、絶縁膜４上のタングステンが除去されて平坦化され、コンタクトプラグ６が形成される。
【００７５】
次に、全面に第１の配線層の絶縁膜となる第１のｌｏｗ−ｋ膜７が堆積される。第１のｌｏｗ−ｋ膜７としては、第１、第２の参考例と同様に例えば塗布型のＭＳＱ膜が用いられる。この塗布型のＭＳＱ膜の重縮合過程において、多量のＨ２Ｏが発生する。本実施形態において、この第１のｌｏｗ−ｋ膜７を成膜する際に発生するＨ２Ｏは、拡散防止膜４により、ロジック領域のトランジスタへ拡散することが防止される。次いで、第１のｌｏｗ−ｋ膜７の上にキャップ膜８が形成される。この第１のｌｏｗ−ｋ膜７及びキャップ膜８内に、第１、第２の参考例と同様に複数の第１の配線層９が形成される。これら第１の配線層９は前記、コンタクトプラグ６にそれぞれ接続されている。
【００７６】
以後、第１、第２の参考例と同様の製造工程により、多層配線層ＭＬ等が順次形成され、図１５に示す半導体装置が完成される。
【００７７】
上記実施形態によれば、ロジック領域において、素子形成層１と第１の配線層９が形成される第１のｌｏｗ−ｋ膜７との間にＨ２Ｏの拡散を防止する拡散防止膜４を形成している。したがって、ロジック領域は拡散防止膜４により、Ｈ２Ｏの侵入が防止されているため、ロジック領域内におけるトランジスタにＮＢＴＩ劣化が生じることを防止できる。
【００７８】
また、ＤＲＡＭ領域において、素子形成層２と第１の配線層９が形成される第１のｌｏｗ−ｋ膜７との間にＨ２の供給源としての絶縁膜４１を形成している。このため、多層配線層の最終形成工程であるＨ２シンター処理において、メモリセルに必要且つ十分なＨ２を供給することができ、メモリセルのリテンション特性を向上することができる。
【００７９】
さらに、絶縁膜４１の上にＨ２の拡散を抑制する拡散防止膜４を形成することにより、シンター工程を含むにおいて、多層配線工程中の熱処理工程にてＤＲＡＭ領域にはリテンション時間を向上するのに十分なＨ２をメモリセルへ供給することができる。
【００８０】
尚、第１乃至第２の参考例及び本実施形態は、ロジック回路とＤＲＡＭを１チップに混載する場合について説明した。しかし、ＤＲＡＭに限らず、Ｈ２の導入によりリテンション特性が改善される他のメモリとロジック回路とを混載する半導体装置に、第１乃至第２の参考例及び本実施形態を適用することも可能である。
【００８１】
さらに、第１乃至第２の参考例及び本実施形態は、配線層の材料としてＣｕを用いて説明した。しかし、これに限定されるものではなく、Ａｌ配線の場合においても、同様の効果を得ることができる。
【００８２】
また、第１乃至第２の参考例及び本実施形態を選択的に組み合わせて実施することも可能である。
【００８３】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００８４】
【発明の効果】
以上、詳述したように本発明によれば、ロジック領域におけるトランジスタの信頼性と、メモリ領域のデータ保持特性の両立を図ることが可能な半導体装置とその製造方法を提供できる。
【図面の簡単な説明】
【図１】 本発明の第１の参考例を示す断面図。
【図２】 図１に示す半導体装置の製造工程を示す断面図。
【図３】 図２に続く製造工程を示す断面図。
【図４】 図３に続く製造工程を示す断面図。
【図５】 図４に続く製造工程を示す断面図。
【図６】 図５に続く製造工程を示す断面図。
【図７】 図６に続く製造工程を示す断面図。
【図８】 図７に続く製造工程を示す断面図。
【図９】 図８に続く製造工程を示す断面図。
【図１０】 本発明の第２の参考例を示す断面図。
【図１１】 図１１（ａ）（ｂ）は、それぞれ図１０に示す開口部の形成位置を示す平面図。
【図１２】 図１０に示す半導体装置の製造工程を示す断面図。
【図１３】 図１２に続く製造工程を示す断面図。
【図１４】 図１３に続く製造工程を示す断面図。
【図１５】 本発明の実施形態を示す断面図。
【図１６】 図１５に示す半導体装置の製造工程を示す断面図。
【図１７】 図１６に続く製造工程を示す断面図。
【図１８】 図１７に続く製造工程を示す断面図。
【図１９】 図１８に続く製造工程を示す断面図。
【図２０】 図１９に続く製造工程を示す断面図。
【符号の説明】
１００…半導体基板、
１、２…素子形成層、
Ｔ１、Ｔ２…トランジスタ、
３…絶縁膜、
４…拡散防止膜、
ＭＬ…多層配線層、
ＭＣ…メモリセル、
９、１４、１９…第１、第２、第３の配線層、
７、１１、１６…第１、第２、第３のｌｏｗ−ｋ膜、
３１…開口部、
４１…Ｈ２の供給源としての絶縁膜。
Claims (9)
- 半導体基板と、
前記半導体基板内に形成され、素子形成層を含むロジック領域と、
前記半導体基板内に形成され、素子形成層を含むメモリ領域と、
前記ロジック領域及び前記メモリ領域上に形成された多層配線層と、
前記ロジック領域と多層配線層との間に形成され、Ｈ２Ｏの拡散を防止する拡散防止膜と、
前記メモリ領域と前記多層配線層との間に形成され、Ｈ２の供給源としての絶縁膜と
を具備することを特徴とする半導体装置。 - 前記絶縁膜と前記多層配線層との間に前記拡散防止膜をさらに具備することを特徴とする請求項１記載の半導体装置。
- 前記拡散防止膜は、窒素を含むシリコン酸化膜であることを特徴とする請求項１に記載の半導体装置。
- 前記シリコン酸化膜内の窒素の含有量は、８．８〜９．８atomic％であることを特徴とする請求項１に記載の半導体装置。
- 前記シリコン酸化膜内の窒素の含有量は、５〜１５atomic％であることを特徴とする請求項１に記載の半導体装置。
- 半導体基板のロジック領域及びメモリ領域内にトランジスタを形成し、
ロジック領域及びメモリ領域上に第１の絶縁膜を形成し、
前記メモリ領域内の前記第１の絶縁膜の上にＨ２の供給源としての第２の絶縁膜を形成し、
前記ロジック領域内の前記第１の絶縁膜の上及び前記第２の絶縁膜の上にＨ２Ｏの拡散を防止する拡散防止膜を形成し、
この拡散防止膜の上に多層配線層を形成する
ことを特徴とする半導体装置の製造方法。 - 前記Ｈ２の供給源としての前記第２の絶縁膜は、ＳｉとＮを含む絶縁膜であり、プラズマＣＶＤ法により形成されることを特徴とする請求項６記載の半導体装置の製造方法。
- 前記多層配線層の最下層と前記拡散防止膜は接していることを特徴とする請求項２記載の半導体装置。
- 前記多層配線層の最下層と前記拡散防止膜は接していることを特徴とする請求項６記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002127353A JP3657921B2 (ja) | 2002-04-26 | 2002-04-26 | 半導体装置とその製造方法 |
| US10/179,952 US6573604B1 (en) | 2002-04-26 | 2002-06-26 | Semiconductor device carrying memory and logic circuit on a chip and method of manufacturing the same |
| TW091125095A TWI299209B (en) | 2002-04-26 | 2002-10-25 | Memory and logical circuit embedded in a chip of semiconductor device and the manufacturing method thereof |
| CNB031222765A CN1298054C (zh) | 2002-04-26 | 2003-04-25 | 存储器与逻辑电路混合形成于一芯片的半导体器件及其制法 |
| KR1020030026312A KR100555010B1 (ko) | 2002-04-26 | 2003-04-25 | 메모리와 로직 회로가 1칩에 혼재된 반도체 장치와 그제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002127353A JP3657921B2 (ja) | 2002-04-26 | 2002-04-26 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003324185A JP2003324185A (ja) | 2003-11-14 |
| JP3657921B2 true JP3657921B2 (ja) | 2005-06-08 |
Family
ID=19194256
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002127353A Expired - Lifetime JP3657921B2 (ja) | 2002-04-26 | 2002-04-26 | 半導体装置とその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6573604B1 (ja) |
| JP (1) | JP3657921B2 (ja) |
| KR (1) | KR100555010B1 (ja) |
| CN (1) | CN1298054C (ja) |
| TW (1) | TWI299209B (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6917108B2 (en) * | 2002-11-14 | 2005-07-12 | International Business Machines Corporation | Reliable low-k interconnect structure with hybrid dielectric |
| US7126200B2 (en) * | 2003-02-18 | 2006-10-24 | Micron Technology, Inc. | Integrated circuits with contemporaneously formed array electrodes and logic interconnects |
| US7060619B2 (en) * | 2003-03-04 | 2006-06-13 | Infineon Technologies Ag | Reduction of the shear stress in copper via's in organic interlayer dielectric material |
| US20040222527A1 (en) * | 2003-05-06 | 2004-11-11 | Dostalik William W. | Dual damascene pattern liner |
| JP2004363256A (ja) * | 2003-06-03 | 2004-12-24 | Nec Electronics Corp | 半導体装置及び半導体装置の製造方法 |
| KR100499174B1 (ko) * | 2003-06-17 | 2005-07-01 | 삼성전자주식회사 | 이미지 소자 |
| JP4230334B2 (ja) * | 2003-10-31 | 2009-02-25 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP2005142325A (ja) * | 2003-11-06 | 2005-06-02 | Semiconductor Leading Edge Technologies Inc | 半導体装置及びその製造方法 |
| JP4535845B2 (ja) * | 2004-10-29 | 2010-09-01 | 富士通セミコンダクター株式会社 | 半導体装置 |
| US7704873B1 (en) | 2004-11-03 | 2010-04-27 | Novellus Systems, Inc. | Protective self-aligned buffer layers for damascene interconnects |
| US7396759B1 (en) * | 2004-11-03 | 2008-07-08 | Novellus Systems, Inc. | Protection of Cu damascene interconnects by formation of a self-aligned buffer layer |
| US7727880B1 (en) | 2004-11-03 | 2010-06-01 | Novellus Systems, Inc. | Protective self-aligned buffer layers for damascene interconnects |
| US7727881B1 (en) | 2004-11-03 | 2010-06-01 | Novellus Systems, Inc. | Protective self-aligned buffer layers for damascene interconnects |
| US7309653B2 (en) * | 2005-02-24 | 2007-12-18 | International Business Machines Corporation | Method of forming damascene filament wires and the structure so formed |
| TW200910431A (en) | 2007-06-22 | 2009-03-01 | Rohm Co Ltd | Semiconductor device and method for manufacturing the same |
| JP5288734B2 (ja) * | 2007-06-22 | 2013-09-11 | ローム株式会社 | 半導体装置およびその製造方法 |
| US7968929B2 (en) * | 2007-08-07 | 2011-06-28 | International Business Machines Corporation | On-chip decoupling capacitor structures |
| US8278167B2 (en) * | 2008-12-18 | 2012-10-02 | Micron Technology, Inc. | Method and structure for integrating capacitor-less memory cell with logic |
| US8268722B2 (en) * | 2009-06-03 | 2012-09-18 | Novellus Systems, Inc. | Interfacial capping layers for interconnects |
| US8558295B2 (en) * | 2009-08-25 | 2013-10-15 | Electronics And Telecommunications Research Institute | Nonvolatile memory cell and method of manufacturing the same |
| CN102214612B (zh) * | 2011-05-27 | 2015-10-07 | 上海华虹宏力半导体制造有限公司 | 静态随机存储器的制备方法 |
| KR101995602B1 (ko) | 2011-06-03 | 2019-07-02 | 노벨러스 시스템즈, 인코포레이티드 | 상호접속을 위한 캡핑층들을 함유하는 금속 및 실리콘 |
| JP6173173B2 (ja) * | 2013-11-11 | 2017-08-02 | 株式会社ディスコ | 切削装置 |
| US9111931B2 (en) * | 2014-01-22 | 2015-08-18 | Nanya Technology Corporation | Method of forming an interconnect structure with high process margins |
| US9633896B1 (en) | 2015-10-09 | 2017-04-25 | Lam Research Corporation | Methods for formation of low-k aluminum-containing etch stop films |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2970253B2 (ja) * | 1991-10-04 | 1999-11-02 | 住友金属工業株式会社 | 半導体装置及びその製造方法 |
| JPH06268177A (ja) | 1993-03-10 | 1994-09-22 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US5719079A (en) * | 1996-05-28 | 1998-02-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making a semiconductor device having high density 4T SRAM in logic with salicide process |
| JP3677135B2 (ja) * | 1997-01-09 | 2005-07-27 | 株式会社東芝 | 半導体集積回路とその製造方法 |
| JPH1154724A (ja) * | 1997-08-06 | 1999-02-26 | Sony Corp | 半導体装置の製造方法 |
| JP3532751B2 (ja) * | 1998-01-22 | 2004-05-31 | 株式会社東芝 | 混在型半導体集積回路装置及びその製造方法 |
| US6025267A (en) * | 1998-07-15 | 2000-02-15 | Chartered Semiconductor Manufacturing, Ltd. | Silicon nitride--TEOS oxide, salicide blocking layer for deep sub-micron devices |
| JP3276007B2 (ja) * | 1999-07-02 | 2002-04-22 | 日本電気株式会社 | 混載ｌｓｉ半導体装置 |
| US6096595A (en) * | 1999-05-12 | 2000-08-01 | Taiwan Semiconductor Manufacturing Company | Integration of a salicide process for MOS logic devices, and a self-aligned contact process for MOS memory devices |
| JP4006929B2 (ja) * | 2000-07-10 | 2007-11-14 | 富士通株式会社 | 半導体装置の製造方法 |
| US6333221B1 (en) * | 2000-07-20 | 2001-12-25 | United Microelectronics Corp. | Method for improving planarization of an ILD layer |
| JP3917355B2 (ja) * | 2000-09-21 | 2007-05-23 | 株式会社東芝 | 半導体装置およびその製造方法 |
-
2002
- 2002-04-26 JP JP2002127353A patent/JP3657921B2/ja not_active Expired - Lifetime
- 2002-06-26 US US10/179,952 patent/US6573604B1/en not_active Expired - Fee Related
- 2002-10-25 TW TW091125095A patent/TWI299209B/zh not_active IP Right Cessation
-
2003
- 2003-04-25 KR KR1020030026312A patent/KR100555010B1/ko not_active IP Right Cessation
- 2003-04-25 CN CNB031222765A patent/CN1298054C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003324185A (ja) | 2003-11-14 |
| KR100555010B1 (ko) | 2006-03-03 |
| TWI299209B (en) | 2008-07-21 |
| CN1298054C (zh) | 2007-01-31 |
| US6573604B1 (en) | 2003-06-03 |
| KR20030084763A (ko) | 2003-11-01 |
| CN1453871A (zh) | 2003-11-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040901 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040907 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041105 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041207 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050207 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050308 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050310 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080318 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090318 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100318 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100318 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110318 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120318 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130318 Year of fee payment: 8 |