JP3984412B2 - 可変遅延回路および可変遅延回路を有する半導体集積回路 - Google Patents
可変遅延回路および可変遅延回路を有する半導体集積回路 Download PDFInfo
- Publication number
- JP3984412B2 JP3984412B2 JP2000156843A JP2000156843A JP3984412B2 JP 3984412 B2 JP3984412 B2 JP 3984412B2 JP 2000156843 A JP2000156843 A JP 2000156843A JP 2000156843 A JP2000156843 A JP 2000156843A JP 3984412 B2 JP3984412 B2 JP 3984412B2
- Authority
- JP
- Japan
- Prior art keywords
- delay
- signal
- circuit
- selection
- stage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 31
- 230000004913 activation Effects 0.000 claims description 37
- 230000003111 delayed effect Effects 0.000 claims description 32
- 230000003213 activating effect Effects 0.000 claims description 11
- 230000004044 response Effects 0.000 claims description 6
- 238000007664 blowing Methods 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 description 18
- 238000010586 diagram Methods 0.000 description 8
- 230000000694 effects Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000011156 evaluation Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000015654 memory Effects 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000009849 deactivation Effects 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/00019—Variable delay
- H03K2005/00058—Variable delay controlled by a digital setting
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Pulse Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Dram (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、遅延時間を所定の値に設定可能な可変遅延回路に関する。特に、本発明は、可変遅延回路の消費電力を低減するための技術に関する。
【０００２】
【従来の技術】
図７は、従来の可変遅延回路を示している。
可変遅延回路は、遅延段２ａが縦続接続された遅延回路２と、セレクタ４とを有している。遅延回路２は、初段の遅延段２ａで入力信号INを受け、各遅延段２ａからそれぞれ遅延信号DT1、DT2、...、DTn-1、DTnを出力している。以降、遅延信号DT0〜DTnをまとめて遅延信号DTとも称する。セレクタ４は、遅延信号DT0、DT1、...、DTn-1、DTnと、これ等遅延信号DTにそれぞれ対応する選択信号SS0、SS1、...、SSn-1、SSnとを受けている。以降、選択信号SS0〜SSnをまとめて選択信号SSとも称する。選択信号SSは、図示しない制御回路から出力され、そのいずれかが活性化される。セレクタ４は、活性化された選択信号SSに対応する遅延信号DTを選択し、選択した遅延信号DTを遅延出力信号OUTとして出力する。この結果、可変遅延回路は、入力信号INを選択信号SSに応じて所定の時間遅らせる回路として動作する。
【０００３】
【発明が解決しようとする課題】
ところで、上述した可変遅延回路は、入力信号INの変化を受けたとき、全ての遅延段２ａを順次動作させて入力信号INの変化を伝達する。例えば、セレクタ４が選択信号SS1の活性化を受け、遅延信号DT1が選択される場合、選択信号DT1を出力する遅延段２ａより後段側の遅延段２ａは、順次に遅延信号DT2、DT3、...、DTnを出力する。このように、従来の可変遅延回路では、不要な遅延段２ａが動作するため、無駄な電力が消費されるという問題があった。特に、遅延時間の変化量を大きくする場合、あるいは遅延時間を細かく設定する場合には、遅延段２ａの数を多くする必要があり、このような場合、可変遅延回路の消費電力は大きくなる。
【０００４】
本発明の目的は、所定の遅延時間を設定可能な可変遅延回路の消費電力を低減することにある。
【０００５】
【課題を解決するための手段】
請求項１の可変遅延回路および請求項３、請求項７の可変遅延回路を有する半導体集積回路は、遅延回路とセレクタとを備えている。遅延回路は、複数の遅延段が縦続接続されて形成されている。遅延回路は、入力信号を初段で受け、各遅延段から入力信号を遅延させた遅延信号をそれぞれ出力する。セレクタは、遅延信号と、これ等遅延信号にそれぞれ対応する選択信号とを受けている。セレクタは、活性化された選択信号に対応する遅延信号を選択し、選択した信号を遅延出力信号として出力する。セレクタにより選択された遅延信号を出力する遅延段より後段側の遅延段は、非活性化される。不要な遅延段が動作しないため、無駄な電力の消費が防止される。
【０００６】
請求項２の可変遅延回路および請求項４の可変遅延回路を有する半導体集積回路では、セレクタは、出力が互いに接続された複数のスイッチを有している。スイッチは、遅延信号をそれぞれ受け、活性化された一つの選択信号に応答していずれかがオンし、受けた遅延信号のいずれかを遅延出力信号として出力する。各遅延段を制御する各選択信号は、各遅延段で受信する遅延信号が供給される各スイッチを選択する。
【０００７】
請求項５および請求項７の可変遅延回路を有する半導体集積回路は、内部回路の動作タイミングを調整する調整回路を備えている。調整回路は、選択信号のいずれかを活性化する活性化制御回路を備えている。そして、活性化制御回路がいずれかの選択信号を活性化することで、入力信号を所定の時間遅延させた遅延出力信号が可変遅延回路から出力され、内部回路の動作タイミングが調整される。すなわち、内部回路の動作余裕が評価される。
【０００８】
請求項６および請求項７の可変遅延回路を有する半導体集積回路では、調整回路は、ヒューズの溶断により選択信号のいずれかを活性化するヒューズ回路を備えている。調整回路は、活性化制御回路およびヒューズ回路のいずれかの制御に基づいて、選択信号を活性化する。この半導体集積回路では、まず、セレクタによりヒューズ回路から活性化制御回路に切り替え、内部回路を動作させることによって、最適なタイミングの遅延出力信号が見つけられる。次に、セレクタにより活性化制御回路からヒューズ回路に切り替え、可変遅延回路から最適なタイミングの遅延出力信号が常に出力されるように、ヒューズ回路の所定のヒューズが溶断される。すなわち、遅延出力信号のトリミングが行われる。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。各図面において太線で示した信号線は、複数本で構成されていることを示している。また、太線が接続された回路の一部は、複数の要素で構成されている。従来技術で説明した回路と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００１０】
図１は、本発明の可変遅延回路の基本原理を示すブロック図である。
可変遅延回路は、複数の遅延段６ａが縦続接続された遅延回路６と、セレクタ４とを有している。遅延回路６は、初段の遅延段６ａで入力信号INを受け、各遅延段６ａから遅延信号DT1、DT2、...、DTn-1、DTnをそれぞれ出力している。各遅延段６ａは、前段から供給される遅延信号DTに対応する選択信号SSを受けている。セレクタ４は、従来と同一の回路である。セレクタ４は、活性化された選択信号SS0〜SSnに対応する遅延信号DT0〜DTnを選択し、選択した遅延信号DTを遅延出力信号OUTとして出力する。選択信号SS0〜SSnは、図示しない制御回路から出力され、そのいずれかが活性化される。
【００１１】
この可変遅延回路では、活性化された選択信号SSを受けた遅延段６ａは非活性化される。非活性化された遅延段６ａは、前段からの遅延信号DTを後段に伝達しない。すなわち、非活性化された遅延段６ａおよびこの遅延段６ａより後段の遅延段６ａは、動作を停止する。そのため、電力の無駄な消費が防止される。また、セレクタ４で使用される選択信号SSを利用して不要な遅延段６ａが非活性化されるため、低消費電力の可変遅延回路を容易に構成できる。
【００１２】
図２は、本発明の可変遅延回路および可変遅延回路を有する半導体集積回路の第１の実施形態を示している。この実施形態は、請求項１ないし請求項７に対応している。
半導体集積回路は、例えば、シリコン基板上にCMOSプロセス技術を使用してDRAMとして形成されている。半導体集積回路は、調整回路１０、デコーダ１１、メモリセルおよびセンスアンプ等を有する内部回路１２、可変遅延回路１４、および図示しない入出力回路、制御回路を有している。
【００１３】
調整回路１０は、活性化制御回路１０ａ、ヒューズ回路１０ｂ、および複数のセレクタ１０ｃを有している。活性化制御回路１０ａは、図示しない制御回路の制御を受けて、活性化信号ACT0〜ACTm（以降、まとめて活性化信号ACTとも称する）を制御する回路である。所定の活性化信号ACTの活性化は、制御信号（図示せず）により行われる。ヒューズ回路１０ｂは、ポリシリコン等からなる複数のヒューズ（図示せず）を有している。ヒューズ回路１０ｂは、これ等ヒューズの溶断に応じて、活性化信号ACT0〜ACTmにそれぞれ対応する複数のヒューズ信号FUS0〜FUSm（以降、まとめてヒューズ信号FUSとも称する）を制御する回路である。ヒューズの溶断により活性化されたヒューズ信号FUSは、再び非活性化できない。
【００１４】
複数のセレクタ１０ｃは、それぞれ活性化信号ACT0〜ACTmおよびヒューズ信号FUS0〜FUSmを受け、制御信号CNTによって、活性化信号ACT0〜ACTmまたはヒューズ信号FUS0〜FUSmのいずれかを、選択信号S0〜Sm（以降、まとめて選択信号Sとも称する）として出力している。
デコーダ１１は、選択信号Sを受け、いずれかの選択信号SSを活性化する。可変遅延回路１４は、入力信号INおよび選択信号Sを受け、入力信号INを所定時間遅延させた遅延出力信号OUTを出力している。この実施形態では、遅延出力信号OUTは、例えば、内部回路１２のセンスアンプを活性化するタイミング信号として使用される。センスアンプは、遅延出力信号OUTが低レベルのときに活性化される。すなわち、遅延出力信号OUTは負論理で使用される。
【００１５】
図３は、可変遅延回路１４の詳細を示している。
可変遅延回路１４は、複数の遅延段１６ａが縦続接続された遅延回路１６と、セレクタ１８とを有している。
遅延回路１６の遅延段１６ａは、NANDゲートとインバータからなるAND回路で構成されている。遅延回路１６は、初段の遅延段１６ａで入力信号INの反転信号を受け、各遅延段１６ａからそれぞれ遅延信号DT1、DT2、...、DTn-1、DTnを出力している。各遅延段１６ａは、前段から供給される遅延信号DT0〜DTn-1に対応する選択信号SS0〜SSn-1をそれぞれ受けている。
【００１６】
セレクタ１８は、遅延信号DTにそれぞれ対応して複数のCMOS伝達ゲート１８ａを有している。CMOS伝達ゲート１８ａは、一方の入出力端子で遅延信号DTをそれぞれ受けている。CMOS伝達ゲート１８ａの他方の入出力端子は、互いに接続され、インバータ１８ｂに接続されている。CMOS伝達ゲート１８ａは、選択信号SSおよび選択信号SSの反転信号で制御されており、選択信号SSが低レベルのときに導通する。インバータ１８ｂは、受けた信号を遅延出力信号OUTとして出力している。
【００１７】
次に、上述した回路の動作を説明する。
まず、半導体集積回路の製造後、複数の半導体集積回路がつながっているウエハの状態で、動作試験が実行される。図２に示した活性化制御回路１０ａは、活性化信号ACT0〜ACTmを順次に活性化する。このとき、ヒューズ信号FUSは、非活性化（低レベル）されている。ここで、制御信号CNTを活性化（高レベル）させることによって、セレクタ１０ｃは、活性化信号ACTを選択信号としてデコーダ１１に出力する。デコーダ１１は、選択信号 SSを受け、いずれかの選択信号SSを活性化する。
【００１８】
図３に示した活性化された選択信号SSを受けたCMOS伝達ゲート１８ａは、オンし、所定の遅延信号DTをインバータ１８ｂに伝達する。インバータは、受けた遅延信号DT信号を反転し、遅延出力信号OUTとして出力する。例えば、選択信号SS1が活性化された場合、入力信号INに対して１つの遅延段１６ａの遅延時間だけ遅れた遅延信号DT1が遅延出力信号OUTとして出力される。
【００１９】
遅延回路１６において、遅延段１６ａは、非活性化された選択信号SS（高レベル）を受けて活性化される。遅延段１６ａは、活性化された選択信号SS（低レベル）を受けて非活性化され、低レベルの遅延信号DTを出力し続ける。例えば、選択信号SS1が活性化された場合、遅延信号DT1を受ける遅延段１６ａは非活性化され、低レベルの遅延信号DT2を出力する。低レベルの遅延信号DT2を受けた遅延段１６ａは非活性化され、低レベルの遅延信号DT3（図示せず）を出力する。この結果、活性化された選択信号SSを受けた遅延段１６ａおよびそれ以降の遅延段は、非活性化され動作を停止する。正確には、低レベルの遅延信号DTを出力し続ける。遅延段１６ａおよび遅延段１６ａの出力を受ける回路は、CMOS回路で形成されているため、非活性化された遅延段１６ａの消費電力は、ほぼゼロになる。したがって、可変遅延回路１４の消費電力は、従来に比べ大幅に低減される。
【００２０】
動作試験により、センスアンプが最適に動作する遅延出力信号OUTのタイミング（すなわち、このときに活性化すべき活性化信号ACT）が明らかになる。この後、所定のヒューズが溶断されることで、半導体集積回路の動作時に、制御信号CNTを非活性化（低レベル）することによって、上記活性化信号ACTに対応するヒューズ信号FUSが常に活性化され、所定の選択信号SSが常に活性化される。また、これ以降も、制御信号CNTを活性化状態（高レベル）にすることによって、ヒューズを溶断した後にも活性化制御回路１０ａは、任意の選択信号SSを活性化可能になる。活性化された選択信号SSを受けた遅延段１６ａおよびそれ以降の遅延段は、上述と同様に、非活性化され動作を停止する。このため、可変遅延回路１４の消費電力は、従来に比べ大幅に低減される。
【００２１】
動作試験の後、半導体集積回路は、パッケージ状態に組み立てられ、最終の動作試験が実行された後、出荷される。
なお、非活性化された遅延段１６ａは、低レベルの遅延信号DTを出力し続ける。このため、万一電源ノイズ等により、オフしているべきCMOS伝達ゲート１８ａがオンした場合にも、遅延出力信号OUTは、非活性化状態（高レベル）を維持する。このため、ノイズによるセンスアンプの誤動作が防止される。
【００２２】
以上、本実施形態では、選択信号SSにより非活性化された遅延段１６ａより後段の遅延段１６ａは、動作を停止した。不要な遅延段１６ａが動作しないため、電力の無駄な消費を防止できる。
遅延段１６ａの非活性化は、セレクタ１８で使用される選択信号SSを利用して行われる。このため、低消費電力の可変遅延回路を容易に構成できる。
【００２３】
所定の選択信号SSを活性化させる活性化制御回路１０ａを備えた。このため、動作試験において、選択信号を順次に活性化することで、内部回路１２の動作余裕を評価でき、最適な遅延出力信号OUTのタイミングを評価できる。
活性化制御回路１０ａおよびヒューズ回路１０ｂのいずれかの制御により所定の選択信号SSを活性化させた。このため、内部回路１２の電気的特性評価に基づいてヒューズ回路１０ｂの所定のヒューズを溶断することで、最適なタイミングの遅延出力信号OUTを常に出力できる。
【００２４】
図４は、本発明の可変遅延回路の第２の実施形態を示している。この実施形態は、請求項１および請求項２に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態は、可変遅延回路に形成された遅延回路２２が、第１の実施形態と相違している。その他の構成は第１の実施形態と同一である。
【００２５】
遅延回路２２は、複数の遅延段２２ａを縦続接続して構成されている。遅延段２２ａは、NORゲートとインバータからなるOR回路で構成されている。遅延回路２２は、初段の遅延段２２ａで入力信号INの反転信号を受け、各遅延段２２ａからそれぞれ遅延信号DT1、DT2、...、DTn-1、DTnを出力している。各遅延段２２ａは、前段から供給される遅延信号DT0〜DTn-1に対応する選択信号SS0〜SSn-1の反転信号をそれぞれ受けている。
【００２６】
すなわち、この実施形態では、遅延段２２ａは、選択信号SSの活性化（低レベル）を受けて非活性化され、高レベルの遅延信号DTを出力する。そのため、遅延出力信号OUTが正論理で使用される場合に、ノイズによる誤動作が防止される。すなわち、万一電源ノイズ等により、オフしているべきCMOS伝達ゲート１８ａがオンした場合にも、遅延出力信号OUTは、非活性化状態（低レベル）を維持する。
【００２７】
この実施形態の可変遅延回路においても、上述した第１の実施形態と同様の効果を得ることができる。
図５は、本発明の可変遅延回路の第３の実施形態を示している。この実施形態は、請求項１および請求項２に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００２８】
この実施形態は、可変遅延回路に形成された遅延回路２４が、第１の実施形態と相違している。その他の構成は第１の実施形態と同一である。
遅延回路２４は、複数の遅延段２４ａを縦続接続して構成されている。遅延回路２４は、初段の遅延段２４ａで入力信号INの反転信号を受け、各遅延段２４ａからそれぞれ遅延信号DT1、DT2、...、DTn-1、DTnを出力している。各遅延段２４ａは、前段から供給される遅延信号DT0〜DTn-1に対応する選択信号SS0〜SSn-1およびその反転信号/SS0〜/SSn-1をそれぞれ受けている。
【００２９】
遅延段２４ａは、CMOS伝達ゲート、２つのインバータからなるインバータ列、およびnMOSトランジスタを有している。CMOS伝達ゲートは、一方の入出力端子を入力端子に接続し、他方の入出力端子をインバータ列の入力端子に接続している。インバータ列は、遅延信号DTを出力している。nMOSトランジスタは、ゲートで選択信号の反転信号/SSを受け、ドレインをCMOS伝達ゲートの他方の入出力端子に接続し、ソースを接地線に接続している。CMOS伝達ゲートは、選択信号SS（SS0〜SSn-1）および選択信号SSの反転信号/SS（/SS0〜/SSn-1）で制御されており、選択信号SSが高レベルのときに導通する。
【００３０】
すなわち、この実施形態では、選択信号SSの活性化（低レベル）を受けた遅延段２４ａは、CMOS伝達ゲートをオフし、nMOSトランジスタをオンすることで、低レベルの遅延信号DTを出力する。その他の動作は上述した第１の実施形態と同一である。
この実施形態の可変遅延回路においても、上述した第１の実施形態と同様の効果を得ることができる。
【００３１】
図６は、本発明の可変遅延回路の第４の実施形態を示している。この実施形態は、請求項１および請求項２に対応している。第１の実施形態および第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態は、可変遅延回路に形成された遅延回路２６が、第３の実施形態と相違している。その他の構成は第３の実施形態と同一である。
【００３２】
遅延回路２６は、複数の遅延段２６ａを縦続接続して構成されている。遅延回路２６は、初段の遅延段２６ａで入力信号INの反転信号を受け、各遅延段２６ａからそれぞれ遅延信号DT1、DT2、...、DTn-1、DTnを出力している。各遅延段２６ａは、前段から供給される遅延信号DT0〜DTn-1に対応する選択信号SS0〜SSn-1およびその反転信号/SS0〜/SSn-1をそれぞれ受けている。
【００３３】
遅延段２６ａは、CMOS伝達ゲート、２つのインバータからなるインバータ列、およびpMOSトランジスタを有している。CMOS伝達ゲートは、一方の入出力端子を入力端子に接続し、他方の入出力端子をインバータ列の入力端子に接続している。インバータ列は、遅延信号DTを出力している。pMOSトランジスタは、ゲートで選択信号SSを受け、ドレインをCMOS伝達ゲートの他方の入出力端子に接続し、ソースを電源線に接続している。CMOS伝達ゲートは、選択信号SS（SS0〜SSn-1）および選択信号SSの反転信号/SS（/SS0〜/SSn-1）で制御されており、選択信号SSが高レベルのときに導通する。
【００３４】
すなわち、この実施形態では、選択信号SSの活性化（低レベル）を受けた遅延段２６ａは、CMOS伝達ゲートをオフし、pMOSトランジスタをオンすることで、高レベルの遅延信号DTを出力する。その他の動作は上述した第１および第２の実施形態と同一である。
この実施形態の可変遅延回路においても、上述した第１および第２の実施形態と同様の効果を得ることができる。
【００３５】
なお、上述した実施形態では、遅延出力信号OUTを、センスアンプを活性化するタイミング信号として使用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、遅延出力信号OUTを、ワード線またはコラム線を活性化するタイミング信号として使用してもよい。さらに、本発明の可変遅延回路を、クロック同期式のDRAM（例えば、SDRAM）におけるクロック信号の遅延回路として使用してもよい。
【００３６】
上述した実施形態では、本発明をDRAMに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、本発明をSRAM等の他の半導体メモリあるいはマイクロコンピュータ、ロジックLSI、システムLSIに適用してもよい。
そして、本発明が適用される半導体製造プロセスは、CMOSプロセスに限られず、Bi-CMOSプロセスでもよい。
【００３７】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎない。本発明はこれに限定されるものではなく、本発明を逸脱しない範囲で変形可能であることは明らかである。
【００３８】
【発明の効果】
請求項１の可変遅延回路および請求項３、請求項７の可変遅延回路を有する半導体集積回路では、不要な遅延段の動作を停止できるため、電力の無駄な消費を防止できる。
【００３９】
請求項２の可変遅延回路および請求項４の可変遅延回路を有する半導体集積回路では、簡易なスイッチによりセレクタを容易に構成できる。
請求項５、請求項７の可変遅延回路を有する半導体集積回路は、活性化制御回路により、選択信号を順次に活性化することで、内部回路の動作余裕を評価できる。
請求項６、請求項７の可変遅延回路を有する半導体集積回路では、内部回路の評価に基づいてヒューズ回路の所定のヒューズを溶断することで、最適なタイミングの遅延出力信号を常に出力できる。
【図面の簡単な説明】
【図１】本発明の可変遅延回路の基本原理を示すブロック図である。
【図２】本発明の可変遅延回路および可変遅延回路を有する半導体集積回路の第１の実施形態を示すブロック図である。
【図３】図２の可変遅延回路の詳細を示すブロック図である。
【図４】第２の実施形態における可変遅延回路の詳細を示すブロック図である。
【図５】第３の実施形態における可変遅延回路の詳細を示すブロック図である。
【図６】第４の実施形態における可変遅延回路の詳細を示すブロック図である。
【図７】従来の可変遅延回路を示すブロック図である。
【符号の説明】
４ セレクタ
６ 遅延回路
６ａ 遅延段
１０ 調整回路
１０ａ 活性化制御回路
１０ｂ ヒューズ回路
１０ｃ セレクタ
１２ 内部回路
１４ 可変遅延回路
１６ 遅延回路
１６ａ 遅延段
１８ セレクタ
１８ａ CMOS伝達ゲート
１８ｂ インバータ
２２、２４、２６ 遅延回路
２２ａ、２４ａ、２６ａ 遅延段
ACT 活性化信号
CNT 制御信号
DT 遅延信号
FUS ヒューズ信号
IN 入力信号
OUT 遅延出力信号
S、SS、/SS 選択信号
【発明の属する技術分野】
本発明は、遅延時間を所定の値に設定可能な可変遅延回路に関する。特に、本発明は、可変遅延回路の消費電力を低減するための技術に関する。
【０００２】
【従来の技術】
図７は、従来の可変遅延回路を示している。
可変遅延回路は、遅延段２ａが縦続接続された遅延回路２と、セレクタ４とを有している。遅延回路２は、初段の遅延段２ａで入力信号INを受け、各遅延段２ａからそれぞれ遅延信号DT1、DT2、...、DTn-1、DTnを出力している。以降、遅延信号DT0〜DTnをまとめて遅延信号DTとも称する。セレクタ４は、遅延信号DT0、DT1、...、DTn-1、DTnと、これ等遅延信号DTにそれぞれ対応する選択信号SS0、SS1、...、SSn-1、SSnとを受けている。以降、選択信号SS0〜SSnをまとめて選択信号SSとも称する。選択信号SSは、図示しない制御回路から出力され、そのいずれかが活性化される。セレクタ４は、活性化された選択信号SSに対応する遅延信号DTを選択し、選択した遅延信号DTを遅延出力信号OUTとして出力する。この結果、可変遅延回路は、入力信号INを選択信号SSに応じて所定の時間遅らせる回路として動作する。
【０００３】
【発明が解決しようとする課題】
ところで、上述した可変遅延回路は、入力信号INの変化を受けたとき、全ての遅延段２ａを順次動作させて入力信号INの変化を伝達する。例えば、セレクタ４が選択信号SS1の活性化を受け、遅延信号DT1が選択される場合、選択信号DT1を出力する遅延段２ａより後段側の遅延段２ａは、順次に遅延信号DT2、DT3、...、DTnを出力する。このように、従来の可変遅延回路では、不要な遅延段２ａが動作するため、無駄な電力が消費されるという問題があった。特に、遅延時間の変化量を大きくする場合、あるいは遅延時間を細かく設定する場合には、遅延段２ａの数を多くする必要があり、このような場合、可変遅延回路の消費電力は大きくなる。
【０００４】
本発明の目的は、所定の遅延時間を設定可能な可変遅延回路の消費電力を低減することにある。
【０００５】
【課題を解決するための手段】
請求項１の可変遅延回路および請求項３、請求項７の可変遅延回路を有する半導体集積回路は、遅延回路とセレクタとを備えている。遅延回路は、複数の遅延段が縦続接続されて形成されている。遅延回路は、入力信号を初段で受け、各遅延段から入力信号を遅延させた遅延信号をそれぞれ出力する。セレクタは、遅延信号と、これ等遅延信号にそれぞれ対応する選択信号とを受けている。セレクタは、活性化された選択信号に対応する遅延信号を選択し、選択した信号を遅延出力信号として出力する。セレクタにより選択された遅延信号を出力する遅延段より後段側の遅延段は、非活性化される。不要な遅延段が動作しないため、無駄な電力の消費が防止される。
【０００６】
請求項２の可変遅延回路および請求項４の可変遅延回路を有する半導体集積回路では、セレクタは、出力が互いに接続された複数のスイッチを有している。スイッチは、遅延信号をそれぞれ受け、活性化された一つの選択信号に応答していずれかがオンし、受けた遅延信号のいずれかを遅延出力信号として出力する。各遅延段を制御する各選択信号は、各遅延段で受信する遅延信号が供給される各スイッチを選択する。
【０００７】
請求項５および請求項７の可変遅延回路を有する半導体集積回路は、内部回路の動作タイミングを調整する調整回路を備えている。調整回路は、選択信号のいずれかを活性化する活性化制御回路を備えている。そして、活性化制御回路がいずれかの選択信号を活性化することで、入力信号を所定の時間遅延させた遅延出力信号が可変遅延回路から出力され、内部回路の動作タイミングが調整される。すなわち、内部回路の動作余裕が評価される。
【０００８】
請求項６および請求項７の可変遅延回路を有する半導体集積回路では、調整回路は、ヒューズの溶断により選択信号のいずれかを活性化するヒューズ回路を備えている。調整回路は、活性化制御回路およびヒューズ回路のいずれかの制御に基づいて、選択信号を活性化する。この半導体集積回路では、まず、セレクタによりヒューズ回路から活性化制御回路に切り替え、内部回路を動作させることによって、最適なタイミングの遅延出力信号が見つけられる。次に、セレクタにより活性化制御回路からヒューズ回路に切り替え、可変遅延回路から最適なタイミングの遅延出力信号が常に出力されるように、ヒューズ回路の所定のヒューズが溶断される。すなわち、遅延出力信号のトリミングが行われる。
【０００９】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。各図面において太線で示した信号線は、複数本で構成されていることを示している。また、太線が接続された回路の一部は、複数の要素で構成されている。従来技術で説明した回路と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００１０】
図１は、本発明の可変遅延回路の基本原理を示すブロック図である。
可変遅延回路は、複数の遅延段６ａが縦続接続された遅延回路６と、セレクタ４とを有している。遅延回路６は、初段の遅延段６ａで入力信号INを受け、各遅延段６ａから遅延信号DT1、DT2、...、DTn-1、DTnをそれぞれ出力している。各遅延段６ａは、前段から供給される遅延信号DTに対応する選択信号SSを受けている。セレクタ４は、従来と同一の回路である。セレクタ４は、活性化された選択信号SS0〜SSnに対応する遅延信号DT0〜DTnを選択し、選択した遅延信号DTを遅延出力信号OUTとして出力する。選択信号SS0〜SSnは、図示しない制御回路から出力され、そのいずれかが活性化される。
【００１１】
この可変遅延回路では、活性化された選択信号SSを受けた遅延段６ａは非活性化される。非活性化された遅延段６ａは、前段からの遅延信号DTを後段に伝達しない。すなわち、非活性化された遅延段６ａおよびこの遅延段６ａより後段の遅延段６ａは、動作を停止する。そのため、電力の無駄な消費が防止される。また、セレクタ４で使用される選択信号SSを利用して不要な遅延段６ａが非活性化されるため、低消費電力の可変遅延回路を容易に構成できる。
【００１２】
図２は、本発明の可変遅延回路および可変遅延回路を有する半導体集積回路の第１の実施形態を示している。この実施形態は、請求項１ないし請求項７に対応している。
半導体集積回路は、例えば、シリコン基板上にCMOSプロセス技術を使用してDRAMとして形成されている。半導体集積回路は、調整回路１０、デコーダ１１、メモリセルおよびセンスアンプ等を有する内部回路１２、可変遅延回路１４、および図示しない入出力回路、制御回路を有している。
【００１３】
調整回路１０は、活性化制御回路１０ａ、ヒューズ回路１０ｂ、および複数のセレクタ１０ｃを有している。活性化制御回路１０ａは、図示しない制御回路の制御を受けて、活性化信号ACT0〜ACTm（以降、まとめて活性化信号ACTとも称する）を制御する回路である。所定の活性化信号ACTの活性化は、制御信号（図示せず）により行われる。ヒューズ回路１０ｂは、ポリシリコン等からなる複数のヒューズ（図示せず）を有している。ヒューズ回路１０ｂは、これ等ヒューズの溶断に応じて、活性化信号ACT0〜ACTmにそれぞれ対応する複数のヒューズ信号FUS0〜FUSm（以降、まとめてヒューズ信号FUSとも称する）を制御する回路である。ヒューズの溶断により活性化されたヒューズ信号FUSは、再び非活性化できない。
【００１４】
複数のセレクタ１０ｃは、それぞれ活性化信号ACT0〜ACTmおよびヒューズ信号FUS0〜FUSmを受け、制御信号CNTによって、活性化信号ACT0〜ACTmまたはヒューズ信号FUS0〜FUSmのいずれかを、選択信号S0〜Sm（以降、まとめて選択信号Sとも称する）として出力している。
デコーダ１１は、選択信号Sを受け、いずれかの選択信号SSを活性化する。可変遅延回路１４は、入力信号INおよび選択信号Sを受け、入力信号INを所定時間遅延させた遅延出力信号OUTを出力している。この実施形態では、遅延出力信号OUTは、例えば、内部回路１２のセンスアンプを活性化するタイミング信号として使用される。センスアンプは、遅延出力信号OUTが低レベルのときに活性化される。すなわち、遅延出力信号OUTは負論理で使用される。
【００１５】
図３は、可変遅延回路１４の詳細を示している。
可変遅延回路１４は、複数の遅延段１６ａが縦続接続された遅延回路１６と、セレクタ１８とを有している。
遅延回路１６の遅延段１６ａは、NANDゲートとインバータからなるAND回路で構成されている。遅延回路１６は、初段の遅延段１６ａで入力信号INの反転信号を受け、各遅延段１６ａからそれぞれ遅延信号DT1、DT2、...、DTn-1、DTnを出力している。各遅延段１６ａは、前段から供給される遅延信号DT0〜DTn-1に対応する選択信号SS0〜SSn-1をそれぞれ受けている。
【００１６】
セレクタ１８は、遅延信号DTにそれぞれ対応して複数のCMOS伝達ゲート１８ａを有している。CMOS伝達ゲート１８ａは、一方の入出力端子で遅延信号DTをそれぞれ受けている。CMOS伝達ゲート１８ａの他方の入出力端子は、互いに接続され、インバータ１８ｂに接続されている。CMOS伝達ゲート１８ａは、選択信号SSおよび選択信号SSの反転信号で制御されており、選択信号SSが低レベルのときに導通する。インバータ１８ｂは、受けた信号を遅延出力信号OUTとして出力している。
【００１７】
次に、上述した回路の動作を説明する。
まず、半導体集積回路の製造後、複数の半導体集積回路がつながっているウエハの状態で、動作試験が実行される。図２に示した活性化制御回路１０ａは、活性化信号ACT0〜ACTmを順次に活性化する。このとき、ヒューズ信号FUSは、非活性化（低レベル）されている。ここで、制御信号CNTを活性化（高レベル）させることによって、セレクタ１０ｃは、活性化信号ACTを選択信号としてデコーダ１１に出力する。デコーダ１１は、選択信号 SSを受け、いずれかの選択信号SSを活性化する。
【００１８】
図３に示した活性化された選択信号SSを受けたCMOS伝達ゲート１８ａは、オンし、所定の遅延信号DTをインバータ１８ｂに伝達する。インバータは、受けた遅延信号DT信号を反転し、遅延出力信号OUTとして出力する。例えば、選択信号SS1が活性化された場合、入力信号INに対して１つの遅延段１６ａの遅延時間だけ遅れた遅延信号DT1が遅延出力信号OUTとして出力される。
【００１９】
遅延回路１６において、遅延段１６ａは、非活性化された選択信号SS（高レベル）を受けて活性化される。遅延段１６ａは、活性化された選択信号SS（低レベル）を受けて非活性化され、低レベルの遅延信号DTを出力し続ける。例えば、選択信号SS1が活性化された場合、遅延信号DT1を受ける遅延段１６ａは非活性化され、低レベルの遅延信号DT2を出力する。低レベルの遅延信号DT2を受けた遅延段１６ａは非活性化され、低レベルの遅延信号DT3（図示せず）を出力する。この結果、活性化された選択信号SSを受けた遅延段１６ａおよびそれ以降の遅延段は、非活性化され動作を停止する。正確には、低レベルの遅延信号DTを出力し続ける。遅延段１６ａおよび遅延段１６ａの出力を受ける回路は、CMOS回路で形成されているため、非活性化された遅延段１６ａの消費電力は、ほぼゼロになる。したがって、可変遅延回路１４の消費電力は、従来に比べ大幅に低減される。
【００２０】
動作試験により、センスアンプが最適に動作する遅延出力信号OUTのタイミング（すなわち、このときに活性化すべき活性化信号ACT）が明らかになる。この後、所定のヒューズが溶断されることで、半導体集積回路の動作時に、制御信号CNTを非活性化（低レベル）することによって、上記活性化信号ACTに対応するヒューズ信号FUSが常に活性化され、所定の選択信号SSが常に活性化される。また、これ以降も、制御信号CNTを活性化状態（高レベル）にすることによって、ヒューズを溶断した後にも活性化制御回路１０ａは、任意の選択信号SSを活性化可能になる。活性化された選択信号SSを受けた遅延段１６ａおよびそれ以降の遅延段は、上述と同様に、非活性化され動作を停止する。このため、可変遅延回路１４の消費電力は、従来に比べ大幅に低減される。
【００２１】
動作試験の後、半導体集積回路は、パッケージ状態に組み立てられ、最終の動作試験が実行された後、出荷される。
なお、非活性化された遅延段１６ａは、低レベルの遅延信号DTを出力し続ける。このため、万一電源ノイズ等により、オフしているべきCMOS伝達ゲート１８ａがオンした場合にも、遅延出力信号OUTは、非活性化状態（高レベル）を維持する。このため、ノイズによるセンスアンプの誤動作が防止される。
【００２２】
以上、本実施形態では、選択信号SSにより非活性化された遅延段１６ａより後段の遅延段１６ａは、動作を停止した。不要な遅延段１６ａが動作しないため、電力の無駄な消費を防止できる。
遅延段１６ａの非活性化は、セレクタ１８で使用される選択信号SSを利用して行われる。このため、低消費電力の可変遅延回路を容易に構成できる。
【００２３】
所定の選択信号SSを活性化させる活性化制御回路１０ａを備えた。このため、動作試験において、選択信号を順次に活性化することで、内部回路１２の動作余裕を評価でき、最適な遅延出力信号OUTのタイミングを評価できる。
活性化制御回路１０ａおよびヒューズ回路１０ｂのいずれかの制御により所定の選択信号SSを活性化させた。このため、内部回路１２の電気的特性評価に基づいてヒューズ回路１０ｂの所定のヒューズを溶断することで、最適なタイミングの遅延出力信号OUTを常に出力できる。
【００２４】
図４は、本発明の可変遅延回路の第２の実施形態を示している。この実施形態は、請求項１および請求項２に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態は、可変遅延回路に形成された遅延回路２２が、第１の実施形態と相違している。その他の構成は第１の実施形態と同一である。
【００２５】
遅延回路２２は、複数の遅延段２２ａを縦続接続して構成されている。遅延段２２ａは、NORゲートとインバータからなるOR回路で構成されている。遅延回路２２は、初段の遅延段２２ａで入力信号INの反転信号を受け、各遅延段２２ａからそれぞれ遅延信号DT1、DT2、...、DTn-1、DTnを出力している。各遅延段２２ａは、前段から供給される遅延信号DT0〜DTn-1に対応する選択信号SS0〜SSn-1の反転信号をそれぞれ受けている。
【００２６】
すなわち、この実施形態では、遅延段２２ａは、選択信号SSの活性化（低レベル）を受けて非活性化され、高レベルの遅延信号DTを出力する。そのため、遅延出力信号OUTが正論理で使用される場合に、ノイズによる誤動作が防止される。すなわち、万一電源ノイズ等により、オフしているべきCMOS伝達ゲート１８ａがオンした場合にも、遅延出力信号OUTは、非活性化状態（低レベル）を維持する。
【００２７】
この実施形態の可変遅延回路においても、上述した第１の実施形態と同様の効果を得ることができる。
図５は、本発明の可変遅延回路の第３の実施形態を示している。この実施形態は、請求項１および請求項２に対応している。第１の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
【００２８】
この実施形態は、可変遅延回路に形成された遅延回路２４が、第１の実施形態と相違している。その他の構成は第１の実施形態と同一である。
遅延回路２４は、複数の遅延段２４ａを縦続接続して構成されている。遅延回路２４は、初段の遅延段２４ａで入力信号INの反転信号を受け、各遅延段２４ａからそれぞれ遅延信号DT1、DT2、...、DTn-1、DTnを出力している。各遅延段２４ａは、前段から供給される遅延信号DT0〜DTn-1に対応する選択信号SS0〜SSn-1およびその反転信号/SS0〜/SSn-1をそれぞれ受けている。
【００２９】
遅延段２４ａは、CMOS伝達ゲート、２つのインバータからなるインバータ列、およびnMOSトランジスタを有している。CMOS伝達ゲートは、一方の入出力端子を入力端子に接続し、他方の入出力端子をインバータ列の入力端子に接続している。インバータ列は、遅延信号DTを出力している。nMOSトランジスタは、ゲートで選択信号の反転信号/SSを受け、ドレインをCMOS伝達ゲートの他方の入出力端子に接続し、ソースを接地線に接続している。CMOS伝達ゲートは、選択信号SS（SS0〜SSn-1）および選択信号SSの反転信号/SS（/SS0〜/SSn-1）で制御されており、選択信号SSが高レベルのときに導通する。
【００３０】
すなわち、この実施形態では、選択信号SSの活性化（低レベル）を受けた遅延段２４ａは、CMOS伝達ゲートをオフし、nMOSトランジスタをオンすることで、低レベルの遅延信号DTを出力する。その他の動作は上述した第１の実施形態と同一である。
この実施形態の可変遅延回路においても、上述した第１の実施形態と同様の効果を得ることができる。
【００３１】
図６は、本発明の可変遅延回路の第４の実施形態を示している。この実施形態は、請求項１および請求項２に対応している。第１の実施形態および第３の実施形態で説明した回路・信号と同一の回路・信号については、同一の符号を付し、これ等については、詳細な説明を省略する。
この実施形態は、可変遅延回路に形成された遅延回路２６が、第３の実施形態と相違している。その他の構成は第３の実施形態と同一である。
【００３２】
遅延回路２６は、複数の遅延段２６ａを縦続接続して構成されている。遅延回路２６は、初段の遅延段２６ａで入力信号INの反転信号を受け、各遅延段２６ａからそれぞれ遅延信号DT1、DT2、...、DTn-1、DTnを出力している。各遅延段２６ａは、前段から供給される遅延信号DT0〜DTn-1に対応する選択信号SS0〜SSn-1およびその反転信号/SS0〜/SSn-1をそれぞれ受けている。
【００３３】
遅延段２６ａは、CMOS伝達ゲート、２つのインバータからなるインバータ列、およびpMOSトランジスタを有している。CMOS伝達ゲートは、一方の入出力端子を入力端子に接続し、他方の入出力端子をインバータ列の入力端子に接続している。インバータ列は、遅延信号DTを出力している。pMOSトランジスタは、ゲートで選択信号SSを受け、ドレインをCMOS伝達ゲートの他方の入出力端子に接続し、ソースを電源線に接続している。CMOS伝達ゲートは、選択信号SS（SS0〜SSn-1）および選択信号SSの反転信号/SS（/SS0〜/SSn-1）で制御されており、選択信号SSが高レベルのときに導通する。
【００３４】
すなわち、この実施形態では、選択信号SSの活性化（低レベル）を受けた遅延段２６ａは、CMOS伝達ゲートをオフし、pMOSトランジスタをオンすることで、高レベルの遅延信号DTを出力する。その他の動作は上述した第１および第２の実施形態と同一である。
この実施形態の可変遅延回路においても、上述した第１および第２の実施形態と同様の効果を得ることができる。
【００３５】
なお、上述した実施形態では、遅延出力信号OUTを、センスアンプを活性化するタイミング信号として使用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、遅延出力信号OUTを、ワード線またはコラム線を活性化するタイミング信号として使用してもよい。さらに、本発明の可変遅延回路を、クロック同期式のDRAM（例えば、SDRAM）におけるクロック信号の遅延回路として使用してもよい。
【００３６】
上述した実施形態では、本発明をDRAMに適用した例について述べた。しかしながら、本発明はかかる実施形態に限定されるものではない。例えば、本発明をSRAM等の他の半導体メモリあるいはマイクロコンピュータ、ロジックLSI、システムLSIに適用してもよい。
そして、本発明が適用される半導体製造プロセスは、CMOSプロセスに限られず、Bi-CMOSプロセスでもよい。
【００３７】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎない。本発明はこれに限定されるものではなく、本発明を逸脱しない範囲で変形可能であることは明らかである。
【００３８】
【発明の効果】
請求項１の可変遅延回路および請求項３、請求項７の可変遅延回路を有する半導体集積回路では、不要な遅延段の動作を停止できるため、電力の無駄な消費を防止できる。
【００３９】
請求項２の可変遅延回路および請求項４の可変遅延回路を有する半導体集積回路では、簡易なスイッチによりセレクタを容易に構成できる。
請求項５、請求項７の可変遅延回路を有する半導体集積回路は、活性化制御回路により、選択信号を順次に活性化することで、内部回路の動作余裕を評価できる。
請求項６、請求項７の可変遅延回路を有する半導体集積回路では、内部回路の評価に基づいてヒューズ回路の所定のヒューズを溶断することで、最適なタイミングの遅延出力信号を常に出力できる。
【図面の簡単な説明】
【図１】本発明の可変遅延回路の基本原理を示すブロック図である。
【図２】本発明の可変遅延回路および可変遅延回路を有する半導体集積回路の第１の実施形態を示すブロック図である。
【図３】図２の可変遅延回路の詳細を示すブロック図である。
【図４】第２の実施形態における可変遅延回路の詳細を示すブロック図である。
【図５】第３の実施形態における可変遅延回路の詳細を示すブロック図である。
【図６】第４の実施形態における可変遅延回路の詳細を示すブロック図である。
【図７】従来の可変遅延回路を示すブロック図である。
【符号の説明】
４ セレクタ
６ 遅延回路
６ａ 遅延段
１０ 調整回路
１０ａ 活性化制御回路
１０ｂ ヒューズ回路
１０ｃ セレクタ
１２ 内部回路
１４ 可変遅延回路
１６ 遅延回路
１６ａ 遅延段
１８ セレクタ
１８ａ CMOS伝達ゲート
１８ｂ インバータ
２２、２４、２６ 遅延回路
２２ａ、２４ａ、２６ａ 遅延段
ACT 活性化信号
CNT 制御信号
DT 遅延信号
FUS ヒューズ信号
IN 入力信号
OUT 遅延出力信号
S、SS、/SS 選択信号
Claims (7)
- 複数の遅延段が縦続接続され、入力信号を初段で受け、前記各遅延段から該入力信号を遅延させた遅延信号を対応する選択信号に応じてそれぞれ出力する遅延回路と、
前記遅延信号と、これ等遅延信号にそれぞれ対応する前記選択信号とを受け、活性化された一つの前記選択信号に対応する前記遅延信号を選択し、選択した信号を遅延出力信号として出力するセレクタとを備え、
前記セレクタにより選択された前記遅延信号を出力する前記遅延段より後段側の前記遅延段は、非活性化されることを特徴とする可変遅延回路。 - 請求項１記載の可変遅延回路において、
前記セレクタは、前記遅延信号をそれぞれ受け、活性化された一つの前記選択信号に応答していずれかがオンし、受けた前記遅延信号のいずれかを遅延出力信号として出力する出力が互いに接続された複数のスイッチを備え、
前記各遅延段を制御する前記各選択信号は、前記各遅延段で受信する前記遅延信号が供給される前記各スイッチを選択することを特徴とする可変遅延回路。 - 可変遅延回路を有する半導体集積回路であって、
前記可変遅延回路は、
複数の遅延段が縦続接続され、入力信号を初段で受け、前記各遅延段から該入力信号を遅延させた遅延信号を対応する選択信号に応じてそれぞれ出力する遅延回路と、
前記遅延信号と、これ等遅延信号にそれぞれ対応する前記選択信号とを受け、活性化された一つの前記選択信号に対応する前記遅延信号を選択し、選択した信号を遅延出力信号として出力するセレクタとを備え、
前記セレクタにより選択された前記遅延信号を出力する前記遅延段より後段側の前記遅延段は、非活性化されることを特徴とする可変遅延回路を有する半導体集積回路。 - 請求項３記載の可変遅延回路を有する半導体集積回路において、
前記セレクタは、前記遅延信号をそれぞれ受け、活性化された一つの前記選択信号に応答していずれかがオンし、受けた前記遅延信号のいずれかを遅延出力信号として出力する出力が互いに接続された複数のスイッチを備え、
前記各遅延段を制御する前記各選択信号は、前記各遅延段で受信する前記遅延信号が供給される前記各スイッチを選択することを特徴とする可変遅延回路を有する半導体集積回路。 - 請求項３記載の可変遅延回路を有する半導体集積回路において、
前記選択信号のいずれかを活性化するための活性化制御回路を有する調整回路と、
前記セレクタが出力する前記遅延出力信号に応じて動作タイミングが変わる内部回路とを備えたことを特徴とする可変遅延回路を有する半導体集積回路。 - 請求項５記載の可変遅延回路を有する半導体集積回路において、
前記調整回路は、
内蔵するヒューズの溶断により前記選択信号のいずれかを活性化するヒューズ回路と、
前記活性化制御回路による前記選択信号のいずれかの活性化または前記ヒューズ回路による前記選択信号のいずれかの活性化のうち一方を有効にする選択回路とを備えたことを特徴とする可変遅延回路を有する半導体集積回路。 - 可変遅延回路を有する半導体集積回路であって、
前記可変遅延回路は、
複数の遅延段が縦続接続され、入力信号を初段で受け、前記各遅延段から該入力信号を遅延させた遅延信号を対応する選択信号に応じてそれぞれ出力する遅延回路と、
前記遅延信号と、これ等遅延信号にそれぞれ対応する前記選択信号とを受け、活性化された一つの前記選択信号に対応する前記遅延信号を選択し、選択した信号を遅延出力信号として出力するセレクタと、
前記選択信号のいずれかを活性化するための活性化制御回路を有する調整回路と、
前記調整回路に含まれ、内蔵するヒューズの溶断により前記選択信号のいずれかを活性化するヒューズ回路と、
前記調整回路に含まれ、前記活性化制御回路による前記選択信号のいずれかの活性化または前記ヒューズ回路による前記選択信号のいずれかの活性化のうち一方を有効にする選択回路と、
前記セレクタが出力する前記遅延出力信号に応じて動作タイミングが変わる内部回路とを備え、
前記遅延段のうち前記セレクタにより選択された前記遅延信号を出力する前記遅延段より後段側の前記遅延段は、非活性化されることを特徴とする可変遅延回路を有する半導体集積回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000156843A JP3984412B2 (ja) | 2000-05-26 | 2000-05-26 | 可変遅延回路および可変遅延回路を有する半導体集積回路 |
| US09/843,818 US6459319B2 (en) | 2000-05-26 | 2001-04-30 | Variable delay circuit and semiconductor integrated circuit having the same |
| KR1020010023420A KR100649062B1 (ko) | 2000-05-26 | 2001-04-30 | 가변 지연 회로 및 가변 지연 회로를 구비한 반도체 집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000156843A JP3984412B2 (ja) | 2000-05-26 | 2000-05-26 | 可変遅延回路および可変遅延回路を有する半導体集積回路 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2001338981A JP2001338981A (ja) | 2001-12-07 |
| JP2001338981A5 JP2001338981A5 (ja) | 2006-08-31 |
| JP3984412B2 true JP3984412B2 (ja) | 2007-10-03 |
Family
ID=18661569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000156843A Expired - Fee Related JP3984412B2 (ja) | 2000-05-26 | 2000-05-26 | 可変遅延回路および可変遅延回路を有する半導体集積回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6459319B2 (ja) |
| JP (1) | JP3984412B2 (ja) |
| KR (1) | KR100649062B1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6980041B2 (en) * | 2002-10-04 | 2005-12-27 | Hewlett-Packard Development Company, L.P. | Non-iterative introduction of phase delay into signal without feedback |
| US6788124B1 (en) * | 2002-10-31 | 2004-09-07 | Xilinx, Inc. | Method and apparatus for reducing jitter in a delay line and a trim unit |
| US7304503B2 (en) * | 2004-06-08 | 2007-12-04 | Transmeta Corporation | Repeater circuit with high performance repeater mode and normal repeater mode, wherein high performance repeater mode has fast reset capability |
| US7173455B2 (en) | 2004-06-08 | 2007-02-06 | Transmeta Corporation | Repeater circuit having different operating and reset voltage ranges, and methods thereof |
| US7635992B1 (en) | 2004-06-08 | 2009-12-22 | Robert Paul Masleid | Configurable tapered delay chain with multiple sizes of delay elements |
| US7656212B1 (en) * | 2004-06-08 | 2010-02-02 | Robert Paul Masleid | Configurable delay chain with switching control for tail delay elements |
| US7405597B1 (en) | 2005-06-30 | 2008-07-29 | Transmeta Corporation | Advanced repeater with duty cycle adjustment |
| US7336103B1 (en) * | 2004-06-08 | 2008-02-26 | Transmeta Corporation | Stacked inverter delay chain |
| US7142018B2 (en) | 2004-06-08 | 2006-11-28 | Transmeta Corporation | Circuits and methods for detecting and assisting wire transitions |
| US7498846B1 (en) | 2004-06-08 | 2009-03-03 | Transmeta Corporation | Power efficient multiplexer |
| US7071747B1 (en) | 2004-06-15 | 2006-07-04 | Transmeta Corporation | Inverting zipper repeater circuit |
| US7149145B2 (en) * | 2004-07-19 | 2006-12-12 | Micron Technology, Inc. | Delay stage-interweaved analog DLL/PLL |
| US7592842B2 (en) * | 2004-12-23 | 2009-09-22 | Robert Paul Masleid | Configurable delay chain with stacked inverter delay elements |
| KR100663361B1 (ko) * | 2005-05-17 | 2007-01-02 | 삼성전자주식회사 | 지연 회로 및 이를 구비한 반도체 장치 |
| US20090027131A1 (en) * | 2007-07-25 | 2009-01-29 | Shingo Suzuki | Ring oscillators for cmos transistor beta ratio monitoring |
| KR100915808B1 (ko) | 2007-10-30 | 2009-09-07 | 주식회사 하이닉스반도체 | 지연고정루프 회로의 지연 회로 및 지연 방법 |
| KR100917641B1 (ko) * | 2008-04-15 | 2009-09-17 | 주식회사 하이닉스반도체 | 지연회로 |
| KR20100013167A (ko) * | 2008-07-30 | 2010-02-09 | 삼성전자주식회사 | 데이터 액세스 시간을 일정하게 유지하는 반도체 장치 |
| US7961033B2 (en) * | 2008-09-19 | 2011-06-14 | Cavium Networks, Inc. | DLL-based temperature sensor |
| RU2696331C1 (ru) * | 2018-05-21 | 2019-08-01 | Российская Федерация, от имени которой выступает Государственная корпорация по атомной энергии "Росатом" (Госкорпорация "Росатом") | Регулируемая схема задержки |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI92120C (fi) * | 1992-04-15 | 1994-09-26 | Nokia Mobile Phones Ltd | Jänniteohjattu oskillaattori |
| US5389843A (en) * | 1992-08-28 | 1995-02-14 | Tektronix, Inc. | Simplified structure for programmable delays |
| KR960013858B1 (ko) * | 1994-02-03 | 1996-10-10 | 현대전자산업 주식회사 | 데이타 출력버퍼 제어회로 |
| JPH08330918A (ja) * | 1995-06-06 | 1996-12-13 | Mitsubishi Electric Corp | 可変遅延回路 |
| JPH09223952A (ja) * | 1996-02-15 | 1997-08-26 | Mitsubishi Electric Corp | 可変遅延回路とこれを用いたリング発振器及びパルス幅可変回路 |
| US5727021A (en) * | 1996-04-03 | 1998-03-10 | Teradyne, Inc. | Apparatus and method for providing a programmable delay with low fixed delay |
| US5963074A (en) * | 1997-06-18 | 1999-10-05 | Credence Systems Corporation | Programmable delay circuit having calibratable delays |
| JP3901297B2 (ja) * | 1997-09-09 | 2007-04-04 | 富士通株式会社 | Ｄｌｌ回路及びそれを利用した半導体記憶装置 |
-
2000
- 2000-05-26 JP JP2000156843A patent/JP3984412B2/ja not_active Expired - Fee Related
-
2001
- 2001-04-30 KR KR1020010023420A patent/KR100649062B1/ko not_active IP Right Cessation
- 2001-04-30 US US09/843,818 patent/US6459319B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001338981A (ja) | 2001-12-07 |
| US6459319B2 (en) | 2002-10-01 |
| KR20010107560A (ko) | 2001-12-07 |
| US20010045855A1 (en) | 2001-11-29 |
| KR100649062B1 (ko) | 2006-11-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3984412B2 (ja) | 可変遅延回路および可変遅延回路を有する半導体集積回路 | |
| US6809546B2 (en) | On-chip termination apparatus in semiconductor integrated circuit, and method for controlling the same | |
| JP3754201B2 (ja) | 半導体メモリ装置の動作制御装置 | |
| US20020110035A1 (en) | Method of reducing standby current during power down mode | |
| JP4930875B2 (ja) | オンダイターミネーション制御装置 | |
| US6630850B2 (en) | Semiconductor integrated circuit including command decoder for receiving control signals | |
| TWI502606B (zh) | 延遲線 | |
| KR100390242B1 (ko) | 입력 버퍼 | |
| US5440246A (en) | Programmable circuit with fusible latch | |
| US7116127B2 (en) | Circuit with fuse and semiconductor device having the same circuit | |
| JP3822405B2 (ja) | 半導体集積回路装置及びその信号伝送回路 | |
| KR20050041608A (ko) | 라이트회복시간의 조절이 가능한 동기식 메모리 장치 | |
| US11328751B2 (en) | Semiconductor device for stable control of power-down mode | |
| US20060132183A1 (en) | Semiconductor device | |
| US5748541A (en) | Latch circuit operating in synchronization with clock signals | |
| US10396789B2 (en) | Power gating control circuit | |
| JPH11161363A (ja) | 内部クロック発生回路 | |
| US6300801B1 (en) | Or gate circuit and state machine using the same | |
| JPH08130448A (ja) | 可変遅延回路 | |
| JP2001196904A (ja) | 半導体集積回路 | |
| KR20080040218A (ko) | 반도체 메모리 장치의 프리차지 시간 제어 장치 | |
| KR100238222B1 (ko) | 동기 지연 선 회로 | |
| KR100401511B1 (ko) | 스탠바이 모드 제어회로 및 이를 이용하는 반도체 메모리장치 | |
| KR100771533B1 (ko) | 퓨즈 컷팅 회로 | |
| KR20010066212A (ko) | 퓨즈 프로그램 회로 및 프로그래밍 방법과 퓨즈 프로그램회로를 구비하는 지연회로 및 이를 이용하는 지연 제어방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031216 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20031216 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040407 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060712 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070417 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070601 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070703 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070706 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100713 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100713 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100713 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110713 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110713 Year of fee payment: 4 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110713 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120713 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120713 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130713 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |