JP4542975B2 - 電子デバイス、負荷変動補償回路、電源装置、及び試験装置 - Google Patents

Description

本発明は、半導体回路等の電子デバイスにおいて、動作回路に供給される電源電力の変動を補償する機能を備える電子デバイス、半導体回路等の電子デバイスに供給される電源電力の変動を補償する負荷変動補償回路、当該負荷変動補償回路を備える電源装置、及び当該電源装置を備える試験装置に関する。特に本発明は、動作回路の消費電流変動により生じる電源電圧変動を補償する機能を有する電子デバイスに関する。

従来、半導体回路等の電子デバイスを試験する場合、電子デバイスを駆動するための電源電力を供給している。例えば、試験装置が備える電源装置は、電源配線を介して電子デバイスに電源電力を供給する。

現在、関連する特許文献等は認識していないので、その記載を省略する。

しかし、ＣＭＯＳ回路等の電子デバイスにおいては、電子デバイスが有する素子の動作率が変動することにより、消費電流が変動する。この場合、電源装置と電子デバイスとを接続する電源配線のインピーダンス、電子デバイス内部の電源配線のインピーダンス、又は電源装置の出力インピーダンスにより、消費電流の変動に伴い、電子デバイスの回路に供給される電源電圧の電圧降下量が変動する。

係る電源電圧の変動が生じた場合、電子デバイスの試験を精度よく行うことができない。このような問題に対し、電源電圧の変動を検出して電源装置にフィードバックし、当該変動を補償する電源電圧を生成することが考えられる。例えば、電源電圧変動の直流成分については、電子デバイスの電源入力端の近傍で電圧変動を検出することにより、電子デバイスに与えられる電源電圧を適正な値に補償することができる。電子デバイスの電源入力端の近傍における電源電圧変動を検出するには、当該電源入力端の近傍において、電源配線に分岐して接続されるセンス経路を設ける必要がある。

しかし、当該センス経路は電源配線から分岐して設けられるので、センス経路に電源電流の一部が流れてしまう。このため、当該センス経路のインピーダンスを大きくし、分岐して流れる電流量を小さくする必要がある。しかし、センス経路のインピーダンスを大きくした場合、センス経路の時定数が大きくなってしまう。また、電源装置の出力段に設けられるパワートランジスタは、大電力を出力可能なように、大規模のトランジスタを用いる必要がある。

このため、電子デバイスの電源入力端の近傍における電源電圧変動に対して高速に追従する電源電圧を出力することは困難である。例えば、電源電圧変動の低周波成分は補償することができるが、センス経路の時定数及びパワートランジスタのサイズ等により定まる電源装置の応答速度より速い周期の電圧変動は補償することができない。

このような負荷変動に対する電源電流及び電源電圧の変動、即ちロードレギュレーションは、集積化の著しい近年の半導体回路においては、近傍の回路に対するノイズとなり特に問題となる。このため、電源電圧変動に高速に追従することができる負荷変動補償回路が望まれている。

このため本発明は、上述した課題を解決することのできる電子デバイス、負荷変動補償回路、電源装置、及び試験装置を提供することを目的とする。この目的は、請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記課題を解決するために、本発明の第１形態においては、与えられる入力信号に応じた出力信号を出力する電子デバイスであって、入力信号が与えられ、出力信号を出力する動作回路と、外部から電源電力を受け取り、動作回路に電源電力を供給する電源配線と、電源配線から分岐して設けられ、動作回路に供給される電源電力の変動を補償する負荷変動補償回路とを備え、負荷変動補償回路は、動作回路に供給される電源電圧の単位変動量に対して所定の第１変動量で遅延量が変動し、与えられるクロック信号を遅延させる第１遅延回路部と、動作回路に供給される電源電圧の単位変動量に対して、第１変動量より大きい第２変動量で遅延量が変動し、与えられるクロック信号を遅延させる、第１遅延回路部と並列に設けられた第２遅延回路部と、電源配線に対して動作回路と並列に接続される負荷回路と、第１遅延回路部が出力するクロック信号と、第２遅延回路部が出力するクロック信号との位相差を検出し、当該位相差に基づいて負荷回路が消費する消費電流量を制御する位相検出部とを有する電子デバイスを提供する。

負荷変動補償回路は、動作回路の電源入力端子の近傍において、動作回路に電源電力を供給する主電源配線から分岐して設けられ、第１遅延回路部、第２遅延回路部、及び負荷回路に電源電力を供給する分岐電源配線を更に備えてよい。

位相検出部は、第１遅延回路部が出力するクロック信号と、第２遅延回路部が出力するクロック信号との位相差が、予め定められた位相差となるように、負荷回路が消費する消費電流量を制御してよい。

第１遅延回路部及び第２遅延回路部における遅延量は、動作回路に供給される電源電圧が所定の基準電圧となった場合に略同一となり、位相検出部は、第１遅延回路部及び第２遅延回路部に与えられる電源電圧が、所定の基準電圧となるように、負荷回路が消費する消費電流量を制御してよい。

位相検出部は、第１遅延回路部が出力するクロック信号の位相が、第２遅延回路部が出力するクロック信号の位相より進んでいる場合に、負荷回路が消費する消費電流量を増加させ、第１遅延回路部が出力するクロック信号の位相が、第２遅延回路部が出力するクロック信号の位相より遅れている場合に、負荷回路が消費する消費電流量を減少させてよい。

第１遅延回路部は、クロック信号を順次遅延させる、直列に接続された複数の第１遅延素子を有し、第２遅延回路部は、複数の第１遅延素子と同数が直列に接続され、クロック信号を順次遅延させる複数の第２遅延素子を有し、位相検出部は、それぞれの第１遅延素子、及びそれぞれの第１遅延素子に対応する第２遅延素子が出力するクロック信号の位相差を検出する複数の位相比較器を有し、負荷回路は、複数の位相比較器に対応して設けられ、対応する位相比較器の比較結果に応じて、所定の電流量を消費するか否かを切り替える複数の負荷器を有してよい。

負荷変動補償回路は、第１遅延回路部に入力されるクロック信号、又は第２遅延回路部に入力されるクロック信号のいずれかを所定の時間遅延させる位相差生成部を更に備えてよい。負荷変動補償回路は、動作回路が消費するべき電流量に基づいて、それぞれの負荷器が消費する電流量を調整する電流調整部を更に備えてよい。

本発明の第２の形態においては、電子デバイスに供給される電源電力の変動を補償する負荷変動補償回路であって、電子デバイスに供給される電源電圧の単位変動量に対して所定の第１変動量で遅延量が変動し、与えられるクロック信号を遅延させる第１遅延回路部と、電子デバイスに供給される電源電圧の単位変動量に対して、第１変動量より大きい第２変動量で遅延量が変動し、与えられるクロック信号を遅延させる、第１遅延回路部と並列に設けられた第２遅延回路部と、共通の電源配線に対して電子デバイスと並列に接続される負荷回路と、第１遅延回路部が出力するクロック信号と、第２遅延回路部が出力するクロック信号との位相差を検出し、当該位相差に基づいて負荷回路が消費する消費電流量を制御する位相検出部とを備える負荷変動補償回路を提供する。

本発明の第３の形態においては、電子デバイスに電源電力を供給する電源装置であって、電子デバイスに供給する電源電力を生成する電源回路と、電子デバイスに供給される電源電力の変動を補償する負荷変動補償回路とを備え、負荷変動補償回路は、電子デバイスに供給される電源電圧の単位変動量に対して所定の第１変動量で遅延量が変動し、与えられるクロック信号を遅延させる第１遅延回路部と、電子デバイスに供給される電源電圧の単位変動量に対して、第１変動量より大きい第２変動量で遅延量が変動し、与えられるクロック信号を遅延させる、第１遅延回路部と並列に設けられた第２遅延回路部と、電子デバイスと並列に設けられ、電源配線の少なくとも一部を電子デバイスと共通にする負荷回路と、第１遅延回路部が出力するクロック信号と、第２遅延回路部が出力するクロック信号との位相差を検出し、当該位相差に基づいて負荷回路が消費する消費電流量を制御する位相検出部とを有する電源装置を提供する。

本発明の第４の形態においては、電子デバイスを試験する試験装置であって、電子デバイスに試験信号を入力するパターン発生部と、電子デバイスの出力信号に基づいて、電子デバイスの良否を判定する判定部と、電子デバイスに電源電力を供給する電源装置とを備え、電源装置は、電子デバイスに供給する電源電力を生成する電源回路と、電子デバイスに供給される電源電力の変動を補償する負荷変動補償回路とを有し、負荷変動補償回路は、電子デバイスに供給される電源電圧の単位変動量に対して所定の第１変動量で遅延量が変動し、与えられるクロック信号を遅延させる第１遅延回路部と、電子デバイスに供給される電源電圧の単位変動量に対して、第１変動量より大きい第２変動量で遅延量が変動し、与えられるクロック信号を遅延させる、第１遅延回路部と並列に設けられた第２遅延回路部と、電子デバイスと並列に設けられ、電源配線の少なくとも一部を電子デバイスと共通にする負荷回路と、第１遅延回路部が出力するクロック信号と、第２遅延回路部が出力するクロック信号との位相差を検出し、当該位相差に基づいて負荷回路が消費する消費電流量を制御する位相検出部とを含む試験装置を提供する。

なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた、発明となりうる。

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

図１は、本発明の実施形態に係る試験装置１００の構成の一例を示す図である。試験装置１００は、半導体回路等の電子デバイス２００を試験する装置であって、パターン発生部１０、判定部１２、及び電源装置２０を備える。

パターン発生部１０は、電子デバイス２００に試験信号を入力する。例えば、パターン発生部１０は、電子デバイス２００の機能試験を行う場合に、電子デバイス２００を動作させる試験パターンを入力してよい。また、パターン発生部１０は、当該電子デバイス２００が出力するべき信号の期待値を示す期待値信号を生成する。

判定部１２は、電子デバイス２００の出力信号に基づいて、電子デバイス２００の良否を判定する。本例において判定部１２は、パターン発生部１０が生成する期待値信号と、電子デバイス２００の出力信号とを比較することにより、電子デバイス２００の良否を判定する。また、電源装置２０は、電子デバイス２００に電源電力を供給する。

図２は、電子デバイス２００の構成の一例を示す図である。電子デバイス２００は、与えられる入力信号に応じた出力信号を出力するデバイスであって、動作回路２０２、電源配線（３０−１及び３０−２、以下３０と総称する）、及び負荷変動補償回路４０を備える。動作回路２０２は、入力信号に応じた出力信号を出力する回路であり、例えばＣＭＯＳ ＡＳＩＣである。電源配線３０は、外部の電源装置２０が生成した電源電力を受け取り、動作回路２０２に供給する。電源装置２０は、電子デバイス２００に供給する電源電力を生成する。本例において電源装置２０は、正出力端子及び負出力端子を有し、それぞれ電子デバイス２００の正電源配線３０−１及び負電源配線３０−２を介して、動作回路２０２の正電源入力端子及び負電源入力端子に接続される。

また、電源配線３０は、動作回路２０２の電源入力端子の近傍において、主電源配線（２８−１及び２８−２、以下２８と総称する）、及び分岐電源配線（２６−１及び２６−２、以下２６と総称する）に分岐する。主電源配線２８は、電源装置２０と動作回路２０２とを接続し、動作回路２０２に電源電力を供給する。また分岐電源配線２６は、電源装置２０と負荷変動補償回路４０とを接続し、負荷変動補償回路４０に電源電力を供給する。本例においては、動作回路２０２及び負荷変動補償回路４０は、同一のチップ内に構成される。

ここで、動作回路２０２の電源入力端子の近傍における分岐点は、例えば当該分岐点から動作回路２０２までの主電源配線２８のインピーダンスが略ゼロ、又は実質的に無視できる大きさとなる位置であってよい。少なくとも、電源装置２０から当該分岐点までの配線２４のインピーダンスより、当該分岐点から動作回路２０２までの主電源配線２８のインピーダンスが小さくなる位置となるように設けられる。本例においては、動作回路２０２及び当該分岐点は、同一のチップ内に構成される。また、電源装置２０から電子デバイス２００までの電力伝送距離は、電子デバイス２００の内部における電力伝送距離に対して非常に大きい。このため、配線２４のインピーダンスに比べ、主電源配線２８のインピーダンスは非常に小さくなる。

また、分岐電源配線２６のインピーダンスも、略ゼロ又は実質的に無視できる大きさとなるように設けられることが好ましい。また、当該分岐点から動作回路２０２までの主電源配線２８のインピーダンスと、分岐電源配線２６のインピーダンスとが略等しくなるように設けられてもよい。

負荷変動補償回路４０は、動作回路２０２に供給される電源電力の変動を補償する。本例において負荷変動補償回路４０は、第１遅延回路部４２−１、第２遅延回路部４２−２、位相検出部４４、及び負荷回路４６を有する。また、電子デバイス２００が複数の動作回路２０２を備える場合、電子デバイス２００は、複数の動作回路２０２に対応する複数の負荷変動補償回路４０及びそれぞれの配線を備えてよい。

第１遅延回路部４２−１は、動作回路２０２に供給される電源電圧の単位変動量に対して所定の第１変動量で遅延量が変動し、与えられるクロック信号を遅延させる。また、第２遅延回路部４２−２は、動作回路２０２に供給される電源電圧の単位変動量に対して、第１変動量より大きい第２変動量で遅延量が変動し、与えられるクロック信号を遅延させる。本例において第１遅延回路部４２−１及び第２遅延回路部４２−２は、分岐電源配線２６を介して電源電圧が与えられ、当該電源電圧の変動に応じて遅延量が変動する。

また、本例においては第２遅延回路部４２−２における第２変動量が、第１遅延回路部４２−１における第１変動量より大きい場合について説明するが、他の例においては、第１変動量が第２変動量より大きくてもよい。即ち、第１遅延回路部４２−１及び第２遅延回路部４２−２において、電源電圧の単位変動量に対する遅延量の変動量が異なっていればよい。第１変動量又は第２変動量のいずれが大きい場合であっても、負荷変動補償回路４０は等価な動作を行うことができる。

負荷回路４６は、動作回路２０２と並列に設けられ、電源配線の少なくとも一部を動作回路２０２と共通にする。本例において負荷回路４６は、電源配線３０を動作回路２０２と共通にし、分岐電源配線２６から電源電力を受け取る。

位相検出部４４は、第１遅延回路部４２−１が出力するクロック信号と、第２遅延回路部４２−２が出力するクロック信号との位相差を検出し、当該位相差に基づいて負荷回路４６が消費する消費電流量を制御する。例えば、負荷回路４６は、予め定められた消費電流を、分岐電源配線２６を介して消費するか否かを切り替え可能な回路であり、位相検出部４４は、第１遅延回路部４２−１が出力するクロック信号と、第２遅延回路部４２−２が出力するクロック信号とのいずれの位相が進んでいるかに基づいて、負荷回路４６に当該消費電流を消費させるか否かを切替させてよい。また、負荷回路４６は、消費電流量が変動可能な回路であり、位相検出部４４は、当該位相差に基づいて負荷回路４６における消費電流量を制御してもよい。

図３は、第１遅延回路部４２−１及び第２遅延回路部４２−２における、電源電圧と遅延量との関係の一例を示す図である。本例においては、第２変動量が、第１変動量より大きい場合について説明する。即ち、図３に示すように、電源電圧−遅延量特性の傾きが、第１遅延回路部４２−１より第２遅延回路部４２−２のほうが大きい場合について説明する。

第１遅延回路部４２−１及び第２遅延回路部４２−２における遅延量は、動作回路２０２に供給される電源電圧が所定の基準電圧となった場合に同一となるように設計される。例えば、第１遅延回路部４２−１は、図３の点線で示すように、電源電圧−遅延量特性の傾きが、第２遅延回路部４２−２より小さい遅延素子と、与えられるクロック信号を遅延時間ｔ０遅延させて当該遅延素子に入力する位相差生成部とを有する。位相差生成部における遅延時間ｔ０を制御することにより、所望の基準電圧で、第１遅延回路部４２−１及び第２遅延回路部４２−２における遅延量を略同一とすることができる。当該基準電圧は、例えば動作回路２０２に与えられるべき電源電圧と略等しい電圧であってよく、例えば動作回路２０２の定格電圧と略等しい電圧であってよい。

位相検出部４４は、第１遅延回路部４２−１が出力するクロック信号と、第２遅延回路部４２−２が出力するクロック信号との位相差が、予め定められた位相差となるように、負荷回路４６が消費する消費電流量を制御する。本例においては、位相検出部４４は、当該位相差が略ゼロとなるように、負荷回路４６が消費する消費電流量を制御する。

図３に示すように、当該位相差が略ゼロとなるのは、第１遅延回路部４２−１における遅延量と、第２遅延回路部４２−２における遅延量が略等しくなる場合である。即ち、位相検出部４４は、第１遅延回路部４２−１及び第２遅延回路部４２−２に与えられる電源電圧が、図３に示す所定の基準電圧となるように、負荷回路４６が消費する消費電流量を制御する。

例えば、動作回路２０２の消費電流量が減少した場合、配線２４のインピーダンス成分における電圧降下量は減少する。即ち、動作回路２０２に供給される電源電圧は基準電圧より大きくなる。この場合、図３に示すように第２遅延回路部４２−２における遅延量が、第１遅延回路部４２−１における遅延量より大きくなるので、第１遅延回路部４２−１が出力するクロック信号の位相は、第２遅延回路部４２−２が出力するクロック信号の位相より進む。

位相検出部４４は、第１遅延回路部４２−１が出力するクロック信号の位相が、第２遅延回路部４２−２が出力するクロック信号の位相より進んでいる場合に、負荷回路４６の消費電流量を増加させる。例えば、負荷回路４６をオン状態に制御し、所定の消費電流を消費させる。負荷回路４６は、電源配線３０を介して電源電流を受け取るので、このような制御により、電源配線３０に流れる電源電流量は増大する。これにより、動作回路２０２の消費電流の減少による電源電圧の増大を補償することができる。

また、動作回路２０２の消費電流量が増大した場合、同様に動作回路２０２に供給される電源電圧は基準電圧より小さくなる。この場合、第１遅延回路部４２−１が出力するクロック信号の位相は、第２遅延回路部４２−２が出力するクロック信号の位相より遅れる。

位相検出部４４は、第１遅延回路部４２−１が出力するクロック信号の位相が、第２遅延回路部４２−２が出力するクロック信号の位相より遅れている場合に、負荷回路４６の消費電流量を減少させる。例えば、負荷回路４６をオフ状態に制御し、消費電流量を略ゼロとする。これにより、動作回路２０２の消費電流の増大による電源電圧の減少を補償することができる。

本例における負荷変動補償回路４０によれば、上述したように、動作回路２０２の消費電流の変動による電源電圧変動を補償することができる。また、電源電圧の変動を電源装置２０にフィードバックせず、電子デバイス２００の内部に設けた負荷回路４６の消費電流を制御することにより、電源電圧変動を補償するので、負荷変動に高速に追従することができる。特に、負荷回路４６のオン又はオフを切り替えることで、電源電圧変動を補償することができるので、簡易な制御で負荷変動に高速に追従することができる。

図４は、負荷変動補償回路４０の構成の他の例を示す図である。本例における負荷変動補償回路４０は、図２において説明した負荷変動補償回路４０の構成に加え、位相差生成部５７を更に有する。また、本例における第１遅延回路部４２−１は、直列に接続されたｎ個（但しｎは自然数）の第１遅延素子（４８−１〜４８−ｎ、以下４８と総称する）を有する。また、本例における第２遅延回路部４２−２は、直列に接続されたｎ個の第２遅延素子（５０−１〜５０−ｎ、以下５０と総称する）を有する。また、位相検出部４４は、ｎ個の位相比較器（５２−１〜５２−ｎ、以下５２と総称する）を有し、負荷回路４６は、ｎ個の負荷器（５４−１〜５４−ｎ、以下５４と総称する）を有する。

複数の第１遅延素子４８は、縦続接続され、与えられるクロック信号を順次遅延させる。それぞれの第１遅延素子４８には、分岐電源配線２６から電源電圧（ＶＨ、ＶＬ）が与えられ、当該電源電圧に応じた遅延を生じさせる。それぞれの第１遅延素子４８における遅延量は略同一である。例えば、それぞれの第１遅延素子４８における遅延量は、図３において点線で示した遅延量をｎ分割した遅延量であってよい。それぞれの第１遅延素子における遅延量は、例えばｄ１×Ｖで与えられる。ここで、ｄ１は、第１遅延素子４８に与えられる電源電圧の単位変動量に対する遅延量の変動量を示し、例えば第１遅延素子４８に与えるバイアス電圧により制御される。また、Ｖは第１遅延素子４８に与えられる電源電圧を示す。

複数の第２遅延素子５０は、縦続接続され、与えられるクロック信号を順次遅延させる。それぞれの第２遅延素子５０には、分岐電源配線２６から電源電圧（ＶＨ、ＶＬ）が与えられ、当該電源電圧に応じた遅延を生じさせる。それぞれの第２遅延素子５０における遅延量は略同一である。例えば、それぞれの第２遅延素子５０における遅延量は、図３に示した第２遅延回路部４２−２の遅延量をｎ分割した遅延量であってよい。それぞれの第２遅延素子５０における遅延量は、例えばｄ２×Ｖで与えられる。ここで、ｄ２は、第２遅延素子５０に与えられる電源電圧の単位変動量に対する遅延量の変動量を示し、例えば第２遅延素子５０に与えるバイアス電圧により制御される。また、Ｖは第２遅延素子５０に与えられる電源電圧を示し、第１遅延素子４８に与えられる電源電圧と略同一である。また、第２遅延素子５０において、電源電圧の単位変動量に対する遅延量の変動量（ｄ２）は、第１遅延素子４８における当該単位変動量に対する遅延量の変動量（ｄ１）より大きい。

位相差生成部５７は、第１遅延回路部４２−１に入力されるクロック信号と、第２遅延回路部４２−２に入力されるクロック信号との間に、所定の位相差を生じさせる。本例において位相差生成部５７は、第１遅延回路部４２−１に入力されるクロック信号を遅延させる可変遅延回路５９−１、又は第２遅延回路部４２−２に入力されるクロック信号を遅延させる可変遅延回路５９−２の少なくともいずれかを有し、第１遅延回路部４２−１に入力されるクロック信号、又は第２遅延回路部４２−２に入力されるクロック信号のいずれかを所定の時間遅延させる。また、可変遅延回路５９の遅延量は、負荷変動補償回路４０に与えられる電源電圧によらず一定である。負荷変動補償回路４０は、一定の電源電圧を可変遅延回路５９に供給する手段を有することが好ましい。

本例において、位相差生成部５７は、動作回路２０２に与えられる電源電圧が所定の基準電圧となった場合に、第１遅延回路部４２−１における略中間段の第１遅延素子４８が出力するクロック信号の位相と、第２遅延回路部４２−２における略中間段の第２遅延素子５０が出力するクロック信号の位相とが、略同一となるように、第１遅延回路部４２−１又は第２遅延回路部４２−２に与えるクロック信号を遅延させる。例えば、第２遅延素子５０の遅延量が、第１遅延素子４８の遅延量より大きい場合、第１遅延回路部４２−１に入力するクロック信号を所定の時間遅延させる。

複数の位相比較器５２は、複数の第１遅延素子４８及び複数の第２遅延素子５０と対応して設けられる。それぞれの位相比較器５２は、対応する第１遅延素子４８、及び対応する第２遅延素子５０が出力するクロック信号の位相差を検出する。本例では、第１遅延回路部４２−１に与えられるクロック信号の位相が、第２遅延回路部４２−２に与えられるクロック信号の位相より遅れており、第２遅延素子５０の遅延量が第１遅延素子４８の遅延量より大きいので、第１遅延回路部４２−１及び第２遅延回路部４２−２において、いずれかの段数の遅延素子が出力するクロック信号において、位相関係が逆転する。

例えば、当該段数の遅延素子より上流の遅延素子においては、第１遅延素子４８が出力するクロック信号の位相が、第２遅延素子５０が出力するクロック信号の位相より遅れている。また、当該段数の遅延素子より下流の遅延素子においては、第１遅延素子４８が出力するクロック信号の位相が、第２遅延素子５０が出力するクロック信号の位相より進んでいる。このため、当該段数の遅延素子より上流の遅延素子に対応する位相比較器５２は、位相比較結果として例えばＨ論理の信号を出力し、当該段数の遅延素子以降の遅延素子に対応する位相比較器は、位相比較結果として例えばＬ論理の信号を出力する。

複数の負荷器５４は、複数の位相比較器５２と対応して設けられる。それぞれの負荷器５４は、対応する位相比較器５２の比較結果に応じて、所定の電流量を消費するか否かを切り替える。また、それぞれの負荷器５４は、動作回路２０２と並列に設けられ、電源配線の少なくとも一部を動作回路２０２と共通にする。本例において負荷器５４は、電源配線３０を動作回路２０２と共通にし、分岐電源配線２６から電源電力を受け取る。それぞれの負荷器５４における所定の電流量は、それぞれ同一であってよい。

本例において、それぞれの位相比較器５２は、対応する第１遅延素子４８が出力するクロック信号の位相が、対応する第２遅延素子５０が出力するクロック信号の位相より進んでいる場合に、対応する負荷器５４をオン状態に制御し、所定の電流量を消費させる。また、それぞれの位相比較器５２は、対応する第１遅延素子４８が出力するクロック信号の位相が、対応する第２遅延素子５０が出力するクロック信号の位相より遅れている場合に、対応する負荷器５４をオフ状態に制御し、消費電流量を略ゼロに制御する。

図５は、図４において説明した負荷変動補償回路４０の動作の一例を説明するタイミングチャートである。本例において、位相差生成部５７は、第１遅延回路部４２−１に入力されるクロック信号の位相を、第２遅延回路部４２−２に入力されるクロック信号の位相に対して所定の時間Ｔ１遅らせて入力する場合について説明する。また、本例においては、第２遅延素子５０の遅延量が、第１遅延素子４８の遅延量より大きい場合について説明する。

まず、可変遅延回路５９−１及び可変遅延回路５９−２から、第１遅延回路部４２−１及び第２遅延回路部４２−２に対して、それぞれクロック信号が与えられる。上述したように、第１遅延回路部４２−１に入力されるクロック信号の位相は、第２遅延回路部４２−２に入力されるクロック信号の位相より、所定の位相差Ｔ１遅れている。

第１遅延素子４８−１及び第２遅延素子５０−１は、それぞれ与えられたクロック信号を遅延して出力する。上述したように、第２遅延素子５０−１における遅延量は、第１遅延素子４８−１における遅延量より大きい。このため、第１遅延素子４８−１が出力するクロック信号と、第２遅延素子５０−１が出力するクロック信号との位相差Ｔ２は、位相差Ｔ１から、第１遅延素子４８−１と第２遅延素子５０−２との遅延差を減算した値Ｔ２となる。

それぞれのクロック信号を、複数の第１遅延素子４８及び第２遅延素子５０を通過させることにより、それぞれのクロック信号の位相差は徐々に小さくなり、所定の第１遅延素子４８−（ｋ＋１）、及び第２遅延素子５０−（ｋ＋１）において、クロック信号の位相関係が逆転する。上述したように、位相比較器５２は、対応する第１遅延素子４８及び第２遅延素子５０が出力するクロック信号の位相を比較し、比較結果に応じて対応する負荷器５４をオン又はオフ状態に制御する。

それぞれのクロック信号の位相が逆転する遅延素子の段数は、初期の位相差Ｔ１と、第１遅延素子４８及び第２遅延素子５０における遅延差により定まる。初期の位相差Ｔ１は、例えば電子デバイス２００に与えられる電源電圧が所定の基準電圧となったときに、第１遅延回路部４２−１における略中間段の第１遅延素子４８が出力するクロック信号の位相と、第２遅延回路部４２−２における略中間段の第２遅延素子５０が出力するクロック信号の位相とが、略同一となるように設定される。

また、第１遅延素子４８及び第２遅延素子５０における遅延量は、動作回路２０２に供給される電源電圧に応じて変動する。このため、いずれの段数でクロック信号の位相関係が逆転するかは、与えられる電源電圧により定まる。例えば、電源電圧が基準電圧より小さくなった場合、第１遅延素子４８及び第２遅延素子５０における遅延差は、基準電圧が与えられている状態に比べ減少する。このため、クロック信号の位相関係が逆転する遅延素子の段数は、中間段から、基準電圧に対する電源電圧の変動量に応じた段数だけ下流に移動する。

この場合、移動した段数に応じて、オン状態となる負荷器５４の個数が減少し、負荷回路４６における消費電流が減少する。このため、電源配線３０における電圧降下量が減少し、動作回路２０２に与えられる電源電圧の変動を補償することができる。

図６は、第１遅延回路部４２−１及び第２遅延回路部４２−２における格段の遅延素子が出力するクロック信号の遅延時間を示す図である。図５において説明したように、それぞれの遅延素子が出力するクロック信号の位相は、第１遅延素子４８及び第２遅延素子５０の遅延差に応じた段数で逆転する。図６に示すように、遅延素子一段当たりの、第１遅延素子４８及び第２遅延素子５０の遅延差は、（ｄ２−ｄ１）×Ｖで与えられる。当該遅延差は、電源電圧に比例するので、位相が逆転する段数が電源電圧に応じて変化することがわかる。負荷変動補償回路４０は、電源電圧の変動量と、位相が逆転する段数の変動量との関係が線形で近似できる電圧範囲で、電源電圧の変動を補償してよい。

図７は、第１遅延素子４８及び第２遅延素子５０の構成の一例を示す図である。第１遅延素子４８及び第２遅延素子５０は同一の構成を有してよい。本例においては、第１遅延素子４８の構成について説明する。

第１遅延素子４８は、トランジスタ５６及びトランジスタ５８を有する。トランジスタ５６は、例えばＰＭＯＳトランジスタであって、ソース端子に分岐電源配線２６−１から正側の電源電圧ＶＨを受け取り、ドレイン端子がトランジスタ５８のドレイン端子と接続され、ゲート端子に所定の第１バイアス電圧を受け取る。即ち、トランジスタ５６は、トランジスタ５８に流れる電流を、与えられる第１バイアス電圧に応じて規定する電流源として機能する。

トランジスタ５８は、例えばＮＭＯＳトランジスタであって、ソース端子に分岐電源配線２６−２から負側の電源電圧ＶＬを受け取り、ドレイン端子がトランジスタ５６のドレイン端子と接続され、ゲート端子にクロック信号を受け取る。トランジスタ５８は、トランジスタ５６により規定される電流値に応じた遅延量でクロック信号を遅延させ、次段のトランジスタ５８及び対応する位相比較器５２に供給する。第１遅延素子４８及び第２遅延素子５０にそれぞれ与えるバイアス電圧を制御することにより、それぞれの遅延素子における遅延量の変動量（ｄ１、ｄ２）を所望の値に制御することができる。

図８は、第１遅延素子４８の構成の他の例を示す図である。また、第２遅延素子５０も、図８に示す構成を有してよい。本例における第１遅延素子４８は、４つのトランジスタ（６０〜６６）を有する。トランジスタ６２及びトランジスタ６４は、いわゆるＣＭＯＳ回路を構成し、入力信号として与えられるクロック信号を、規定される電流に応じた遅延量で遅延して出力する。

トランジスタ６０は、例えばＰＭＯＳトランジスタであって、ソース端子に分岐電源配線２６−１から正側の電源電圧ＶＨを受け取り、ドレイン端子がトランジスタ６２のソース端子と接続され、ゲート端子に所定のバイアス電圧Ｐを受け取る。即ち、トランジスタ６０は、トランジスタ６２に流れる電流を、与えられるバイアス電圧Ｐに応じて規定する電流源として機能する。

トランジスタ６６は、例えばＮＭＯＳトランジスタであって、ソース端子に分岐電源配線２６−２から負側の電源電圧ＶＬを受け取り、ドレイン端子がトランジスタ６４のソース端子と接続され、ゲート端子に所定のバイアス電圧Ｎを受け取る。即ち、トランジスタ６６は、トランジスタ６４に流れる電流を、与えられるバイアス電圧Ｎに応じて規定する電流源として機能する。このような構成によっても、バイアス電圧Ｐ及びバイアス電圧Ｎを制御することにより、第１遅延素子４８における遅延量の変動量を、所望の値に制御することができる。

図９は、第１遅延素子４８の構成の他の例を示す図である。また、第２遅延素子５０も、図９に示す構成を有してよい。本例における第１遅延素子４８は、５つのトランジスタ（６８〜７６）を有する。トランジスタ７０及びトランジスタ７４は、いわゆる差動回路であって、クロック信号を反転した負入力信号、及びクロック信号を反転しない正入力信号がゲート端子に与えられ、規定される電流量に応じた遅延量で当該差動入力信号を遅延させた差動出力信号を出力する。

トランジスタ６８及びトランジスタ７２は、例えばＰＭＯＳトランジスタであって、ソース端子に分岐電源配線２６−１から正側の電源電圧ＶＨを受け取り、ドレイン端子がトランジスタ７０又はトランジスタ７４のドレイン端子と接続され、ゲート端子に所定のバイアス電圧Ｐを受け取る。即ち、トランジスタ６８及びトランジスタ７２は、トランジスタ７０及びトランジスタ７４に流れる電流を、与えられるバイアス電圧Ｐに応じて規定する電流源として機能する。

トランジスタ７６は、例えばＮＭＯＳトランジスタであって、ソース端子に分岐電源配線２６−２から負側の電源電圧ＶＬを受け取り、ドレイン端子がトランジスタ７０及びトランジスタ７４のソース端子と接続され、ゲート端子に所定のバイアス電圧Ｎを受け取る。即ち、トランジスタ７６は、トランジスタ７０及びトランジスタ７４に流れる電流の和を規定する電流源として機能する。このような構成により、差動信号として与えられるクロック信号を遅延させる第１遅延素子４８における遅延量の変動量を、所望の値に制御することができる。

図１０は、図７から図９において説明したバイアス電圧を生成するバイアス生成部７８の構成例を示す図である。バイアス生成部７８は、負荷変動補償回路４０に設けられてよい。

図１０（ａ）は、バイアス生成部７８の構成の一例を示す図である。バイアス生成部７８は、図７から図９において説明した第１遅延素子４８及び第２遅延素子５０に供給するべきバイアス電圧を生成する。バイアス生成部７８は、第１遅延素子４８及び第２遅延素子５０に供給するべきバイアス電圧の種類に応じた数の抵抗群を有する。本例においては、２種類のバイアス電圧を供給する場合のバイアス生成部７８の構成を説明する。

本例においてバイアス生成部７８は、２つの抵抗をそれぞれ有する２つの抵抗群（抵抗８０と抵抗８２、及び抵抗８４と抵抗８６）を有する。それぞれの抵抗群において、２つの抵抗は直列に接続され、所定のバイアス電圧が印加される。当該バイアス電圧は、２つの抵抗により分圧され、第１遅延回路部４２−１又は第２遅延回路部４２−２に供給される。それぞれの抵抗の抵抗値を制御することにより、所望のバイアス電圧を生成することができる。

図１０（ｂ）は、バイアス生成部７８の構成の他の例を示す図である。バイアス生成部７８は、第１遅延素子４８及び第２遅延素子５０に供給するべきバイアス電圧の種類に応じた数のデジタルアナログコンバータ（ＤＡＣ）８８を有する。それぞれのＤＡＣ８８には、生成するべきバイアス電圧の電圧値を示すデジタルデータが与えられる。このような構成により、所望のバイアス電圧を生成することができる。

図１１は、ＤＡＣ８８の構成の一例を示す図である。ＤＡＣ８８は、複数のトランジスタ（９０〜１０６）を有する。ｎ個のトランジスタ（９８〜１０４）は、対応するｎ個のトランジスタ（９６〜１０２）のそれぞれのトランジスタに流れる電流量を、ゲート端子に与えられる電圧に基づいて規定する。ｎ個のトランジスタ（９６〜１０２）は、それぞれデジタルデータの対応するビット信号が与えられ、当該ビット信号に応じてオン状態又はオフ状態に制御される。即ち、与えられるデジタルデータのデータ値に応じた電流が、トランジスタ１０６に供給される。

トランジスタ（９０〜９４）は、ｎ個のトランジスタ（９８〜１０４）のゲート端子に与える電圧を生成する。また、トランジスタ１０６は、ゲート端子とドレイン端子とが接続され、与えられるｎ個のトランジスタ（９６〜１０２）から与えられる電流に応じたバイアス電圧を生成する。

図１２は、負荷器５４の構成の一例を示す図である。負荷器５４は、分岐電源配線２６−１及び分岐電源配線２６−２の間に直列に接続されたトランジスタ１０８及びトランジスタ１１０を複数段有する。各段のトランジスタ１０８は、例えばＰＭＯＳトランジスタであって、ソース端子が分岐電源配線２６−１に接続され、ドレイン端子がトランジスタ１１０のドレイン端子に接続され、ゲート端子に、電流量制御信号の対応するビット信号を受け取る。

各段のトランジスタ１１０は、例えばＮＭＯＳトランジスタであって、ソース端子が分岐電源配線２６−２に接続され、ドレイン端子がトランジスタ１０８のドレイン端子に接続され、ゲート端子に、対応する位相比較器５２が出力する比較結果信号を受け取る。

即ち、電流量制御信号によって、オン状態となるトランジスタ１０８の個数を制御することができる。また、トランジスタ１１０は、位相比較器５２における比較結果に応じて、全てオン又は全てオフ状態となる。このため、電流量制御信号によって、位相比較器５２が負荷器５４をオン状態に制御した場合に、負荷器５４が消費する電流量を所望の値に制御することができる。負荷変動補償回路４０は、動作回路２０２が消費するべき電流量に基づいて、当該電流量制御信号を生成し、それぞれの負荷器５４が消費する電流量を調整する電流調整部を更に備えてよい。例えば、電流調整部は、動作回路２０２が消費する電流の変動量の最大値と、負荷回路４６が消費する電流の変動量の最大値とが略同一となるように、それぞれの負荷器５４が消費する電流量を調整してよい。

図１３は、位相比較器５２の構成の一例を示す図である。位相比較器５２は、ダイナミックＤフリップフロップ１１２及び正帰還Ｄフリップフロップ１１４を有する。ダイナミックＤフリップフロップ１１２は、対応する第２遅延素子５０が出力するクロック信号に応じて、対応する第１遅延素子４８が出力するクロック信号をラッチして出力し、正帰還Ｄフリップフロップ１１４に供給する。

正帰還Ｄフリップフロップ１１４は、対応する第２遅延素子５０が出力するクロック信号に基づいて、ダイナミックＤフリップフロップ１１２が出力した信号を、正帰還回路によりラッチして出力する。

また、位相比較器５２は、第２遅延素子５０が出力するクロック信号を微小遅延させて正帰還Ｄフリップフロップ１１４のクロック信号として供給するバッファを更に有してよい。当該バッファを有することにより、ダイナミックＤフリップフロップ１１２と正帰還Ｄフリップフロップ１１４とをパイプライン動作ではなくディレイライン動作させることができる。即ち、ダイナミックＤフリップフロップ１１２と正帰還Ｄフリップフロップ１１４とを同一のクロック信号で動作させることができる。

ダイナミックＤフリップフロップ１１２は、ゲート容量及び配線容量等の寄生容量により、第１遅延素子４８から与えられるクロック信号のデータ値をラッチする。しかし、ダイナミックＤフリップフロップ１１２は、ループ回路を有していないので、寄生容量に十分に電荷がチャージされないと、論理出力レベルが「Ｈ」レベルと「Ｌ」レベルとの中間レベルになってしまう。しかしながら、中間レベルを出力する位相幅は極めて小さく、ヒステリシスの幅が極めて小さいという利点がある。

正帰還Ｄフリップフロップ１１４は、正帰還回路により信号を増幅して出力する。このため、ダイナミックＤフリップフロップ１１２から中間レベルのデータ信号（Ｄ）が入力された場合に、ヒステリシスが生じてしまう。しかしながら、このヒステリシスの幅は、ダイナミックＤフリップフロップ１１２の論理出力が中間レベルとなる幅であるので、極めて小さい。したがって、本発明に係る位相比較器５２によれば、ダイナミックＤフリップフロップ１１２の利点と、正帰還Ｄフリップフロップ１１４の利点とを有することとなり、中間レベルの論理出力を出力することがなく、且つヒステリシスが生じないので、より高周波帯域への対応が可能となる。

図１４は、図１に示した電源装置２０の構成の一例を示す図である。図２から図１３においては、電子デバイス２００の内部に負荷変動補償回路４０を備える例を説明したが、本例においては、試験装置１００が、負荷変動補償回路４０を備える例について説明する。この場合、負荷変動補償回路４０は、電子デバイス２００の近傍に設けられることが好ましい。例えば、負荷変動補償回路４０は、試験装置１００において、電子デバイス２００を載置するパフォーマンスボード上に設けられていてよい。

電源装置２０は、電源回路２２、電源配線（３０−１及び３０−２、以下３０と総称する）、及び負荷変動補償回路４０を備える。電源回路２２は、電子デバイス２００に供給する電源電力を生成する。本例において電源回路２２は、正出力端子及び負出力端子を有し、それぞれ正電源配線３０−１及び負電源配線３０−２を介して、電子デバイス２００の正電源入力端子及び負電源入力端子に接続される。

また、電源配線３０は、電子デバイス２００の電源入力端子の近傍において、主電源配線（２８−１及び２８−２、以下２８と総称する）、及び分岐電源配線（２６−１及び２６−２、以下２６と総称する）に分岐する。主電源配線２８は、電源回路２２と電子デバイス２００とを接続し、電子デバイス２００に電源電力を供給する。また分岐電源配線２６は、電源回路２２と負荷変動補償回路４０とを接続し、負荷変動補償回路４０に電源電力を供給する。

ここで、電子デバイス２００の電源入力端子の近傍における分岐点は、例えば当該分岐点から電子デバイス２００までの主電源配線２８のインピーダンスが略ゼロ、又は実質的に無視できる大きさとなる位置であってよい。少なくとも、電源回路２２から当該分岐点までの電源配線３０のインピーダンスより、当該分岐点から電子デバイス２００までの主電源配線２８のインピーダンスが小さくなる位置となるように設けられる。

また、分岐電源配線２６のインピーダンスも、略ゼロ又は実質的に無視できる大きさとなるように設けられることが好ましい。また、当該分岐点から電子デバイス２００までの主電源配線２８のインピーダンスと、分岐電源配線２６のインピーダンスとが略等しくなるように設けられてもよい。

負荷変動補償回路４０は、電子デバイス２００に供給される電源電力の変動を補償する。本例において負荷変動補償回路４０は、図２から図１３において説明した負荷変動補償回路４０と同様の構成を有する。

このような構成によっても、電子デバイス２００の消費電流の変動による電源電圧変動を補償することができる。また、電源電圧の変動を電源装置２０にフィードバックせず、電子デバイス２００の近傍に設けた負荷回路４６の消費電流を制御することにより、電源電圧変動を補償するので、負荷変動に高速に追従することができる。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

以上から明らかなように、本発明によれば、動作回路の消費電流の変動による電源電圧変動を補償することができる。また、電源電圧の変動を電源回路にフィードバックせず、動作回路の近傍に設けた負荷回路の消費電流を制御することにより、電源電圧変動を補償するので、負荷変動に高速に追従することができる。

本発明の実施形態に係る試験装置１００の構成の一例を示す図である。 電子デバイス２００の構成の一例を示す図である。 第１遅延回路部４２−１及び第２遅延回路部４２−２における、電源電圧と遅延量との関係の一例を示す図である。 負荷変動補償回路４０の構成の他の例を示す図である。 図４において説明した負荷変動補償回路４０の動作の一例を説明するタイミングチャートである。 第１遅延回路部４２−１及び第２遅延回路部４２−２における格段の遅延素子が出力するクロック信号の遅延時間を示す図である。 第１遅延素子４８及び第２遅延素子５０の構成の一例を示す図である。 第１遅延素子４８の構成の他の例を示す図である。 第１遅延素子４８の構成の他の例を示す図である。 図７から図９において説明したバイアス電圧を生成するバイアス生成部７８の構成例を示す図である。図１０（ａ）は、バイアス生成部７８の構成の一例を示し、図１０（ｂ）は、バイアス生成部７８の構成の他の例を示す。 ＤＡＣ８８の構成の一例を示す図である。 負荷器５４の構成の一例を示す図である。 位相比較器５２の構成の一例を示す図である。 図１に示した電源装置２０の構成の一例を示す図である。

符号の説明

１０・・・パターン発生部、１２・・・判定部、２０・・・電源装置、２２・・・電源回路、２４・・・配線、２６・・・分岐電源配線、２８・・・主電源配線、３０・・・電源配線、４０・・・負荷変動補償回路、４２・・・遅延回路部、４４・・・位相検出部、４６・・・負荷回路、４８・・・第１遅延素子、５０・・・第２遅延素子、５２・・・位相比較器、５４・・・負荷器、５７・・・位相差生成部、５９・・・可変遅延回路、７８・・・バイアス生成部、８８・・・ＤＡＣ、１００・・・試験装置、１１２・・・ダイナミックＤフリップフロップ、１１４・・・正帰還Ｄフリップフロップ、２００・・・電子デバイス、２０２・・・動作回路

Claims (11)

1. 与えられる入力信号に応じた出力信号を出力する電子デバイスであって、
   前記入力信号が与えられ、前記出力信号を出力する動作回路と、
   外部から電源電力を受け取り、前記動作回路に前記電源電力を供給する電源配線と、
   前記電源配線から分岐して設けられ、前記動作回路に供給される前記電源電力の変動を補償する負荷変動補償回路と
   を備え、
   前記負荷変動補償回路は、
   前記動作回路に供給される電源電圧の単位変動量に対して所定の第１変動量で遅延量が変動し、与えられるクロック信号を遅延させる第１遅延回路部と、
   前記動作回路に供給される前記電源電圧の前記単位変動量に対して、前記第１変動量より大きい第２変動量で遅延量が変動し、与えられる前記クロック信号を遅延させる、前記第１遅延回路部と並列に設けられた第２遅延回路部と、
   前記電源配線に対して前記動作回路と並列に接続される負荷回路と、
   前記第１遅延回路部が出力する前記クロック信号と、前記第２遅延回路部が出力する前記クロック信号との位相差を検出し、当該位相差に基づいて前記負荷回路が消費する消費電流量を制御する位相検出部と
   を有する電子デバイス。
2. 前記動作回路の電源入力端子の近傍において、前記動作回路に前記電源電力を供給する主電源配線から分岐して設けられ、前記第１遅延回路部、前記第２遅延回路部、及び前記負荷回路に電源電力を供給する分岐電源配線を更に備える請求項１に記載の電子デバイス。
3. 前記位相検出部は、前記第１遅延回路部が出力する前記クロック信号と、前記第２遅延回路部が出力する前記クロック信号との位相差が、予め定められた位相差となるように、前記負荷回路が消費する前記消費電流量を制御する請求項１に記載の電子デバイス。
4. 前記第１遅延回路部及び前記第２遅延回路部における遅延量は、前記動作回路に供給される電源電圧が所定の基準電圧となった場合に略同一となり、
   前記位相検出部は、
   前記第１遅延回路部及び前記第２遅延回路部に与えられる前記電源電圧が、前記所定の基準電圧となるように、前記負荷回路が消費する前記消費電流量を制御する請求項１に記載の電子デバイス。
5. 前記位相検出部は、
   前記第１遅延回路部が出力する前記クロック信号の位相が、前記第２遅延回路部が出力する前記クロック信号の位相より進んでいる場合に、前記負荷回路が消費する前記消費電流量を増加させ、
   前記第１遅延回路部が出力する前記クロック信号の位相が、前記第２遅延回路部が出力する前記クロック信号の位相より遅れている場合に、前記負荷回路が消費する前記消費電流量を減少させる
   請求項４に記載の電子デバイス。
6. 前記第１遅延回路部は、前記クロック信号を順次遅延させる、直列に接続された複数の第１遅延素子を有し、
   前記第２遅延回路部は、前記複数の第１遅延素子と同数が直列に接続され、前記クロック信号を順次遅延させる複数の第２遅延素子を有し、
   前記位相検出部は、
   それぞれの前記第１遅延素子、及びそれぞれの前記第１遅延素子に対応する前記第２遅延素子が出力する前記クロック信号の位相差を検出する複数の位相比較器を有し、
   前記負荷回路は、
   前記複数の位相比較器に対応して設けられ、対応する前記位相比較器の比較結果に応じて、所定の電流量を消費するか否かを切り替える複数の負荷器を有する
   請求項１に記載の電子デバイス。
7. 前記第１遅延回路部に入力される前記クロック信号、又は前記第２遅延回路部に入力される前記クロック信号のいずれかを所定の時間遅延させる位相差生成部を更に備える請求項６に記載の電子デバイス。
8. 前記動作回路が消費するべき電流量に基づいて、それぞれの前記負荷器が消費する電流量を調整する電流調整部を更に備える
   請求項６に記載の電子デバイス。
9. 電子デバイスに供給される電源電力の変動を補償する負荷変動補償回路であって、
   前記電子デバイスに供給される電源電圧の単位変動量に対して所定の第１変動量で遅延量が変動し、与えられるクロック信号を遅延させる第１遅延回路部と、
   前記電子デバイスに供給される前記電源電圧の前記単位変動量に対して、前記第１変動量より大きい第２変動量で遅延量が変動し、与えられる前記クロック信号を遅延させる、前記第１遅延回路部と並列に設けられた第２遅延回路部と、
   共通の電源配線に対して前記電子デバイスと並列に接続される負荷回路と、
   前記第１遅延回路部が出力する前記クロック信号と、前記第２遅延回路部が出力する前記クロック信号との位相差を検出し、当該位相差に基づいて前記負荷回路が消費する消費電流量を制御する位相検出部と
   を備える負荷変動補償回路。
10. 電子デバイスに電源電力を供給する電源装置であって、
    前記電子デバイスに供給する前記電源電力を生成する電源回路と、
    前記電子デバイスに供給される前記電源電力の変動を補償する負荷変動補償回路と
    を備え、
    前記負荷変動補償回路は、
    前記電子デバイスに供給される電源電圧の単位変動量に対して所定の第１変動量で遅延量が変動し、与えられるクロック信号を遅延させる第１遅延回路部と、
    前記電子デバイスに供給される前記電源電圧の前記単位変動量に対して、前記第１変動量より大きい第２変動量で遅延量が変動し、与えられる前記クロック信号を遅延させる、前記第１遅延回路部と並列に設けられた第２遅延回路部と、
    前記電子デバイスと並列に設けられ、電源配線の少なくとも一部を前記電子デバイスと共通にする負荷回路と、
    前記第１遅延回路部が出力する前記クロック信号と、前記第２遅延回路部が出力する前記クロック信号との位相差を検出し、当該位相差に基づいて前記負荷回路が消費する消費電流量を制御する位相検出部と
    を有する電源装置。
11. 電子デバイスを試験する試験装置であって、
    前記電子デバイスに試験信号を入力するパターン発生部と、
    前記電子デバイスの出力信号に基づいて、前記電子デバイスの良否を判定する判定部と、
    前記電子デバイスに電源電力を供給する電源装置と
    を備え、
    前記電源装置は、
    前記電子デバイスに供給する前記電源電力を生成する電源回路と、
    前記電子デバイスに供給される前記電源電力の変動を補償する負荷変動補償回路と
    を有し、
    前記負荷変動補償回路は、
    前記電子デバイスに供給される電源電圧の単位変動量に対して所定の第１変動量で遅延量が変動し、与えられるクロック信号を遅延させる第１遅延回路部と、
    前記電子デバイスに供給される前記電源電圧の前記単位変動量に対して、前記第１変動量より大きい第２変動量で遅延量が変動し、与えられる前記クロック信号を遅延させる、前記第１遅延回路部と並列に設けられた第２遅延回路部と、
    前記電子デバイスと並列に設けられ、電源配線の少なくとも一部を前記電子デバイスと共通にする負荷回路と、
    前記第１遅延回路部が出力する前記クロック信号と、前記第２遅延回路部が出力する前記クロック信号との位相差を検出し、当該位相差に基づいて前記負荷回路が消費する消費電流量を制御する位相検出部と
    を含む試験装置。

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