JP3977544B2 - 半導体装置の回路設計方法およびプログラム記憶媒体 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の回路設計方法および記憶媒体に関し、特に、半導体基板上の回路パターンの形成にハーフトーン型位相シフトマスクを使用する半導体装置の回路設計方法およびこれをコンピュータに実行させるプログラムを記録したコンピュータ読取り可能な記憶媒体に関する。
【０００２】
【従来の技術】
近年、半導体デバイスの微細化は加速度的に進行している。このため、微細パターンを半導体基板上で容易に加工するための材料、装置または方法の開発が微細化の速さに追随せず、デバイス製造上必要なプロセス裕度を確保することが困難になってきている。リソグラフィの分野においては、従来の装置を用いてプロセス裕度を向上させる手法として、様々な超解像露光法が提案されており、例えばハーフトーン型位相シフトマスクは、マスクの作成が比較的容易であることから広く用いられている手法である。しかし、ハーフトーン型位相シフトマスクを用いると、所望のパターン以外の箇所にサイドロブと呼ばれる二次光ピークが発生することがある。このサイドロブがレジストに転写された場合、ポジ型のレジストでは膜厚が減少し、ネガ型のレジストではレジストが残留するという欠陥が生じる。この結果、実効的なプロセス裕度が低下するという問題がある。この問題を回避するためにはサイドロブの光強度を低減すればよく、例えば露光装置の照明条件の一つであるコヒーレンスファクタσを大きくする方法や、マスタパターンにバイアス量をつけて開口部を大きく設ける方法、ハーフトーンの位相透過率を下げる方法などが用いられてきた。
【０００３】
【発明が解決しようとする課題】
しかしながら、これらの手法は、サイドロブの転写を回避する一方で、所望のパターン自体のプロセス裕度を低下させることになる。このため、サイドロブの転写を回避し、かつ所望のパターンのプロセス裕度を確保するような条件の最適化が必要となってきている。しかし、サイドロブの光強度はパターンレイアウトに大きく依存するため、あるパターンレイアウトにおいてサィドロブの影響を受けないよう最適化された条件を用いても、別のパターンレイアウトではサイドロブの影響を強く受ける、という問題もある。このように、全てのパターンレイアウトにおいてサイドロブの影響を低減し、かつ必要十分なプロセス裕度を確保することが強く求められている。この一方、照明条件やマスタバイアスを高い効率で最適化するためのツールとして、サイドロブの影響を含めたプロセス裕度を考慮できる光学シミュレータが必要となってきている。従来の光学シミュレーションにおいては、サイドロブの影響を考慮する手法の一つとして、ベストフォーカスで所望のパターンが所望の寸法に仕上がる光強度で像をスライスし、所望のパターン以外の場所に生じる像等高線をモニタする方法がある。しかしこの手法は定性的であり、かつレジストプロセスによって異なるサイドロブ転写の程度の違いを考慮できないため適当でない。また同様に、ベストフォーカスにおいて所望のパターンが所望の寸法に仕上がる際のエッジ光強度と、サイドロブ光強度との比をしきい値として求める方法もある。この手法では、光学像のみの場合のしきい値１に対して、レジストプロセスの影響はその割合として小数で表現され、レジストプロセスの違いを定量的に評価できる。しかし、露光量が変化した場合やデフォーカスした場合、しきい値は異なる値をとるため、露光量の影響とデフォーカスの影響とを両方考慮しなければならないプロセス裕度の評価においては適当でない。さらに、パターンレイアウトを変えてサイドロブ光強度を算出し、サイドロブの影響を受け易いパターンレイアウトルールを抽出する手法は、例えば、”H.Kim et. al,,Pros. SPIE Vol.3334 Optical Microlithography, p532(1988)”で提案されている。しかし、この提案では、サイドロブ光強度をどの程度小さくすれぱ、十分なプロセス裕度が得られるかは明らかにされていない。
【０００４】
本発明は上記事情に鑑みてなされたものであり、その目的は、ハーフトーン型位相シフトマスクを使用した際に、発生するサイドロブパターンの影響を除去し、かつ必要十分なプロセス裕度を確保できる半導体装置の回路設計方法およびこれをコンピュータに実行させるプログラムを記録したコンピュータ読取り可能な記憶媒体を提供することにある。
【０００５】
【課題を解決するための手段】
本発明によれば、
ハーフトーン型位相シフトマスクを用いて半導体基板に形成される回路パターンを備える半導体装置の回路設計方法であって、
前記回路パターンを代表する基本パターンを設計情報から抽出する第１の過程と、
回路設計の条件であるパラメータを設定する第２の過程と、
抽出された基本パターンを前記半導体基板上に形成した場合に許容される寸法変動の範囲を満足する指標である第１のリソグラフィプロセス裕度を、光学シミュレーションを用いて算出する第３の過程と、
前記ハーフトーン型位相シフトマスクを用いて前記基本パターンを半導体基板上に形成した場合に前記半導体基板上に生じうるサイドロブの形成を回避できる指標である第２のリソグラフィプロセス裕度を、光学シミュレーションを用いて算出する第４の過程と、
前記第１のリソグラフィプロセス裕度と前記第２のリソグラフィプロセス裕度との共通のリソグラフィプロセス裕度を算出する第５の過程と、
算出された前記共通のリソグラフィプロセス裕度が予め設定した基準値を満足するかどうかを判断する第６の過程と、
算出された前記共通のリソグラフィプロセス裕度が前記基準値を満足する場合には基本パターンを抽出してルールテーブル化し、前記ルールテーブルに従って前記回路パターンのレイアウトを変更する第７の過程と、
算出された前記共通のリソグラフィプロセス裕度が前記基準値を満足しない場合には、異なる基本パターンを前記設計情報から抽出し、算出された前記共通のリソグラフィプロセス裕度が前記基準値を満足するまで前記第３乃至前記第６の過程を繰り返す第８の過程と、
を備える半導体装置の回路設計方法が提供される。
【０００６】
また、本発明によれば、
ハーフトーン型位相シフトマスクを用いて半導体基板に形成される回路パターンを備える半導体装置の回路を設計する回路設計システムに用いられ、
前記回路パターンを代表する基本パターンを設計情報から抽出する第１の手順と、
回路設計の条件であるパラメータを設定する第２の手順と、
抽出された基本パターンを前記半導体基板上に形成した場合に許容される寸法変動の範囲を満足する指標である第１のリソグラフィプロセス裕度を、光学シミュレーションを用いて算出する第３の手順と、
前記ハーフトーン型位相シフトマスクを用いて前記基本パターンを半導体基板上に形成した場合に前記半導体基板上に生じうるサイドロブの形成を回避できる指標である第２のリソグラフィプロセス裕度を、光学シミュレーションを用いて算出する第４の手順と、
前記第１のリソグラフィプロセス裕度と前記第２のリソグラフィプロセス裕度との共通のリソグラフィプロセス裕度を算出する第５の手順と、
算出された前記共通のリソグラフィプロセス裕度が予め設定した基準値を満足するかどうかを判断する第６の手順と、
算出された前記共通のリソグラフィプロセス裕度が前記基準値を満足する場合には基本パターンを抽出してルールテーブル化し、前記ルールテーブルに従って前記回路パターンのレイアウトを変更する第７の手順と、
算出された前記共通のリソグラフィプロセス裕度が前記基準値を満足しない場合には、異なる基本パターンを前記設計情報から抽出し、算出された前記共通のリソグラフィプロセス裕度が前記基準値を満足するまで前記第３乃至前記第６の手順を繰り返す第８の手順と、
を備える半導体装置の回路設計方法をコンピュータに実行させるプログラムを記録したコンピュータ読取り可能な記憶媒体が提供される。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態のいくつかについて図面を参照しながら説明する。
【００１６】
（１）第１の実施の形態
図１は、本発明にかかる半導体回路装置の設計方法の第１の実施の形態を説明するフローチャートである。
【００１７】
同図に示すように、まず、設計情報に基づいて半導体基板上に実現しようとする回路パターンを代表する基本パターンをいくつか抽出する（ステップＳ１）。本実施形態において抽出した基本パターンの一具体例を図２に示す。同図に示す基本パターンは、０．２μｍのデザインルールで形成されるコンタクトホールを格子状に配置したいくつかの基本パターンでなるパターン群であり、Ｙ方向のパターンピッチは４５０ｎｍに共通に固定されるが、この一方、Ｘ方向のパターンピッチは４００ｎｍから１２００ｎｍの間で異なるパターン群である。
【００１８】
次に、シミュレータの入力手段からシミュレーションパラメータを入力する（ステップＳ２）。このシミュレーションパラメータは、露光装置の露光条件およびレジストプロセス条件を少なくとも含み、実際のリソグラフィ工程をシミュレータ内に再現するものである。露光条件としては、露光波長、レンズ開口数ＮＡ、コヒーレンスファクタσ、ハーフトーン透過率Ｔなどを挙げることができる。また、レジストプロセス条件としては、レジストおよび下地膜の膜厚、レジストおよび下地膜の光学条件、サイドロブの転写度を現す係数などを挙げることができる。
【００１９】
次に、設計対象から除外すべきパターンピッチの範囲を示す禁止領域を算出するためのリソグラフィプロセス裕度の基準値を設定する（ステップＳ３）。
【００２０】
この基準値としては、例えば後述する焦点深度０．５μｍや露光量裕度１０％などを挙げることができ、設計の対象となる半導体回路の要求仕様に応じて設定される。
【００２１】
次に、ステップＳ１で抽出された基本パターン群の各基本パターンに対して、ステップＳ２で与えられたシミュレーションパラメータを用いて光学シミュレーションを開始する（ステップＳ４）。この光学シミュレーションの結果を用いて、各基本パターンについて、半導体装置の要求仕様を満足する上で許容される寸法変動の範囲である寸法揺らぎの許容範囲を満足する第１のリソグラフィプロセス裕度を算出する（ステップＳ５ａ）。算出されたリソグラフィプロセス裕度の一具体例を図３の特性図を用いて説明する。同図において、略円弧をなす二本の実線で囲まれた領域がステップＳ１で抽出された基本パターン群のうち、ある基本パターンについて算出した第１のリソグラフィプロセス裕度を示す。
【００２２】
また、前述のステップＳ５ａの手順と並行して、半導体基板上でのサイドロブの形成を回避できる限度を示す第２のリソグラフィプロセス裕度を算出する（ステップＳ５ｂ）。図３の点線はこの手順で算出されたリソグラフィプロセス裕度の限界を示し、この点線よりも露光量の少ない領域が第２リソグラフィプロセス裕度を満たす領域である。
【００２３】
次に、上述したステップＳ５ａで算出した第１のリソグラフィプロセス裕度と、ステップＳ５ｂで算出した第２のリソグラフィプロセス裕度から共通リソグラフィプロセス裕度を算出する。具体的には、第１のリソグラフィプロセス裕度と第２のリソグラフィプロセス裕度との重複領域を共通リソグラフィプロセス裕度とする。図３に示す例では、斜線に示す領域が共通リソグラフィプロセス裕度の領域である。
【００２４】
１０％の露光量裕度を与えた場合の焦点深度値として共通リソグラフィプロセス裕度をプロットした例を図４に示す。同図に示すように、寸法のみを考慮した従来のプロセス裕度と比較して、サイドロブ転写の回避をも考慮した本実施形態の共通リソグラフィプロセス裕度では、約３５０ｎｍ〜約７２５ｎｍの範囲で焦点深度が劣化し、特に約５００ｎｍ〜５３０ｎｍの範囲では焦点深度が０になることが判明する。
【００２５】
次に、このようにして算出した共通リソグラフィプロセス裕度がステップＳ３で設定された基準値を満足しているか否かを判断する（ステップＳ７）。この結果、基準値を満足する基本パターンは抽出され、ルールテーブル化される（ステップＳ８）。例えば、図４に示した例において、１０％の露光量裕度を与えたときに、０．５μｍ以上の焦点深度値を有することを基準値として設定した場合は、この基準値を満足するルールテーブルは、パターンピッチＸ≧６００ｎｍとなる。
【００２６】
一方、基準値を満足するルールテーブルを作成できない場合は、ステップＳ１で抽出した基本パターン群が半導体基板上に適切に形成できないことが判明するので、異なる基本パターン群を抽出して上記手順を繰返す。
【００２７】
（２）第２の実施の形態
図５は、本発明にかかる半導体回路装置の設計方法の第２の実施の形態を説明するフローチャートである。
【００２８】
本実施形態は、上述した第１の実施形態における、入力された一組のシミュレーションパラメータに基づいてルールテーブルを作成するまでのステップＳ１３〜Ｓ１８の手順に新たにステップＳ２０〜２２の手順を追加した点にその特徴がある。以下、この新たに追加された手順を中心に説明する。
【００２９】
まず、シミュレーションパラメータを入力する手順では、Ｎ組（Ｎは２以上の自然数）のシミュレーションパラメータを入力しておく（ステップＳ１２）。
【００３０】
次に、一組のシミュレーションパラメータに基づいて（ｔ＝１、ステップＳ１４）、一つのルールテーブルを作成する（ステップＳ１５〜Ｓ１９）。
【００３１】
次に、シミュレーションの回数がＮに達するまでは（ステップＳ２１）、ステップＳ１１で抽出した基本パターンを変更することなくそのまま使用して、前回入力したシミュレーションパラメータとは異なるシミュレーションパラメータを用いて（ステップＳ２２）、異なるルールテーブルを作成する（ステップＳ１５〜Ｓ１９）。
【００３２】
次に、新たに得られたルールテーブルを前回のシミュレーションで得られたルールテーブルと比較し、禁止領域が小さい方のルールテーブルを選択して抽出する（ステップＳ２０）。
【００３３】
以上の手順をＮ回に至るまで繰返すことにより（ステップＳ２１）、禁止領域が最も小さく、即ち、設計上最も負担の少ないルールテーブルを抽出することができる。
【００３４】
複数組のシミュレーションパラメータ条件に基づいて算出した複数の共通リソグラフィプロセス裕度の一例を図６に示す。同図は、２つのシミュレーションパラメータ１および２を用いて上述した手順のシミュレーションにより得られた２つの共通リソグラフィプロセス裕度を示す。
【００３５】
ここで、基準値を露光量裕度１０％、焦点深度０．５μｍ以上とした場合、パラメータ１に基づいて算出されたルールテーブルではＸ方向のパターンピッチ約６７５ｎｍ未満が禁止領域となり、パラメータ２に基づいて算出されたルールテーブルではＸ方向のパターンピッチ約５００ｎｍ未満が禁止領域となるので、パラメータ２で算出されたルールテーブルが抽出される。
【００３６】
図５に示す実施形態では、最新のルールテーブルを前回算出したルールテーブルと比較する形態を示したが、Ｎ回のシミュレーション結果をシミュレータが備えるメモリに全て格納し、全てのシミュレーションの終了後にメモリに格納されたルールテーブル群から最適のルールテーブルを抽出することとしても良い。上述した第２の実施形態の変形例を図７のフローチャートを参照しながら説明する。本変形例は図５のフローチャートのステップＳ１９〜Ｓ２２の順序を変更した点が第２の実施形態と異なる。以下、相異点を中心に説明する。
【００３７】
まず、回路パターンを代表する基本パターンをいくつか抽出した後（ステップＳ３１）、Ｎ組（Ｎは２以上の自然数）のシミュレーションパラメータを入力し（ステップＳ３２）、リソグラフィプロセス裕度の基準値を設定し（ステップＳ３）、一組のシミュレーションパラメータに基づいて（ｔ＝１、ステップＳ１４）、光学シミュレーションを開始し、一つのルールテーブルを作成する（ステップＳ３４〜３９）。
【００３８】
以上の光学シミュレーション開始からルールテーブルを作成するまでの手順（ステップＳ３５〜Ｓ３９）をシミュレーションの回数がＮに達するまで（ステップＳ４０）、シミュレーションパラメータを変更して（ステップＳ４１）繰返し、相互に異なるＮ個のルールテーブルでなるルールテーブル群を作成する（ステップＳ３９〜Ｓ４１）。
【００３９】
次に、このようにして得られたルールテーブル群の中から禁止領域が最も小さいルールテーブルを選択して抽出する（ステップＳ４２）。
【００４０】
本変形例によっても、禁止領域が最も小さく、従って、設計上最も負担の少ないルールテーブルを抽出することができる。
（３）第３の実施の形態
次に、本発明にかかる半導体装置の設計方法の第３の実施の形態について図面を参照しながら説明する。本実施形態はシミュレーションパラメータの一つであるサイドロブ補正係数を実験値に基づいて設定する点に特徴がある。その他の点は、上述した第１および第２の実施の形態と同様であるため、以下では図８のフローチャートを参照しながらサイドロブ補正係数の設定方法を中心に説明する。
【００４１】
図８に示すように、まず、適度にサイドロブが転写されるような配置を有する基本パターンを用いて寸法揺らぎの許容範囲を満足する領域（以下、寸法許容領域という）と、サイドロブが転写される露光量の限界値（以下、サイドロブしきい露光量Ｅsidelobeという）のそれぞれについてデフォーカス依存性を実験により算出し（ステップＳ１１１）、露光量とデフォーカスを軸とする平面内にプロットする。
【００４２】
図９（ａ）は、このステップＳ１１１により取得された寸法許容領域としきい露光量の相関関係の一例である。同図において実線（試料の限界寸法値）で囲まれた略半月状の領域が寸法揺らぎの許容範囲であり、また、この略半月状の領域のほぼ中央を縦断するようにプロットされた点線がサイドロブしきい露光量Ｅsidelobeを示す。
【００４３】
次に、実験での条件をシミュレーションパラメータとし（ステップＳ１１２）、実験で用いた基本パターンと同一のパターンを用いて光学シミュレーションを行い（ステップＳ１１３）、実験と同様に寸法許容範囲を満足する領域を算出し（ステップＳ１１４）、同様に露光量Ｅとデフォーカスを軸とする平面内にプロットする。
【００４４】
次に、レジストプロセスによって異なるサイドロブの転写特性を補正する補正係数ｌth（以下、サイドロブ補正係数ｌthという）のいくつかについて下記する関係式を用いることにより、光学シミュレーションから算出されたサイドロブ部分のピーク光強度（以下、サイドピークＩsidepeakという）のデフォーカス依存性を露光量−デフォーカス平面内にプロットする（ステップＳ１１５）。
【００４５】
ｌｏｇＥsidelobe＝ｌｏｇ（ｌth／Ｉsidepeak）
図９（ｂ）は、上述した光学シミュレーションにより取得された寸法許容領域とサイドピークＩsidepeakのそれぞれのデフォーカス依存性の一例である。同図の実線で囲まれた領域が寸法許容領域であり、また、同図に図９（ｂ）に示した破線１〜４は、サイドロブ補正係数ｌthを０．５、０．６、０．７および０．８としたときのサイドピークＩsidepeakのデフォーカス依存性である。
【００４６】
次に、実験で求めた寸法許容領域とサイドピークＩsidepeakのデフォーカス依存性との相関関係と、光学シミュレーションから求めた寸法許容領域とサイドピークＩsidepeakのデフォーカス依存性との相関関係を比較し（ステップＳ１１６）、光学シミュレーションで得られた相関関係が実験に基づく相関関係に最も近似するサイドロブ補正係数ｌthを抽出する（ステップＳ１１７）。これは具体的には、露光量−デフォーカス平面内の相対関係をそれぞれ比較することにより抽出する。前述したとおり、図７（ａ）に示した実験結果では、寸法許容領域のほぼ中央位置にサイドロブしきい値が位置している。従って、図７（ｂ）に示した光学シミュレーション結果では、ｌth＝０．６とした時の相対位置が、実験結果とよく一致している。この結果より、実験に用いたレジストプロセスを表すサイドロブ補正係数ｌthは、０．６と求めることができる。
【００４７】
その後は、このサイドロブ補正係数ｌth、図７に示す例では０．６をシミュレーションパラメータとして、図５または図７もしくは図８に示した回路設計方法により光学シミュレーションを介して禁止領域が小さいルールテーブルを抽出する。
【００４８】
このように、本実施形態の半導体装置の回路設計方法によれば、設計目的の回路を形成するレジストプロセスを表すサイドロブ補正係数を事前の実験に基づいて予め算出するので、光学シミュレーションの精度をより一層高めることができる。
【００４９】
上述した３つの実施形態の半導体装置の回路設計方法の一連の手順は、コンピュータに実行させるプログラムとしてフロッピーディスクやＣＤ−ＲＯＭ等の記憶媒体に収納し、コンピュータに読込ませて実行させても良い。これにより、本発明にかかる半導体装置の回路設計方法をワークステーション等の汎用コンピュータを用いて実現することができる。記録媒体は、磁気ディスクや光ディスク等の携帯可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記憶媒体でも良い。また、上述した回路設計方法の一連の手順を組込んだプログラムをインターネット等の通信回線（無線通信を含む）を介して頒布しても良い。さらに、上述した回路設計方法の一連の手順を組込んだプログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記憶媒体に収納して頒布しても良い。
【００５０】
【発明の効果】
以上詳述したとおり、本発明は、以下の効果を奏する。
【００５１】
即ち、本発明にかかる半導体装置の回路設計方法によれば、第１のリソグラフィプロセス裕度と前記第２のリソグラフィプロセス裕度とを光学シミュレーションを用いてそれぞれ算出する過程と、これら第１のリソグラフィプロセス裕度と第２のリソグラフィプロセス裕度の領域の交わりからなる共通のリソグラフィプロセス裕度を算出する過程とを備えるので、ハーフトーン型位相シフトマスクを用いた場合でも、サイドロブの半導体基板への転写を生じることなく十分なリソグラフィプロセス裕度を与えることのできる半導体装置の回路設計方法を提供することができる。
【００５２】
また、本発明にかかるプログラム記憶媒体によれば、第１のリソグラフィプロセス裕度と前記第２のリソグラフィプロセス裕度とを光学シミュレーションを用いてそれぞれ算出する手順と、これら第１のリソグラフィプロセス裕度と第２のリソグラフィプロセス裕度の領域の交わりからなる共通のリソグラフィプロセス裕度を算出する手順とをコンピュータに実行させるプログラムがコンピュータ読取り可能な記憶媒体に記録されているので、ハーフトーン型位相シフトマスクを用いる場合でも、サイドロブの半導体基板への転写を生じることなく十分なリソグラフィプロセス裕度を有する半導体回路を汎用のコンピュータを用いて設計することができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体回路装置の設計方法の第１の実施の形態を説明するフローチャートである。
【図２】図１に示す設計方法により抽出された基本パターンの一具体例である。
【図３】共通リソグラフィプロセス裕度を説明するための特性図である。
【図４】図１に示す設計方法により算出された共通リソグラフィプロセス裕度の一例を示す相関図である。
【図５】本発明にかかる半導体回路装置の設計方法の第２の実施の形態を説明するフローチャートである。
【図６】複数のシミュレーションパラメータで算出した複数の共通リソグラフィプロセス裕度の一例を示す相関図である。
【図７】図５に示す実施形態の変形例を説明するフローチャートである。
【図８】本発明にかかる半導体装置の設計方法の第３の実施の形態において実験に基づくサイドロブ補正係数を算出する過程を説明するフローチャートである。
【図９】本発明にかかる半導体装置の設計方法の第３の実施の形態を説明する相関図である。
【符号の説明】
１〜４ サイドピークＩsidepeakのデフォーカス依存性
ＩTH サイドロブ転写しきい値
Ｉth サイドロブ補正係数
Ｅsidelobe しきい露光量
Ｉsidepeak サイドロブ部分のピーク光強度
【発明の属する技術分野】
本発明は、半導体装置の回路設計方法および記憶媒体に関し、特に、半導体基板上の回路パターンの形成にハーフトーン型位相シフトマスクを使用する半導体装置の回路設計方法およびこれをコンピュータに実行させるプログラムを記録したコンピュータ読取り可能な記憶媒体に関する。
【０００２】
【従来の技術】
近年、半導体デバイスの微細化は加速度的に進行している。このため、微細パターンを半導体基板上で容易に加工するための材料、装置または方法の開発が微細化の速さに追随せず、デバイス製造上必要なプロセス裕度を確保することが困難になってきている。リソグラフィの分野においては、従来の装置を用いてプロセス裕度を向上させる手法として、様々な超解像露光法が提案されており、例えばハーフトーン型位相シフトマスクは、マスクの作成が比較的容易であることから広く用いられている手法である。しかし、ハーフトーン型位相シフトマスクを用いると、所望のパターン以外の箇所にサイドロブと呼ばれる二次光ピークが発生することがある。このサイドロブがレジストに転写された場合、ポジ型のレジストでは膜厚が減少し、ネガ型のレジストではレジストが残留するという欠陥が生じる。この結果、実効的なプロセス裕度が低下するという問題がある。この問題を回避するためにはサイドロブの光強度を低減すればよく、例えば露光装置の照明条件の一つであるコヒーレンスファクタσを大きくする方法や、マスタパターンにバイアス量をつけて開口部を大きく設ける方法、ハーフトーンの位相透過率を下げる方法などが用いられてきた。
【０００３】
【発明が解決しようとする課題】
しかしながら、これらの手法は、サイドロブの転写を回避する一方で、所望のパターン自体のプロセス裕度を低下させることになる。このため、サイドロブの転写を回避し、かつ所望のパターンのプロセス裕度を確保するような条件の最適化が必要となってきている。しかし、サイドロブの光強度はパターンレイアウトに大きく依存するため、あるパターンレイアウトにおいてサィドロブの影響を受けないよう最適化された条件を用いても、別のパターンレイアウトではサイドロブの影響を強く受ける、という問題もある。このように、全てのパターンレイアウトにおいてサイドロブの影響を低減し、かつ必要十分なプロセス裕度を確保することが強く求められている。この一方、照明条件やマスタバイアスを高い効率で最適化するためのツールとして、サイドロブの影響を含めたプロセス裕度を考慮できる光学シミュレータが必要となってきている。従来の光学シミュレーションにおいては、サイドロブの影響を考慮する手法の一つとして、ベストフォーカスで所望のパターンが所望の寸法に仕上がる光強度で像をスライスし、所望のパターン以外の場所に生じる像等高線をモニタする方法がある。しかしこの手法は定性的であり、かつレジストプロセスによって異なるサイドロブ転写の程度の違いを考慮できないため適当でない。また同様に、ベストフォーカスにおいて所望のパターンが所望の寸法に仕上がる際のエッジ光強度と、サイドロブ光強度との比をしきい値として求める方法もある。この手法では、光学像のみの場合のしきい値１に対して、レジストプロセスの影響はその割合として小数で表現され、レジストプロセスの違いを定量的に評価できる。しかし、露光量が変化した場合やデフォーカスした場合、しきい値は異なる値をとるため、露光量の影響とデフォーカスの影響とを両方考慮しなければならないプロセス裕度の評価においては適当でない。さらに、パターンレイアウトを変えてサイドロブ光強度を算出し、サイドロブの影響を受け易いパターンレイアウトルールを抽出する手法は、例えば、”H.Kim et. al,,Pros. SPIE Vol.3334 Optical Microlithography, p532(1988)”で提案されている。しかし、この提案では、サイドロブ光強度をどの程度小さくすれぱ、十分なプロセス裕度が得られるかは明らかにされていない。
【０００４】
本発明は上記事情に鑑みてなされたものであり、その目的は、ハーフトーン型位相シフトマスクを使用した際に、発生するサイドロブパターンの影響を除去し、かつ必要十分なプロセス裕度を確保できる半導体装置の回路設計方法およびこれをコンピュータに実行させるプログラムを記録したコンピュータ読取り可能な記憶媒体を提供することにある。
【０００５】
【課題を解決するための手段】
本発明によれば、
ハーフトーン型位相シフトマスクを用いて半導体基板に形成される回路パターンを備える半導体装置の回路設計方法であって、
前記回路パターンを代表する基本パターンを設計情報から抽出する第１の過程と、
回路設計の条件であるパラメータを設定する第２の過程と、
抽出された基本パターンを前記半導体基板上に形成した場合に許容される寸法変動の範囲を満足する指標である第１のリソグラフィプロセス裕度を、光学シミュレーションを用いて算出する第３の過程と、
前記ハーフトーン型位相シフトマスクを用いて前記基本パターンを半導体基板上に形成した場合に前記半導体基板上に生じうるサイドロブの形成を回避できる指標である第２のリソグラフィプロセス裕度を、光学シミュレーションを用いて算出する第４の過程と、
前記第１のリソグラフィプロセス裕度と前記第２のリソグラフィプロセス裕度との共通のリソグラフィプロセス裕度を算出する第５の過程と、
算出された前記共通のリソグラフィプロセス裕度が予め設定した基準値を満足するかどうかを判断する第６の過程と、
算出された前記共通のリソグラフィプロセス裕度が前記基準値を満足する場合には基本パターンを抽出してルールテーブル化し、前記ルールテーブルに従って前記回路パターンのレイアウトを変更する第７の過程と、
算出された前記共通のリソグラフィプロセス裕度が前記基準値を満足しない場合には、異なる基本パターンを前記設計情報から抽出し、算出された前記共通のリソグラフィプロセス裕度が前記基準値を満足するまで前記第３乃至前記第６の過程を繰り返す第８の過程と、
を備える半導体装置の回路設計方法が提供される。
【０００６】
また、本発明によれば、
ハーフトーン型位相シフトマスクを用いて半導体基板に形成される回路パターンを備える半導体装置の回路を設計する回路設計システムに用いられ、
前記回路パターンを代表する基本パターンを設計情報から抽出する第１の手順と、
回路設計の条件であるパラメータを設定する第２の手順と、
抽出された基本パターンを前記半導体基板上に形成した場合に許容される寸法変動の範囲を満足する指標である第１のリソグラフィプロセス裕度を、光学シミュレーションを用いて算出する第３の手順と、
前記ハーフトーン型位相シフトマスクを用いて前記基本パターンを半導体基板上に形成した場合に前記半導体基板上に生じうるサイドロブの形成を回避できる指標である第２のリソグラフィプロセス裕度を、光学シミュレーションを用いて算出する第４の手順と、
前記第１のリソグラフィプロセス裕度と前記第２のリソグラフィプロセス裕度との共通のリソグラフィプロセス裕度を算出する第５の手順と、
算出された前記共通のリソグラフィプロセス裕度が予め設定した基準値を満足するかどうかを判断する第６の手順と、
算出された前記共通のリソグラフィプロセス裕度が前記基準値を満足する場合には基本パターンを抽出してルールテーブル化し、前記ルールテーブルに従って前記回路パターンのレイアウトを変更する第７の手順と、
算出された前記共通のリソグラフィプロセス裕度が前記基準値を満足しない場合には、異なる基本パターンを前記設計情報から抽出し、算出された前記共通のリソグラフィプロセス裕度が前記基準値を満足するまで前記第３乃至前記第６の手順を繰り返す第８の手順と、
を備える半導体装置の回路設計方法をコンピュータに実行させるプログラムを記録したコンピュータ読取り可能な記憶媒体が提供される。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態のいくつかについて図面を参照しながら説明する。
【００１６】
（１）第１の実施の形態
図１は、本発明にかかる半導体回路装置の設計方法の第１の実施の形態を説明するフローチャートである。
【００１７】
同図に示すように、まず、設計情報に基づいて半導体基板上に実現しようとする回路パターンを代表する基本パターンをいくつか抽出する（ステップＳ１）。本実施形態において抽出した基本パターンの一具体例を図２に示す。同図に示す基本パターンは、０．２μｍのデザインルールで形成されるコンタクトホールを格子状に配置したいくつかの基本パターンでなるパターン群であり、Ｙ方向のパターンピッチは４５０ｎｍに共通に固定されるが、この一方、Ｘ方向のパターンピッチは４００ｎｍから１２００ｎｍの間で異なるパターン群である。
【００１８】
次に、シミュレータの入力手段からシミュレーションパラメータを入力する（ステップＳ２）。このシミュレーションパラメータは、露光装置の露光条件およびレジストプロセス条件を少なくとも含み、実際のリソグラフィ工程をシミュレータ内に再現するものである。露光条件としては、露光波長、レンズ開口数ＮＡ、コヒーレンスファクタσ、ハーフトーン透過率Ｔなどを挙げることができる。また、レジストプロセス条件としては、レジストおよび下地膜の膜厚、レジストおよび下地膜の光学条件、サイドロブの転写度を現す係数などを挙げることができる。
【００１９】
次に、設計対象から除外すべきパターンピッチの範囲を示す禁止領域を算出するためのリソグラフィプロセス裕度の基準値を設定する（ステップＳ３）。
【００２０】
この基準値としては、例えば後述する焦点深度０．５μｍや露光量裕度１０％などを挙げることができ、設計の対象となる半導体回路の要求仕様に応じて設定される。
【００２１】
次に、ステップＳ１で抽出された基本パターン群の各基本パターンに対して、ステップＳ２で与えられたシミュレーションパラメータを用いて光学シミュレーションを開始する（ステップＳ４）。この光学シミュレーションの結果を用いて、各基本パターンについて、半導体装置の要求仕様を満足する上で許容される寸法変動の範囲である寸法揺らぎの許容範囲を満足する第１のリソグラフィプロセス裕度を算出する（ステップＳ５ａ）。算出されたリソグラフィプロセス裕度の一具体例を図３の特性図を用いて説明する。同図において、略円弧をなす二本の実線で囲まれた領域がステップＳ１で抽出された基本パターン群のうち、ある基本パターンについて算出した第１のリソグラフィプロセス裕度を示す。
【００２２】
また、前述のステップＳ５ａの手順と並行して、半導体基板上でのサイドロブの形成を回避できる限度を示す第２のリソグラフィプロセス裕度を算出する（ステップＳ５ｂ）。図３の点線はこの手順で算出されたリソグラフィプロセス裕度の限界を示し、この点線よりも露光量の少ない領域が第２リソグラフィプロセス裕度を満たす領域である。
【００２３】
次に、上述したステップＳ５ａで算出した第１のリソグラフィプロセス裕度と、ステップＳ５ｂで算出した第２のリソグラフィプロセス裕度から共通リソグラフィプロセス裕度を算出する。具体的には、第１のリソグラフィプロセス裕度と第２のリソグラフィプロセス裕度との重複領域を共通リソグラフィプロセス裕度とする。図３に示す例では、斜線に示す領域が共通リソグラフィプロセス裕度の領域である。
【００２４】
１０％の露光量裕度を与えた場合の焦点深度値として共通リソグラフィプロセス裕度をプロットした例を図４に示す。同図に示すように、寸法のみを考慮した従来のプロセス裕度と比較して、サイドロブ転写の回避をも考慮した本実施形態の共通リソグラフィプロセス裕度では、約３５０ｎｍ〜約７２５ｎｍの範囲で焦点深度が劣化し、特に約５００ｎｍ〜５３０ｎｍの範囲では焦点深度が０になることが判明する。
【００２５】
次に、このようにして算出した共通リソグラフィプロセス裕度がステップＳ３で設定された基準値を満足しているか否かを判断する（ステップＳ７）。この結果、基準値を満足する基本パターンは抽出され、ルールテーブル化される（ステップＳ８）。例えば、図４に示した例において、１０％の露光量裕度を与えたときに、０．５μｍ以上の焦点深度値を有することを基準値として設定した場合は、この基準値を満足するルールテーブルは、パターンピッチＸ≧６００ｎｍとなる。
【００２６】
一方、基準値を満足するルールテーブルを作成できない場合は、ステップＳ１で抽出した基本パターン群が半導体基板上に適切に形成できないことが判明するので、異なる基本パターン群を抽出して上記手順を繰返す。
【００２７】
（２）第２の実施の形態
図５は、本発明にかかる半導体回路装置の設計方法の第２の実施の形態を説明するフローチャートである。
【００２８】
本実施形態は、上述した第１の実施形態における、入力された一組のシミュレーションパラメータに基づいてルールテーブルを作成するまでのステップＳ１３〜Ｓ１８の手順に新たにステップＳ２０〜２２の手順を追加した点にその特徴がある。以下、この新たに追加された手順を中心に説明する。
【００２９】
まず、シミュレーションパラメータを入力する手順では、Ｎ組（Ｎは２以上の自然数）のシミュレーションパラメータを入力しておく（ステップＳ１２）。
【００３０】
次に、一組のシミュレーションパラメータに基づいて（ｔ＝１、ステップＳ１４）、一つのルールテーブルを作成する（ステップＳ１５〜Ｓ１９）。
【００３１】
次に、シミュレーションの回数がＮに達するまでは（ステップＳ２１）、ステップＳ１１で抽出した基本パターンを変更することなくそのまま使用して、前回入力したシミュレーションパラメータとは異なるシミュレーションパラメータを用いて（ステップＳ２２）、異なるルールテーブルを作成する（ステップＳ１５〜Ｓ１９）。
【００３２】
次に、新たに得られたルールテーブルを前回のシミュレーションで得られたルールテーブルと比較し、禁止領域が小さい方のルールテーブルを選択して抽出する（ステップＳ２０）。
【００３３】
以上の手順をＮ回に至るまで繰返すことにより（ステップＳ２１）、禁止領域が最も小さく、即ち、設計上最も負担の少ないルールテーブルを抽出することができる。
【００３４】
複数組のシミュレーションパラメータ条件に基づいて算出した複数の共通リソグラフィプロセス裕度の一例を図６に示す。同図は、２つのシミュレーションパラメータ１および２を用いて上述した手順のシミュレーションにより得られた２つの共通リソグラフィプロセス裕度を示す。
【００３５】
ここで、基準値を露光量裕度１０％、焦点深度０．５μｍ以上とした場合、パラメータ１に基づいて算出されたルールテーブルではＸ方向のパターンピッチ約６７５ｎｍ未満が禁止領域となり、パラメータ２に基づいて算出されたルールテーブルではＸ方向のパターンピッチ約５００ｎｍ未満が禁止領域となるので、パラメータ２で算出されたルールテーブルが抽出される。
【００３６】
図５に示す実施形態では、最新のルールテーブルを前回算出したルールテーブルと比較する形態を示したが、Ｎ回のシミュレーション結果をシミュレータが備えるメモリに全て格納し、全てのシミュレーションの終了後にメモリに格納されたルールテーブル群から最適のルールテーブルを抽出することとしても良い。上述した第２の実施形態の変形例を図７のフローチャートを参照しながら説明する。本変形例は図５のフローチャートのステップＳ１９〜Ｓ２２の順序を変更した点が第２の実施形態と異なる。以下、相異点を中心に説明する。
【００３７】
まず、回路パターンを代表する基本パターンをいくつか抽出した後（ステップＳ３１）、Ｎ組（Ｎは２以上の自然数）のシミュレーションパラメータを入力し（ステップＳ３２）、リソグラフィプロセス裕度の基準値を設定し（ステップＳ３）、一組のシミュレーションパラメータに基づいて（ｔ＝１、ステップＳ１４）、光学シミュレーションを開始し、一つのルールテーブルを作成する（ステップＳ３４〜３９）。
【００３８】
以上の光学シミュレーション開始からルールテーブルを作成するまでの手順（ステップＳ３５〜Ｓ３９）をシミュレーションの回数がＮに達するまで（ステップＳ４０）、シミュレーションパラメータを変更して（ステップＳ４１）繰返し、相互に異なるＮ個のルールテーブルでなるルールテーブル群を作成する（ステップＳ３９〜Ｓ４１）。
【００３９】
次に、このようにして得られたルールテーブル群の中から禁止領域が最も小さいルールテーブルを選択して抽出する（ステップＳ４２）。
【００４０】
本変形例によっても、禁止領域が最も小さく、従って、設計上最も負担の少ないルールテーブルを抽出することができる。
（３）第３の実施の形態
次に、本発明にかかる半導体装置の設計方法の第３の実施の形態について図面を参照しながら説明する。本実施形態はシミュレーションパラメータの一つであるサイドロブ補正係数を実験値に基づいて設定する点に特徴がある。その他の点は、上述した第１および第２の実施の形態と同様であるため、以下では図８のフローチャートを参照しながらサイドロブ補正係数の設定方法を中心に説明する。
【００４１】
図８に示すように、まず、適度にサイドロブが転写されるような配置を有する基本パターンを用いて寸法揺らぎの許容範囲を満足する領域（以下、寸法許容領域という）と、サイドロブが転写される露光量の限界値（以下、サイドロブしきい露光量Ｅsidelobeという）のそれぞれについてデフォーカス依存性を実験により算出し（ステップＳ１１１）、露光量とデフォーカスを軸とする平面内にプロットする。
【００４２】
図９（ａ）は、このステップＳ１１１により取得された寸法許容領域としきい露光量の相関関係の一例である。同図において実線（試料の限界寸法値）で囲まれた略半月状の領域が寸法揺らぎの許容範囲であり、また、この略半月状の領域のほぼ中央を縦断するようにプロットされた点線がサイドロブしきい露光量Ｅsidelobeを示す。
【００４３】
次に、実験での条件をシミュレーションパラメータとし（ステップＳ１１２）、実験で用いた基本パターンと同一のパターンを用いて光学シミュレーションを行い（ステップＳ１１３）、実験と同様に寸法許容範囲を満足する領域を算出し（ステップＳ１１４）、同様に露光量Ｅとデフォーカスを軸とする平面内にプロットする。
【００４４】
次に、レジストプロセスによって異なるサイドロブの転写特性を補正する補正係数ｌth（以下、サイドロブ補正係数ｌthという）のいくつかについて下記する関係式を用いることにより、光学シミュレーションから算出されたサイドロブ部分のピーク光強度（以下、サイドピークＩsidepeakという）のデフォーカス依存性を露光量−デフォーカス平面内にプロットする（ステップＳ１１５）。
【００４５】
ｌｏｇＥsidelobe＝ｌｏｇ（ｌth／Ｉsidepeak）
図９（ｂ）は、上述した光学シミュレーションにより取得された寸法許容領域とサイドピークＩsidepeakのそれぞれのデフォーカス依存性の一例である。同図の実線で囲まれた領域が寸法許容領域であり、また、同図に図９（ｂ）に示した破線１〜４は、サイドロブ補正係数ｌthを０．５、０．６、０．７および０．８としたときのサイドピークＩsidepeakのデフォーカス依存性である。
【００４６】
次に、実験で求めた寸法許容領域とサイドピークＩsidepeakのデフォーカス依存性との相関関係と、光学シミュレーションから求めた寸法許容領域とサイドピークＩsidepeakのデフォーカス依存性との相関関係を比較し（ステップＳ１１６）、光学シミュレーションで得られた相関関係が実験に基づく相関関係に最も近似するサイドロブ補正係数ｌthを抽出する（ステップＳ１１７）。これは具体的には、露光量−デフォーカス平面内の相対関係をそれぞれ比較することにより抽出する。前述したとおり、図７（ａ）に示した実験結果では、寸法許容領域のほぼ中央位置にサイドロブしきい値が位置している。従って、図７（ｂ）に示した光学シミュレーション結果では、ｌth＝０．６とした時の相対位置が、実験結果とよく一致している。この結果より、実験に用いたレジストプロセスを表すサイドロブ補正係数ｌthは、０．６と求めることができる。
【００４７】
その後は、このサイドロブ補正係数ｌth、図７に示す例では０．６をシミュレーションパラメータとして、図５または図７もしくは図８に示した回路設計方法により光学シミュレーションを介して禁止領域が小さいルールテーブルを抽出する。
【００４８】
このように、本実施形態の半導体装置の回路設計方法によれば、設計目的の回路を形成するレジストプロセスを表すサイドロブ補正係数を事前の実験に基づいて予め算出するので、光学シミュレーションの精度をより一層高めることができる。
【００４９】
上述した３つの実施形態の半導体装置の回路設計方法の一連の手順は、コンピュータに実行させるプログラムとしてフロッピーディスクやＣＤ−ＲＯＭ等の記憶媒体に収納し、コンピュータに読込ませて実行させても良い。これにより、本発明にかかる半導体装置の回路設計方法をワークステーション等の汎用コンピュータを用いて実現することができる。記録媒体は、磁気ディスクや光ディスク等の携帯可能なものに限定されず、ハードディスク装置やメモリなどの固定型の記憶媒体でも良い。また、上述した回路設計方法の一連の手順を組込んだプログラムをインターネット等の通信回線（無線通信を含む）を介して頒布しても良い。さらに、上述した回路設計方法の一連の手順を組込んだプログラムを暗号化したり、変調をかけたり、圧縮した状態で、インターネット等の有線回線や無線回線を介して、あるいは記憶媒体に収納して頒布しても良い。
【００５０】
【発明の効果】
以上詳述したとおり、本発明は、以下の効果を奏する。
【００５１】
即ち、本発明にかかる半導体装置の回路設計方法によれば、第１のリソグラフィプロセス裕度と前記第２のリソグラフィプロセス裕度とを光学シミュレーションを用いてそれぞれ算出する過程と、これら第１のリソグラフィプロセス裕度と第２のリソグラフィプロセス裕度の領域の交わりからなる共通のリソグラフィプロセス裕度を算出する過程とを備えるので、ハーフトーン型位相シフトマスクを用いた場合でも、サイドロブの半導体基板への転写を生じることなく十分なリソグラフィプロセス裕度を与えることのできる半導体装置の回路設計方法を提供することができる。
【００５２】
また、本発明にかかるプログラム記憶媒体によれば、第１のリソグラフィプロセス裕度と前記第２のリソグラフィプロセス裕度とを光学シミュレーションを用いてそれぞれ算出する手順と、これら第１のリソグラフィプロセス裕度と第２のリソグラフィプロセス裕度の領域の交わりからなる共通のリソグラフィプロセス裕度を算出する手順とをコンピュータに実行させるプログラムがコンピュータ読取り可能な記憶媒体に記録されているので、ハーフトーン型位相シフトマスクを用いる場合でも、サイドロブの半導体基板への転写を生じることなく十分なリソグラフィプロセス裕度を有する半導体回路を汎用のコンピュータを用いて設計することができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体回路装置の設計方法の第１の実施の形態を説明するフローチャートである。
【図２】図１に示す設計方法により抽出された基本パターンの一具体例である。
【図３】共通リソグラフィプロセス裕度を説明するための特性図である。
【図４】図１に示す設計方法により算出された共通リソグラフィプロセス裕度の一例を示す相関図である。
【図５】本発明にかかる半導体回路装置の設計方法の第２の実施の形態を説明するフローチャートである。
【図６】複数のシミュレーションパラメータで算出した複数の共通リソグラフィプロセス裕度の一例を示す相関図である。
【図７】図５に示す実施形態の変形例を説明するフローチャートである。
【図８】本発明にかかる半導体装置の設計方法の第３の実施の形態において実験に基づくサイドロブ補正係数を算出する過程を説明するフローチャートである。
【図９】本発明にかかる半導体装置の設計方法の第３の実施の形態を説明する相関図である。
【符号の説明】
１〜４ サイドピークＩsidepeakのデフォーカス依存性
ＩTH サイドロブ転写しきい値
Ｉth サイドロブ補正係数
Ｅsidelobe しきい露光量
Ｉsidepeak サイドロブ部分のピーク光強度
Claims (12)
- ハーフトーン型位相シフトマスクを用いて半導体基板に形成される回路パターンを備える半導体装置の回路設計方法であって、
前記回路パターンを代表する基本パターンを設計情報から抽出する第１の過程と、
回路設計の条件であるパラメータを設定する第２の過程と、
抽出された基本パターンを前記半導体基板上に形成した場合に許容される寸法変動の範囲を満足する指標である第１のリソグラフィプロセス裕度を、光学シミュレーションを用いて算出する第３の過程と、
前記ハーフトーン型位相シフトマスクを用いて前記基本パターンを半導体基板上に形成した場合に前記半導体基板上に生じうるサイドロブの形成を回避できる指標である第２のリソグラフィプロセス裕度を、光学シミュレーションを用いて算出する第４の過程と、
前記第１のリソグラフィプロセス裕度と前記第２のリソグラフィプロセス裕度との共通のリソグラフィプロセス裕度を算出する第５の過程と、
算出された前記共通のリソグラフィプロセス裕度が予め設定した基準値を満足するかどうかを判断する第６の過程と、
算出された前記共通のリソグラフィプロセス裕度が前記基準値を満足する場合には基本パターンを抽出してルールテーブル化し、前記ルールテーブルに従って前記回路パターンのレイアウトを変更する第７の過程と、
算出された前記共通のリソグラフィプロセス裕度が前記基準値を満足しない場合には、異なる基本パターンを前記設計情報から抽出し、算出された前記共通のリソグラフィプロセス裕度が前記基準値を満足するまで前記第３乃至前記第６の過程を繰り返す第８の過程と、
を備える半導体装置の回路設計方法。 - 前記第２の過程は、複数の組合せの前記パラメータを設定する過程であり、
前記組合わせを切替えて前記第３乃至前記第８の過程を繰返してルールテーブル群を作成し、作成されたルールテーブル群から、設計対象から除外すべきパターンピッチの範囲を示す禁止領域が最小となるルールテーブルを抽出する第９の過程をさらに備えることを特徴とする請求項１に記載の半導体装置の回路設計方法。 - 前記パラメータは、前記サイドロブの転写の有無を判定するサイドロブ転写しきい値を含み、
前記第４の過程は、前記第１のリソグラフィプロセス裕度と第２のリソグラフィプロセス裕度との相関関係が所定の前記基本パターンについて実験値に最も合致するように、前記サイドロブ転写しきい値を補正する過程を含むことを特徴とする請求項１または２に記載の半導体装置の回路設計方法。 - 前記第１のリソグラフィプロセス裕度と、第２のリソグラフィプロセス裕度と、前記共通のリソグラフィプロセス裕度は、焦点深度の裕度または露光量の裕度を含むことを特徴とする講求項１乃至３のいずれかに記載の半導体装置の回路設計方法。
- 前記リソグラフィプロセスはポジ型のレジストプロセスを含み、
前記回路パターンは、コンタクトホールパターンまたは孤立スペースパターンを含むことを特徴とする請求項１乃至４のいずれかに記載の半導体装置の回路設計方法。 - 前記リソグラフィプロセスは、ネガ型レジストプロセスを含み、
前記回路パターンは、ピラードットパターンまたは孤立ラインパターンを含むことを特徴とする請求項１乃至４のいずれかに記載の半導体装置の回路設計方法。 - ハーフトーン型位相シフトマスクを用いて半導体基板に形成される回路パターンを備える半導体装置の回路を設計する回路設計システムに用いられ、
前記回路パターンを代表する基本パターンを設計情報から抽出する第１の手順と、
回路設計の条件であるパラメータを設定する第２の手順と、
抽出された基本パターンを前記半導体基板上に形成した場合に許容される寸法変動の範囲を満足する指標である第１のリソグラフィプロセス裕度を、光学シミュレーションを用いて算出する第３の手順と、
前記ハーフトーン型位相シフトマスクを用いて前記基本パターンを半導体基板上に形成した場合に前記半導体基板上に生じうるサイドロブの形成を回避できる指標である第２のリソグラフィプロセス裕度を、光学シミュレーションを用いて算出する第４の手順と、
前記第１のリソグラフィプロセス裕度と前記第２のリソグラフィプロセス裕度との共通のリソグラフィプロセス裕度を算出する第５の手順と、
算出された前記共通のリソグラフィプロセス裕度が予め設定した基準値を満足するかどうかを判断する第６の手順と、
算出された前記共通のリソグラフィプロセス裕度が前記基準値を満足する場合には基本パターンを抽出してルールテーブル化し、前記ルールテーブルに従って前記回路パターンのレイアウトを変更する第７の手順と、
算出された前記共通のリソグラフィプロセス裕度が前記基準値を満足しない場合には、異なる基本パターンを前記設計情報から抽出し、算出された前記共通のリソグラフィプロセス裕度が前記基準値を満足するまで前記第３乃至前記第６の手順を繰り返す第８の手順と、
を備える半導体装置の回路設計方法をコンピュータに実行させるプログラムを記録したコンピュータ読取り可能な記憶媒体。 - 前記第２の手順は、複数の組合せの前記パラメータを設定する手順であり、
前記組合わせを切替えて前記第３乃至前記第８の手順を繰返してルールテーブル群を作成し、作成されたルールテーブル群から、設計対象から除外すべきパターンピッチの範囲を示す禁止領域が最小となるルールテーブルを抽出する第９の手順をさらに備えることを特徴とする請求項７に記載の記憶媒体。 - 前記パラメータは、前記サイドロブの転写の有無を判定するサイドロブ転写しきい値を含み、
前記第４の手順は、前記第１のリソグラフィプロセス裕度と第２のリソグラフィプロセス裕度との相関関係が所定の前記基本パターンについて実験値に最も合致するように、前記サイドロブ転写しきい値を補正する手順を含むことを特徴とする請求項７または８に記載の記憶媒体。 - 前記第１のリソグラフィプロセス裕度と、第２のリソグラフィプロセス裕度と、前記共通のリソグラフィプロセス裕度は、焦点深度の裕度または露光量の裕度を含むことを特徴とする講求項７乃至９のいずれかに記載の記憶媒体。
- 前記リソグラフィプロセスはポジ型のレジストプロセスを含み、
前記回路パターンは、コンタクトホールパターンまたは孤立スペースパターンを含むことを特徴とする請求項７乃至１０のいずれかに記載の記憶媒体。 - 前記リソグラフィプロセスは、ネガ型レジストプロセスを含み、
前記回路パターンは、ピラードットパターンまたは孤立ラインパターンを含むことを特徴とする請求項７乃至１０のいずれかに記載の記憶媒体。
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