JP3977049B2 - 半導体装置及びその半導体装置を組み込んだ電子装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその半導体装置を組み込んだ電子装置に係わり、例えば、メモリ半導体チップ（メモリチップ）を複数組み込んだシステムメモリモジュール（System Memory Module）と、このシステムメモリモジュールを組み込んだ電子装置、例えば個人向け携帯型情報通信機器（ＰＤＡ：Personal Digital Assistant）等の電子装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
携帯型情報処理端末機器（ＰＤＡ）や携帯電話のような電子装置では、更なる小型化、高機能化が要求されている。またこれらの機器において、その通信情報の増大により、より一層大容量のメモリーモジュール（システムメモリモジュール）の組み込みが望まれている。このような多機能・高密度化に適応する半導体装置のパッケージ形態として、ＢＧＡ（Ball Grid Array ）やＣＳＰ（Chip Saiz Package ）等のパッケージ構造が知られている。
【０００３】
これらＢＧＡやＣＳＰ等の製造における一手法として、配線基板（基板）を用意した後、配線基板の主面の所定箇所に半導体チップ（半導体素子）を搭載するとともに、この半導体チップの電極と配線基板の主面の配線を導電性のワイヤで接続し、その後配線基板の主面側を絶縁性の封止樹脂で被い、さらに配線基板の裏面に各配線に接続される突起電極（バンプ電極）を設けて半導体装置を製造する方法が知られている。
【０００４】
また、半導体装置の製造方法において、半導体装置の小型化を図る技術として一括モールド法 (block molding method) が知られている。一括モールド法とは、複数の製品形成領域を有する配線基板の各製品形成領域上に半導体チップを実装した後に、前記複数の製品形成領域を被う大きなキャビティを有するモールド金型（成形型）内に前記配線基板を配置して、前記複数の製品形成領域を封止樹脂によって一括で封止した後に、ダイシング装置によって封止体と配線基板を一括に切断し個片化する工程を有する半導体装置の製造方法である。前記一括モールド法については例えば特開平２０００−１２５７８号公報（U.S. Patent No.6,200,121）に記載されている。
【０００５】
【発明が解決しようとする課題】
携帯型情報処理端末機器（ＰＤＡ）には、機器内に各種の半導体装置（ＩＣ）が組み込まれている。例えば、中央制御装置（ＣＰＵ：Central Processing Unit ）、特定用途型集積回路（ＡＳＩＣ）、メモリとしてのシンクロナス・ダイナミックメモリ（ＳＤＲＡＭ：Syncronus Dynamic Random Access Memory），フラッシュメモリ（Flash memory）等が実装基板（配線基板）に搭載されている。そして、その多くがそれぞれ単品として実装基板に搭載されている。このため、これら半導体装置全体の実装面積が増大し、ＰＤＡ等の電子装置の小型化を妨げている。また、電子装置における半導体装置の個別実装は各半導体装置の外部電極端子間を繋ぐ配線長が長くなる嫌いがあり、信号伝達速度の低下等を来すおそれがある。
【０００６】
一方、メモリーにおいて、スタティックメモリ（ＳＲＡＭ：Static Random Access Memory ）とフラッシュメモリ（フラッシュ不揮発性メモリ）を単一の封止体（パッケージ）内に組み込んだ例（ＭＣＰ：Multi Chip Package）は各社から製品化されているが、ＳＤＲＡＭとフラッシュメモリを単一に組み込んだ例はこれまでない。これは、これまでに製品化されているＭＣＰの主な用途は携帯電話用メモリであり、携帯電話では消費電力がＳＤＲＡＭに比べて小さいＳＲＡＭが使われるためである。しかし、ＰＤＡでは、より大容量のメモリを必要とするため、ＳＲＡＭではなく、ＳＤＲＡＭが使われている。
【０００７】
本発明の目的は、シンクロナス・ダイナミックメモリ等のダイナミックメモリとフラッシュメモリを単一の封止体内に組み込んだ小型で安価な半導体装置を提供することにある。
【０００８】
本発明の他の目的は、高速動作や小型化が可能な電子装置を提供することにある。
【０００９】
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１１】
（１）主面と、前記主面上に形成される絶縁膜と、前記主面上に形成される複数の電極とを有し、前記主面の裏側となる裏面に外部電極端子が形成される配線基板と、
主面及び裏面を有しており、前記主面上に形成された１乃至複数の半導体素子及び複数の電極を有しており、前記裏面を前記配線基板の主面に向き合わせて接着材を介して固定される半導体チップと、
前記配線基板主面の電極と前記半導体チップの電極とを接続する導電性のワイヤと、
前記半導体チップ、前記配線基板の主面及び前記電極を被う封止体とを有する半導体装置であって、
前記配線基板には、前記半導体チップとして、ダイナミックメモリが組み込まれた一つ以上のダイナミックメモリチップと、フラッシュメモリが組み込まれた一つ以上のフラッシュメモリチップが固定され、
前記封止体および配線基板は、ダイシングによって切断された側面を有することを特徴とする。
【００１２】
具体的には、前記配線基板の主面にはいずれも長方形となるフラッシュメモリチップ及びダイナミックメモリチップがそれぞれ表面の複数の電極を露出させる状態で、かつそれぞれの長辺同士が対面するように並んで固定され、
前記フラッシュメモリチップは短辺の縁に沿って複数の電極が配列され、
前記フラッシュメモリチップ上に前記フラッシュメモリチップよりも短いダイナミックメモリチップが前記フラッシュメモリチップの両短辺の複数の電極を露出させる状態で固定され、
前記配線基板の主面に固定される前記ダイナミックメモリチップと前記フラッシュメモリチップ上の前記ダイナミックメモリチップは同一寸法で同一構造となっている。
【００１３】
また、複数の前記ダイナミックメモリチップ間ではアドレス／データバスは共通電極に接続され、前記ダイナミックメモリチップと前記フラッシュメモリチップ間ではアドレス／データバスは分離され相互に異なる電極に接続されている。
【００１４】
また、前記フラッシュメモリチップの電極は両方の短辺の縁に沿ってそれぞれ一列に並んで配置され、
前記ダイナミックメモリチップの電極は長辺に沿って並んで配置され、
前記フラッシュメモリチップの一方の短辺の電極列においてはデータ用電極よりもアドレス用電極が多く、前記フラッシュメモリチップの他方の短辺の電極列においてはアドレス用電極よりもデータ用電極が多くなり、
前記ダイナミックメモリチップの電極列におけるアドレス用電極及びデータ用電極の分布は、前記フラッシュメモリチップの一方の短辺よりの半分の電極列ではデータ用電極よりもアドレス用電極が多く、
前記フラッシュメモリチップの他方の短辺よりの半分の電極列ではアドレス用電極よりもデータ用電極が多くなっている。
【００１５】
さらに、前記ダイナミックメモリチップと前記フラッシュメモリチップとの間では電源が分離されている。
【００１６】
前記（１）の手段によれば、（ａ）シンクロナス・ダイナミックメモリ等のダイナミックメモリとフラッシュメモリを単一の封止体内に組み込むことができることから、半導体装置の小型化が達成でき、かつ半導体装置のコスト低減も達成できる。
【００１７】
（ｂ）上記（１）から、配線長の短縮化も可能になり、半導体装置の動作速度の高速化が達成できる。
【００１８】
（ｃ）複数のダイナミックメモリチップ間ではアドレス／データバスは共通電極に接続され、ダイナミックメモリチップとフラッシュメモリチップ間ではアドレス／データバスは分離され相互に異なる電極に接続されていることから、特性測定が容易になる。
【００１９】
（ｄ）ダイナミックメモリチップ及びフラッシュメモリチップのアドレス用電極及びデータ用電極は、ダイナミックメモリチップとフラッシュメモリチップで同一領域側にそれぞれ配置されていることから、実装基板における配線のレイアウト設計が容易になる。
【００２０】
（ｅ）ダイナミックメモリチップとフラッシュメモリチップとの間では電源が分離されていることから、ノイズが軽減される。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２２】
（実施形態１）
図１乃至図３６は本発明の一実施形態（実施形態１）であるＢＧＡ型半導体装置（システムメモリモジュール）に係わる図である。図１乃至図６は半導体装置の構造に係わる図であり、図７乃至図１４は半導体装置の底面の各バンプ電極の機能や配列また半導体チップの電極配列等を説明する図である。
【００２３】
本実施形態１の半導体装置（システムメモリモジュール）１は、図１乃至図７に示すような構造となっている。図１は封止体の一部を切り欠いた半導体装置の平面図、図２は半導体装置の平面図、図３は半導体装置の側面図、図４は半導体装置の底面図である。
【００２４】
本実施形態１では、システムメモリモジュールとして、単一の封止体内に、１個のフラッシュメモリチップと２個のダイナミックメモリチップを組み込んだ例について説明する。前記フラッシュメモリチップは３２Ｍｂｉｔのフラッシュメモリを組み込んだ半導体チップであり、前記ダイナミックメモリチップは６４Ｍｂｉｔのシンクロナス・ダイナミックメモリを組み込んだシンクロナス・ダイナミックメモリチップである。図１は３個の半導体チップの配置状態と、これら半導体チップの電極と配線基板の電極とを結ぶ導電性のワイヤを示す模式図である。
【００２５】
半導体装置（システムメモリモジュール）１は、図１乃至図４に示すように、外観的には、四角形平板状の配線基板２（図１，図３，図４参照）と、この配線基板２の主面（図３では上面）上に重なる配線基板２と同一外形寸法の封止体（パッケージ）３と、配線基板２の主面に対して反対面となる裏面（図３では下面）に設けられた複数の突起電極（バンプ電極）４とを有する。バンプ電極４は整列配置（アレイ状）されている。
【００２６】
本実施形態１では、バンプ電極４は四角形の配線基板２の縦，横の辺に沿って３列並ぶ枠状アレイ構成となり、各辺に沿って並ぶ最外周のバンプ電極４はそれぞれ１５個となり、全体のバンプ電極４の数（ピン数）は１４４ピンになっている。また、パッケージ３は一定厚さの絶縁性樹脂からなるとともに、その周面は製造時一括封止によって形成された一括封止体をダイシングによって切断されて形成されることから、ダイシングによる切断面となっている。パッケージ３の周面はダイシング時のプレードの形状によっても変わるが、一定厚さのブレードで切断した場合には、図３に示すように、切断面、即ちパッケージ３の周面は配線基板２の主面に対して垂直な面になる。
【００２７】
本実施形態１のシステムメモリモジュール１は、図１に示すように、配線基板２の主面に、いずれも長方形となるフラッシュメモリチップ５とシンクロナス・ダイナミックメモリチップ（ＳＤＲＡＭチップ）６を、それぞれ表面の複数の電極７ｆ，７ｄを露出させる状態で、かつそれぞれの長辺同士が対面するように平行に並んで固定されている。また、フラッシュメモリチップ５上には他のＳＤＲＡＭチップ６が固定されている。この積層固定によってシステムメモリモジュール１の小型化が図れる。
【００２８】
フラッシュメモリチップ５は短辺の縁に沿って一列に複数の電極７ｆが配列される構造となるとともに、フラッシュメモリチップ５の長辺はＳＤＲＡＭチップ６の長辺よりも長く、フラッシュメモリチップ５上にＳＤＲＡＭチップ６を固定した場合、フラッシュメモリチップ５の両短辺の電極７ｆをＳＤＲＡＭチップ６から外して露出できるようになっている。
【００２９】
従って、フラッシュメモリチップ５の両短辺に配列された各電極７ｆと、配線基板２の主面に設けられる電極７ｐは導電性のワイヤ９で接続できることになる。
【００３０】
配線基板２の主面に固定されるＳＤＲＡＭチップ６と、フラッシュメモリチップ５上に固定されるＳＤＲＡＭチップ６は同一寸法で同一構造となっている。また、ＳＤＲＡＭチップ６においては電極７ｄは長辺に沿って並んで配置されている。即ち、ＳＤＲＡＭチップ６の電極７ｄは、ＳＤＲＡＭチップ６の一方の短辺の中央から他方の短辺の中央に向かって１列に並ぶセンターライン配置構成になっている。ＳＤＲＡＭチップ６の固定領域の両側の配線基板２の主面には、ＳＤＲＡＭチップ６の縁に沿うように電極７ｐが設けられている。
【００３１】
センターライン配置構成の電極７ｄにはワイヤ９の一端がそれぞれ接続される。これらワイヤ９は左右に振り分けられて他の一端は、ＳＤＲＡＭチップ６の両側に配置された配線基板２の主面の電極７ｐに接続されている。ＳＤＲＡＭチップ６とフラッシュメモリチップ５との間のワイヤ接続用の電極７ｐは、図１では２列で示してあるが、実際は細長い電極７ｐの両端部分に左右のＳＤＲＡＭチップ６の電極７ｄから延在するワイヤ９の先端が接続されるものである（図５参照）。ワイヤボンディングにおいて、半導体チップの電極に接続される部分を第１ボンディング点とすると、配線基板の電極に接続される部分は第２ボンディング点となる。図１では配線基板２の電極７ｐはこの第２ボンディング点を示すものである。
【００３２】
本実施形態１のシステムメモリモジュール１は、３２Ｍｂｉｔのフラッシュメモリチップ５と、２個の６４ＭｂｉｔのＳＤＲＡＭチップ６を単一のパッケージ３内に組み込んだ構造となり、外形寸法は縦１３ｍｍ、横１３ｍｍ、高さ１．５ｍｍとなる。また、バンプ電極４は直径０．３５ｍｍの半田ボールが使用され、配線基板２からの突出長さは約０．２５ｍｍとなる。また、バンプ電極４のピッチは０．８ｍｍとなっている。
【００３３】
図５及び図６により具体的なシステムメモリモジュール１の断面を示す。図５は図１のＡ−Ａ線に沿う拡大断面図、図６は図１のＢ−Ｂ線に沿う拡大断面図である。
【００３４】
配線基板２は、図５及び図６に示すように、所定パターンの配線７が配線基板１の主面、裏面、１乃至複数の中層に設けられ、かつ上下の配線７は貫通孔（スルーホール）に充填された導体７ａ（配線）によって電気的に接続される多層構造からなり、例えば、厚さ０．２ｍｍ程度の４層ＢＴ（bismaleimide triazine）基板となっている。また、配線７は配線基板１の主面においてはワイヤ９を接続するための電極７ｐを構成するとともに、裏面においてはバンプ電極４を固定するための台座となる電極７ｃが設けられている。
【００３５】
ワイヤを接続するための電極７ｐは、既に説明したように配線基板２の主面に２個の半導体チップが搭載されるため、これら半導体チップを搭載するためのチップ搭載領域の周囲に配置される。
【００３６】
配線基板２の主面（上面）及び裏面には配線等を被うようにそれぞれ所定パターンに絶縁膜（ソルダーレジスト）１０，１１が形成されている。配線基板主面の電極７ｐはワイヤボンディングが可能となるように露出し、配線基板裏面の電極７ｃはバンプ電極４を固定するため露出する構造になっている。このため、配線基板２の主面側の絶縁膜１０，１１は一定幅除去されて開口溝１２が形成され、この開口溝１２の底に電極７ｐが露出する構造となっている（図１参照）。
【００３７】
左右のＳＤＲＡＭチップ６の間の配線基板２の主面に設けられる開口溝１２ａは、開口溝１２ａの左右のＳＤＲＡＭチップ６の電極７ｄに一端が接続されるワイヤ９の他端が共に接続されるように両者の第２ボンディング点が露出するようになっている。即ち、この開口溝１２ａ内にはその延在方向に沿って２列にワイヤボンディングの第２ボンディング点が配列される。この第２ボンディング点は、実際には単一の長い電極７ｐの両端部分が第２ボンディング点となる。
【００３８】
また、配線基板２の主面上の絶縁膜１０上には、図５及び図６に示すように、接着材１３を介して長方形のフラッシュメモリチップ５及びＳＤＲＡＭチップ６がそれぞれの長辺を対向させて平行に固定されている。また、フラッシュメモリチップ５の上には前記同様の接着材１４を介してＳＤＲＡＭチップ６が固定されている。配線基板２に直接固定される直付けのＳＤＲＡＭチップ６及びフラッシュメモリチップ５上に固定される積層のＳＤＲＡＭチップ６はいずれも同じ寸法で同じ機能のＳＤＲＡＭであり、例えば、６４ＭｂｉｔのＳＤＲＡＭである。また、前記接着材１３，１４は、非導電性ペースト、例えば絶縁性のエポキシ樹脂ペーストが用いられている。接着後は前記接着材１３，１４は、例えば１５０℃程度の温度で硬化処理（ベーキング）されて確実に半導体チップを固定するようになる。
【００３９】
フラッシュメモリチップ５及びＳＤＲＡＭチップ６は共に長方形となる。ＳＤＲＡＭチップ６の幅、即ち短辺はフラッシュメモリチップ５の幅（短辺）よりは僅かに短くなっている。また、フラッシュメモリチップ５の長辺はＳＤＲＡＭチップ６の長辺よりも長くなり、フラッシュメモリチップ５の中心にＳＤＲＡＭチップ６の中心が一致するように重ねると、フラッシュメモリチップ５の両端の短辺部分はＳＤＲＡＭチップ６から外れ、短辺に設けられた電極７ｆはワイヤボンディングが充分可能な程度露出するようになっている。
【００４０】
そこで、図１及び図６に示すように、ワイヤボンディングが可能になるように、フラッシュメモリチップ５の短辺側の電極７ｆが露出するようにＳＤＲＡＭチップ６はフラッシュメモリチップ５上に接着材１４を介して固定されている。また、ＳＤＲＡＭチップ６の電極は、ＳＤＲＡＭチップ６の長辺方向に沿いかつ中央に沿って１列に配置されている（センターライン配置構成：図１参照）。
【００４１】
ここで、フラッシュメモリチップ５においては、短辺に沿って電極７ｆが配列される理由について説明する。フラッシュメモリではＳＤＲＡＭと異なり高速動作を考慮する必要がない。そのため、チップ内の配線長を長くしワイヤボンディングの際のワイヤ長を短くするために、半導体チップの周辺に電極（パッド）を設けることができる。周辺パッドの場合、半導体チップが長方形の場合、パッド数が少ないときパッドを長辺（長辺パッド）か短辺（短辺パッド）のいずれかに設けることができる。
【００４２】
長辺パッドとすると、短辺パッドとした場合に比べて配線基板における配線の引き回しが非常に複雑となる。そのため、他の理由もあるが短辺パッドが採用されやすい。本実施形態１でもこの短辺パッド配列のフラッシュメモリチップを採用している。
【００４３】
一方、配線基板２に並列に固定されたフラッシュメモリチップ５及びＳＤＲＡＭチップ６と、前記フラッシュメモリチップ５上に固定されたＳＤＲＡＭチップ６のそれぞれの電極７ｆ，７ｄと配線基板２の電極は導電性のワイヤ、例えば金線で接続されている。即ち、フラッシュメモリチップ５及び２個のＳＤＲＡＭチップ６の電極７ｆ，７ｄと配線基板２の電極７ｐは導電性のワイヤ９によって接続されている（図１，図５，図６参照）。
【００４４】
また、これら３個の半導体チップ及びワイヤ９等は、配線基板主面全体に形成された封止体（パッケージ）３で被われている。パッケージ３は絶縁性樹脂で形成されている。また、本実施形態１の半導体装置の製造方法では、一枚の大きい配線基板の各製品形成領域に３個の半導体チップをそれぞれ搭載し、その後、トランスファモールディング装置によって配線基板の主面側に一定の厚さに絶縁性樹脂による一括封止体を形成し、最終的に配線基板と一括封止体を各製品形成領域の界面で切断（ダイシング）して形成することから、パッケージ３の側面はダイシングによる切断面となるとともに、配線基板２の主面に垂直な面となっている。
【００４５】
他方、配線基板２の主面の反対面となる裏面（図５，図６では下面）には突起電極（バンプ電極）４が複数形成されている。バンプ電極４は電極７ｃに重ねて形成される半田ボールによる半田バンプ電極である。半田ボールとしては、例えば、直径０．３５ｍｍの半田ボールが使用され、バンプ電極４は配線基板２の裏面から約０．２５ｍｍ突出するようになる。前記バンプ電極４は前述のように枠状アレイ構成となっている。
【００４６】
つぎに、図７乃至図１４を参照しながらシステムメモリモジュール１の各バンプ電極４の機能や配列及び半導体チップの電極配列等について説明する。図７はシステムメモリモジュール１のバンプ電極４の配列とその機能を示す模式図であり、パッケージ３の上から透視した図である。
【００４７】
図９はシステムメモリモジュール１における３個の半導体チップの配置状態とピン配列（番号）を示す模式図である。また、図１０はフラッシュメモリチップ５の電極配列（番号）を示す模式的平面図であり、図１１はフラッシュメモリチップの各電極（パッド）の機能を示す図表である。図１１には、フラッシュメモリチップ５の１から７２に至る各電極の名称が記載されている。また、図１２はＳＤＲＡＭチップ６の電極配列（端子番号）を示す模式的平面図であり、図１３はＳＤＲＡＭチップ６の１から４７に至る各電極（端子）の機能（端子名）を示す図表である。
【００４８】
図１０に示すように、ＳＤＲＡＭチップ６は細長く延在する形状であり、一方の短辺の中央側（図の上側）から他方の短辺の中央側（図の下側）に向かってパッド１〜バッド７２で示される電極が１列に並んで配列されている。この電極列は中間で配列間隔が大きくなり、上下で２分される電極群となる。なお、ここで、説明の便宜上、パッド１〜パッド３６をＡ領域とし、パッド３７〜パッド７２をＢ領域とする。
【００４９】
図１１はパッド１〜パッド７２のパッド名称（パッドの機能を示す名称）を示す図表であり、Ｖcc，Ｖss，ＶccＱ及びＶssＱ等の電源端子、Ａ０〜Ａ１３等のアドレス端子、ＤＱ０〜ＤＱ１５，ＤＱＭＵ，ＤＱＭＬ等のデータ端子、ＣＳ，ＣＫＥ，ＲＡＳ，ＣＬＫ，ＣＡＳ，ＷＥ等の制御端子が記載されている。
【００５０】
一方の短辺寄りのＡ領域（パッド１〜パッド３６）にはアドレス用電極としてＡ０〜Ａ１３が配置され、他方の短辺寄りのＢ領域（パッド３７〜パッド７２）にはデータ用電極ＤＱ０〜ＤＱ１５が配置されている。
【００５１】
従って、Ａ領域ではデータ用電極よりもアドレス用電極が多くなり、Ｂ領域ではアドレス用電極よりもデータ用電極が多くなっている。また、図１からも分かるように、配線基板２の電極７ｐはフラッシュメモリチップ５及びＳＤＲＡＭチップ６の各電極に近接対応するように各チップの周囲に配置されていることから、Ａ領域側の配線基板２の電極７ｐにおいてもデータ用電極よりもアドレス用電極が多くなり、Ｂ領域側の配線基板２の電極７ｐにおいてもアドレス用電極よりもデータ用電極が多くなっている。
【００５２】
また、このようなＡ・Ｂ領域でのアドレス用電極及びデータ用電極の分布はフラッシュメモリチップ５においても同様である。図１２はフラッシュメモリチップ５におけるパッド１〜パッド４７のパッド名称（パッドの機能を示す名称）を示す図表であり、Ｖcc，Ｖss，ＶccＱ及びＶssＱ等の電源端子、Ａ０〜Ａ２０等のアドレス端子、ＤＱ０〜ＤＱ１５等のデータ端子、／ＷＥ，／ＲＥＳＥＴ，ＷＰ＃／ＡＣＣ，ＲＤＹ／ＢＵＳＹ，／ＣＥ，／ＯＥ，／ＢＹＴＥ等の制御端子が記載されている。
【００５３】
フラッシュメモリチップ５は長方形の各短辺の縁に沿って電極７ｆをそれぞれ一列配置した構造となり、図で示す上辺（Ａ領域）にはパッド１〜パッド２３の電極７ｆが配列され、下辺（Ｂ領域）にはパッド２４〜パッド４７の電極７ｆが配列されている。一方の短辺の縁（Ａ領域）にはアドレス用電極としてＡ１〜Ａ１５，Ａ１７〜Ａ２０が配置され、他方の短辺寄りのＢ領域（パッド２４〜パッド４７）ではデータ用電極ＤＱ０〜ＤＱ１５が配置され、Ａ領域ではデータ用電極よりもアドレス用電極が多くなり、Ｂ領域ではアドレス用電極よりもデータ用電極が多くなっている。フラッシュメモリチップ５のＡ領域側にＳＤＲＡＭチップ６のＡ領域が位置し、フラッシュメモリチップ５のＢ領域側にＳＤＲＡＭチップ６のＢ領域が位置する。
【００５４】
これらの関係を図１４（ａ），（ｂ）に示す。このように領域を分けてピンを配置することによって配線基板２の電極７ｐの引回しが容易になるとともに、配線長を低減することができる。また、クロック端子は、図７の番地Ｈ１４に配置し、後述するが、隣り合って並ぶ前記二つのダイナミックメモリチップの間の前記配線基板主面にワイヤが接続されるクロック電極が配置され、このクロック電極と前記二つのダイナミックメモリチップのクロック電極はワイヤによって接続される。また、配線基板主面のクロック電極は単一または並んで二つ配置され、前記二つのダイナミックメモリチップのクロック電極に一端が接続されるワイヤの他端が前記単一のクロック電極に接続され、または２本のワイヤが別々に前記並んで二つ配置されるクロック電極に接続される構造となる。
【００５５】
このようなクロック端子やクロック電極の配列によって、二つのダイナミックメモリチップのクロック信号の配線長は全く等しくなるため、配線抵抗による信号遅延量も等しくなり、二つのダイナミックメモリチップの同時動作を可能とする。また、二つのダイナミックメモリチップのクロック電極から等距離且つ最短距離に前記配線基板主面のクロック電極を配置し、裏面のバンプ電極においても基板中央であるＨ行上にクロック端子を配置し、これらを最短距離で接続しているため、クロック信号線の配線抵抗は最小になり、ダイナミックメモリチップの高速動作が可能となる。
【００５６】
また、図７にシステムメモリモジュール１の裏面のバンプ電極４の各名称を示し、図８にこれらバンプ電極４の配列状態を図表で示す。アドレス用電極及びデータ用電極の端子名称で、先頭にＳＤを付けたものはＳＤＲＡＭチップ６に係わるものであり、先頭にＦを付けたものはフラッシュメモリチップ５の外部電極端子である。また、Ｎ．Ｃはノンコンタクトピンであり使用に供しない電極である。
【００５７】
また、本実施形態１においては、前記各図からも分かるように、ＳＤＲＡＭチップ６とフラッシュメモリチップ５との間では電源が分離されていることから、ノイズの発生を抑えることができる。
【００５８】
また、本実施形態１においては、前記各図からも分かるように、ＳＤＲＡＭチップ６とフラッシュメモリチップ５のアドレス／データピンが相互に近くに配置されていることから、システムメモリモジュール１を実装する実装基板の配線の引回しが容易になる。
【００５９】
つぎに、図１５乃至図２８を参照しながら本実施形態１のシステムメモリモジュール（半導体装置）１の製造について説明する。
【００６０】
システムメモリモジュール１は、図１５のフローチャートに示すように、作業開始後、チップボンディング（Ｓ１０１）、ワイヤボンディング（Ｓ１０２）、プラズマクリーニング（Ｓ１０３）、一括モールド（Ｓ１０４）、半田バンプ形成（突起電極形成：Ｓ１０５）、洗浄（Ｓ１０６）、切断（Ｓ１０７）の各工程を経て製造される。
【００６１】
図１６〜図１８は本実施形態１のシステムメモリモジュール１の製造に用いる配線基板２ａに関わる図であり、図１６は配線基板２ａの平面図である。また、図１７〜図２１は配線基板２ａにおける製品形成領域に係わる図である。
【００６２】
図１６に示すように、配線基板２ａは例えば長方形からなるとともに、配線基板２ａの半導体チップを搭載する面となる主面には、複数の製品形成領域２１が所定の間隔を置いて行列状に配置されている。例えば、製品形成領域２１は、配線基板２ａの長辺方向に沿って１１個配列され、短辺方向に沿って４個配列され、１１列４行配置になっている。
【００６３】
また、図１６において配線基板２ａの上側長辺に所定間隔で示される矩形部分２２は、パッケージ３を形成する際のトランスファモールディング装置における樹脂を注入するゲート位置を示すものである。ゲート位置を密に配置することにより、一括封止時、封止樹脂の未充填部の発生を防止することができる。また、配線基板２ａの両側、即ち、長辺縁には円形あるいは長孔となるガイド孔２３ａ〜２３ｇが設けられ、システムメモリモジュール１の製造時、搬送や位置決時に使用される。
【００６４】
図１６では製品形成領域２１は空白な四角形領域（正方形に近似）で示してあるが、その構造等は図１７〜図２１に示すような構成になっている。図１７は製品形成領域２１の主面側の配線パターン（第１層の配線パターン）を透視的に示す平面図、図１８は製品形成部分の模式的断面図、図１９は第２層の配線パターンを示す透視図、図２０は第３層の配線パターンを示す透視図、図２１は第４層（基板裏面）の配線パターンを示す透視図である。
【００６５】
配線基板２ａの表裏面（主面及び裏面）は、図１８に示すように、絶縁膜（ソルダーレジスト）１０，１１で被われているが、図１７では絶縁膜１０，１１は省略してある。
【００６６】
配線基板２ａは、図１８に示すように、所定パターンの配線７が配線基板２の主面、裏面、１乃至複数の中層に設けられ、かつ上下の配線７は貫通孔（スルーホール）に充填された導体７ａ（配線）によって電気的に接続される多層構造からなり、例えば、ＢＴ基板構成になっている。また、配線７は配線基板２の主面においてはワイヤ９を接続するための電極７ｐを構成するとともに、裏面においてはバンプ電極４を固定するための台座となる電極７ｃが設けられている。配線７は隣接する製品形成領域２１の配線７に繋がっている。
【００６７】
図１７に示すように、配線基板２ａの各製品形成領域２１には、並列に二つチップ搭載領域２５ｆ，２５ｄが設けられている。チップ搭載領域２５ｆにはフラッシュメモリチップ５が固定される領域であり、チップ搭載領域２５ｄはＳＤＲＡＭチップ６が固定される領域である。いずれも長方形となるフラッシュメモリチップ５及びＳＤＲＡＭチップ６は、その長辺が配線基板２ａの短辺に沿って延在するようになっている。そして、これらチップ搭載領域２５ｆ，２５ｄの長辺側の両側には、それぞれ開口溝１２が設けられるとともに、チップ搭載領域２５ｆの短辺側にも開口溝１２が設けられている。この開口溝１２は絶縁膜を一定の幅除去した構造であり、この開口溝１２内には配線７の一部である電極７ｐが露出する（図１６参照）。
【００６８】
両チップ搭載領域２５ｆ，２５ｄ間の開口溝１２ａは左右２つのチップ搭載領域２５ｆ，２５ｄに搭載される半導体チップとの間で接続されるワイヤボンディング用の電極７ｐが共に位置するように幅広の１本の開口溝１２ａとなる。即ち、この開口溝１２ａ内にはその延在方向に沿って２列にワイヤボンディングの第２ボンディング点が配列される。この第２ボンディング点は、図１７に示すように、実際には単一の長い電極７ｐの両端部分が第２ボンディング点とされる。
【００６９】
また、図１７及び図１９〜図２１において示す小丸はスルーホールであり、かつ導体７ａが充填された部分であり、絶縁層を挟んだ上下の配線を電気的に接続する部分である。図２１に示す大きな丸の部分は配線基板２ａの裏面のバンプ電極４を形成するための台座となる電極７ｃである。これら電極７ｃは製品形成領域２１の各辺に沿って３列ずつ配列され、かつ最外周は１５個となり、合計１４４個数配列されている。このパターンは図４及び図７のようパターンとなっている。
【００７０】
本実施形態１では配線が４層となるＢＴ基板が使用される。各層の配線パターンは図１７及び図１９〜図２１のようになっている。即ち、図１７は配線基板２ａの主面であり第１の配線パターンを示すものである。図１９は第２の配線パターン、図２０は第３の配線パターン、図２１は配線基板２ａの裏面である第４の配線パターンである。配線基板２ａの主面及び裏面は絶縁膜１０，１１が設けられているが、これらの図では省略してある。配線基板２ａの主面ではワイヤが接続される電極７ｐが露出し、裏面ではバンプ電極４を形成するための台座となる電極７ｃが露出する。各層の配線は前述した導体７ａによって電気的に接続されている。
【００７１】
つぎに、このような配線基板２ａに対して、各チップ搭載領域２５ｆ，２５ｄに半導体チップを接着材を介して接続する（チップボンディング：Ｓ１０１）。また、半導体チップの各電極と配線基板２ａの各電極を導電性のワイヤで接続する（Ｓ１０２）。図２２は半導体チップとしてフラッシュメモリチップ５及びＳＤＲＡＭチップ６を固定し、かつワイヤボンディングが終了した製品形成領域２１の平面図である。また、図２３はチップボンディング及びワイヤボンディングが終了した製品形成部分の模式図であり、開口溝１２，を省略し、かつワイヤの接続点を第１・第２ボンディング点で示した図である。
【００７２】
図２２に示すように、配線基板２の主面のチップ搭載領域２５ｆ，２５ｄ（図１７参照）には、それぞれフラッシュメモリチップ５及びＳＤＲＡＭチップ６が図示しない接着材（例えば、エポキシ樹脂系のペースト）によって固定されるとともに、フラッシュメモリチップ５上にはＳＤＲＡＭチップ６が図示しない接着材によって固定されている。二つのＳＤＲＡＭチップ６は同品種であり、例えば６４Ｍｂｉｔのシンクロナス・ダイナミックメモリを組み込んだ半導体チップである。フラッシュメモリチップ５及びＳＤＲＡＭチップ６はいずれも長方形となるが、ＳＤＲＡＭチップ６はフラッシュメモリチップ５よりも長辺が短く、フラッシュメモリチップ５の中心にＳＤＲＡＭチップ６の中心を合わせるようにしてＳＤＲＡＭチップ６をフラッシュメモリチップ５に固定すると、フラッシュメモリチップ５の両短辺の電極７ｆはＳＤＲＡＭチップ６に被われることなく露出する。また、ＳＤＲＡＭチップ６の上面の電極７ｄも露出する。
【００７３】
そこで、露出した電極７ｆ，７ｄと配線基板２ａの電極７ｐを常用のワイヤボンディング装置によってワイヤボンディングする。左右のＳＤＲＡＭチップ６の間の開口溝１２ａの底に露出する電極７ｐは細長いので、その両端部分（第２ボンディング点）に左右のＳＤＲＡＭチップ６に繋がるワイヤ９を接続する。
【００７４】
つぎに、図示はしないが、後工程の封止（樹脂によるモールド）において、一括封止体と配線基板２ａの主面側の表面との密着性を高めるため、プラズマクリーニングが配線基板２ａの主面全域に亘って行われる（Ｓ１０３）。これにより、配線基板２ａの主面の絶縁膜１０を始めとする表面、半導体チップやワイヤ９等の表面が清浄化されることになる。
【００７５】
つぎに、トランスファモールディング装置によって一括封止（一括モールド）を行って配線基板２ａの主面側に単一の一括封止体３０を形成する（Ｓ１０４）。この一括封止体３０は、図２４〜図２６に示すように、配線基板２ａの製品形成領域２１から外れた周縁を除いて一体に形成される。即ち、１１列４行の製品形成領域２１は完全に一括封止体３０で被われる。この一括封止体３０は半導体チップ及びワイヤを完全に被うような厚さとなるとともに、一定の厚さになっている。一括封止体３０は絶縁性のエポキシ樹脂によって形成される。本実施形態１ではゲート位置を密に配置することによって、成形金型のキャビティ（モールド空間）全域に均一に充填される。
【００７６】
つぎに、図２７に示すように、配線基板２ａの裏面に配置された電極７ｃ（図１８参照）の表面上に突起電極（突起電極）４を例えばボール供給法で形成する。例えば、半田ボールを供給して半田バンプ電極を形成する（Ｓ１０５）。
【００７７】
つぎに一括封止体３０が形成された配線基板２ａを洗浄する（Ｓ１０６）。
【００７８】
つぎに、図２８に示すように、一括封止方式で形成した一括封止体３０がダイシングシート３１と向かい合う状態でダイシングシート３１に配線基板２ａを接着固定し、その後、図示しないダイシング装置で一括封止体３０及び配線基板２ａを各製品形成領域２１毎に切断して分割する（Ｓ１０７）。この分割によって配線基板２ａは配線基板２となり、一括封止体３０は封止体（パッケージ）３となる。ついで、ダイシングシート３１と一括封止体３０を分離することによって、図１〜図４に示すようなシステムメモリモジュール（半導体装置）１を多数製造することができる。システムメモリモジュール１の側面、即ち、周面はダイシングによって切断された面となる。この面は配線基板２の主面に対して略垂直な面になる。
【００７９】
本実施形態１のシステムメモリモジュール１は、例えば、携帯型情報処理端末機器（ＰＤＡ）のメモリとして組み込まれる。図２９は本実施形態１のシステムメモリモジュール１を組み込んだ携帯型情報処理端末機器（ＰＤＡ）の機能構成を示すブロック図である。ＰＤＡは、外観的には、入力手段としてのキー（ＪｏｇＫｅｙ）４１、表示装置としての液晶表示パネル４２、音声出力装置としてのスピーカー４３を有し、内部には図示しない実装基板に搭載するＣＰＵ４４、内部メモリ４５、電池（パッテリー）４６等を有している。内部メモリ４５として本実施形態１のシステムメモリモジュール１が使用されている。
【００８０】
キー（ＪｏｇＫｅｙ）４１はＣＰＵ４４に接続され、キー操作による情報がＣＰＵ４４に伝えられる。液晶表示パネル４２は液晶コントローラ５１を介してＣＰＵ４４に接続され、ＣＰＵ４４によって所定の情報を表示するようになっている。また、液晶表示パネル４２はタッチパネル構成となり、タッチ情報はＣＰＵ４４に伝えられる。また、ＣＰＵ４４はＵＳＢインターフェイスによってパーソナルコンピュータ等に接続可能になっている。
【００８１】
スピーカー４３は増幅器（ＡＭＰ）５２及び変復調器（ＣＯＤＥＣ）５３を介してＣＰＵ４４に接続されている。さらに、ＣＰＵ４４にはＩｒＤＡ（Infrared Data Association ：赤外線データ通信）５４，ＭＭＣ（Multi Media Card）５５、ＣＦ（メモリ：コンパクトフラッシュ（登録商標））５６が接続されている。ＩｒＤＡ５４は赤外線データ通信用インターフェースとなり、ＭＭＣ５５は外付けメモリとなり、ＣＦ５６は同様に外付けのメモリとなる。
【００８２】
本実施形態１のシステムメモリモジュール１は、全てのＣＰＵに接続可能として汎用性を向上させるため、アドレスバスを分離する構成を採用している。
【００８３】
即ち、ＳＤＲＡＭはアドレスの入力が特殊なマルチプレックス方式を採用しているのに対し、フラッシュメモリはリニアに入力でき、ＣＰＵのアドレスに直接つなぐことができる。このように、アドレス入力方式が異なるため、接続するＣＰＵによって、ＳＤＲＡＭとフラッシュメモリのアドレス接続先が異なる可能性がある。そのような様々なＣＰＵに対して、モジュール内でアドレスバスを結線してしまうと、接続できるＣＰＵが限られてしまうが、アドレスバスを分離しておくことで全てのＣＰＵに接続可能となり、汎用性が向上する。
【００８４】
図３０はＣＰＵ４４に接続した場合の結線図である。この場合には、ＳＤＲＡＭのＡ０〜Ａ１３（ＳＤＡ０〜ＳＤＡ１３）は、ＣＰＵ４４のＡ２〜Ａ１５に接続される。一方、フラッシュメモリのＡ０〜Ａ２０（ＦＡ０〜ＦＡ２０）は、ＣＰＵ４４のＡ２〜Ａ２２に接続される。この例は所定のＣＰＵを想定した結線である。従って、接続するＣＰＵが予め決まっている場合には、モジュール内部でアドレスバスを結線しても良い。これにより、実装基板の配線の引回しはスムーズになり、ピン数も少なくて済む。
【００８５】
また、本実施形態１のシステムメモリモジュール１においては、データ（Ｉ／Ｏ）バスを分離している。即ち、システムメモリモジュール１においてＳＤＲＡＭとフラッシュメモリをモジュール内で結線した場合、単一のＣＰＵにしか接続できないが、分離しておくことで複数のＣＰＵ（使用目的が異なる）への接続が可能となる。
【００８６】
例えば、図３１はＳＤＲＡＭとフラッシュメモリのデータバスをモジュール内で分離する例である。例として、携帯電話においてＳＤＲＡＭを接続するベースバンド用プロセッサー６０と、フラッシュメモリを接続するアプリケーションプロセッサー６１があった場合、アドレスバスとデータバスを分離しておくことで、それぞれのＣＰＵに接続可能となり、ＳＤＲＡＭとフラッシュメモリを別々に、パラレルに動作させることも可能となる。
【００８７】
ただし、接続するＣＰＵが一つである場合には、データバスをモジュール内部で結線させても良い。それによって、実装基板の配線の引回しはスムーズになり、ピン数も少なくて済む。
【００８８】
ここで、アドレスバス及びデータバスの分離・共通の組合せ例について説明する。図３２はＳＤＲＡＭ及びフラッシュメモリにおいてアドレス・データバス共通の構成を示すブロック図である。本例では接続先ＣＰＵが制限され、複数のＣＰＵへの接続も不可となる。
【００８９】
図３３はＳＤＲＡＭ及びフラッシュメモリにおいてアドレスバス分離、データバス共通の構成を示すブロック図である。本例では接続先ＣＰＵの制限はないが、複数のＣＰＵへの接続も不可となる。
【００９０】
図３４はＳＤＲＡＭ及びフラッシュメモリにおいてアドレス・データバス分離（セパレート）の構成を示すブロック図である。本例では接続先ＣＰＵの制限はなく、かつ複数のＣＰＵへの接続も可能となる。
【００９１】
本実施形態１のシステムメモリモジュール１は、図３５に示すように、アドレス・データバス分離構成となっている。本実施形態１ではＳＤＲＡＭとフラッシュメモリのアドレスバス、データバスをそれぞれセパレートに外部に出している。これにより、ＳＤＲＡＭとフラッシュメモリ各々のテストが容易になる。また、実際に使用する際にも、ＳＤＲＡＭ、フラッシュメモリをパラレルに動かすことが可能になる。
【００９２】
アドレスバスをセパレートにするもう一つのメリットとして、異なったバス幅（１６ｂｉｔ／３２ｂｉｔ）のＣＰＵにそれぞれ接続可能になり、汎用性が高くなる。即ち、ＣＰＵのバス幅が異なるとメモリアドレスの接続先が異なるため汎用性が高くなる。
【００９３】
また、本実施形態１では共通バス化を考慮したピン配置（バンプ電極配置）になっている。ＳＤＲＡＭとフラッシュメモリのアドレスバス、データバスをそれぞれセパレートに外部に出力するが、その際、バスの共通化を考慮した配置になっている。図３６は本実施形態１のシステムメモリモジュールにおけるセパレートバスから共通バスへの切替えを行う手法を示す模式図である。図３６に示すように、共通となり得るピン（バンプ電極４）同士を隣接して配置してあることから、使用者の要求に応じてセパレートバスと共通バスとの使い分けが可能になる。図３６の下方の図では共通化したい場合、隣接するバンプ電極４同士を直線で示すように接続している。この接続は実装基板側で行う。このような手法を採用することで、セパレートバスでありながら、共通バスとしても用いることが可能になる。
【００９４】
また、本実施形態１では電源の分離がなされている。システムメモリモジュール１は、単一電源で動作するが、ＳＤＲＡＭ、フラッシュメモリの電源、グランドはそれぞれ別にして外部に出す。即ち、電源、グランドもＳＤＲＡＭのコア電源、グランド（Ｖcc−ＳＤ，Ｖss−ＳＤ）、Ｉ／Ｏ電源、グランド（Ｖcc−Ｑ，Ｖss−Ｑ）、Ｆｌａｓｈ電源、グランド（Ｖcc−Ｆ，Ｖss−Ｆ）でそれぞれ別にする。このような構成によれば、ＭＣＭ内で結線した場合に比べて、配線距離が長くなるため、ノイズ耐性の向上が図れる。また、動作電圧の異なる半導体チップを用いた場合には、バーンイン等のテストの際に半導体チップ単位のテストが可能になり、テストの容易化を図ることができる。
【００９５】
本実施形態１によれば以下の効果を有する。（１）パッケージ３の側面はダイシングによって切断された切断面を有し、内部に１個のフラッシュメモリチップ５と、２個のシンクロナス・ダイナミックメモリチップ６を封止した一括封止方式採用のＢＧＡ型のシステムメモリモジュールであり、フラッシュメモリチップ５の上にシンクロナス・ダイナミックメモリチップ６を搭載した構造となっていることから、システムメモリモジュール１の小型化が達成できる。
【００９６】
（２）一括封止方式の採用によってシステムメモリモジュール１の製造コストの低減が達成できる。
【００９７】
（３）フラッシュメモリチップ５及びＳＤＲＡＭチップ６において、これら半導体チップをチップの長辺方向で二分した場合、一方の短辺側の領域、例えばＡ領域ではデータ用電極よりもアドレス用電極が多くなり、他方の短辺側の領域、例えばＢ領域ではアドレス用電極よりもデータ用電極が多くなっている。このように領域を別けてピンを配置することによって配線基板２の電極７ｐの引回しが容易になるとともに、配線長を低減することができる。
【００９８】
（４）クロック端子は、二つのダイナミックメモリチップのクロック電極から裏面のバンプ電極におけるクロック端子までを最短距離で接続するような配置になることから、システムメモリモジュール１の高速動作が達成できる。
【００９９】
（５）システムメモリモジュール１は電源の分離がなされている。この結果、配線距離が長くなるため、ノイズ耐性の向上が図れる。また、動作電圧の異なる半導体チップを用いた場合には、バーンイン等のテストの際に半導体チップ単位のテストが可能になり、テストの容易化を図ることができる。
【０１００】
（６）ＳＤＲＡＭチップ６とフラッシュメモリチップ５のアドレス／データピンが相互に近くに配置されていることから、システムメモリモジュール１を実装する実装基板の配線の引回しが容易になる。
【０１０１】
（７）システムメモリモジュール１は、アドレスバス分離構成となっていることから、全てのＣＰＵに接続可能となり汎用性が向上する。
【０１０２】
（８）システムメモリモジュール１は、データ（Ｉ／Ｏ）バス分離構成となっていることから、使用目的が異なる複数のＣＰＵへの接続が可能となり、ＳＤＲＡＭとフラッシュメモリを別々にパラレルに動作させることが可能となる。
【０１０３】
（９）高速動作や小型化が可能なシステムメモリモジュール１を組み込んだ携帯型情報処理端末機器等の電子装置は高速動作が可能になるとともに、小型化が図れる。
【０１０４】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。即ち、半導体チップの組み合わせは前記実施形態に限定されるものではなく、例えば、図３７（ａ）に示すように、配線基板２の主面に並列に２個のフラッシュメモリチップ５を固定するとともにこれらフラッシュメモリチップ５上にそれぞれＳＤＲＡＭチップ６を搭載する構造、図３７（ｂ）に示すように、配線基板２の主面に１個のフラッシュメモリチップ５と２個のＳＤＲＡＭチップ６をそれぞれ固定する構造、図３７（ｃ）に示すように、配線基板２の主面にフラッシュメモリチップ５及びＳＤＲＡＭチップ６並びにＳＲＡＭを組み込んだＳＲＡＭチップ８をそれぞれ１個固定する構造等他の構成であってもよい。
【０１０５】
本発明は少なくとも配線基板の主面に各種構成の半導体チップを搭載し、かつ各半導体チップの電極と配線基板の電極をワイヤで接続し、かつ配線基板の主面を一括封止によって形成する封止体を有し、配線基板の裏面に外部電極端子を有する構成のシステムメモリモジュール等の半導体装置の製造に適用することができる。
【０１０６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【０１０７】
（１）ダイナミックメモリ（シンクロナス・ダイナミックメモリとフラッシュメモリを単一の封止体内に組み込んだ小型で安価な半導体装置を提供することができる。
【０１０８】
（２）システムメモリモジュールを組み込んだ高速動作や小型化が可能な電子装置を提供することができる。
【０１０９】
（３）ＳＤＲＡＭ及びフラッシュメモリのアドレスバス及びデータバスをセパレート（分離）に出力することによりテスト容易化、汎用性向上を図ることができる。
【０１１０】
（４）ＳＤＲＡＭチップとフラッシュメモリチップとの間では電源が分離されていることから、ノイズの発生を抑えることができる。
【０１１１】
（５）システムメモリモジュールを組み込んだ高速動作や小型化が可能な携帯型情報処理端末機器を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態（実施形態１）である一部を取り除いたシステムメモリモジュールの模式的平面図である。
【図２】本実施形態１の半導体装置の製造方法によって製造されたシステムメモリモジュールの平面図である。
【図３】本実施形態１によるシステムメモリモジュールの側面図である。
【図４】本実施形態１によるシステムメモリモジュールの底面図である。
【図５】図１のＡ−Ａ線に沿う拡大断面図である。
【図６】図１のＢ−Ｂ線に沿う拡大断面図である。
【図７】本実施形態１のシステムメモリモジュールのバンプ電極アレイと機能を示す模式図である。
【図８】前記バンプ電極アレイにおける電極の機能を示す模式図である。
【図９】本実施形態１のシステムメモリモジュールにおける３個の半導体チップの配置状態を示す模式図である。
【図１０】本実施形態１のシステムメモリモジュールに組み込まれるフラッシュメモリチップの電極配列を示す模式的平面図である。
【図１１】前記フラッシュメモリチップの各電極の機能を示す図表である。
【図１２】本実施形態１のシステムメモリモジュールに組み込まれるダイナミックメモリチップの電極配列を示す模式的平面図である。
【図１３】前記ダイナミックメモリチップの各電極の機能を示す図表である。
【図１４】ダイナミックメモリチップ及びフラッシュメモリチップの電極の機能分布を示す模式図である。
【図１５】本実施形態１の半導体装置の製造方法を示すフローチャートである。
【図１６】本実施形態１の半導体装置の製造方法で使用する配線基板（基板）の平面図である。
【図１７】前記基板の製品形成領域の主面側の第１層の配線パターンを示す模式的平面図である。
【図１８】前記製品形成部分の模式的断面図である。
【図１９】前記基板の製品形成部分の第２層の配線パターンを示す透視図である。
【図２０】前記基板の製品形成部分の第３層の配線パターンを示す透視図である。
【図２１】前記基板の製品形成部分の裏面（第４層）の配線パターンを示す透視図である。
【図２２】本実施形態１の半導体装置の製造方法において半導体チップを搭載し、かつ半導体チップの電極と基板の電極をワイヤで接続した状態を示す製品形成部分の模式的平面図である。
【図２３】前記チップボンディング及びワイヤボンディングが終了した製品形成部分の模式図である。
【図２４】本実施形態１の半導体装置の製造方法において主面に一括モールドによって一括封止体が形成された基板の平面図である。
【図２５】前記一括モールドされた基板の正面図である。
【図２６】前記一括モールドされた基板の側面図である。
【図２７】本実施形態１の半導体装置の製造方法において半田バンプ電極を形成した基板を示す断面図である。
【図２８】本実施形態１の半導体装置の製造方法においてダイシングシートに一括封止体側を貼り付けた基板を一括封止体共々分割した状態を示す模式的断面図である。
【図２９】本実施形態１のシステムメモリモジュールを組み込んだ携帯型情報処理端末機器（ＰＤＡ）の機能構成を示すブロック図である。
【図３０】本実施形態１のシステムメモリモジュールとＣＰＵの接続状態を示すブロック図である。
【図３１】ＳＤＲＡＭとフラッシュメモリのデータバスをモジュール内で分離する構成を示すブロック図である。
【図３２】ＳＤＲＡＭ及びフラッシュメモリにおいてアドレス・データバス共通の構成を示すブロック図である。
【図３３】ＳＤＲＡＭ及びフラッシュメモリにおいてアドレスバス分離、データバス共通の構成を示すブロック図である。
【図３４】ＳＤＲＡＭ及びフラッシュメモリにおいてアドレス・データバス分離の構成を示すブロック図である。
【図３５】６４Ｍbit ＳＤＲＡＭと３２Ｍbit フラッシュメモリのモジュールのブロック図である。
【図３６】本実施形態１のシステムメモリモジュールにおけるセパレートバスから共通バスへの切替えを行う手法を示す模式図である。
【図３７】本発明の他の実施形態を示すシステムメモリモジュールのブロック図である。
【符号の説明】
１…半導体装置（システムメモリモジュール）、２，２ａ…配線基板、３…封止体（パッケージ）、４…突起電極（バンプ電極）、５…フラッシュメモリチップ、６…シンクロナス・ダイナミックメモリチップ（ＳＤＲＡＭチップ）、７…配線、７ａ…導体、７ｃ，７ｄ，７ｆ，７ｐ…電極、８…ＳＲＡＭチップ、９…ワイヤ、１０，１１…絶縁膜（ソルダーレジスト）、１２，１２ａ…開口溝、１３，１４…接着材、２０…製品形成領域、２２…矩形部分、２３ａ〜２３ｇ…ガイド孔、２５ｆ，２５ｄ…チップ搭載領域、３０…一括封止体、３１…ダイシングシート、４１…キー（ＪｏｇＫｅｙ）、４２…液晶表示パネル、４３…スピーカー、４４…ＣＰＵ、４５…内部メモリ、４６…電池（パッテリー）、５２…増幅器（ＡＭＰ）、５３…変復調器（ＣＯＤＥＣ）、５６…ＣＦ（メモリ：コンパクトフラッシュ）、６０…ベースバンド用プロセッサー、６１…アプリケーションプロセッサー。
【発明の属する技術分野】
本発明は半導体装置及びその半導体装置を組み込んだ電子装置に係わり、例えば、メモリ半導体チップ（メモリチップ）を複数組み込んだシステムメモリモジュール（System Memory Module）と、このシステムメモリモジュールを組み込んだ電子装置、例えば個人向け携帯型情報通信機器（ＰＤＡ：Personal Digital Assistant）等の電子装置に適用して有効な技術に関する。
【０００２】
【従来の技術】
携帯型情報処理端末機器（ＰＤＡ）や携帯電話のような電子装置では、更なる小型化、高機能化が要求されている。またこれらの機器において、その通信情報の増大により、より一層大容量のメモリーモジュール（システムメモリモジュール）の組み込みが望まれている。このような多機能・高密度化に適応する半導体装置のパッケージ形態として、ＢＧＡ（Ball Grid Array ）やＣＳＰ（Chip Saiz Package ）等のパッケージ構造が知られている。
【０００３】
これらＢＧＡやＣＳＰ等の製造における一手法として、配線基板（基板）を用意した後、配線基板の主面の所定箇所に半導体チップ（半導体素子）を搭載するとともに、この半導体チップの電極と配線基板の主面の配線を導電性のワイヤで接続し、その後配線基板の主面側を絶縁性の封止樹脂で被い、さらに配線基板の裏面に各配線に接続される突起電極（バンプ電極）を設けて半導体装置を製造する方法が知られている。
【０００４】
また、半導体装置の製造方法において、半導体装置の小型化を図る技術として一括モールド法 (block molding method) が知られている。一括モールド法とは、複数の製品形成領域を有する配線基板の各製品形成領域上に半導体チップを実装した後に、前記複数の製品形成領域を被う大きなキャビティを有するモールド金型（成形型）内に前記配線基板を配置して、前記複数の製品形成領域を封止樹脂によって一括で封止した後に、ダイシング装置によって封止体と配線基板を一括に切断し個片化する工程を有する半導体装置の製造方法である。前記一括モールド法については例えば特開平２０００−１２５７８号公報（U.S. Patent No.6,200,121）に記載されている。
【０００５】
【発明が解決しようとする課題】
携帯型情報処理端末機器（ＰＤＡ）には、機器内に各種の半導体装置（ＩＣ）が組み込まれている。例えば、中央制御装置（ＣＰＵ：Central Processing Unit ）、特定用途型集積回路（ＡＳＩＣ）、メモリとしてのシンクロナス・ダイナミックメモリ（ＳＤＲＡＭ：Syncronus Dynamic Random Access Memory），フラッシュメモリ（Flash memory）等が実装基板（配線基板）に搭載されている。そして、その多くがそれぞれ単品として実装基板に搭載されている。このため、これら半導体装置全体の実装面積が増大し、ＰＤＡ等の電子装置の小型化を妨げている。また、電子装置における半導体装置の個別実装は各半導体装置の外部電極端子間を繋ぐ配線長が長くなる嫌いがあり、信号伝達速度の低下等を来すおそれがある。
【０００６】
一方、メモリーにおいて、スタティックメモリ（ＳＲＡＭ：Static Random Access Memory ）とフラッシュメモリ（フラッシュ不揮発性メモリ）を単一の封止体（パッケージ）内に組み込んだ例（ＭＣＰ：Multi Chip Package）は各社から製品化されているが、ＳＤＲＡＭとフラッシュメモリを単一に組み込んだ例はこれまでない。これは、これまでに製品化されているＭＣＰの主な用途は携帯電話用メモリであり、携帯電話では消費電力がＳＤＲＡＭに比べて小さいＳＲＡＭが使われるためである。しかし、ＰＤＡでは、より大容量のメモリを必要とするため、ＳＲＡＭではなく、ＳＤＲＡＭが使われている。
【０００７】
本発明の目的は、シンクロナス・ダイナミックメモリ等のダイナミックメモリとフラッシュメモリを単一の封止体内に組み込んだ小型で安価な半導体装置を提供することにある。
【０００８】
本発明の他の目的は、高速動作や小型化が可能な電子装置を提供することにある。
【０００９】
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１１】
（１）主面と、前記主面上に形成される絶縁膜と、前記主面上に形成される複数の電極とを有し、前記主面の裏側となる裏面に外部電極端子が形成される配線基板と、
主面及び裏面を有しており、前記主面上に形成された１乃至複数の半導体素子及び複数の電極を有しており、前記裏面を前記配線基板の主面に向き合わせて接着材を介して固定される半導体チップと、
前記配線基板主面の電極と前記半導体チップの電極とを接続する導電性のワイヤと、
前記半導体チップ、前記配線基板の主面及び前記電極を被う封止体とを有する半導体装置であって、
前記配線基板には、前記半導体チップとして、ダイナミックメモリが組み込まれた一つ以上のダイナミックメモリチップと、フラッシュメモリが組み込まれた一つ以上のフラッシュメモリチップが固定され、
前記封止体および配線基板は、ダイシングによって切断された側面を有することを特徴とする。
【００１２】
具体的には、前記配線基板の主面にはいずれも長方形となるフラッシュメモリチップ及びダイナミックメモリチップがそれぞれ表面の複数の電極を露出させる状態で、かつそれぞれの長辺同士が対面するように並んで固定され、
前記フラッシュメモリチップは短辺の縁に沿って複数の電極が配列され、
前記フラッシュメモリチップ上に前記フラッシュメモリチップよりも短いダイナミックメモリチップが前記フラッシュメモリチップの両短辺の複数の電極を露出させる状態で固定され、
前記配線基板の主面に固定される前記ダイナミックメモリチップと前記フラッシュメモリチップ上の前記ダイナミックメモリチップは同一寸法で同一構造となっている。
【００１３】
また、複数の前記ダイナミックメモリチップ間ではアドレス／データバスは共通電極に接続され、前記ダイナミックメモリチップと前記フラッシュメモリチップ間ではアドレス／データバスは分離され相互に異なる電極に接続されている。
【００１４】
また、前記フラッシュメモリチップの電極は両方の短辺の縁に沿ってそれぞれ一列に並んで配置され、
前記ダイナミックメモリチップの電極は長辺に沿って並んで配置され、
前記フラッシュメモリチップの一方の短辺の電極列においてはデータ用電極よりもアドレス用電極が多く、前記フラッシュメモリチップの他方の短辺の電極列においてはアドレス用電極よりもデータ用電極が多くなり、
前記ダイナミックメモリチップの電極列におけるアドレス用電極及びデータ用電極の分布は、前記フラッシュメモリチップの一方の短辺よりの半分の電極列ではデータ用電極よりもアドレス用電極が多く、
前記フラッシュメモリチップの他方の短辺よりの半分の電極列ではアドレス用電極よりもデータ用電極が多くなっている。
【００１５】
さらに、前記ダイナミックメモリチップと前記フラッシュメモリチップとの間では電源が分離されている。
【００１６】
前記（１）の手段によれば、（ａ）シンクロナス・ダイナミックメモリ等のダイナミックメモリとフラッシュメモリを単一の封止体内に組み込むことができることから、半導体装置の小型化が達成でき、かつ半導体装置のコスト低減も達成できる。
【００１７】
（ｂ）上記（１）から、配線長の短縮化も可能になり、半導体装置の動作速度の高速化が達成できる。
【００１８】
（ｃ）複数のダイナミックメモリチップ間ではアドレス／データバスは共通電極に接続され、ダイナミックメモリチップとフラッシュメモリチップ間ではアドレス／データバスは分離され相互に異なる電極に接続されていることから、特性測定が容易になる。
【００１９】
（ｄ）ダイナミックメモリチップ及びフラッシュメモリチップのアドレス用電極及びデータ用電極は、ダイナミックメモリチップとフラッシュメモリチップで同一領域側にそれぞれ配置されていることから、実装基板における配線のレイアウト設計が容易になる。
【００２０】
（ｅ）ダイナミックメモリチップとフラッシュメモリチップとの間では電源が分離されていることから、ノイズが軽減される。
【００２１】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２２】
（実施形態１）
図１乃至図３６は本発明の一実施形態（実施形態１）であるＢＧＡ型半導体装置（システムメモリモジュール）に係わる図である。図１乃至図６は半導体装置の構造に係わる図であり、図７乃至図１４は半導体装置の底面の各バンプ電極の機能や配列また半導体チップの電極配列等を説明する図である。
【００２３】
本実施形態１の半導体装置（システムメモリモジュール）１は、図１乃至図７に示すような構造となっている。図１は封止体の一部を切り欠いた半導体装置の平面図、図２は半導体装置の平面図、図３は半導体装置の側面図、図４は半導体装置の底面図である。
【００２４】
本実施形態１では、システムメモリモジュールとして、単一の封止体内に、１個のフラッシュメモリチップと２個のダイナミックメモリチップを組み込んだ例について説明する。前記フラッシュメモリチップは３２Ｍｂｉｔのフラッシュメモリを組み込んだ半導体チップであり、前記ダイナミックメモリチップは６４Ｍｂｉｔのシンクロナス・ダイナミックメモリを組み込んだシンクロナス・ダイナミックメモリチップである。図１は３個の半導体チップの配置状態と、これら半導体チップの電極と配線基板の電極とを結ぶ導電性のワイヤを示す模式図である。
【００２５】
半導体装置（システムメモリモジュール）１は、図１乃至図４に示すように、外観的には、四角形平板状の配線基板２（図１，図３，図４参照）と、この配線基板２の主面（図３では上面）上に重なる配線基板２と同一外形寸法の封止体（パッケージ）３と、配線基板２の主面に対して反対面となる裏面（図３では下面）に設けられた複数の突起電極（バンプ電極）４とを有する。バンプ電極４は整列配置（アレイ状）されている。
【００２６】
本実施形態１では、バンプ電極４は四角形の配線基板２の縦，横の辺に沿って３列並ぶ枠状アレイ構成となり、各辺に沿って並ぶ最外周のバンプ電極４はそれぞれ１５個となり、全体のバンプ電極４の数（ピン数）は１４４ピンになっている。また、パッケージ３は一定厚さの絶縁性樹脂からなるとともに、その周面は製造時一括封止によって形成された一括封止体をダイシングによって切断されて形成されることから、ダイシングによる切断面となっている。パッケージ３の周面はダイシング時のプレードの形状によっても変わるが、一定厚さのブレードで切断した場合には、図３に示すように、切断面、即ちパッケージ３の周面は配線基板２の主面に対して垂直な面になる。
【００２７】
本実施形態１のシステムメモリモジュール１は、図１に示すように、配線基板２の主面に、いずれも長方形となるフラッシュメモリチップ５とシンクロナス・ダイナミックメモリチップ（ＳＤＲＡＭチップ）６を、それぞれ表面の複数の電極７ｆ，７ｄを露出させる状態で、かつそれぞれの長辺同士が対面するように平行に並んで固定されている。また、フラッシュメモリチップ５上には他のＳＤＲＡＭチップ６が固定されている。この積層固定によってシステムメモリモジュール１の小型化が図れる。
【００２８】
フラッシュメモリチップ５は短辺の縁に沿って一列に複数の電極７ｆが配列される構造となるとともに、フラッシュメモリチップ５の長辺はＳＤＲＡＭチップ６の長辺よりも長く、フラッシュメモリチップ５上にＳＤＲＡＭチップ６を固定した場合、フラッシュメモリチップ５の両短辺の電極７ｆをＳＤＲＡＭチップ６から外して露出できるようになっている。
【００２９】
従って、フラッシュメモリチップ５の両短辺に配列された各電極７ｆと、配線基板２の主面に設けられる電極７ｐは導電性のワイヤ９で接続できることになる。
【００３０】
配線基板２の主面に固定されるＳＤＲＡＭチップ６と、フラッシュメモリチップ５上に固定されるＳＤＲＡＭチップ６は同一寸法で同一構造となっている。また、ＳＤＲＡＭチップ６においては電極７ｄは長辺に沿って並んで配置されている。即ち、ＳＤＲＡＭチップ６の電極７ｄは、ＳＤＲＡＭチップ６の一方の短辺の中央から他方の短辺の中央に向かって１列に並ぶセンターライン配置構成になっている。ＳＤＲＡＭチップ６の固定領域の両側の配線基板２の主面には、ＳＤＲＡＭチップ６の縁に沿うように電極７ｐが設けられている。
【００３１】
センターライン配置構成の電極７ｄにはワイヤ９の一端がそれぞれ接続される。これらワイヤ９は左右に振り分けられて他の一端は、ＳＤＲＡＭチップ６の両側に配置された配線基板２の主面の電極７ｐに接続されている。ＳＤＲＡＭチップ６とフラッシュメモリチップ５との間のワイヤ接続用の電極７ｐは、図１では２列で示してあるが、実際は細長い電極７ｐの両端部分に左右のＳＤＲＡＭチップ６の電極７ｄから延在するワイヤ９の先端が接続されるものである（図５参照）。ワイヤボンディングにおいて、半導体チップの電極に接続される部分を第１ボンディング点とすると、配線基板の電極に接続される部分は第２ボンディング点となる。図１では配線基板２の電極７ｐはこの第２ボンディング点を示すものである。
【００３２】
本実施形態１のシステムメモリモジュール１は、３２Ｍｂｉｔのフラッシュメモリチップ５と、２個の６４ＭｂｉｔのＳＤＲＡＭチップ６を単一のパッケージ３内に組み込んだ構造となり、外形寸法は縦１３ｍｍ、横１３ｍｍ、高さ１．５ｍｍとなる。また、バンプ電極４は直径０．３５ｍｍの半田ボールが使用され、配線基板２からの突出長さは約０．２５ｍｍとなる。また、バンプ電極４のピッチは０．８ｍｍとなっている。
【００３３】
図５及び図６により具体的なシステムメモリモジュール１の断面を示す。図５は図１のＡ−Ａ線に沿う拡大断面図、図６は図１のＢ−Ｂ線に沿う拡大断面図である。
【００３４】
配線基板２は、図５及び図６に示すように、所定パターンの配線７が配線基板１の主面、裏面、１乃至複数の中層に設けられ、かつ上下の配線７は貫通孔（スルーホール）に充填された導体７ａ（配線）によって電気的に接続される多層構造からなり、例えば、厚さ０．２ｍｍ程度の４層ＢＴ（bismaleimide triazine）基板となっている。また、配線７は配線基板１の主面においてはワイヤ９を接続するための電極７ｐを構成するとともに、裏面においてはバンプ電極４を固定するための台座となる電極７ｃが設けられている。
【００３５】
ワイヤを接続するための電極７ｐは、既に説明したように配線基板２の主面に２個の半導体チップが搭載されるため、これら半導体チップを搭載するためのチップ搭載領域の周囲に配置される。
【００３６】
配線基板２の主面（上面）及び裏面には配線等を被うようにそれぞれ所定パターンに絶縁膜（ソルダーレジスト）１０，１１が形成されている。配線基板主面の電極７ｐはワイヤボンディングが可能となるように露出し、配線基板裏面の電極７ｃはバンプ電極４を固定するため露出する構造になっている。このため、配線基板２の主面側の絶縁膜１０，１１は一定幅除去されて開口溝１２が形成され、この開口溝１２の底に電極７ｐが露出する構造となっている（図１参照）。
【００３７】
左右のＳＤＲＡＭチップ６の間の配線基板２の主面に設けられる開口溝１２ａは、開口溝１２ａの左右のＳＤＲＡＭチップ６の電極７ｄに一端が接続されるワイヤ９の他端が共に接続されるように両者の第２ボンディング点が露出するようになっている。即ち、この開口溝１２ａ内にはその延在方向に沿って２列にワイヤボンディングの第２ボンディング点が配列される。この第２ボンディング点は、実際には単一の長い電極７ｐの両端部分が第２ボンディング点となる。
【００３８】
また、配線基板２の主面上の絶縁膜１０上には、図５及び図６に示すように、接着材１３を介して長方形のフラッシュメモリチップ５及びＳＤＲＡＭチップ６がそれぞれの長辺を対向させて平行に固定されている。また、フラッシュメモリチップ５の上には前記同様の接着材１４を介してＳＤＲＡＭチップ６が固定されている。配線基板２に直接固定される直付けのＳＤＲＡＭチップ６及びフラッシュメモリチップ５上に固定される積層のＳＤＲＡＭチップ６はいずれも同じ寸法で同じ機能のＳＤＲＡＭであり、例えば、６４ＭｂｉｔのＳＤＲＡＭである。また、前記接着材１３，１４は、非導電性ペースト、例えば絶縁性のエポキシ樹脂ペーストが用いられている。接着後は前記接着材１３，１４は、例えば１５０℃程度の温度で硬化処理（ベーキング）されて確実に半導体チップを固定するようになる。
【００３９】
フラッシュメモリチップ５及びＳＤＲＡＭチップ６は共に長方形となる。ＳＤＲＡＭチップ６の幅、即ち短辺はフラッシュメモリチップ５の幅（短辺）よりは僅かに短くなっている。また、フラッシュメモリチップ５の長辺はＳＤＲＡＭチップ６の長辺よりも長くなり、フラッシュメモリチップ５の中心にＳＤＲＡＭチップ６の中心が一致するように重ねると、フラッシュメモリチップ５の両端の短辺部分はＳＤＲＡＭチップ６から外れ、短辺に設けられた電極７ｆはワイヤボンディングが充分可能な程度露出するようになっている。
【００４０】
そこで、図１及び図６に示すように、ワイヤボンディングが可能になるように、フラッシュメモリチップ５の短辺側の電極７ｆが露出するようにＳＤＲＡＭチップ６はフラッシュメモリチップ５上に接着材１４を介して固定されている。また、ＳＤＲＡＭチップ６の電極は、ＳＤＲＡＭチップ６の長辺方向に沿いかつ中央に沿って１列に配置されている（センターライン配置構成：図１参照）。
【００４１】
ここで、フラッシュメモリチップ５においては、短辺に沿って電極７ｆが配列される理由について説明する。フラッシュメモリではＳＤＲＡＭと異なり高速動作を考慮する必要がない。そのため、チップ内の配線長を長くしワイヤボンディングの際のワイヤ長を短くするために、半導体チップの周辺に電極（パッド）を設けることができる。周辺パッドの場合、半導体チップが長方形の場合、パッド数が少ないときパッドを長辺（長辺パッド）か短辺（短辺パッド）のいずれかに設けることができる。
【００４２】
長辺パッドとすると、短辺パッドとした場合に比べて配線基板における配線の引き回しが非常に複雑となる。そのため、他の理由もあるが短辺パッドが採用されやすい。本実施形態１でもこの短辺パッド配列のフラッシュメモリチップを採用している。
【００４３】
一方、配線基板２に並列に固定されたフラッシュメモリチップ５及びＳＤＲＡＭチップ６と、前記フラッシュメモリチップ５上に固定されたＳＤＲＡＭチップ６のそれぞれの電極７ｆ，７ｄと配線基板２の電極は導電性のワイヤ、例えば金線で接続されている。即ち、フラッシュメモリチップ５及び２個のＳＤＲＡＭチップ６の電極７ｆ，７ｄと配線基板２の電極７ｐは導電性のワイヤ９によって接続されている（図１，図５，図６参照）。
【００４４】
また、これら３個の半導体チップ及びワイヤ９等は、配線基板主面全体に形成された封止体（パッケージ）３で被われている。パッケージ３は絶縁性樹脂で形成されている。また、本実施形態１の半導体装置の製造方法では、一枚の大きい配線基板の各製品形成領域に３個の半導体チップをそれぞれ搭載し、その後、トランスファモールディング装置によって配線基板の主面側に一定の厚さに絶縁性樹脂による一括封止体を形成し、最終的に配線基板と一括封止体を各製品形成領域の界面で切断（ダイシング）して形成することから、パッケージ３の側面はダイシングによる切断面となるとともに、配線基板２の主面に垂直な面となっている。
【００４５】
他方、配線基板２の主面の反対面となる裏面（図５，図６では下面）には突起電極（バンプ電極）４が複数形成されている。バンプ電極４は電極７ｃに重ねて形成される半田ボールによる半田バンプ電極である。半田ボールとしては、例えば、直径０．３５ｍｍの半田ボールが使用され、バンプ電極４は配線基板２の裏面から約０．２５ｍｍ突出するようになる。前記バンプ電極４は前述のように枠状アレイ構成となっている。
【００４６】
つぎに、図７乃至図１４を参照しながらシステムメモリモジュール１の各バンプ電極４の機能や配列及び半導体チップの電極配列等について説明する。図７はシステムメモリモジュール１のバンプ電極４の配列とその機能を示す模式図であり、パッケージ３の上から透視した図である。
【００４７】
図９はシステムメモリモジュール１における３個の半導体チップの配置状態とピン配列（番号）を示す模式図である。また、図１０はフラッシュメモリチップ５の電極配列（番号）を示す模式的平面図であり、図１１はフラッシュメモリチップの各電極（パッド）の機能を示す図表である。図１１には、フラッシュメモリチップ５の１から７２に至る各電極の名称が記載されている。また、図１２はＳＤＲＡＭチップ６の電極配列（端子番号）を示す模式的平面図であり、図１３はＳＤＲＡＭチップ６の１から４７に至る各電極（端子）の機能（端子名）を示す図表である。
【００４８】
図１０に示すように、ＳＤＲＡＭチップ６は細長く延在する形状であり、一方の短辺の中央側（図の上側）から他方の短辺の中央側（図の下側）に向かってパッド１〜バッド７２で示される電極が１列に並んで配列されている。この電極列は中間で配列間隔が大きくなり、上下で２分される電極群となる。なお、ここで、説明の便宜上、パッド１〜パッド３６をＡ領域とし、パッド３７〜パッド７２をＢ領域とする。
【００４９】
図１１はパッド１〜パッド７２のパッド名称（パッドの機能を示す名称）を示す図表であり、Ｖcc，Ｖss，ＶccＱ及びＶssＱ等の電源端子、Ａ０〜Ａ１３等のアドレス端子、ＤＱ０〜ＤＱ１５，ＤＱＭＵ，ＤＱＭＬ等のデータ端子、ＣＳ，ＣＫＥ，ＲＡＳ，ＣＬＫ，ＣＡＳ，ＷＥ等の制御端子が記載されている。
【００５０】
一方の短辺寄りのＡ領域（パッド１〜パッド３６）にはアドレス用電極としてＡ０〜Ａ１３が配置され、他方の短辺寄りのＢ領域（パッド３７〜パッド７２）にはデータ用電極ＤＱ０〜ＤＱ１５が配置されている。
【００５１】
従って、Ａ領域ではデータ用電極よりもアドレス用電極が多くなり、Ｂ領域ではアドレス用電極よりもデータ用電極が多くなっている。また、図１からも分かるように、配線基板２の電極７ｐはフラッシュメモリチップ５及びＳＤＲＡＭチップ６の各電極に近接対応するように各チップの周囲に配置されていることから、Ａ領域側の配線基板２の電極７ｐにおいてもデータ用電極よりもアドレス用電極が多くなり、Ｂ領域側の配線基板２の電極７ｐにおいてもアドレス用電極よりもデータ用電極が多くなっている。
【００５２】
また、このようなＡ・Ｂ領域でのアドレス用電極及びデータ用電極の分布はフラッシュメモリチップ５においても同様である。図１２はフラッシュメモリチップ５におけるパッド１〜パッド４７のパッド名称（パッドの機能を示す名称）を示す図表であり、Ｖcc，Ｖss，ＶccＱ及びＶssＱ等の電源端子、Ａ０〜Ａ２０等のアドレス端子、ＤＱ０〜ＤＱ１５等のデータ端子、／ＷＥ，／ＲＥＳＥＴ，ＷＰ＃／ＡＣＣ，ＲＤＹ／ＢＵＳＹ，／ＣＥ，／ＯＥ，／ＢＹＴＥ等の制御端子が記載されている。
【００５３】
フラッシュメモリチップ５は長方形の各短辺の縁に沿って電極７ｆをそれぞれ一列配置した構造となり、図で示す上辺（Ａ領域）にはパッド１〜パッド２３の電極７ｆが配列され、下辺（Ｂ領域）にはパッド２４〜パッド４７の電極７ｆが配列されている。一方の短辺の縁（Ａ領域）にはアドレス用電極としてＡ１〜Ａ１５，Ａ１７〜Ａ２０が配置され、他方の短辺寄りのＢ領域（パッド２４〜パッド４７）ではデータ用電極ＤＱ０〜ＤＱ１５が配置され、Ａ領域ではデータ用電極よりもアドレス用電極が多くなり、Ｂ領域ではアドレス用電極よりもデータ用電極が多くなっている。フラッシュメモリチップ５のＡ領域側にＳＤＲＡＭチップ６のＡ領域が位置し、フラッシュメモリチップ５のＢ領域側にＳＤＲＡＭチップ６のＢ領域が位置する。
【００５４】
これらの関係を図１４（ａ），（ｂ）に示す。このように領域を分けてピンを配置することによって配線基板２の電極７ｐの引回しが容易になるとともに、配線長を低減することができる。また、クロック端子は、図７の番地Ｈ１４に配置し、後述するが、隣り合って並ぶ前記二つのダイナミックメモリチップの間の前記配線基板主面にワイヤが接続されるクロック電極が配置され、このクロック電極と前記二つのダイナミックメモリチップのクロック電極はワイヤによって接続される。また、配線基板主面のクロック電極は単一または並んで二つ配置され、前記二つのダイナミックメモリチップのクロック電極に一端が接続されるワイヤの他端が前記単一のクロック電極に接続され、または２本のワイヤが別々に前記並んで二つ配置されるクロック電極に接続される構造となる。
【００５５】
このようなクロック端子やクロック電極の配列によって、二つのダイナミックメモリチップのクロック信号の配線長は全く等しくなるため、配線抵抗による信号遅延量も等しくなり、二つのダイナミックメモリチップの同時動作を可能とする。また、二つのダイナミックメモリチップのクロック電極から等距離且つ最短距離に前記配線基板主面のクロック電極を配置し、裏面のバンプ電極においても基板中央であるＨ行上にクロック端子を配置し、これらを最短距離で接続しているため、クロック信号線の配線抵抗は最小になり、ダイナミックメモリチップの高速動作が可能となる。
【００５６】
また、図７にシステムメモリモジュール１の裏面のバンプ電極４の各名称を示し、図８にこれらバンプ電極４の配列状態を図表で示す。アドレス用電極及びデータ用電極の端子名称で、先頭にＳＤを付けたものはＳＤＲＡＭチップ６に係わるものであり、先頭にＦを付けたものはフラッシュメモリチップ５の外部電極端子である。また、Ｎ．Ｃはノンコンタクトピンであり使用に供しない電極である。
【００５７】
また、本実施形態１においては、前記各図からも分かるように、ＳＤＲＡＭチップ６とフラッシュメモリチップ５との間では電源が分離されていることから、ノイズの発生を抑えることができる。
【００５８】
また、本実施形態１においては、前記各図からも分かるように、ＳＤＲＡＭチップ６とフラッシュメモリチップ５のアドレス／データピンが相互に近くに配置されていることから、システムメモリモジュール１を実装する実装基板の配線の引回しが容易になる。
【００５９】
つぎに、図１５乃至図２８を参照しながら本実施形態１のシステムメモリモジュール（半導体装置）１の製造について説明する。
【００６０】
システムメモリモジュール１は、図１５のフローチャートに示すように、作業開始後、チップボンディング（Ｓ１０１）、ワイヤボンディング（Ｓ１０２）、プラズマクリーニング（Ｓ１０３）、一括モールド（Ｓ１０４）、半田バンプ形成（突起電極形成：Ｓ１０５）、洗浄（Ｓ１０６）、切断（Ｓ１０７）の各工程を経て製造される。
【００６１】
図１６〜図１８は本実施形態１のシステムメモリモジュール１の製造に用いる配線基板２ａに関わる図であり、図１６は配線基板２ａの平面図である。また、図１７〜図２１は配線基板２ａにおける製品形成領域に係わる図である。
【００６２】
図１６に示すように、配線基板２ａは例えば長方形からなるとともに、配線基板２ａの半導体チップを搭載する面となる主面には、複数の製品形成領域２１が所定の間隔を置いて行列状に配置されている。例えば、製品形成領域２１は、配線基板２ａの長辺方向に沿って１１個配列され、短辺方向に沿って４個配列され、１１列４行配置になっている。
【００６３】
また、図１６において配線基板２ａの上側長辺に所定間隔で示される矩形部分２２は、パッケージ３を形成する際のトランスファモールディング装置における樹脂を注入するゲート位置を示すものである。ゲート位置を密に配置することにより、一括封止時、封止樹脂の未充填部の発生を防止することができる。また、配線基板２ａの両側、即ち、長辺縁には円形あるいは長孔となるガイド孔２３ａ〜２３ｇが設けられ、システムメモリモジュール１の製造時、搬送や位置決時に使用される。
【００６４】
図１６では製品形成領域２１は空白な四角形領域（正方形に近似）で示してあるが、その構造等は図１７〜図２１に示すような構成になっている。図１７は製品形成領域２１の主面側の配線パターン（第１層の配線パターン）を透視的に示す平面図、図１８は製品形成部分の模式的断面図、図１９は第２層の配線パターンを示す透視図、図２０は第３層の配線パターンを示す透視図、図２１は第４層（基板裏面）の配線パターンを示す透視図である。
【００６５】
配線基板２ａの表裏面（主面及び裏面）は、図１８に示すように、絶縁膜（ソルダーレジスト）１０，１１で被われているが、図１７では絶縁膜１０，１１は省略してある。
【００６６】
配線基板２ａは、図１８に示すように、所定パターンの配線７が配線基板２の主面、裏面、１乃至複数の中層に設けられ、かつ上下の配線７は貫通孔（スルーホール）に充填された導体７ａ（配線）によって電気的に接続される多層構造からなり、例えば、ＢＴ基板構成になっている。また、配線７は配線基板２の主面においてはワイヤ９を接続するための電極７ｐを構成するとともに、裏面においてはバンプ電極４を固定するための台座となる電極７ｃが設けられている。配線７は隣接する製品形成領域２１の配線７に繋がっている。
【００６７】
図１７に示すように、配線基板２ａの各製品形成領域２１には、並列に二つチップ搭載領域２５ｆ，２５ｄが設けられている。チップ搭載領域２５ｆにはフラッシュメモリチップ５が固定される領域であり、チップ搭載領域２５ｄはＳＤＲＡＭチップ６が固定される領域である。いずれも長方形となるフラッシュメモリチップ５及びＳＤＲＡＭチップ６は、その長辺が配線基板２ａの短辺に沿って延在するようになっている。そして、これらチップ搭載領域２５ｆ，２５ｄの長辺側の両側には、それぞれ開口溝１２が設けられるとともに、チップ搭載領域２５ｆの短辺側にも開口溝１２が設けられている。この開口溝１２は絶縁膜を一定の幅除去した構造であり、この開口溝１２内には配線７の一部である電極７ｐが露出する（図１６参照）。
【００６８】
両チップ搭載領域２５ｆ，２５ｄ間の開口溝１２ａは左右２つのチップ搭載領域２５ｆ，２５ｄに搭載される半導体チップとの間で接続されるワイヤボンディング用の電極７ｐが共に位置するように幅広の１本の開口溝１２ａとなる。即ち、この開口溝１２ａ内にはその延在方向に沿って２列にワイヤボンディングの第２ボンディング点が配列される。この第２ボンディング点は、図１７に示すように、実際には単一の長い電極７ｐの両端部分が第２ボンディング点とされる。
【００６９】
また、図１７及び図１９〜図２１において示す小丸はスルーホールであり、かつ導体７ａが充填された部分であり、絶縁層を挟んだ上下の配線を電気的に接続する部分である。図２１に示す大きな丸の部分は配線基板２ａの裏面のバンプ電極４を形成するための台座となる電極７ｃである。これら電極７ｃは製品形成領域２１の各辺に沿って３列ずつ配列され、かつ最外周は１５個となり、合計１４４個数配列されている。このパターンは図４及び図７のようパターンとなっている。
【００７０】
本実施形態１では配線が４層となるＢＴ基板が使用される。各層の配線パターンは図１７及び図１９〜図２１のようになっている。即ち、図１７は配線基板２ａの主面であり第１の配線パターンを示すものである。図１９は第２の配線パターン、図２０は第３の配線パターン、図２１は配線基板２ａの裏面である第４の配線パターンである。配線基板２ａの主面及び裏面は絶縁膜１０，１１が設けられているが、これらの図では省略してある。配線基板２ａの主面ではワイヤが接続される電極７ｐが露出し、裏面ではバンプ電極４を形成するための台座となる電極７ｃが露出する。各層の配線は前述した導体７ａによって電気的に接続されている。
【００７１】
つぎに、このような配線基板２ａに対して、各チップ搭載領域２５ｆ，２５ｄに半導体チップを接着材を介して接続する（チップボンディング：Ｓ１０１）。また、半導体チップの各電極と配線基板２ａの各電極を導電性のワイヤで接続する（Ｓ１０２）。図２２は半導体チップとしてフラッシュメモリチップ５及びＳＤＲＡＭチップ６を固定し、かつワイヤボンディングが終了した製品形成領域２１の平面図である。また、図２３はチップボンディング及びワイヤボンディングが終了した製品形成部分の模式図であり、開口溝１２，を省略し、かつワイヤの接続点を第１・第２ボンディング点で示した図である。
【００７２】
図２２に示すように、配線基板２の主面のチップ搭載領域２５ｆ，２５ｄ（図１７参照）には、それぞれフラッシュメモリチップ５及びＳＤＲＡＭチップ６が図示しない接着材（例えば、エポキシ樹脂系のペースト）によって固定されるとともに、フラッシュメモリチップ５上にはＳＤＲＡＭチップ６が図示しない接着材によって固定されている。二つのＳＤＲＡＭチップ６は同品種であり、例えば６４Ｍｂｉｔのシンクロナス・ダイナミックメモリを組み込んだ半導体チップである。フラッシュメモリチップ５及びＳＤＲＡＭチップ６はいずれも長方形となるが、ＳＤＲＡＭチップ６はフラッシュメモリチップ５よりも長辺が短く、フラッシュメモリチップ５の中心にＳＤＲＡＭチップ６の中心を合わせるようにしてＳＤＲＡＭチップ６をフラッシュメモリチップ５に固定すると、フラッシュメモリチップ５の両短辺の電極７ｆはＳＤＲＡＭチップ６に被われることなく露出する。また、ＳＤＲＡＭチップ６の上面の電極７ｄも露出する。
【００７３】
そこで、露出した電極７ｆ，７ｄと配線基板２ａの電極７ｐを常用のワイヤボンディング装置によってワイヤボンディングする。左右のＳＤＲＡＭチップ６の間の開口溝１２ａの底に露出する電極７ｐは細長いので、その両端部分（第２ボンディング点）に左右のＳＤＲＡＭチップ６に繋がるワイヤ９を接続する。
【００７４】
つぎに、図示はしないが、後工程の封止（樹脂によるモールド）において、一括封止体と配線基板２ａの主面側の表面との密着性を高めるため、プラズマクリーニングが配線基板２ａの主面全域に亘って行われる（Ｓ１０３）。これにより、配線基板２ａの主面の絶縁膜１０を始めとする表面、半導体チップやワイヤ９等の表面が清浄化されることになる。
【００７５】
つぎに、トランスファモールディング装置によって一括封止（一括モールド）を行って配線基板２ａの主面側に単一の一括封止体３０を形成する（Ｓ１０４）。この一括封止体３０は、図２４〜図２６に示すように、配線基板２ａの製品形成領域２１から外れた周縁を除いて一体に形成される。即ち、１１列４行の製品形成領域２１は完全に一括封止体３０で被われる。この一括封止体３０は半導体チップ及びワイヤを完全に被うような厚さとなるとともに、一定の厚さになっている。一括封止体３０は絶縁性のエポキシ樹脂によって形成される。本実施形態１ではゲート位置を密に配置することによって、成形金型のキャビティ（モールド空間）全域に均一に充填される。
【００７６】
つぎに、図２７に示すように、配線基板２ａの裏面に配置された電極７ｃ（図１８参照）の表面上に突起電極（突起電極）４を例えばボール供給法で形成する。例えば、半田ボールを供給して半田バンプ電極を形成する（Ｓ１０５）。
【００７７】
つぎに一括封止体３０が形成された配線基板２ａを洗浄する（Ｓ１０６）。
【００７８】
つぎに、図２８に示すように、一括封止方式で形成した一括封止体３０がダイシングシート３１と向かい合う状態でダイシングシート３１に配線基板２ａを接着固定し、その後、図示しないダイシング装置で一括封止体３０及び配線基板２ａを各製品形成領域２１毎に切断して分割する（Ｓ１０７）。この分割によって配線基板２ａは配線基板２となり、一括封止体３０は封止体（パッケージ）３となる。ついで、ダイシングシート３１と一括封止体３０を分離することによって、図１〜図４に示すようなシステムメモリモジュール（半導体装置）１を多数製造することができる。システムメモリモジュール１の側面、即ち、周面はダイシングによって切断された面となる。この面は配線基板２の主面に対して略垂直な面になる。
【００７９】
本実施形態１のシステムメモリモジュール１は、例えば、携帯型情報処理端末機器（ＰＤＡ）のメモリとして組み込まれる。図２９は本実施形態１のシステムメモリモジュール１を組み込んだ携帯型情報処理端末機器（ＰＤＡ）の機能構成を示すブロック図である。ＰＤＡは、外観的には、入力手段としてのキー（ＪｏｇＫｅｙ）４１、表示装置としての液晶表示パネル４２、音声出力装置としてのスピーカー４３を有し、内部には図示しない実装基板に搭載するＣＰＵ４４、内部メモリ４５、電池（パッテリー）４６等を有している。内部メモリ４５として本実施形態１のシステムメモリモジュール１が使用されている。
【００８０】
キー（ＪｏｇＫｅｙ）４１はＣＰＵ４４に接続され、キー操作による情報がＣＰＵ４４に伝えられる。液晶表示パネル４２は液晶コントローラ５１を介してＣＰＵ４４に接続され、ＣＰＵ４４によって所定の情報を表示するようになっている。また、液晶表示パネル４２はタッチパネル構成となり、タッチ情報はＣＰＵ４４に伝えられる。また、ＣＰＵ４４はＵＳＢインターフェイスによってパーソナルコンピュータ等に接続可能になっている。
【００８１】
スピーカー４３は増幅器（ＡＭＰ）５２及び変復調器（ＣＯＤＥＣ）５３を介してＣＰＵ４４に接続されている。さらに、ＣＰＵ４４にはＩｒＤＡ（Infrared Data Association ：赤外線データ通信）５４，ＭＭＣ（Multi Media Card）５５、ＣＦ（メモリ：コンパクトフラッシュ（登録商標））５６が接続されている。ＩｒＤＡ５４は赤外線データ通信用インターフェースとなり、ＭＭＣ５５は外付けメモリとなり、ＣＦ５６は同様に外付けのメモリとなる。
【００８２】
本実施形態１のシステムメモリモジュール１は、全てのＣＰＵに接続可能として汎用性を向上させるため、アドレスバスを分離する構成を採用している。
【００８３】
即ち、ＳＤＲＡＭはアドレスの入力が特殊なマルチプレックス方式を採用しているのに対し、フラッシュメモリはリニアに入力でき、ＣＰＵのアドレスに直接つなぐことができる。このように、アドレス入力方式が異なるため、接続するＣＰＵによって、ＳＤＲＡＭとフラッシュメモリのアドレス接続先が異なる可能性がある。そのような様々なＣＰＵに対して、モジュール内でアドレスバスを結線してしまうと、接続できるＣＰＵが限られてしまうが、アドレスバスを分離しておくことで全てのＣＰＵに接続可能となり、汎用性が向上する。
【００８４】
図３０はＣＰＵ４４に接続した場合の結線図である。この場合には、ＳＤＲＡＭのＡ０〜Ａ１３（ＳＤＡ０〜ＳＤＡ１３）は、ＣＰＵ４４のＡ２〜Ａ１５に接続される。一方、フラッシュメモリのＡ０〜Ａ２０（ＦＡ０〜ＦＡ２０）は、ＣＰＵ４４のＡ２〜Ａ２２に接続される。この例は所定のＣＰＵを想定した結線である。従って、接続するＣＰＵが予め決まっている場合には、モジュール内部でアドレスバスを結線しても良い。これにより、実装基板の配線の引回しはスムーズになり、ピン数も少なくて済む。
【００８５】
また、本実施形態１のシステムメモリモジュール１においては、データ（Ｉ／Ｏ）バスを分離している。即ち、システムメモリモジュール１においてＳＤＲＡＭとフラッシュメモリをモジュール内で結線した場合、単一のＣＰＵにしか接続できないが、分離しておくことで複数のＣＰＵ（使用目的が異なる）への接続が可能となる。
【００８６】
例えば、図３１はＳＤＲＡＭとフラッシュメモリのデータバスをモジュール内で分離する例である。例として、携帯電話においてＳＤＲＡＭを接続するベースバンド用プロセッサー６０と、フラッシュメモリを接続するアプリケーションプロセッサー６１があった場合、アドレスバスとデータバスを分離しておくことで、それぞれのＣＰＵに接続可能となり、ＳＤＲＡＭとフラッシュメモリを別々に、パラレルに動作させることも可能となる。
【００８７】
ただし、接続するＣＰＵが一つである場合には、データバスをモジュール内部で結線させても良い。それによって、実装基板の配線の引回しはスムーズになり、ピン数も少なくて済む。
【００８８】
ここで、アドレスバス及びデータバスの分離・共通の組合せ例について説明する。図３２はＳＤＲＡＭ及びフラッシュメモリにおいてアドレス・データバス共通の構成を示すブロック図である。本例では接続先ＣＰＵが制限され、複数のＣＰＵへの接続も不可となる。
【００８９】
図３３はＳＤＲＡＭ及びフラッシュメモリにおいてアドレスバス分離、データバス共通の構成を示すブロック図である。本例では接続先ＣＰＵの制限はないが、複数のＣＰＵへの接続も不可となる。
【００９０】
図３４はＳＤＲＡＭ及びフラッシュメモリにおいてアドレス・データバス分離（セパレート）の構成を示すブロック図である。本例では接続先ＣＰＵの制限はなく、かつ複数のＣＰＵへの接続も可能となる。
【００９１】
本実施形態１のシステムメモリモジュール１は、図３５に示すように、アドレス・データバス分離構成となっている。本実施形態１ではＳＤＲＡＭとフラッシュメモリのアドレスバス、データバスをそれぞれセパレートに外部に出している。これにより、ＳＤＲＡＭとフラッシュメモリ各々のテストが容易になる。また、実際に使用する際にも、ＳＤＲＡＭ、フラッシュメモリをパラレルに動かすことが可能になる。
【００９２】
アドレスバスをセパレートにするもう一つのメリットとして、異なったバス幅（１６ｂｉｔ／３２ｂｉｔ）のＣＰＵにそれぞれ接続可能になり、汎用性が高くなる。即ち、ＣＰＵのバス幅が異なるとメモリアドレスの接続先が異なるため汎用性が高くなる。
【００９３】
また、本実施形態１では共通バス化を考慮したピン配置（バンプ電極配置）になっている。ＳＤＲＡＭとフラッシュメモリのアドレスバス、データバスをそれぞれセパレートに外部に出力するが、その際、バスの共通化を考慮した配置になっている。図３６は本実施形態１のシステムメモリモジュールにおけるセパレートバスから共通バスへの切替えを行う手法を示す模式図である。図３６に示すように、共通となり得るピン（バンプ電極４）同士を隣接して配置してあることから、使用者の要求に応じてセパレートバスと共通バスとの使い分けが可能になる。図３６の下方の図では共通化したい場合、隣接するバンプ電極４同士を直線で示すように接続している。この接続は実装基板側で行う。このような手法を採用することで、セパレートバスでありながら、共通バスとしても用いることが可能になる。
【００９４】
また、本実施形態１では電源の分離がなされている。システムメモリモジュール１は、単一電源で動作するが、ＳＤＲＡＭ、フラッシュメモリの電源、グランドはそれぞれ別にして外部に出す。即ち、電源、グランドもＳＤＲＡＭのコア電源、グランド（Ｖcc−ＳＤ，Ｖss−ＳＤ）、Ｉ／Ｏ電源、グランド（Ｖcc−Ｑ，Ｖss−Ｑ）、Ｆｌａｓｈ電源、グランド（Ｖcc−Ｆ，Ｖss−Ｆ）でそれぞれ別にする。このような構成によれば、ＭＣＭ内で結線した場合に比べて、配線距離が長くなるため、ノイズ耐性の向上が図れる。また、動作電圧の異なる半導体チップを用いた場合には、バーンイン等のテストの際に半導体チップ単位のテストが可能になり、テストの容易化を図ることができる。
【００９５】
本実施形態１によれば以下の効果を有する。（１）パッケージ３の側面はダイシングによって切断された切断面を有し、内部に１個のフラッシュメモリチップ５と、２個のシンクロナス・ダイナミックメモリチップ６を封止した一括封止方式採用のＢＧＡ型のシステムメモリモジュールであり、フラッシュメモリチップ５の上にシンクロナス・ダイナミックメモリチップ６を搭載した構造となっていることから、システムメモリモジュール１の小型化が達成できる。
【００９６】
（２）一括封止方式の採用によってシステムメモリモジュール１の製造コストの低減が達成できる。
【００９７】
（３）フラッシュメモリチップ５及びＳＤＲＡＭチップ６において、これら半導体チップをチップの長辺方向で二分した場合、一方の短辺側の領域、例えばＡ領域ではデータ用電極よりもアドレス用電極が多くなり、他方の短辺側の領域、例えばＢ領域ではアドレス用電極よりもデータ用電極が多くなっている。このように領域を別けてピンを配置することによって配線基板２の電極７ｐの引回しが容易になるとともに、配線長を低減することができる。
【００９８】
（４）クロック端子は、二つのダイナミックメモリチップのクロック電極から裏面のバンプ電極におけるクロック端子までを最短距離で接続するような配置になることから、システムメモリモジュール１の高速動作が達成できる。
【００９９】
（５）システムメモリモジュール１は電源の分離がなされている。この結果、配線距離が長くなるため、ノイズ耐性の向上が図れる。また、動作電圧の異なる半導体チップを用いた場合には、バーンイン等のテストの際に半導体チップ単位のテストが可能になり、テストの容易化を図ることができる。
【０１００】
（６）ＳＤＲＡＭチップ６とフラッシュメモリチップ５のアドレス／データピンが相互に近くに配置されていることから、システムメモリモジュール１を実装する実装基板の配線の引回しが容易になる。
【０１０１】
（７）システムメモリモジュール１は、アドレスバス分離構成となっていることから、全てのＣＰＵに接続可能となり汎用性が向上する。
【０１０２】
（８）システムメモリモジュール１は、データ（Ｉ／Ｏ）バス分離構成となっていることから、使用目的が異なる複数のＣＰＵへの接続が可能となり、ＳＤＲＡＭとフラッシュメモリを別々にパラレルに動作させることが可能となる。
【０１０３】
（９）高速動作や小型化が可能なシステムメモリモジュール１を組み込んだ携帯型情報処理端末機器等の電子装置は高速動作が可能になるとともに、小型化が図れる。
【０１０４】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。即ち、半導体チップの組み合わせは前記実施形態に限定されるものではなく、例えば、図３７（ａ）に示すように、配線基板２の主面に並列に２個のフラッシュメモリチップ５を固定するとともにこれらフラッシュメモリチップ５上にそれぞれＳＤＲＡＭチップ６を搭載する構造、図３７（ｂ）に示すように、配線基板２の主面に１個のフラッシュメモリチップ５と２個のＳＤＲＡＭチップ６をそれぞれ固定する構造、図３７（ｃ）に示すように、配線基板２の主面にフラッシュメモリチップ５及びＳＤＲＡＭチップ６並びにＳＲＡＭを組み込んだＳＲＡＭチップ８をそれぞれ１個固定する構造等他の構成であってもよい。
【０１０５】
本発明は少なくとも配線基板の主面に各種構成の半導体チップを搭載し、かつ各半導体チップの電極と配線基板の電極をワイヤで接続し、かつ配線基板の主面を一括封止によって形成する封止体を有し、配線基板の裏面に外部電極端子を有する構成のシステムメモリモジュール等の半導体装置の製造に適用することができる。
【０１０６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【０１０７】
（１）ダイナミックメモリ（シンクロナス・ダイナミックメモリとフラッシュメモリを単一の封止体内に組み込んだ小型で安価な半導体装置を提供することができる。
【０１０８】
（２）システムメモリモジュールを組み込んだ高速動作や小型化が可能な電子装置を提供することができる。
【０１０９】
（３）ＳＤＲＡＭ及びフラッシュメモリのアドレスバス及びデータバスをセパレート（分離）に出力することによりテスト容易化、汎用性向上を図ることができる。
【０１１０】
（４）ＳＤＲＡＭチップとフラッシュメモリチップとの間では電源が分離されていることから、ノイズの発生を抑えることができる。
【０１１１】
（５）システムメモリモジュールを組み込んだ高速動作や小型化が可能な携帯型情報処理端末機器を提供することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態（実施形態１）である一部を取り除いたシステムメモリモジュールの模式的平面図である。
【図２】本実施形態１の半導体装置の製造方法によって製造されたシステムメモリモジュールの平面図である。
【図３】本実施形態１によるシステムメモリモジュールの側面図である。
【図４】本実施形態１によるシステムメモリモジュールの底面図である。
【図５】図１のＡ−Ａ線に沿う拡大断面図である。
【図６】図１のＢ−Ｂ線に沿う拡大断面図である。
【図７】本実施形態１のシステムメモリモジュールのバンプ電極アレイと機能を示す模式図である。
【図８】前記バンプ電極アレイにおける電極の機能を示す模式図である。
【図９】本実施形態１のシステムメモリモジュールにおける３個の半導体チップの配置状態を示す模式図である。
【図１０】本実施形態１のシステムメモリモジュールに組み込まれるフラッシュメモリチップの電極配列を示す模式的平面図である。
【図１１】前記フラッシュメモリチップの各電極の機能を示す図表である。
【図１２】本実施形態１のシステムメモリモジュールに組み込まれるダイナミックメモリチップの電極配列を示す模式的平面図である。
【図１３】前記ダイナミックメモリチップの各電極の機能を示す図表である。
【図１４】ダイナミックメモリチップ及びフラッシュメモリチップの電極の機能分布を示す模式図である。
【図１５】本実施形態１の半導体装置の製造方法を示すフローチャートである。
【図１６】本実施形態１の半導体装置の製造方法で使用する配線基板（基板）の平面図である。
【図１７】前記基板の製品形成領域の主面側の第１層の配線パターンを示す模式的平面図である。
【図１８】前記製品形成部分の模式的断面図である。
【図１９】前記基板の製品形成部分の第２層の配線パターンを示す透視図である。
【図２０】前記基板の製品形成部分の第３層の配線パターンを示す透視図である。
【図２１】前記基板の製品形成部分の裏面（第４層）の配線パターンを示す透視図である。
【図２２】本実施形態１の半導体装置の製造方法において半導体チップを搭載し、かつ半導体チップの電極と基板の電極をワイヤで接続した状態を示す製品形成部分の模式的平面図である。
【図２３】前記チップボンディング及びワイヤボンディングが終了した製品形成部分の模式図である。
【図２４】本実施形態１の半導体装置の製造方法において主面に一括モールドによって一括封止体が形成された基板の平面図である。
【図２５】前記一括モールドされた基板の正面図である。
【図２６】前記一括モールドされた基板の側面図である。
【図２７】本実施形態１の半導体装置の製造方法において半田バンプ電極を形成した基板を示す断面図である。
【図２８】本実施形態１の半導体装置の製造方法においてダイシングシートに一括封止体側を貼り付けた基板を一括封止体共々分割した状態を示す模式的断面図である。
【図２９】本実施形態１のシステムメモリモジュールを組み込んだ携帯型情報処理端末機器（ＰＤＡ）の機能構成を示すブロック図である。
【図３０】本実施形態１のシステムメモリモジュールとＣＰＵの接続状態を示すブロック図である。
【図３１】ＳＤＲＡＭとフラッシュメモリのデータバスをモジュール内で分離する構成を示すブロック図である。
【図３２】ＳＤＲＡＭ及びフラッシュメモリにおいてアドレス・データバス共通の構成を示すブロック図である。
【図３３】ＳＤＲＡＭ及びフラッシュメモリにおいてアドレスバス分離、データバス共通の構成を示すブロック図である。
【図３４】ＳＤＲＡＭ及びフラッシュメモリにおいてアドレス・データバス分離の構成を示すブロック図である。
【図３５】６４Ｍbit ＳＤＲＡＭと３２Ｍbit フラッシュメモリのモジュールのブロック図である。
【図３６】本実施形態１のシステムメモリモジュールにおけるセパレートバスから共通バスへの切替えを行う手法を示す模式図である。
【図３７】本発明の他の実施形態を示すシステムメモリモジュールのブロック図である。
【符号の説明】
１…半導体装置（システムメモリモジュール）、２，２ａ…配線基板、３…封止体（パッケージ）、４…突起電極（バンプ電極）、５…フラッシュメモリチップ、６…シンクロナス・ダイナミックメモリチップ（ＳＤＲＡＭチップ）、７…配線、７ａ…導体、７ｃ，７ｄ，７ｆ，７ｐ…電極、８…ＳＲＡＭチップ、９…ワイヤ、１０，１１…絶縁膜（ソルダーレジスト）、１２，１２ａ…開口溝、１３，１４…接着材、２０…製品形成領域、２２…矩形部分、２３ａ〜２３ｇ…ガイド孔、２５ｆ，２５ｄ…チップ搭載領域、３０…一括封止体、３１…ダイシングシート、４１…キー（ＪｏｇＫｅｙ）、４２…液晶表示パネル、４３…スピーカー、４４…ＣＰＵ、４５…内部メモリ、４６…電池（パッテリー）、５２…増幅器（ＡＭＰ）、５３…変復調器（ＣＯＤＥＣ）、５６…ＣＦ（メモリ：コンパクトフラッシュ）、６０…ベースバンド用プロセッサー、６１…アプリケーションプロセッサー。
Claims (18)
- 主面と、前記主面上に形成される絶縁膜と、前記主面上に形成される複数の電極とを有し、前記主面の裏側となる裏面に外部電極端子が形成される配線基板と、
主面及び裏面を有しており、前記主面上に形成された１乃至複数の半導体素子及び複数の電極を有しており、前記裏面を前記配線基板の主面に向き合わせて接着材を介して固定される半導体チップと、
前記配線基板主面の電極と前記半導体チップの電極とを接続する導電性のワイヤと、
前記半導体チップ、前記配線基板の主面及び前記電極を被う封止体とを有し、
前記配線基板には、前記半導体チップとして、ダイナミックメモリが組み込まれた一つ以上のダイナミックメモリチップと、フラッシュメモリが組み込まれた一つ以上のフラッシュメモリチップが固定されてなる半導体装置であって、
前記配線基板の主面における第１の領域はデータ用電極よりもアドレス用電極が多い領域であり、第２の領域はアドレス用電極よりもデータ用電極が多い領域であり、かつ前記第１・第２の領域に一部が近接配置される各半導体チップのアドレス用電極及びデータ用電極の分布も前記配線基板における分布に対応していることを特徴とする半導体装置。 - 前記配線基板の主面には複数の半導体チップがそれぞれ表面の複数の電極を露出させる状態で重ねて固定されていることを特徴とする請求項１に記載の半導体装置。
- 前記配線基板の主面に短辺の縁に沿って複数の電極が配列される長方形のフラッシュメモリチップが固定され、このフラッシュメモリチップ上に前記フラッシュメモリチップよりも短いダイナミックメモリチップが前記フラッシュメモリチップの両短辺の複数の電極を露出させる状態で固定されていることを特徴とする請求項２に記載の半導体装置。
- 前記配線基板の主面にはいずれも長方形となるフラッシュメモリチップ及びダイナミックメモリチップがそれぞれ表面の複数の電極を露出させる状態で、かつそれぞれの長辺同士が対面するように並んで固定されていることを特徴とする請求項１に記載の半導体装置。
- 前記配線基板の主面にはいずれも長方形となるフラッシュメモリチップ及びダイナミックメモリチップがそれぞれ表面の複数の電極を露出させる状態で、かつそれぞれの長辺同士が対面するように並んで固定され、
前記フラッシュメモリチップは短辺の縁に沿って複数の電極が配列され、
前記フラッシュメモリチップ上に前記フラッシュメモリチップよりも短いダイナミックメモリチップが前記フラッシュメモリチップの両短辺の複数の電極を露出させる状態で固定され、
前記配線基板の主面に固定される前記ダイナミックメモリチップと前記フラッシュメモリチップ上の前記ダイナミックメモリチップは同一寸法で同一構造となっていることを特徴とする請求項１に記載の半導体装置。 - 前記ダイナミックメモリチップの電極は長辺に沿って並んで配置されていることを特徴とする請求項５に記載の半導体装置。
- 前記一つ以上のダイナミックメモリチップは、隣り合って並ぶ二つのダイナミックメモリチップであり、前記隣り合って並ぶ前記二つのダイナミックメモリチップの間の前記配線基板主面にワイヤが接続されるクロック電極が配置され、このクロック電極と前記二つのダイナミックメモリチップのクロック電極はワイヤによって接続されていることを特徴とする請求項１に記載の半導体装置。
- 前記配線基板主面のクロック電極は単一または並んで二つ配置され、前記二つのダイナミックメモリチップのクロック電極に一端が接続されるワイヤの他端が前記単一のクロック電極に接続され、または２本のワイヤが別々に前記並んで二つ配置されるクロック電極に接続されていることを特徴とする請求項７に記載の半導体装置。
- 前記一つ以上のダイナミックメモリチップは、隣り合って並ぶ二つのダイナミックメモリチップであり、前記二つの前記ダイナミックメモリチップ間ではアドレス／データバスは共通電極に接続され、前記ダイナミックメモリチップと前記フラッシュメモリチップ間ではアドレス／データバスは分離され相互に異なる電極に接続されていることを特徴とする請求項１に記載の半導体装置。
- 前記フラッシュメモリチップの電極は両方の短辺の縁に沿ってそれぞれ一列に並んで配置され、
前記ダイナミックメモリチップの電極は長辺に沿って並んで配置され、
前記フラッシュメモリチップの一方の短辺の電極列においてはデータ用電極よりもアドレス用電極が多く、前記フラッシュメモリチップの他方の短辺の電極列においてはアドレス用電極よりもデータ用電極が多くなり、
前記ダイナミックメモリチップの電極列におけるアドレス用電極及びデータ用電極の分布は、前記フラッシュメモリチップの一方の短辺よりの半分の電極列ではデータ用電極よりもアドレス用電極が多く、
前記フラッシュメモリチップの他方の短辺よりの半分の電極列ではアドレス用電極よりもデータ用電極が多くなっていることを特徴とする請求項１に記載の半導体装置。 - 前記ダイナミックメモリチップと前記フラッシュメモリチップとの間では電源が分離されていることを特徴とする請求項１に記載の半導体装置。
- 前記ダイナミックメモリはシンクロナス・ダイナミックメモリであることを特徴とする請求項１に記載の半導体装置。
- 入力手段と、
前記入力手段によって入力された信号に基づいて各種処理を行う中央制御装置と、
前記中央制御装置に接続され情報を記憶する半導体装置と、
前記中央制御装置に接続され中央制御装置の制御のもとに画像を表示する表示手段と、
前記中央制御装置に接続され中央制御装置の制御のもとに音声を出力する音声表示手段と、
前記各手段を駆動するための電池とを有し、
前記半導体装置は、
主面と、前記主面上に形成される絶縁膜と、前記主面上に形成される複数の電極とを有し、前記主面の裏側となる裏面に外部電極端子が形成される配線基板と、
主面及び裏面を有しており、前記主面上に形成された１乃至複数の半導体素子及び複数の電極を有しており、前記裏面を前記配線基板の主面に向き合わせて接着材を介して固定される半導体チップと、
前記配線基板主面の電極と前記半導体チップの電極とを接続する導電性のワイヤと、
前記半導体チップ、前記配線基板の主面及び前記電極を被う封止体とを有する半導体装置であり、
前記配線基板には、前記半導体チップとして、ダイナミックメモリが組み込まれた一つ以上のダイナミックメモリチップと、フラッシュメモリが組み込まれた一つ以上のフラッシュメモリチップが固定されてなる電子装置であって、
前記半導体装置において、
前記配線基板の主面にはいずれも長方形となるフラッシュメモリチップ及びダイナミックメモリチップがそれぞれ表面の複数の電極を露出させる状態で、かつそれぞれの長辺同士が対面するように並んで固定され、
前記フラッシュメモリチップは短辺の縁に沿って複数の電極が配列され、
前記フラッシュメモリチップ上に前記フラッシュメモリチップよりも短いダイナミックメモリチップが前記フラッシュメモリチップの両短辺の複数の電極を露出させる状態で固定され、
前記露出した電極と前記配線基板の複数の前記電極は前記ワイヤで接続され、
前記配線基板の主面に固定される前記ダイナミックメモリチップと前記フラッシュメモリチップ上の前記ダイナミックメモリチップは同一寸法で同一構造となっていることを特徴とする電子装置。 - 前記半導体装置において、前記配線基板の主面には複数の半導体チップがそれぞれ表面の複数の電極を露出させる状態で重ねて固定されていることを特徴とする請求項１３に記載の電子装置。
- 前記半導体装置において、前記一つ以上のダイナミックメモリチップは、隣り合って並ぶ二つのダイナミックメモリチップであり、前記隣り合って並ぶ前記二つのダイナミックメモリチップの間の前記配線基板主面にワイヤが接続されるクロック電極が配置され、このクロック電極と前記二つのダイナミックメモリチップのクロック電極はワイヤによって接続されていることを特徴とする請求項１３に記載の電子装置。
- 前記半導体装置において、前記一つ以上のダイナミックメモリチップは、隣り合って並ぶ二つのダイナミックメモリチップであり、前記二つの前記ダイナミックメモリチップ間ではアドレス／データバスは共通電極に接続され、前記ダイナミックメモリチップと前記フラッシュメモリチップ間ではアドレス／データバスは分離され相互に異なる電極に接続されていることを特徴とする請求項１３に記載の電子装置。
- 入力手段と、
前記入力手段によって入力された信号に基づいて各種処理を行う中央制御装置と、
前記中央制御装置に接続され情報を記憶する半導体装置と、
前記中央制御装置に接続され中央制御装置の制御のもとに画像を表示する表示手段と、
前記中央制御装置に接続され中央制御装置の制御のもとに音声を出力する音声表示手段と、
前記各手段を駆動するための電池とを有し、
前記半導体装置は、
主面と、前記主面上に形成される絶縁膜と、前記主面上に形成される複数の電極とを有し、前記主面の裏側となる裏面に外部電極端子が形成される配線基板と、
主面及び裏面を有しており、前記主面上に形成された１乃至複数の半導体素子及び複数の電極を有しており、前記裏面を前記配線基板の主面に向き合わせて接着材を介して固定される半導体チップと、
前記配線基板主面の電極と前記半導体チップの電極とを接続する導電性のワイヤと、
前記半導体チップ、前記配線基板の主面及び前記電極を被う封止体とを有する半導体装置であり、
前記配線基板には、前記半導体チップとして、ダイナミックメモリが組み込まれた一つ以上のダイナミックメモリチップと、フラッシュメモリが組み込まれた一つ以上のフラッシュメモリチップが固定されてなる電子装置であって、
前記半導体装置において、前記配線基板の主面における第１の領域はデータ用電極よりもアドレス用電極が多い領域であり、第２の領域はアドレス用電極よりもデータ用電極が多い領域であり、かつ前記第１・第２の領域に一部が近接配置される各半導体チップのアドレス用電極及びデータ用電極の分布も前記配線基板における分布に対応していることを特徴とする電子装置。 - 前記半導体装置において、
前記フラッシュメモリチップの電極は両方の短辺の縁に沿ってそれぞれ一列に並んで配置され、
前記ダイナミックメモリチップの電極は長辺に沿って並んで配置され、
前記フラッシュメモリチップの一方の短辺の電極列においてはデータ用電極よりもアドレス用電極が多く、前記フラッシュメモリチップの他方の短辺の電極列においてはアドレス用電極よりもデータ用電極が多くなり、
前記ダイナミックメモリチップの電極列におけるアドレス用電極及びデータ用電極の分布は、前記フラッシュメモリチップの一方の短辺よりの半分の電極列ではデータ用電極よりもアドレス用電極が多く、
前記フラッシュメモリチップの他方の短辺よりの半分の電極列ではアドレス用電極よりもデータ用電極が多くなっていることを特徴とする請求項１７に記載の電子装置。
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