JP2004179442A - マルチチップモジュール - Google Patents

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Makoto Suzuki
鈴木　　誠
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Takahiro Naito
孝洋 内藤
Takashi Ozawa
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Abstract

【課題】高性能化を図りつつ、いっそうの小型化を実現したマルチチップモジュールを提供する。
【解決手段】互いに信号授受を行う複数の第１半導体チップを搭載基板の表面上に面付けし、かかる複数の第１半導体チップのうちの少なくとも１つと背中合わせで大半のボンディングパッドが１つの辺に沿って配置された第２半導体チップを搭載してボンディングパッドと上記搭載基板上に形成された対応する電極との間をワイヤボンディングで接続し、上記搭載基板上の上記第１、第２半導体チップ及びボンディングワイヤを封止体で封止する。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、マルチチップモジュール（ＭＣＭ）に関し、例えばいくつかの異なる機能の複数の半導体チップを１つの搭載基板に搭載することによって実質的に一つの半導体集積回路装置として一体構成にするマルチチップモジュール適用して有効な技術に関するものである。
【０００２】
【従来の技術】
いわゆるマルチチップモジュール技術では、複数の半導体チップが、複数の内部配線と複数の外部端子とを持つような搭載基板に搭載され、それら複数の半導体チップと搭載基板とが一体化された装置とされる。特開２００１−３２００１４公報、特開２０００−２９９４３１公報には、２チップスタック構造であって、上チップが下チップよりも大きい例が示されている。特開平１１−２１９９８９号公報には、２チップスタック構造であって、フラッシュメモリとＳＲＡＭの組み合わせの例が示されている。
【０００３】
【特許文献１】
特開２００１−３２００１４公報
【特許文献２】
特開２０００−２９９４３１公報
【特許文献３】
特開平１１−２１９９８９号公報
【０００４】
【発明が解決しようとする課題】
半導体技術の進歩は、マイコン用チップ、ＤＲＡＭチップ、フラッシュメモリ用チップのような電子システムを構成するための複数の半導体チップを全体として１つのパッケージ形態の半導体装置として構成しようとする技術の方向性を生み出している。すなわち、複数の半導体チップではなく、各々１個ずつの半導体チップをＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ） やＣＳＰ（Ｃｈｉｐ Ｓｉｚｅ Ｐａｃｋａｇｅ又はＣｈｉｐ Ｓｃａｌｅ Ｐａｃｋａｇｅ），ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ） といった通常パッケージ技術によってパッケージした複数の半導体装置を用い、それら複数の半導体装置をプリント基板のような実装基板上に実装する場合には、半導体チップ間の距離及びその配線距離を小さくすることが難しくなり、配線による信号遅延が大きく、装置の高速化・小型化の上での制約が生じてしまう。
【０００５】
これに対して、マルチチップモジュール（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）技術においては、いわゆるベアチップと称されるような著しく小型の形態にされた複数の半導体チップを一つのパッケージの形態での半導体装置とするため、各チップ間の配線距離を短くすることができ、半導体装置の特性を向上させることができる。また、複数のチップを一つのパッケージとすることによって、半導体装置を小型化でき、かつその実装面積を減少させて半導体装置を小型化できる。
【０００６】
マルチチップモジュールとして構成するための半導体チップとしては、例えば、マイコン用チップと、かかるマイコン用チップに結合されるＤＲＡＭあるいはフラッシュメモリ用チップのように、互いに密接に関連したものが選ばれることが望ましい。このような互いに密接に関連する複数の半導体チップの組み合わせを選択するときにはマルチチップモジュールの特徴を充分に生かすことができるようになる。しかしながら、前記特許文献１ないし３においては、このようなマルチチップモジュールの特徴である全体としての機能の向上や、更なる小型化に関して何等配慮が成されておらず、専ら個々のチップをスタック構造にとすることで止まるものである。
【０００７】
本発明の目的は、高性能化を図りつつ、いっそうの小型化を実現したマルチチップモジュールを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。互いに信号授受を行う複数の第１半導体チップを搭載基板の表面上に面付けし、かかる複数の第１半導体チップのうちの少なくとも１つと背中合わせで大半のボンディングパッドが１つの辺に沿って配置された第２半導体チップを搭載してボンディングパッドと上記搭載基板上に形成された対応する電極との間をワイヤボンディングで接続し、上記搭載基板上の上記第１、第２半導体チップ及びボンディングワイヤを封止体で封止する。
【０００９】
【発明の実施の形態】
図１には、この発明に係るマルチチップモジュールの一実施例の上面図が示されている。搭載基板上にフラッシュＥＥＰＲＯＭ（Ｆｌａｓｈ Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ；以下単にフラッシュメモリ）ＦＬＡＳＨとデジタル信号装置ＡＳＩＣが示されている。上記フラッシュメモリＦＬＡＳＨの下部には、図２に示したようにマイクロコンピュータＳＨと、シンクロナス・ダイナミック・ランダム・アクセス・メモリ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ ）ＳＤＲＡＭが搭載されている。
【００１０】
つまり、搭載基板の表面には、図２に示したようにマイクロコンピュータＳＨと、シンクロナス・ダイナミック・ランダム・アクセス・メモリＳＤＲＡＭ及びデジタル信号装置ＡＳＩＣが面付け実装される。そして、上記フラッシュメモリＦＬＡＳＨは、図２では点線で示したように上記２つの半導体チップＳＨ及びＳＤＲＡＭに跨がって背中合わせで（チップの裏面同士が向かい合うように）搭載される。
【００１１】
図２の半導体チップＳＨ、ＳＤＲＡＭ及びＡＳＩＣは、上記搭載基板の一方の主面側に、半導体チップの回路形成面が向かい合うように搭載される。マルチチップモジュールの複数の外部端子は、搭載基板の他方の主面側に配置される。この構成は、上記複数の半導体チップが占める面積と、複数の外部端子を配列するために必要とされる面積とにかかわらずに、マルチチップモジュールをコンパクトなサイズにすることを可能とする。
【００１２】
上記半導体チップＳＨ、ＳＤＲＡＭ及びＡＳＩＣは、いわゆるベアチップから構成され、搭載基板に面付け可能な複数のバンプ電極を持つ。各半導体チップは、必要に応じて、エリア・アレイ・パッドと称されるような技術、すなわち、素子及び配線が完成された半導体チップの回路形成面上にポリイミド樹脂からなるような絶縁膜を介してパッド電極（ボンデイングパッド）の再配置を可能とする配線を形成し、かかる配線にパッド電極（バンプ接続用ランド電極）を形成するような技術によって構成される。
【００１３】
上記エリア・アレイ・パッド技術によって、半導体チップＳＨ、ＳＤＲＡＭ及びＡＳＩＣにおける外部端子としての数十μｍないし１００μｍピッチのような比較的小さいピッチに配列されたパッド電極は、０．１ｍｍ〜０．２ｍｍのような径とされ、かつ４００μｍ〜６００μｍピッチのような比較的大きなピッチのパンプ電極配列に変換される。エリア・アレイ・パッド技術は、ＳＤＲＡＭのような、その入出力回路とパッド電極が半導体チップの中央に配列されることが好適な半導体チップの面付けチップ化に有効である。
【００１４】
搭載基板は、ガラスエポキシもしくはガラスからなるような絶縁基板と、かかる絶縁基板上に形成された多層配線構成からなるような比較的微細な内部配線と、半導体チップのパンプ電極に電気的結合されるべき複数のランドと、複数の外部端子とを持つ。搭載基板は、上記半導体チップ搭載側の主面に、上記ランドの他に、フラッシュメモリＦＬＡＳＨに設けられたボンディングパッドとのワイヤ接続するための電極も形成される。
【００１５】
この実施例のフラシュメモリは、いわゆるＡＮＤ型と称され、独立したアドレス端子を持たない。アドレス信号は、データ端子を利用して時分割的にシリアルに入力される。つまり、この実施例のフラッシュメモリでは、図５に示すように、データ端子Ｉ／Ｏ（７：０）を介して動作モードを指定するコマンド及びアドレス、データも取り込まれるようにされる。入出力バッファを介して入力された入力信号は、内部信号線を通してコマンドデコーダ、アドレスカウンタ等に伝えられる。このため、半導体チップの１つの辺（この実施例では長辺）に沿って□で示したボンディングパッドが配置され、そこからボンディングワイヤにより搭載基板の対応する電極と接続される。
【００１６】
図１及び図２には、搭載基板及び各半導体チップＳＨ，ＳＤＲＡＭ、ＡＳＩＣ及びＦＬＡＳＨのサイズ（横×縦）ｍｍが例示的に示されている。搭載基板は、１９×１３の大きさとされ、ＳＨは５．０５×５．０５とされ、ＳＤＲＡＭは８．７０×５．９９とされ、ＡＳＩＣは６．２５×６．１５とされ、ＦＬＡＳＨは７．３２×１０．４６とされる。ただし、ＦＬＡＳＨは、縦置きにされるので横×縦のようにサイズが表されている。
【００１７】
搭載基板上に効率よく、上記４つの半導体チップを搭載させるために、長方形のＳＤＲＡＭの長辺を横置とし、縦方向に正方向のＳＨを並べて、ＦＬＡＳＨの長辺の長さと合わせることにより、ＳＤＲＡＭとＳＨ上にＦＬＡＳＨを背中合わせで積層（スタック）構造とすることができる。つまり、搭載基板からみると、ＳＨとＳＤＲＡＭの搭載面上にＦＬＡＳＨをまるまる搭載させることができる。したがって、ＡＳＩＣを含めて３個分の半導体チップを搭載させるようにした搭載基板上に、ＦＬＡＳＨを含めた４個分の半導体チップを搭載させることができる。
【００１８】
図３には、この発明に係るマルチチップモジュールの概略断面図が示されている。図３のＡ（断面図）は、図１の矢印Ａ側から見た断面図であり、図３のＢ（断面図）は、図１の矢印Ｂ側から見た断面図である。したがって、図３のＡとＢは、左右が逆になっている。前記説明したように搭載基板の主面側に半導体チッＳＨ、ＳＤＲＡＭ及びＡＳＩＣが面付けされ、そのうちの半導体チップＳＨ及びＳＤＲＡＭと背中合わせで熱硬化性接着剤等を介してフラッシュメモリＦＬＡＳＨが搭載され、ボンディングワイヤ（コネクタワイヤ）により搭載基板の対応する電極と接続される。上記搭載基板の半導体チップＳＨ，ＳＤＲＡＭ、ＡＳＩＣ及びＦＬＡＨが搭載される主面側は、ボンディングワイヤを含んで封止体により封止されている。
【００１９】
図３において、マルチチップモジュールの外部端子は、図示しないけれども、搭載基板に形成された孔を介して内部配線に電気接続されるようなバンプ電極から構成され、上記搭載基板の他方の主面（裏面）側に設けられる。上記半導体チップＳＨ，ＤＳＲＡＭ及びＡＳＩＣにおけるバンプ電極がマイクロバンプと称されても良い比較的小さいサイズ、比較的小さいピッチとされるのに対して、搭載基板における外部端子としてのバンプ電極は比較的大きいサイズと比較的大きいピッチとされる。
【００２０】
図４には、この発明に係るマルチチップモジュールの組み立て工程の概略説明図が示されている。同図には、組み立て工程と、それに対応した熱履歴と概略縦構造が示されている。ベアチップ１のパッド上にＡｕパンプを形成する。ＭＣＭ基板電極に異方導電性フィルムＡＣＦを仮付けし、上記パッド上にＡｕバンプが形成されたベアチップをＭＣＭ基板にマウントし、加熱圧着が実施される。そして、ベアチップ２がベアチップ１と背中合わせで熱硬化性接着剤により接着され、ワイヤボンディングによりＭＣＭ基板の対応する電極と接続され、図示しないけれども前記樹脂封止が行われて、最後に外部端子としてのボール付けリフローがなされてＭＣＭが形成される。
【００２１】
図５には、この発明に係るマルチチップモジュールの一実施例のブロック図が示されている。同図は、図１等のマイクロコンピュータＳＨと、メモリＳＤＲＡＭ及びフラッシュメモリＦＬＡＳＨとの電気的な接続関係が信号端子名とともに例示的にされている。
【００２２】
図１のようなマイクロコンピュータＳＨ、メモリＳＤＲＡＭ（及びデジタル信号装置ＡＳＩＣ）及びフラッシュメモリＦＬＡＳＨとが組み合わされたマルチチップモジュールの特徴を生かしつつ、高性能で小型化を可能にするために、相互に信号の授受が行われるマイクロコンピュータＳＨ、メモリＳＤＲＡＭ（及びデジタル信号装置ＡＳＩＣ）は、搭載基板に形成されたアドレスバス（１３ｂｉｔ）、データバス（３２ｂｉｔ）及び制御バスにより相互に接続される。
【００２３】
例えば、アドレスバスは、ＳＤＲＡＭのアドレス端子Ａ０〜Ａ１２に対応された１３本からなり、データバスは、ＳＤＲＡＭのデータ端子ＤＱ０〜ＤＱ３１に対応された３２本からなる。上記マイクロコンピュータＳＨは、上記アドレスバスに対してＡ２からＡ１４のアドレス端子が接続され、上記データバスに対してはＤ０〜〜Ｄ３１が接続される。
【００２４】
上記マイクロコンピュータＳＨは、信号ＳＤＲＡＭに対応されたＣＫＩＯ、ＣＫＥ、ＣＳ３Ｂ、ＲＡＳ３ＬＢ、ＣＡＳＬＢ、ＲＤ／ＷＲＢとＷＥ３Ｂ／ＤＱＭＵＵＢ，ＷＥ２Ｂ／ＤＱＭＵＬＢ及びＷＥ１Ｂ／ＤＱＭＬＵＢ，ＷＥ０Ｂ／ＤＱＭＬＬの各制御出力端子を持ち、それぞれがＳＤＲＡＭのＣＬＫ、ＣＫＥ、ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢとＤＱＭ７，ＤＱＭ５，ＤＱＭ２，ＤＱＭ０に接続される。ここで、各端子名にＢを付したものは、図面上では端子名にオバーバーを付したロウレベルをアクティブレベルとする論理記号に対応している。上記端子ＷＥ３Ｂ／ＤＱＭＵＵＢ，ＷＥ２Ｂ／ＤＱＭＵＬＢ及びＷＥ１Ｂ／ＤＱＭＬＵＢ，ＷＥ０Ｂ／ＤＱＭＬＬは、マクス信号であり、上記３２ビットからなるデータバスを８ビットずつ４組に分け、ＷＥ３Ｂ／ＤＱＭＵＵＢ，ＷＥ２Ｂ／ＤＱＭＵＬＢ及びＷＥ１Ｂ／ＤＱＭＬＵＢ，ＷＥ０Ｂ／ＤＱＭＬＬによりライト／リードの選択的なマスクを行う。
【００２５】
上記デジタル信号装置ＡＳＩＣも上記基本的には前記アドレスバスとデータバスに接続され、必要に応じて制御信号を伝える信号線が設けられる。デジタル信号装置は、例えば、マルチチップモジュールの特定用途に向けたデジタル信号処理を行うものであり、上記マイクロコンピュータＳＨと協同して専門的な特定信号処理を受け持つようにされる。これら半導体チップの信号伝達速度は、高速に行うことが必要であり、搭載基板に形成されたバス等の配線に前記面付け実装することにより、最短距離での信号伝達経路が形成されて高速な信号授受が可能となるので高性能化を実現できる。
【００２６】
この実施例のマイクロコンピュータＳＨは、上記フラッシュメモリＦＬＡＳＨに対応したインターフェイスを備えている。つまり、フラッシュメモリＦＬＡＳＨは、データ端子Ｉ／Ｏ（７：０）と、制御信号ＷＥＢ，ＳＣ，ＯＥＢ，ＲＤＹ／ＢｕｓｙＢ，ＣＥＢを備えている。これに対応して、マイクロコンピュータＳＨにも、ＮＡ＿ＩＯ（７：０）と、制御信号ＮＡ＿ＷＥＢ，ＮＡ＿ＳＣ，ＮＡ＿ＯＥＢ，ＮＡ＿ＲＹＢＹ，ＮＡ＿ＣＥＢが設けられる。マイクロコンピュータＳＨと上記フラッシュメモリＦＬＡＳＨとの間の書き込み／読み出し動作は、前記ＳＤＲＡＭ等との動作速度に比べて遅いので、前記ボンディングワイヤが信号伝達経路となっていても伝達速度には支障はないので、全体としての高性能化を図りつつ、ＭＣＭの小型化が可能になる。
【００２７】
図６には、この発明に係るマルチチップモジュールの搭載基板の一実施例の配線パターン図が示されている。搭載基板は、例えば８層等の多層の配線基板から構成されるが、同図にはそのうち半導体チップが搭載される主面部であって、マイクロコンピュータＳＨとメモリＳＤＲＡＭが搭載される部分が例示的に示されている。
【００２８】
同図において、直線や折れ線は配線を表し、黒い長方形はフラッシュメモリＦＬＡＳＨとの接続に用いられるボンディングパッドを表し、＊で示したのは基板電極であり、マイクロコンピュータＳＨとメモリＳＤＲＡＭ等の半導体チップとの面付け用の基板電極を表している。同図の上部には、前記図２に示したようにほぼ正方形のマイクロコンピュータＳＨに対応した基板電極が配置され、図面下部には、横長のメモリＳＤＲＡＭに対応した基板電極が配置されている。そして、図面左側にボンディングパッドが縦方向に並んで配置される。
【００２９】
前記のようにフラッシュメモリＦＬＡＳＨをマイクロコンピュータＳＨとメモリＳＤＲＡＭの上に背中合わせで搭載する構成は、単にＳＨとＳＤＲＡＭの搭載面上にＦＬＡＳＨをまるまる搭載させることに止まらない。上記のようにフラッシュメモリＦＬＡＳＨのボンディングパッドが、長辺側の１つに並んで配置されることから、同図のように搭載基板のボンディングパッドも、１列に並べて配置させることができる。これにより、搭載基板に形成されるボンディングパッドが占める面積も小さくすることができる。
【００３０】
ちなみに、図９には、本願発明に先立って検討されたマルチチップモジュールの一実施例の概略配置図が示されている。この検討例では、フラッシュメモリＦＬＡＳＨとメモリＳＤＲＡＭの上にマイクロプロセッサＣＰＵを背中合わせで搭載するものである。マイクロプロセッサＣＰＵは、外部端子数が多く、チップの周辺に沿って多数設けられる。このため、ＣＰＵのボンディングパッドに対応して搭載基板に設けられるボンディングパッドが、上記ＦＬＡＳＨとＳＤＲＡＭの外側に分散して多数配置されることが必要となり、搭載基板におけるボンディングパッドが占める面積が大きくなってしまう。
【００３１】
また、回路動作の性能面から見ても、高速な信号伝達を行う必要のあるマイクロプロセッサＣＰＵの信号伝達経路に比較的長く形成されるボンディングワイヤが含まれることとなり、ボンディングワイヤの比較的大きなインダクタンス成分によって高周波数のクロック及びそれに同期した信号伝達の速度を妨げるという問題が生じる。これに対して、本願発明のマルチチップモジュールでは、搭載基板の小型化が可能であるばかりか、回路動作の性能面でも有利なものとなる。
【００３２】
図７には、この発明に用いられるフラッシュメモリの一実施例のボンディングパッドの配置図が示されている。ボンディングパッドは、長方形の基板の一方の長辺（ボトム：ＢＯＴＴＯＭ）側にＰＡＤ１〜ＰＡＤ３４が並んで配置される。図５に示したような信号用のパッドの他、電源電圧ＶＣＣ，ＶＳＳ等や動作電圧のパッドを含んでいる。
【００３３】
図８には、この発明に係るマルチチップモジュールの一実施例の全体構成図が示されている。マルチチップモジュールの厚みは、例えば、１．７０ｍｍ（ｍａｘ）のように薄く形成され、裏面側には全体で３９５個の外部端子（ピン）としての半田ボールが設けられる。１つの半田ボール接続部（ランド）の大きさは、φ＝０．３５ｍｍのような大きさとされ、そのピッチは０．６５ｍｍとされる。
【００３４】
半導体チップと搭載基板の接続を金（Ａｕ）／半田（Ｓｎ等）接合を用い、かつ、搭載基板の裏面側にボール状の突起電極を有しないランド・グリッド・アレイ（ＬＧＡ）型のマルチチップモジュールの例を次に説明する。
【００３５】
図１０に示すように、本実施形態のＭＣＭは、基本的に前述した図１〜図８で説明したＭＣＭと同様の構成になっており、以下の構成が異なっている。即ち、Ａｕスタッドバンプ１は、接合材２を介在して搭載基板３の接続部４に電気的にかつ機械的に接続されている。そして、半導体チップ５と搭載基板３との間には、搭載基板３と半導体チップ５との熱膨張係数の差に起因する熱応力の集中によって生じる半導体チップ５の破損を抑制するため、アンダーフィル樹脂６が充填されている。更に、搭載基板３の裏面には、例えばプリント配線基板（ＰＣＢ）に電気的に接続するための外部端子としてのランド電極７が形成されている。
【００３６】
本実施例では上記図１〜図８に示したボール状の突起電極は形成していなく、従って、モジュールの小型化、薄型化に優れる。また、図示しないが、ランド電極７の表面にＣｒ／Ｃｕ／Ａｕ等のバリア層を形成してもよい。ここでは、一つの半導体チップ５を代表的に図示しており、上記したＳＨ，ＳＤＲＡＭ及びＡＳＩＣのそれぞれが搭載基板３上にフリップチップ実装されている。
【００３７】
搭載基板３は、主に、リジット基板（コア基板）８と、このリジット基板８の互いに向かい合う両面上にビルドアップ法によって形成された柔軟層９，１０と、この柔軟層９，１０を覆うようにして形成された保護膜１１，１２とを有する構成になっている。リジット基板８及び柔軟層９，１０は、詳細に図示していないが、例えば多層配線構造になっている。リジット基板８の各絶縁層は、例えばガラス繊維にエポキシ系若しくはポリイミド系の樹脂を含浸させた高弾性樹脂基板で形成され、柔軟層９，１０の各絶縁層は、例えばエポキシ系の低弾性樹脂で形成されている。
【００３８】
上記リジット基板８及び柔軟層９，１０で形成される多層配線の各配線層は、例えば銅（Ｃｕ）からなる金属膜で形成されている。保護膜１１及び１２は、例えばポリイミド系の樹脂で形成されている。保護膜１１は、主に柔軟層９の最上層の配線層に形成された配線を保護する目的で形成され、半導体チップ５に対しては実装時における接着用樹脂との接着力の確保や実装時の半田濡れ広がりを制御する。保護膜１２は、主に柔軟層１０の最上層の配線層に形成された配線を保護する目的で形成され、ランド電極７に対しては半田実装時の半田濡れ広がりを制御する。
【００３９】
半導体チップ５は、これに限定されないが、主に、半導体基板と、この半導体基板の一主面に形成された複数の半導体素子と、前記半導体基板の一主面上において絶縁層、配線層の夫々を複数段積み重ねた多層配線層と、この多層配線層を覆うようにして形成された表面保護膜（最終保護膜）とを有する構成になっている。半導体基板は例えば単結晶シリコンで形成され、絶縁層は例えば酸化シリコン膜で形成され、配線層は例えばアルミニウム（Ａｌ）又はアルミニウム合金等の金属膜で形成されている。表面保護膜は例えば酸化シリコン又は窒化シリコン等の絶縁膜及び有機絶縁膜で形成されている。
【００４０】
半導体チップ５の互いに対向する一主面及び他の主面（裏面）のうちの一主面には、複数の電極パッド１３が形成されている。複数の電極パッド１３は、半導体チップ５の多層配線層のうちの最上層の配線層に形成され、半導体チップ５の表面保護膜に形成されたボンディング開口によって露出されている。複数の電極パッド１３は、半導体チップ５の各辺に沿って配列されている。複数の電極パッド１３の夫々の平面形状は例えば７０［μｍ］×７０［μｍ］の四角形状で形成されている。また、複数の電極パッド１３の夫々は例えば８５［μｍ］程度の配列ピッチで配置されている。
【００４１】
半導体チップ３の一主面には、突起状電極として例えば金（Ａｕ）からなるスタッドバンプ１が配置されている。複数のスタッドバンプ１は半導体チップ５の一主面に配置された複数の電極パッド１３上に夫々配置され、電気的にかつ機械的に接続されている。スタッドバンプ１は、例えば、Ａｕワイヤを使用し、熱圧着に超音波振動を併用したボールボンディング法によって形成されている。ボールボンディング法は、Ａｕワイヤの先端部にボールを形成し、その後、超音波振動を与えながらチップの電極パッドにボールを熱圧着し、その後、ボールの部分からＡｕワイヤを切断してバンプを形成する方法である。従って、電極パッド上に形成されたスタッドバンプは、電極パッドに対して強固に接続されている。
【００４２】
以下、上記ＭＣＭの製造について、図１１乃至図１３を用いて説明する。図１１乃至図１３は、ＭＣＭの製造を説明するための要部断面図である。図１１に示すように、搭載基板３の一主面のチップ実装領域に配置された接続部４上に、例えばディスペンス法でペースト状の接合材２を供給する。接合材２としては、半田ペースト材を用いる。半田ペースト材としては、少なくとも微少な半田粒子とフラックスとを混練した半田ペースト材を用いる。本実施形態では、例えば３００℃程度の融点を有する９８［ｗｔ％］Ｐｂ（鉛）−２［ｗｔ％］Ｓｎ（錫）組成の半田粒子を混練した半田ペースト材を用いた。ディスペンス法とは、半田ペースト材を細いノズルから突出させて塗布する方法である。
【００４３】
次に、図１２に示すように、搭載基板３をヒートステージ１４上に配置し、その後、接続部４上にスタッドバンプ１が位置するようにチップ実装領域上に半導体チップ５をコレット１５で搬送し、その後、搭載基板３をヒートステージ１４で加熱し、かつ半導体チップ５をコレット１５で加熱して、図１３に示すように接合材２を溶融し、その後、溶融した接合材２を凝固させる。これにより、搭載基板３の一主面のチップ実装領域に半導体チップ３が実装される。
【００４４】
そして、前記図１０に示すように、搭載基板３の一主面のチップ実装領域と半導体チップ５との間にアンダーフィル樹脂６を充填する。この後、上記図１〜図８に示したＭＣＭと同様に、半導体チップ５上に、その裏面同士が向かい合いようにＦＬＡＳＨを積層し、その後、ＦＬＡＳＨの電極パッドと搭載基板３の接続部４をボンデイングワイヤで接続し、最後に４個の半導体チップＳＨ，ＳＤＲＡＭ，ＡＳＩＣ及びＦＬＡＳＨ及び前記ボンデイングワイヤを樹脂で封止することによりＭＣＭがほぼ完成する。
【００４５】
ＬＧＡ型ＭＣＭをＰＣＢに実装する場合は、例えば、予めＰＣＢ側の接続用電極に印刷等で半田層を形成しておき、ＬＧＡ型ＭＣＭの裏面に形成されたランド電極を上記ＰＣＢ側の接続用電極に位置合わせを行い、その後、半田リフローを行うことにより、上記半田層によって両者の接続が行われる。また、ＬＧＡ型ＭＣＭのランド電極に予め印刷等で半田層を薄く形成しておいてもよい。
【００４６】
更に、図１及び図２では、ＳＨ，ＳＤＲＡＭ，ＡＳＩＣ及びＦＬＡＳＨの４個のチップのみを示したが、更に周辺回路用チップを追加搭載してもよい。この場合、周辺回路用チップは、上記ＳＨ，ＳＤＲＡＭ，ＡＳＩＣと同様に上記Ａｕスタッドバンプ１のような突起電極により上記搭載基板にフェースダウンで搭載され、図５に示したＳＨとＡＳＩＣを接続するアドレスバス、データバスに共通接続される。
【００４７】
つまり、フェースダウンでバンプ接続されたチップであるＳＨ，ＳＤＲＡＭ，ＡＳＩＣ，周辺回路は、共通バスで接続され、モジュールの高速化が図られている。一方、少なくとも１つのチップ上に積層されたＦＬＡＳＨは、ボンデイングワイヤにより、搭載基板の電極パッドに接続され、ＳＨのみと独立に接続する専用バスＩ／ＦによりＳＨと接続され、モジュールの小型化が図られている。
【００４８】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えばマルチチップモジュールには、ＡＳＩＣに代えてＣＰＵと協同して動作するデジタル・シグナル・プロセッサ（ＤＳＰ）等のコプロセッサも搭載されるものであってもよい。この場合には、両者を密接に関連して動作させるための制御信号を持つので、前記面付けによる基板配線により相互に接続することより高性能化が図られる。この発明は、マルチチップモジュールを構成する半導体装置に広く利用できる。
【００４９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。互いに信号授受を行う複数の第１半導体チップを搭載基板の表面上に面付けし、かかる複数の第１半導体チップのうちの少なくとも１つと背中合わせで大半のボンディングパッドが１つの辺に沿って配置された第２半導体チップを搭載してボンディングパッドと上記搭載基板上に形成された対応する電極との間をワイヤボンディングで接続し、上記搭載基板上の上記第１、第２半導体チップ及びボンディングワイヤを封止体で封止することにより、マルチチップモジュールの高性能化と小型化を実現できる。
【図面の簡単な説明】
【図１】この発明に係るマルチチップモジュールの一実施例を示す上面図である。
【図２】図１のマルチチップモジュールの搭載基板表面のチップ配置図である。
【図３】図１のマルチチップモジュールの概略断面図である。
【図４】この発明に係るマルチチップモジュールの組み立て工程の概略説明図である。
【図５】この発明に係るマルチチップモジュールの一実施例を示すブロック図である。
【図６】この発明に係るマルチチップモジュールの搭載基板の一実施例を示すパターン図である。
【図７】この発明に用いられるフラッシュメモリの一実施例を示すボンディングパッドの配置図である。
【図８】この発明に係るマルチチップモジュールの一実施例を示す全体構成図である。
【図９】本願発明に先立って検討されたマルチチップモジュールの一実施例を示す概略配置図である。
【図１０】この発明に係るマルチチップモジュールの変形例を示す要部断面図である。
【図１１】図１０に示したマルチチップモジュールの製造方法を示す要部断面図である。
【図１２】図１０に示したマルチチップモジュールの製造方法を示す要部断面図である。
【図１３】図１０に示したマルチチップモジュールの製造方法を示す要部断面図である。
【符号の説明】
ＦＬＡＳＨ…フラッシュメモリ、ＳＨ…マイクロコンピュータ、ＡＳＩＣ…デジタル信号装置、ＳＤＲＡＭ…メモリ、ＣＰＵ…マイクロプロセッサ、
１…Ａｕスタッドバンプ、２…接合材、３…搭載基板、４…接続部、５…半導体チップ、６…アンダーフィル樹脂、７…ランド電極、８…リジット基板、９，１０…柔軟層、１１，１２…保護膜、１３…電極パッド、１４…ヒートステージ。

Claims (5)

  1. 搭載基板の表面上に面付けされ、相互に信号の授受を行う複数の第１半導体チップと、
    上記複数の第１半導体チップ上のうちのいずれか少なくとも１つと背中合わせで搭載され、大半のボンディングパッドが１つの辺に沿って配置された第２半導体チップと、
    上記第２半導体チップのボンディングパッドと上記搭載基板上に形成された対応する電極との間を接続するボンディングワイヤと、
    上記搭載基板上の上記第１、第２半導体チップ及びボンディングワイヤを封止する封止体とを備えてなることを特徴とするマルチチップモジュール。
  2. 請求項１において、
    上記第１半導体チップは、マイクロコンピュータと、ランダムアクセスメモリ又は特定用途向の信号処理を行う信号処理装置の少なくともいずれか１つを含み、
    上記第２半導体チップは、不揮発性メモリからなることを特徴とするマルチチップモジュール。
  3. 請求項２において、
    上記マイクロコンピュータとそれに接続される上記ランダムアクセスメモリ又は特定用途向の信号処理を行う信号処理装置は、上記面付けにより搭載基板に形成された配線により相互に接続され、
    上記マイクロコンピュータは、上記不揮発性メモリに対応した専用インターフェイスを含み、上記ボンディングワイヤを介して相互に接続されるものであることを特徴とするマルチチップモジュール。
  4. 請求項３において、
    上記不揮発性メモリは、上記マイクロコンピュータを含む上記第１半導体チップ上に背中合わせで搭載されるものであることを特徴とするマルチチップモジュール。
  5. 請求項４において、
    上記不揮発性メモリが背中合わせで搭載される第１半導体チップは、上記マイクロコンピュータとランダムアクセスメモリを含み、
    上記ランダムアクセスメモリを構成する半導体チップの長辺と、上記不揮発性メモリを構成する半導体チップの長辺とは、互いに直交する関係に配置されるものであることを特徴とするマルチチップモジュール。
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