JP3973832B2 - Pressure contact type semiconductor device - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、圧接型半導体装置に係り、とくに複数の半導体素子を有するＩＧＢＴ（Insulated Gate Bipolar Transisitor）などのＭＯＳゲート駆動型スイッチングデバイスを用いるマルチチップ圧接型外囲器に関する。
【０００２】
【従来の技術】
従来、圧接型半導体装置は、単一の半導体基板に形成された単一の半導体素子（以下、チップという）を圧接する構造しかなかった。圧接型半導体装置、例えば、アノードショート型ＧＴＯサイリスタは、円板型のチップを備え、Ｐ型エミッタ層、Ｎ型ベース層、Ｐ型ベース層、Ｎ型エミッタ層が形成されている。Ｎ型エミッタ層は、Ｐ型ベース層の上にメサ状に形成され、Ｎ型エミッタ層上にはＡｌからなるカソード電極が形成されている。また、Ｐ型ベース層上にはＡｌからなるゲート電極が形成されている。Ｎ型ベース層の表面内にはＰ型エミッタ層が形成されている。Ａｌからなるアノード電極は、Ｐ型エミッタ層及びＮ型ベース層上にまたがるように形成されてアノード短絡型ＧＴＯ（Gate Turn-Off)を構成している。チップの側面は、絶縁保護のため、例えば、シリコーン樹脂で被覆されている。そして、チップの側面はアノード／カソード間の耐圧維持のためベベル形状に加工されることもある。
【０００３】
カソード電極には圧力が加えられるカソード外部電極が電極板及びＣｕからなる軟金属板を介して圧接されている。アノード電極には、圧力が加えられるアノード外部電極がモリブデン（Ｍｏ）電極板を介して圧接されている。ゲート電極には、ゲートリードがゲート圧接用ばねにより圧接されている。このゲートリードの一端は、筒状の外囲器の側壁にろう付けされた金属スリーブを挿通していて外囲器の外部に導出されている。金属スリーブにはシールが設けられておりチップは外囲器内に封止される。
【０００４】
ところで、新しいＭＯＳゲート駆動型スイッチングデバイスとしてＩＧＢＴが登場したが、これは、バイポーラトランジスタの有する高耐圧、大容量化が容易であるという長所と、パワーＭＯＳＦＥＴの有する高速なスイッチングが可能で駆動も容易であるという長所を合せ持つデバイスである。このＩＧＢＴを用いたスイッチングデバイスにフリーホイールダイオード（ＦＲＤ）を組み込んだ逆導通型スイッチングデバイスがある。このデバイスは、ＩＧＢＴにＦＲＤを逆並列に接続したものである。このデバイスは、ヒートシンクに利用されるベースにＡｌＮなどの絶縁基板を取り付け、絶縁基板には所定のパターンを有するコレクタ電極及びエミッタ電極、エミッタ制御電極、ゲート電極を形成している。このコレクタ電極上にそれぞれ複数のＩＧＢＴチップ及びＦＲＤチップが半田接合され、各電極とチップとはボンディングワイヤなどで適宜接続されている。
このモジュール構造のスイッチングデバイスに搭載されるＩＧＢＴチップは、ゲート、エミッタのボンディングパッド以外は、表面をポリイミドなどのパッシベーション膜で被覆されている。
【０００５】
【発明が解決しようとする課題】
従来のＧＴＯサイリスタなどから構成された圧接型半導体装置は、１つのチップを圧接する構造しかないので素子の大容量化が困難であるという問題がある。即ち、素子の電流定格を増大させるためには、チップサイズを大きくする必要があった。しかし、ＩＧＢＴなどのＭＯＳゲート型スイッチングデバイスのような高速パワー素子のチップサイズを大きくすると、微細加工が困難になる、修復不能な欠陥を含む可能性が高くなって不良率が増す、などの問題が生じている。また、この半導体装置は、高機能化、高付加価値化が困難であるという問題がある。例えば、逆導通型ＩＧＢＴを製造する場合、１つのウェーハ内にＩＧＢＴとＦＲＤの２つの異なるデバイス構造を製造しなければならないので、製造プロセスが複雑で製造困難になる。
このような従来の問題を解決する技術としてマルチチップ圧接構造が考え出された（特願平６−２４６９２７号参照）。
【０００６】
マルチチップ圧接型半導体装置は、ＭＯＳゲート駆動型チップを含む複数の半導体チップの各終端部に合成樹脂のチップフレームを装着し、各チップを互いにそのチップフレームを接するように同一平面に配列し、これらを第１の中間導電板及び第２の中間導電板で圧接し固定するように構成されている。すなわち、マルチチップ圧接型半導体装置は、周囲を絶縁性樹脂のチップフレームによって囲まれた複数の半導体素子と、前記半導体素子の第１の面に接する第１の中間導電板と、前記半導体素子の第２の面に接する第２の中間導電板と、前記第１の中間導電板に接する部分を有する銅もしくは銅の合金からなる第１の電極板と、前記第２の中間導電板に接する部分を有する銅もしくは銅の合金からなる第２の電極板と、前記半導体素子を互いに前記チップフレームが接するように同一平面に配置しこれら同一平面に配置された前記半導体素子を前記第１の中間導電板及び前記第２の中間導電板とで上下から圧接してなることを特徴としている。このマルチチップ圧接型半導体装置は、セラミックアセンブリ本体とこれに取り付けられた第１の電極板及び第２の電極板から外囲器が構成されている。この第１の電極板及び第２の電極板には外周にそれぞれ金属性のリングクッション材が溶接などにより取り付けられており、第２の電極板にはフレームが取り付けられている。フレームは、リングクッション材を介して第２の電極板に接合されている。そして、セラミックアセンブリ本体に半導体素子及びこの半導体素子を上下から挟む第１の中間導電板及び第２の中間導電板を収容し、この本体に第２の電極板及び第１の電極板を上下から封止して外囲器が形成される。
【０００７】
第２の電極板のリングクッションにフレームを取り付けるには、例えば、Ｆｅ−４２％Ｎｉ合金を材料とするフレームを銀臘などを用いて５００℃〜６００℃の高温でアニール処理を行なう臘付けによっている。
従来のマルチチップ圧接型半導体装置の外囲器は、その製造工程において、前記臘付け処理によるアニール工程を行う結果、Ｃｕなどから構成された第２の電極板や第１の電極板の硬度がビッカーズ硬度３０〜４０と低くなり、したがって、柔らかくなり、塑性変形する構造となっていた。そのためこの圧接型半導体装置に対して熱疲労試験を行うと、試験中の温度上昇／下降時に、素子内温度温度分布によって変形の度合いに差が生じ、結果的に圧接型半導体装置が部分的に面圧が強くなったり、圧力抜けを起こす場合があり、チップ電極に異常な摺動やせり出しを生じせしめ、熱疲労耐量を低下させるという問題があった。このような熱処理がなければ銅及びその合金は、通常ビッカーズ硬度８０以上の圧接時に弾性変形を維持する固さがある。銅の場合は、ビッカーズ硬度が５０以上ならば圧接時に弾性変形領域にある。
本発明は、このような事情により成されたものであり、熱疲労試験を行ったときに、熱応力の影響による内部圧力分布の不均一性を改善するように構成されたマルチチップ圧接型半導体装置を提供する。
【０００８】
【課題を解決するための手段】
本発明は、ＭＯＳゲート駆動型チップを含む複数の半導体チップの各終端部に合成樹脂のチップフレームを装着し、各チップを互いにそのチップフレームを接するように同一平面に配列し、これらを第１の中間導電板及び第２の中間導電板で圧接し固定するマルチチップ圧接型半導体装置において、その外囲器を構成する第２の電極板をビッカーズ硬度５０以上、好ましくは８０以上の銅もしくは銅合金を用いることを特徴としている。熱疲労試験中の温度変化に伴う面圧分布すなわち応力の変化に対しても弾性変形する第２の電極板を用いることにより、半導体装置内部の面圧の均一性を保つことが可能となり、圧力抜けによるチップ電極のせり出しや摺動によるチップ特性劣化が防止できる。
【０００９】
すなわち、本発明の圧接型半導体装置は、複数の半導体素子と、前記半導体素子の第１の面に接する第１の中間導電板と、前記半導体素子の第２の面に接する第２の中間導電板と、銅もしくは銅合金からなり、前記第１の中間導電板に接する部分を有する第１の電極板と、銅もしくは銅合金からなり、前記第２の中間導電板に接する部分を有する第２の電極板と、前記半導体素子を同一平面に配置し、これら同一平面に配置された前記半導体素子を前記第１の中間導電板及び前記第２の中間導電板とで上下から所定の圧接力で圧接してなり、前記第２の電極板もしくは前記第１の電極板にはビッカース硬度が５０以上の材料を用いることを特徴としている。
前記第１の電極板及び前記第２の電極板には外周にそれぞれリングクッションが形成され、前記第１の電極板にはセラミックアセンブリ本体が前記リングクッションを介して接合され、前記第２の電極板に取り付けられた前記リングクッションにはフレームが蝋付けされており、これらのセラミックアセンブリ本体、前記セラミックアセンブリ本体の上下を封止する前記第１の電極板及び前記第２の電極板を組み合わせて、前記半導体素子、前記第１の中間導電板及び前記第２の中間導電板を収容する外囲器を構成しているようにしても良い。
【００１０】
また、本発明の圧接型半導体装置は、複数の半導体素子と、前記半導体素子の第１の面に接する第１の中間導電板と、前記半導体素子の第２の面に接する第２の中間導電板と、銅もしくは銅の合金からなり、前記第１の中間導電板に接する部分を有する第１の電極板と、銅もしくは銅の合金からなり、前記第２の中間導電板に接する部分を有する第２の電極板と、前記半導体素子を同一平面に配置し、これら同一平面に配置された前記半導体素子を前記第１の中間導電板及び前記第２の中間導電板とで上下から所定の圧接力で圧接してなり、前記第２の電極板は、前記第２の中間導電板に接する補助電極板を有し、且つ前記補助電極板にはビッカース硬度が５０以上の材料を用いることを特徴としている。前記第１の電極板及び前記第２の電極板には外周にそれぞれリングクッションが形成され、前記第１の電極板にはセラミックアセンブリ本体が前記リングクッションを介して接合され、前記第２の電極板に取り付けられた前記リングクッションにはフレームが蝋付けされており、これらのセラミックアセンブリ本体、前記セラミックアセンブリ本体の上下を封止する前記第１の電極板及び前記第２の電極板を組み合わせて、前記半導体素子、前記第１の中間導電板、前記第２の中間導電板及び前記補助電極板を収容する外囲器を構成しているようにしても良い。
【００１１】
前記複数の半導体素子は、それぞれ周囲を絶縁性樹脂のチップフレームによって囲まれているようにしても良い。前記ビッカース硬度が５０以上の材料は、前記圧接力が働いているときには弾性変形領域にあるようにしても良い。前記第１の中間導電板は、各半導体素子の第１の面に個別に接する複数の導電板からなり、前記第２の中間導電板は、全ての半導体素子の第２の面に接する１つの導電板からなるようにしても良い。前記第１の中間導電板は、各半導体素子の第１の面に個別に接する複数の導電板からなり、前記第２の中間導電板は、前記各半導体素子の第２の面に個別に接する１つの導電板からなるようにしても良い。前記第１の中間導電板及び前記第２の中間導電板の間に互いに前記チップフレームが接するように同一平面に配置された前記半導体素子は、複数種の半導体素子からなり、これら各種はそれぞれ複数個有するようにしても良い。前記半導体素子は、複数のフリーホイールダイオード及び複数のＩＧＢＴからなり、前記フリーホイールダイオードは、中心部に配置され前記ＩＧＢＴは、周辺部に配置されているようにしても良い。前記前記同一平面に配置された半導体素子上には前記第１の中間導電板に前記第１の電極板が当接するのをガイドするガイド口を備えたガイド板が介在しているようにしても良い。
なお、特許請求の範囲に示したように、ビッカース硬度が５０以上の材料は、第１の電極板あるいは第２の電極板のいずれかに用いれば良い。両方に対してこの材料を用いる必要はない。
【００１２】
【発明の実施の形態】
以下、図面を参照して発明の実施の形態を説明する。
まず、図１乃至図６を参照して第１の実施例を説明する。
図１は、マルチチップ圧接型半導体装置である逆導通型ＩＧＢＴデバイスが組み立てられた状態の概略断面図、図２は、図１に示す逆導通型ＩＧＢＴの組み立て前の各部の断面図、図３は、図１に示す逆導通型ＩＧＢＴデバイスのチップ集合体を示す平面図、図４及び図５は、ＩＧＢＴチップの内部を説明する部分断面図、図６は、本発明及び従来のマルチチップ圧接型半導体装置の第２の電極板の面圧分布を説明する第２の電極板の面圧分布図である。図３に示すように、このデバイスには、例えば、１２個のＩＧＢＴチップ（ＩＧＢＴ）１と９個のダイオードチップ（ＦＲＤ）２から構成されたチップ集合体が含まれている。各チップは、角型であり、その周縁がそれぞれチップフレームで囲まれているがこの図では表示しない。これらチップ１、２が集合した集合体は、円形に圧接される。このチップ集合体は、その外周を囲むように集合体の各チップを位置決めする円形のガイド８により周囲が保護されている。そして、集合体は、中央にＦＲＤチップ２、外側にＩＧＢＴチップ１が配置形成されている。
【００１３】
図１及び図２に示すように、チップ１、２は、モリブデンなどからなる第２の中間導電板（コレクタ側）３上に配置固定される。これらチップ１、２は、一枚の中間導電板であるＭｏ板上に隙間なく並べられている。この第２の中間導電板（コレクタ側）３は、ポリエーテルイミドなどからなる外側から囲むようにガイドする絶縁性のリングフレーム１７によって保護されている。各チップ１、２の外周にはシリコーン樹脂やポリエーテルイミドなどの材料からなるチップフレーム７が装着されている。第２の中間導電板３の上にはチップ集合体が配置され、この集合体を囲むように、円形のガイド８が第２の中間導電板３及びリングフレーム１７上に載置されている。ガイド８にはガイド口８ａが形成され、ガイド口８ａからは、チップフレーム７に覆われた周辺部を除いて、中央部分が露出している。そして、第１の中間導電板（エミッタ側）４は、各チップ１、２の第１の面上に搭載されている。
【００１４】
第１の電極板６は、金属製のリングクッション１５を介してセラミックアセンブリ本体１３の上部に接続されている。第１の電極板６には第１の中間導電板と接触するポスト部が設けられている。セラミックアセンブリ本体１３は、アルミナなどのセラミックを材料とし円筒状である。セラミックアセンブリ本体１３の下部には金属製のリングクッション１６が接合されている。第１の電極板６には、アセンブリ本体１３に取り付けられたゲート端子９に抵抗１０を介して電気的に接続されたゲート線１１が取り付けられている。
第２の電極板５にはその周縁に金属製のリングクッション１６′が接合されており、リングクッション１６′とＦｅ−４２％Ｎｉ合金からなるフレーム１４とは、銀蝋などの蝋付けにより接合されている。
これら第１の電極板６、チップ集合体、第２の電極板５を組み合わせ、例えば、０．４〜０．６Ｋｇ／ｍｍの圧接力で圧接して外囲器に収容されたまるチップ圧接型半導体装置が形成される。この圧接された状態の第１の電極板６のポスト部は、第１の中間導電板４に接触し、第２の電極板５は、第２の中間導電板３に接触している。セラミックアセンブリ本体１３を備えた第１の電極板６と第２の電極板５とで気密に保たれた外囲器が形成されている。外囲器の気密に保たれた内部を排気・封入するのはセラミックアセンブリ本体１３に取り付けた排気パイプ１２により行われる。また、ゲート線１１は、ＩＧＢＴチップ１のゲート電極に接触している。
【００１５】
この実施例ではＩＧＢＴチップ及びＦＲＤチップがそれぞれ９個備えた逆導通型圧接型ＩＧＢＴを説明したが、同じチップを用い、数量、配分比を変えることによりあらゆる定格の半導体装置が提供できる。また、例えば、ＩＧＢＴ素子に対してＦＲＤ素子の面積比を２：１、ＦＲＤ素子を長辺がＩＧＢＴ素子と同じで短辺を半分に設計すると数量配分比の自由度、高密度配置が容易となる。
次に、図４及び図５を参照してＩＧＢＴチップを説明する。
ＩＧＢＴチップの主面は、制御電極であるゲート電極の電源供給領域及びエミッタ電極と接する領域以外は、例えば、ポリイミドなどからなるパッシベーション膜１８によって被覆されている。このパッシベーション膜１８は、チップ終端部に形成されるので、チップ周囲に装着されるチップフレーム７の下に形成されることになる。図は、いづれもＩＢＧＴチップの断面図である。図４の左側はチップの左端部を示し、その終端部が形成されている。右側はチップ端部までは示していない。図５は左右両側ともチップ端部までは示しておらず、チップ内部のほぼ中央部分の断面を示している。チップフレーム７は、接着剤１９によってチップ１、２の周辺に固定される。
【００１６】
そして、この角型のチップ（シリコン半導体基板）１はＰ型コレクタ領域２８、Ｎ−ベース領域２７、Ｐ＋ベース領域２５、Ｐ型ベース領域２４、Ｎ型エミッタ領域２４を備えている。Ｐ型コレクタ領域２８は、チップ１の裏面に形成され、この裏面には全面に、例えば、Ａｌのコレクタ電極２０が形成されている。Ｐ＋ベース領域２６及びＰ型ベース領域２５は、Ｎ−ベース領域２７内においてチップ１の主面に面して形成されている。Ｎ型エミッタ領域２４は、Ｐ型ベース領域２４内においてチップ１主面に面して形成されている。Ｎ型エミッタ領域２４上にはＰ型ベース領域２５に短絡してＡｌなどからなるエミッタ電極２９が形成されている。Ｐ型ベース領域２５とこのＰ型ベース領域２５に挟まれたＮ−ベース領域２７の上にはポリシリコンゲート２２がゲート酸化膜２３を介して形成されている。ポリシリコンゲート２２は、シリコン酸化膜などの層間絶縁膜２１で被覆されており、エミッタ電極２９は、この上に配置されている。エミッタ電極２９は、第１の電極板６に接触している。ポリシリコンゲート２２に接続するゲート電極３０は、Ａｌなどからなり、層間絶縁膜２１の開口部を介してこのポリシリコンゲート２２に接続されている（図５）。チップ１の主面は、ゲート電極３０の接続部及びエミッタ電極２９の接続部以外は、ポリイミドなどのパッシベーション膜１８で被覆されている。したがって、ゲート電極３０の接続部を除く領域は、パッシベーション膜１８で被覆されている。ゲート電極３０は、シリコン酸化膜３１で被覆保護され、その上にパッシベーション膜１８が形成されている。ゲート電極３０は、図１及び図２に示す様に、ゲート線１１に接続されてゲート端子９に繋がっている。
【００１７】
このように、外囲器を構成する第２の電極板を圧接時に弾性変形特性を有する銅もしくは銅合金を用いるので、熱疲労試験中の温度変化に伴う面圧分布すなわち応力の変化が半導体装置内部において十分均一性を保つことが可能となり、したがって、圧力抜けによるチップ電極のせり出しや摺動によるチップ特性劣化が防止できる。
なお、第１の電極板の銅もしくは銅合金は、圧接時に塑性変形特性を有する材料、圧接時に弾性変形特性を有する材料のいずれでも良い。また、第２の電極板にビッカーズ硬度５０以上であり、且つ圧接時に弾性変形特性を有する材料を用いる以上、第２の電極板にフレームを取り付ける工程に銀臘を使用した高温でのアニール工程を用いるのは好ましくなく、接着剤により接合するか、銅の合金として、熱処理を加えても材料が弾性変形特性を示すような添加物を用いるのが好ましい。
【００１８】
次に、図７を参照して第２の実施例を説明する。
図７は、マルチチップ圧接型半導体装置である逆導通型ＩＧＢＴの組み立て前の各部の断面図である。この実施例のマルチチップ圧接型半導体装置は、複数のチップフレームにより周辺を保護されたチップが集合したチップ集合体、セラミックアセンブリ本体を備え、第１の中間導電板（エミッタ側）と接触するポスト部を有する第１の電極板、第２の中間導電板（コレクタ側）と接触する第２の電極板を備えており、第１の電極板部分とチップ集合体部分の構成は、第１の実施例と同じであるが、第２の電極板部分は、相違している。したがって、第１の電極板部分及びチップ集合体部分の説明は省略する。
この実施例の第２の電極板３５は、第２の中間導電板（コレクタ側）３に接する補助電極板３２を有し、補助電極板３２には弾性変形特性を有するビッカース硬度が５０以上の材料を用いることを特徴としている。
第２の電極板３５にはその周縁に金属製のリングクッション３３が接合されており、リングクッション３３とＦｅ−４２％Ｎｉ合金からなるフレーム３４とは、銀蝋などの蝋付けにより接合されている。
【００１９】
この実施例でも第１の電極板６、チップ集合体及び第２の電極板３２、３５を組み合わせ、圧接して外囲器に収容されたまるチップ圧接型半導体装置が形成される。この圧接された状態の第１の電極板６のポスト部は、第１の中間導電板４に接触し、補助電極板３２は、第２の中間導電板３に接触している。そして、セラミックアセンブリ本体１３を備えた第１の電極板６と第２の電極板とで気密に保たれた外囲器が形成されている。外囲器の気密に保たれた内部を排気・封入するのはセラミックアセンブリ本体１３に取り付けた排気パイプ１２により行われる。また、ゲート線１１は、ＩＧＢＴチップ１のゲート電極に接触している。
このように、外囲器を構成する第２の電極板の補助電極板を弾性変形特性を有する銅もしくは銅合金を用いるので、熱疲労試験中の温度変化に伴う面圧分布すなわち応力の変化が半導体装置内部において十分均一性を保つことが可能となるので圧力抜けによるチップ電極のせり出しや摺動によるチップ特性劣化が防止できる。
【００２０】
なお、第１の電極板及び第２の電極板の銅もしくは銅合金は、圧接時に塑性変形特性を有する材料、圧接時に弾性変形特性を有する材料のいずれでも良い。また、補助電極板にビッカーズ硬度５０以上であり、且つ圧接時に弾性変形特性を有する材料を用いるので、第２の電極板にフレームを取り付ける工程に銀臘を使用した高温でのアニール工程を用いても良く、また、他の手段、接着剤により接合するか、銅の合金として、熱処理を加えても材料が弾性変形特性を示すような添加物を用いるようにしても良い。
【００２１】
次に、図８及び図９を参照して第３の実施例を説明する。
図８は、マルチチップ圧接型半導体装置である逆導通型ＩＧＢＴの組み立て前の各部の断面図、図９は、第２の電極板の他の例を示す断面図である。この実施例のマルチチップ圧接型半導体装置は、複数のチップフレームにより周辺を保護されたチップが集合したチップ集合体、セラミックアセンブリ本体を備え、第１の中間導電板（エミッタ側）と接触するポスト部を有する第１の電極板、第２の中間導電板（コレクタ側）と接触する第２の電極板を備えており、第１の電極板部分の構成は、第１の実施例と同じであるが、チップ集合体部分及び第２の電極板部分は、相違している。したがって、第１の電極板部分の説明は省略する。
【００２２】
チップ１、２は、モリブデンなどからなる第２の中間導電板（コレクタ側）３６上に配置固定される。第２の中間導電板３６は、複数のＭｏ板からなり、これらＭｏ板は集合されポリエーテルイミドなどの材料からなるリングフレーム３９により固定されている。これらチップ１、２は、第２の中間導電板（コレクタ側）３６のＭｏ板の１つ１つに対応して並べられている。各チップ１、２の外周にはシリコーン樹脂やポリエーテルイミドなどの材料からなるチップフレーム７が装着されている。第２の中間導電板３６の上にはチップ集合体が配置され、この集合体を囲むように、円形のガイド８が第２の中間導電板３６及びリングフレーム３９上に載置されている。ガイド８にはガイド口８ａが形成され、ガイド口８ａからはチップフレーム７に覆われた周辺部を除いて、中央部分が露出している。第１の中間導電板（エミッタ側）４は、各チップ１、２の第１の面上に搭載されている。
この実施例の第２の電極板３５は、第２の中間導電板（コレクタ側）３６に接する補助電極板３８を有し、補助電極板３８には圧接時に弾性変形特性を有するビッカース硬度が５０以上の材料を用い、第２の中間導電板３６に接する部分には複数のポスト部３７が複数形成されていることを特徴としている。
【００２３】
第２の電極板３５にはその周縁に金属製のリングクッション３３が接合されており、リングクッション３３とＦｅ−４２％Ｎｉ合金からなるフレーム３４とは、銀蝋などの蝋付けにより接合されている。
この実施例でも第１の電極板６、チップ集合体及び第２の電極板３５、３８を組み合わせ、圧接して外囲器に収容されたまるチップ圧接型半導体装置が形成される。この圧接された状態の第１の電極板６のポスト部は、第１の中間導電板４に接触し、補助電極板３８のポスト部３７は、第２の中間導電板３に接触している。そして、セラミックアセンブリ本体１３を備えた第１の電極板６と第２の電極板とで気密に保たれた外囲器が形成されている。外囲器の気密に保たれた内部を排気・封入するのはセラミックアセンブリ本体１３に取り付けた排気パイプ１２により行われる。また、ゲート線１１は、ＩＧＢＴチップ１のゲート電極に接触している。
このように、外囲器を構成する第２の電極板の補助電極板を圧接時に弾性変形特性を有する銅もしくは銅合金を用いるので、熱疲労試験中の温度変化に伴う面圧分布すなわち応力の変化が半導体装置内部において十分均一性を保つことが可能となり、圧力抜けによるチップ電極のせり出しや摺動によるチップ特性劣化が防止できる。第２の中間導電板がチップ毎に独立して形成されているので、面圧の均一性は、第２の中間導電板が１枚のときよりさらに向上する。
【００２４】
なお、第１の電極板及び第２の電極板の銅もしくは銅合金は、圧接時に塑性変形特性を有する材料、圧接時に弾性変形特性を有する材料のいずれでも良い。また、補助電極板にビッカーズ硬度５０以上の弾性変形特性を有する材料を用いるので、第２の電極板にフレームを取り付ける工程に銀臘を使用した高温でのアニール工程を用いても良く、また、他の手段、接着剤により接合するか、銅の合金として、熱処理を加えても材料が弾性変形特性を示すような添加物を用いるようにしても良い。
また、図９に示すように、第１の実施例と同じように第１の及び第２の電極板を一体化した場合には、第２の電極板４０の第２の電極に接する面に各チップ１、２に当接されるポスト部４１が各チップに対応して形成配置されている。
【００２５】
また、前述した実施例では、図３に示すようにＩＧＢＴチップとＦＲＤチップは、ＦＲＤチップがチップ集合体の中心部に配置され、ＩＧＢＴチップは、その周辺部に配置されている。この様に配置すると、従来技術では図６（ａ）に示されるように、チップ集合体に対して中心から同心円状に面圧が分布する。また、ＦＲＤチップ及びＩＧＢＴチップを互いに隣接するようにそれぞれ千鳥状に配置した状態のチップ集合体を従来技術に適用すると、チップ集合体に加わる面圧の分布は、図６（ａ）の説明とは異なり、各ＦＲＤチップの位置を中心とする面圧分布がこのチップの位置ごとにチップ集合体に生じている。このように、チップ集合体のチップ配置によって、面圧分布に違いが生じるが、本発明を適用すると、どの様にチップを配置しても、図６（ｂ）に示すようにチップ集合体には均一な面圧が与えられる。図６（ａ）に示す従来技術の面圧分布は、図３に示す素子配置によって生じるが、素子が全部ＩＧＢＴ又は全部ＦＲＤのような配置であっても同じような面圧分布が得られる。
【００２６】
【発明の効果】
本発明は、以上の構成により、熱疲労試験中の温度変化に伴う面圧分布すなわち応力の変化に対しても弾性変形するポストの効果により、面圧の均一性を保つことが可能となり、圧力抜けによるチップ電極のせり出しや摺動によるチップ特性劣化が防止できる。その結果熱疲労試験の寿命が向上する。
【図面の簡単な説明】
【図１】本発明のマルチチップ圧接型半導体装置である逆導通型ＩＧＢＴデバイスが組み立てられた状態の概略断面図。
【図２】図１に示す逆導通型ＩＧＢＴの組み立て前の各部の断面図。
【図３】図１に示す逆導通型ＩＧＢＴデバイスのチップ集合体を示す平面図。
【図４】本発明のＩＧＢＴチップの内部を説明する部分断面図。
【図５】本発明のＩＧＢＴチップの内部を説明する部分断面図。
【図６】本発明及び従来のマルチチップ圧接型半導体装置の第２の電極板の面圧分布を説明する面圧分布図。
【図７】本発明のマルチチップ圧接型半導体装置である逆導通型ＩＧＢＴの組み立て前の各部の断面図。
【図８】本発明のマルチチップ圧接型半導体装置である逆導通型ＩＧＢＴの組み立て前の各部の断面図。
【図９】本発明に用いられる第２の電極板を示す断面図。
【符号の説明】
１・・・ＩＧＢＴチップ、 ２・・・ＦＲＤチップ、
３、３６・・・第２の中間導電板（コレクタ側）、
４・・・第１の中間導電板（エミッタ側）、
５、４０・・・第２の電極板、 ６・・・第１の電極板、
７・・・チップフレーム、 ８・・・ガイド、 ８ａ・・・ガイド口、
９・・・ゲート端子、 １０・・・抵抗、 １１・・・ゲート線、
１２・・・排気パイプ、 １３・・・セラミックアセンブリ本体、
１４、３４・・・フレーム、
１５、１６、、１６′、３３・・・リングクッション、
１７、３９・・・リングフレーム、 １８・・・パッシベーション膜、
１９・・・接着剤、 ２０・・・コレクタ電極、 ２１・・・層間絶縁膜、
２２・・・ポリシリコンゲート、 ２３・・・シリコン酸化膜、
２４・・・Ｎ型エミッタ領域、 ２５・・・Ｐ型ベース領域、
２６・・・Ｐ＋ベース領域、 ２７・・・Ｎ−ベース領域、
２８・・・Ｐ型コレクタ領域、 ２９・・・エミッタ電極、
３０・・・ゲート電極、 ３１・・・保護酸化膜、
３２、３８・・・補助電極板、 ３５・・・第２の電極板、
３７、４１・・・ポスト部。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a pressure contact type semiconductor device, and more particularly to a multi-chip pressure contact type envelope using a MOS gate drive type switching device such as an IGBT (Insulated Gate Bipolar Transistor) having a plurality of semiconductor elements.
[0002]
[Prior art]
Conventionally, a pressure-contact type semiconductor device has only a structure in which a single semiconductor element (hereinafter referred to as a chip) formed on a single semiconductor substrate is pressure-contacted. A pressure-contact type semiconductor device, for example, an anode short-type GTO thyristor includes a disk-type chip, and includes a P-type emitter layer, an N-type base layer, a P-type base layer, and an N-type emitter layer. The N-type emitter layer is formed in a mesa shape on the P-type base layer, and a cathode electrode made of Al is formed on the N-type emitter layer. A gate electrode made of Al is formed on the P-type base layer. A P-type emitter layer is formed in the surface of the N-type base layer. The anode electrode made of Al is formed so as to straddle the P-type emitter layer and the N-type base layer to constitute an anode short-circuit type GTO (Gate Turn-Off). The side surface of the chip is covered with, for example, a silicone resin for insulation protection. The side surface of the chip may be processed into a bevel shape in order to maintain the withstand voltage between the anode and the cathode.
[0003]
A cathode external electrode to which pressure is applied is pressed against the cathode electrode via an electrode plate and a soft metal plate made of Cu. An anode external electrode to which pressure is applied is pressed against the anode electrode via a molybdenum (Mo) electrode plate. A gate lead is pressed against the gate electrode by a gate pressure spring. One end of the gate lead passes through a metal sleeve brazed to the side wall of the cylindrical envelope and is led out of the envelope. The metal sleeve is provided with a seal, and the chip is sealed in the envelope.
[0004]
By the way, IGBT has appeared as a new MOS gate drive type switching device. This is because the high withstand voltage and large capacity of the bipolar transistor are easy and the high speed switching of the power MOSFET is possible and easy to drive. It is a device that has the advantage of being. There is a reverse conduction type switching device in which a free wheel diode (FRD) is incorporated in a switching device using this IGBT. In this device, an FRD is connected in reverse parallel to an IGBT. In this device, an insulating substrate such as AlN is attached to a base used for a heat sink, and a collector electrode, an emitter electrode, an emitter control electrode, and a gate electrode having a predetermined pattern are formed on the insulating substrate. A plurality of IGBT chips and FRD chips are soldered on the collector electrodes, and the electrodes and the chips are appropriately connected by bonding wires or the like.
The IGBT chip mounted on the switching device having the module structure is covered with a passivation film such as polyimide except for the gate and emitter bonding pads.
[0005]
[Problems to be solved by the invention]
A conventional pressure contact type semiconductor device composed of a GTO thyristor or the like has a problem that it is difficult to increase the capacity of an element because it has only a structure for pressing one chip. That is, in order to increase the current rating of the element, it is necessary to increase the chip size. However, if the chip size of a high-speed power element such as a MOS gate type switching device such as an IGBT is increased, it becomes difficult to perform microfabrication, the possibility of including an irreparable defect increases, and the defect rate increases. Has occurred. In addition, this semiconductor device has a problem that it is difficult to achieve high functionality and high added value. For example, when manufacturing a reverse conduction type IGBT, since two different device structures of IGBT and FRD must be manufactured in one wafer, the manufacturing process becomes complicated and difficult to manufacture.
A multi-chip pressure welding structure has been devised as a technique for solving such a conventional problem (see Japanese Patent Application No. 6-246927).
[0006]
In the multi-chip pressure contact type semiconductor device, a synthetic resin chip frame is attached to each terminal portion of a plurality of semiconductor chips including a MOS gate drive type chip, and the chips are arranged on the same plane so that the chip frames are in contact with each other. These are configured to be pressed and fixed by the first intermediate conductive plate and the second intermediate conductive plate. That is, the multi-chip pressure contact type semiconductor device includes a plurality of semiconductor elements surrounded by an insulating resin chip frame, a first intermediate conductive plate in contact with the first surface of the semiconductor element, and the semiconductor element. A second intermediate conductive plate in contact with the second surface, a first electrode plate made of copper or a copper alloy having a portion in contact with the first intermediate conductive plate, and a portion in contact with the second intermediate conductive plate The second electrode plate made of copper or a copper alloy having the above and the semiconductor element are arranged on the same plane so that the chip frame is in contact with each other, and the semiconductor element arranged on the same plane is connected to the first intermediate conductor It is characterized in that the plate and the second intermediate conductive plate are pressed from above and below. In this multi-chip pressure contact type semiconductor device, an envelope is constituted by a ceramic assembly body, a first electrode plate and a second electrode plate attached to the ceramic assembly body. A metal ring cushion material is attached to the outer periphery of each of the first electrode plate and the second electrode plate by welding or the like, and a frame is attached to the second electrode plate. The frame is joined to the second electrode plate via a ring cushion material. The ceramic assembly main body houses the semiconductor element and the first intermediate conductive plate and the second intermediate conductive plate sandwiching the semiconductor element from above and below, and the main body holds the second electrode plate and the first electrode plate from above and below. An envelope is formed by sealing.
[0007]
In order to attach the frame to the ring cushion of the second electrode plate, for example, a frame made of Fe-42% Ni alloy is annealed at a high temperature of 500 ° C. to 600 ° C. using a silver rivet or the like. Yes.
The envelope of the conventional multi-chip pressure contact type semiconductor device has a hardness of the second electrode plate or the first electrode plate made of Cu or the like as a result of performing the annealing process by the brazing process in the manufacturing process. The Vickers hardness was as low as 30 to 40. Therefore, the structure became soft and plastically deformed. For this reason, when a thermal fatigue test is performed on the pressure contact type semiconductor device, a difference in the degree of deformation occurs due to the temperature temperature distribution in the element when the temperature rises or falls during the test. As a result, the pressure contact type semiconductor device is partially There is a problem that the surface pressure may be increased or the pressure may be released, causing abnormal sliding or protrusion of the chip electrode, and reducing the thermal fatigue resistance. Without such heat treatment, copper and its alloys usually have a hardness that maintains elastic deformation when pressed with a Vickers hardness of 80 or higher. In the case of copper, if the Vickers hardness is 50 or more, it is in an elastic deformation region at the time of pressure contact.
The present invention has been made under such circumstances, and is a multi-chip pressure contact type semiconductor configured to improve non-uniformity of internal pressure distribution due to the influence of thermal stress when a thermal fatigue test is performed. Providing equipment.
[0008]
[Means for Solving the Problems]
According to the present invention, a synthetic resin chip frame is attached to each terminal portion of a plurality of semiconductor chips including a MOS gate drive type chip, and the chips are arranged on the same plane so that the chip frames are in contact with each other. In the multi-chip pressure welding type semiconductor device that is pressed and fixed by the intermediate conductive plate and the second intermediate conductive plate, the second electrode plate constituting the envelope is made of copper or copper having a Vickers hardness of 50 or more, preferably 80 or more. It is characterized by using an alloy. By using the second electrode plate that is elastically deformed even with respect to the surface pressure distribution accompanying the temperature change during the thermal fatigue test, that is, the stress change, the uniformity of the surface pressure inside the semiconductor device can be maintained. It is possible to prevent chip characteristics from being deteriorated due to protrusion or sliding of the tip electrode due to the disconnection.
[0009]
That is, the press contact type semiconductor device of the present invention includes a plurality of semiconductor elements, a first intermediate conductive plate in contact with the first surface of the semiconductor element, and a second intermediate conductive in contact with the second surface of the semiconductor element. A first electrode plate made of copper or a copper alloy and having a portion in contact with the first intermediate conductive plate; and a second electrode plate made of copper or a copper alloy and having a portion in contact with the second intermediate conductive plate The electrode plate and the semiconductor element are arranged on the same plane, and the semiconductor element arranged on the same plane is joined to the first intermediate conductive plate and the second intermediate conductive plate from above and below with a predetermined pressure contact force. A material having a Vickers hardness of 50 or more is used for the second electrode plate or the first electrode plate.
A ring cushion is formed on each of the first electrode plate and the second electrode plate, and a ceramic assembly body is joined to the first electrode plate via the ring cushion. A frame is brazed to the ring cushion attached to the plate, and the ceramic assembly body, the first electrode plate and the second electrode plate for sealing the upper and lower sides of the ceramic assembly body are combined. An envelope that houses the semiconductor element, the first intermediate conductive plate, and the second intermediate conductive plate may be configured.
[0010]
The pressure contact type semiconductor device of the present invention includes a plurality of semiconductor elements, a first intermediate conductive plate in contact with the first surface of the semiconductor element, and a second intermediate conductive in contact with the second surface of the semiconductor element. A first electrode plate made of copper or a copper alloy and having a portion in contact with the first intermediate conductive plate; and a portion made of copper or a copper alloy and having a portion in contact with the second intermediate conductive plate The second electrode plate and the semiconductor element are arranged in the same plane, and the semiconductor element arranged in the same plane is pressed against the first intermediate conductive plate and the second intermediate conductive plate from above and below by a predetermined pressure. The second electrode plate has an auxiliary electrode plate in contact with the second intermediate conductive plate, and a material having a Vickers hardness of 50 or more is used for the auxiliary electrode plate. It is said. A ring cushion is formed on each of the first electrode plate and the second electrode plate, and a ceramic assembly body is joined to the first electrode plate via the ring cushion. A frame is brazed to the ring cushion attached to the plate, and the ceramic assembly body, the first electrode plate and the second electrode plate for sealing the upper and lower sides of the ceramic assembly body are combined. An envelope that accommodates the semiconductor element, the first intermediate conductive plate, the second intermediate conductive plate, and the auxiliary electrode plate may be configured.
[0011]
Each of the plurality of semiconductor elements may be surrounded by a chip frame made of an insulating resin. The material having a Vickers hardness of 50 or more may be in an elastic deformation region when the pressing force is applied. The first intermediate conductive plate is composed of a plurality of conductive plates individually in contact with the first surface of each semiconductor element, and the second intermediate conductive plate is one in contact with the second surfaces of all the semiconductor elements. It may be made of a conductive plate. The first intermediate conductive plate is composed of a plurality of conductive plates individually in contact with the first surface of each semiconductor element, and the second intermediate conductive plate is in contact with the second surface of each semiconductor element individually. You may make it consist of one conductive plate. The semiconductor elements arranged on the same plane so that the chip frame is in contact with each other between the first intermediate conductive plate and the second intermediate conductive plate are composed of a plurality of types of semiconductor elements, each of which has a plurality of types. You may do it. The semiconductor element may include a plurality of free wheel diodes and a plurality of IGBTs, and the free wheel diodes may be disposed in a central portion and the IGBTs may be disposed in a peripheral portion. A guide plate having a guide opening for guiding the first electrode plate to contact the first intermediate conductive plate may be interposed on the semiconductor elements arranged on the same plane. good.
As indicated in the claims, a material having a Vickers hardness of 50 or more may be used for either the first electrode plate or the second electrode plate. It is not necessary to use this material for both.
[0012]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
First, a first embodiment will be described with reference to FIGS.
FIG. 1 is a schematic cross-sectional view of a state in which a reverse conducting IGBT device, which is a multi-chip pressure contact type semiconductor device, is assembled. FIG. 2 is a cross-sectional view of each part before assembly of the reverse conducting IGBT shown in FIG. FIG. 4 is a plan view showing a chip assembly of the reverse conducting IGBT device shown in FIG. 1, FIGS. 4 and 5 are partial sectional views for explaining the inside of the IGBT chip, and FIG. It is a surface pressure distribution figure of the 2nd electrode plate explaining the surface pressure distribution of the 2nd electrode plate of a type semiconductor device. As shown in FIG. 3, the device includes a chip assembly including, for example, 12 IGBT chips (IGBT) 1 and 9 diode chips (FRD) 2. Each chip has a square shape, and its periphery is surrounded by a chip frame, but is not shown in this figure. The assembly in which the chips 1 and 2 are assembled is pressed into a circle. The periphery of the chip assembly is protected by a circular guide 8 that positions each chip of the assembly so as to surround the outer periphery thereof. In the aggregate, the FRD chip 2 is disposed at the center and the IGBT chip 1 is disposed outside.
[0013]
As shown in FIGS. 1 and 2, the chips 1 and 2 are disposed and fixed on a second intermediate conductive plate (collector side) 3 made of molybdenum or the like. These chips 1 and 2 are arranged without a gap on a Mo plate which is a single intermediate conductive plate. The second intermediate conductive plate (collector side) 3 is protected by an insulating ring frame 17 that guides the second intermediate conductive plate (collector side) 3 so as to be surrounded from the outside. A chip frame 7 made of a material such as silicone resin or polyetherimide is mounted on the outer periphery of each chip 1 and 2. A chip assembly is disposed on the second intermediate conductive plate 3, and a circular guide 8 is placed on the second intermediate conductive plate 3 and the ring frame 17 so as to surround the assembly. A guide port 8 a is formed in the guide 8, and a central portion is exposed from the guide port 8 a except for a peripheral portion covered with the chip frame 7. The first intermediate conductive plate (emitter side) 4 is mounted on the first surfaces of the chips 1 and 2.
[0014]
The first electrode plate 6 is connected to the upper portion of the ceramic assembly body 13 via a metal ring cushion 15. The first electrode plate 6 is provided with a post portion in contact with the first intermediate conductive plate. The ceramic assembly body 13 is made of a ceramic such as alumina and is cylindrical. A metal ring cushion 16 is joined to the lower part of the ceramic assembly body 13. A gate line 11 electrically connected to a gate terminal 9 attached to the assembly body 13 via a resistor 10 is attached to the first electrode plate 6.
A metal ring cushion 16 ′ is joined to the periphery of the second electrode plate 5, and the ring cushion 16 ′ and the frame 14 made of Fe-42% Ni alloy are joined by brazing with silver wax or the like. Has been.
A chip pressure-contact type semiconductor in which the first electrode plate 6, the chip assembly, and the second electrode plate 5 are combined, for example, are pressed by a pressure-contact force of 0.4 to 0.6 kg / mm and are accommodated in an envelope. A device is formed. The post portion of the first electrode plate 6 in pressure contact is in contact with the first intermediate conductive plate 4, and the second electrode plate 5 is in contact with the second intermediate conductive plate 3. An envelope that is kept airtight is formed by the first electrode plate 6 and the second electrode plate 5 each including the ceramic assembly body 13. Exhaust / sealing the inside of the envelope kept airtight is performed by an exhaust pipe 12 attached to the ceramic assembly body 13. The gate line 11 is in contact with the gate electrode of the IGBT chip 1.
[0015]
In this embodiment, the reverse conduction type pressure contact IGBT having nine IGBT chips and nine FRD chips has been described. However, semiconductor devices of all ratings can be provided by using the same chip and changing the quantity and distribution ratio. Also, for example, if the area ratio of the FRD element is 2: 1 with respect to the IGBT element, and the FRD element is designed to have the same long side as the IGBT element and the short side is halved, the degree of freedom of the quantity distribution ratio and the high density arrangement are easy. Become.
Next, the IGBT chip will be described with reference to FIGS.
The main surface of the IGBT chip is covered with a passivation film 18 made of polyimide, for example, except for the power supply region of the gate electrode that is the control electrode and the region in contact with the emitter electrode. Since the passivation film 18 is formed at the end of the chip, it is formed under the chip frame 7 mounted around the chip. The figures are all cross-sectional views of the IBGT chip. The left side of FIG. 4 shows the left end portion of the chip, and its end portion is formed. The right side does not show the tip end. FIG. 5 does not show the end of the chip on both the left and right sides, but shows a cross section of a substantially central portion inside the chip. The chip frame 7 is fixed around the chips 1 and 2 with an adhesive 19.
[0016]
The square chip (silicon semiconductor substrate) 1 includes a P-type collector region 28, N − Base region 27, P + A base region 25, a P-type base region 24, and an N-type emitter region 24 are provided. The P-type collector region 28 is formed on the back surface of the chip 1, and an Al collector electrode 20 is formed on the entire back surface, for example. P + The base region 26 and the P-type base region 25 are N − The base region 27 is formed so as to face the main surface of the chip 1. The N-type emitter region 24 is formed in the P-type base region 24 so as to face the main surface of the chip 1. On the N-type emitter region 24, an emitter electrode 29 made of Al or the like is short-circuited to the P-type base region 25. P-type base region 25 and N sandwiched between P-type base region 25 − A polysilicon gate 22 is formed on the base region 27 via a gate oxide film 23. The polysilicon gate 22 is covered with an interlayer insulating film 21 such as a silicon oxide film, and an emitter electrode 29 is disposed thereon. The emitter electrode 29 is in contact with the first electrode plate 6. The gate electrode 30 connected to the polysilicon gate 22 is made of Al or the like, and is connected to the polysilicon gate 22 through the opening of the interlayer insulating film 21 (FIG. 5). The main surface of the chip 1 is covered with a passivation film 18 such as polyimide except for the connection portion of the gate electrode 30 and the connection portion of the emitter electrode 29. Therefore, the region excluding the connection portion of the gate electrode 30 is covered with the passivation film 18. The gate electrode 30 is covered and protected with a silicon oxide film 31, and a passivation film 18 is formed thereon. As shown in FIGS. 1 and 2, the gate electrode 30 is connected to the gate line 11 and connected to the gate terminal 9.
[0017]
As described above, since the second electrode plate constituting the envelope is made of copper or copper alloy having elastic deformation characteristics when being pressed, the surface pressure distribution, that is, the change of stress accompanying the temperature change during the thermal fatigue test is changed in the semiconductor device. It is possible to maintain sufficient uniformity inside, and therefore it is possible to prevent chip characteristic deterioration due to sticking out of the tip electrode due to pressure loss or sliding.
The copper or copper alloy of the first electrode plate may be either a material having plastic deformation characteristics during pressure welding or a material having elastic deformation characteristics during pressure welding. In addition, since a material having a Vickers hardness of 50 or more and an elastic deformation characteristic at the time of pressure contact is used for the second electrode plate, an annealing process at a high temperature using a silver jar for the process of attaching the frame to the second electrode plate. It is not preferable to use it, and it is preferable to use an additive that is bonded by an adhesive or is an alloy of copper so that the material exhibits elastic deformation characteristics even after heat treatment.
[0018]
Next, a second embodiment will be described with reference to FIG.
FIG. 7 is a cross-sectional view of each part before assembly of a reverse conducting IGBT which is a multi-chip pressure contact semiconductor device. The multi-chip press-contact type semiconductor device of this embodiment includes a chip assembly in which chips whose periphery are protected by a plurality of chip frames and a ceramic assembly body, and a post that contacts the first intermediate conductive plate (emitter side). A first electrode plate having a portion and a second electrode plate in contact with the second intermediate conductive plate (collector side), and the configuration of the first electrode plate portion and the chip assembly portion is the first Although the same as the embodiment, the second electrode plate portion is different. Therefore, the description of the first electrode plate portion and the chip assembly portion is omitted.
The second electrode plate 35 of this embodiment has an auxiliary electrode plate 32 in contact with the second intermediate conductive plate (collector side) 3, and the auxiliary electrode plate 32 has an elastic deformation characteristic and has a Vickers hardness of 50 or more. It is characterized by using materials.
A metal ring cushion 33 is joined to the periphery of the second electrode plate 35, and the ring cushion 33 and the frame 34 made of Fe-42% Ni alloy are joined by brazing of silver wax or the like. Yes.
[0019]
Also in this embodiment, the first electrode plate 6, the chip assembly, and the second electrode plates 32 and 35 are combined, and a chip pressure-contact type semiconductor device that is pressed and accommodated in an envelope is formed. The post portion of the first electrode plate 6 in pressure contact is in contact with the first intermediate conductive plate 4, and the auxiliary electrode plate 32 is in contact with the second intermediate conductive plate 3. And the envelope kept airtight by the 1st electrode plate 6 and the 2nd electrode plate provided with the ceramic assembly main body 13 is formed. Exhaust / sealing the inside of the envelope kept airtight is performed by an exhaust pipe 12 attached to the ceramic assembly body 13. The gate line 11 is in contact with the gate electrode of the IGBT chip 1.
In this way, since the auxiliary electrode plate of the second electrode plate constituting the envelope is made of copper or copper alloy having elastic deformation characteristics, the surface pressure distribution, that is, the change of stress accompanying the temperature change during the thermal fatigue test is not affected. Since sufficient uniformity can be maintained inside the semiconductor device, chip characteristics can be prevented from being deteriorated due to protrusion or sliding of the chip electrode due to pressure loss.
[0020]
The copper or copper alloy of the first electrode plate and the second electrode plate may be either a material having plastic deformation characteristics during pressure welding or a material having elastic deformation characteristics during pressure welding. In addition, since the auxiliary electrode plate is made of a material having a Vickers hardness of 50 or more and having elastic deformation characteristics at the time of pressure contact, an annealing process at a high temperature using a silver candy is used for the process of attaching the frame to the second electrode plate. It is also possible to use other means, such as an adhesive, or a copper alloy that uses an additive that exhibits elastic deformation characteristics even when heat treatment is applied.
[0021]
Next, a third embodiment will be described with reference to FIGS.
FIG. 8 is a cross-sectional view of each part before assembling a reverse conducting IGBT which is a multi-chip pressure contact type semiconductor device, and FIG. 9 is a cross-sectional view showing another example of the second electrode plate. The multi-chip press-contact type semiconductor device of this embodiment includes a chip assembly in which chips whose periphery are protected by a plurality of chip frames and a ceramic assembly body, and a post that contacts the first intermediate conductive plate (emitter side). A first electrode plate having a portion and a second electrode plate in contact with the second intermediate conductive plate (collector side), and the configuration of the first electrode plate portion is the same as in the first embodiment. However, the chip assembly portion and the second electrode plate portion are different. Therefore, the description of the first electrode plate portion is omitted.
[0022]
The chips 1 and 2 are arranged and fixed on a second intermediate conductive plate (collector side) 36 made of molybdenum or the like. The second intermediate conductive plate 36 is composed of a plurality of Mo plates, and these Mo plates are assembled and fixed by a ring frame 39 made of a material such as polyetherimide. These chips 1 and 2 are arranged corresponding to each Mo plate of the second intermediate conductive plate (collector side) 36. A chip frame 7 made of a material such as silicone resin or polyetherimide is mounted on the outer periphery of each chip 1 and 2. A chip assembly is disposed on the second intermediate conductive plate 36, and a circular guide 8 is placed on the second intermediate conductive plate 36 and the ring frame 39 so as to surround the assembly. A guide port 8 a is formed in the guide 8, and a central portion is exposed from the guide port 8 a except for a peripheral portion covered with the chip frame 7. The first intermediate conductive plate (emitter side) 4 is mounted on the first surface of each of the chips 1 and 2.
The second electrode plate 35 of this embodiment has an auxiliary electrode plate 38 in contact with the second intermediate conductive plate (collector side) 36. The auxiliary electrode plate 38 has a Vickers hardness of 50 having elastic deformation characteristics when pressed. The above material is used, and a plurality of post portions 37 are formed in a portion in contact with the second intermediate conductive plate 36.
[0023]
A metal ring cushion 33 is joined to the periphery of the second electrode plate 35, and the ring cushion 33 and the frame 34 made of Fe-42% Ni alloy are joined by brazing of silver wax or the like. Yes.
Also in this embodiment, the first electrode plate 6, the chip assembly, and the second electrode plates 35 and 38 are combined to form a chip pressure-contact type semiconductor device that is pressed and accommodated in the envelope. The post portion of the first electrode plate 6 in pressure contact is in contact with the first intermediate conductive plate 4, and the post portion 37 of the auxiliary electrode plate 38 is in contact with the second intermediate conductive plate 3. . And the envelope kept airtight by the 1st electrode plate 6 and the 2nd electrode plate provided with the ceramic assembly main body 13 is formed. Exhaust / sealing the inside of the envelope kept airtight is performed by an exhaust pipe 12 attached to the ceramic assembly body 13. The gate line 11 is in contact with the gate electrode of the IGBT chip 1.
In this way, since the auxiliary electrode plate of the second electrode plate constituting the envelope is made of copper or copper alloy having elastic deformation characteristics when pressed, the surface pressure distribution, that is, the stress of the temperature change during the thermal fatigue test, is used. The change can be kept sufficiently uniform in the semiconductor device, and the chip characteristics can be prevented from deteriorating due to the protruding or sliding of the chip electrode due to pressure loss. Since the second intermediate conductive plate is formed independently for each chip, the uniformity of the surface pressure is further improved as compared with the case where there is one second intermediate conductive plate.
[0024]
The copper or copper alloy of the first electrode plate and the second electrode plate may be either a material having plastic deformation characteristics during pressure welding or a material having elastic deformation characteristics during pressure welding. In addition, since the auxiliary electrode plate is made of a material having an elastic deformation characteristic with a Vickers hardness of 50 or more, an annealing process at a high temperature using a silver hammer may be used in the process of attaching the frame to the second electrode plate. It is also possible to use other means, such as an adhesive, or as an alloy of copper, an additive such that the material exhibits elastic deformation characteristics even when heat treatment is applied.
Further, as shown in FIG. 9, when the first and second electrode plates are integrated as in the first embodiment, the surface of the second electrode plate 40 in contact with the second electrode Post portions 41 that are in contact with the chips 1 and 2 are formed and arranged corresponding to the chips.
[0025]
In the above-described embodiment, as shown in FIG. 3, the IGBT chip and the FRD chip have the FRD chip arranged at the center of the chip assembly, and the IGBT chip arranged at the periphery thereof. With this arrangement, in the prior art, as shown in FIG. 6A, the surface pressure is distributed concentrically from the center with respect to the chip assembly. In addition, when a chip assembly in which the FRD chips and the IGBT chips are arranged in a staggered manner so as to be adjacent to each other is applied to the conventional technology, the distribution of surface pressure applied to the chip assembly is as described in FIG. 6 (a). In contrast, a surface pressure distribution centered on the position of each FRD chip is generated in the chip assembly for each position of the chip. As described above, the surface pressure distribution varies depending on the chip arrangement of the chip assembly. However, when the present invention is applied, no matter how the chips are arranged, as shown in FIG. Is given a uniform surface pressure. The surface pressure distribution of the prior art shown in FIG. 6A is generated by the element arrangement shown in FIG. 3, but the same surface pressure distribution can be obtained even if the elements are all arranged in the form of IGBT or all FRD.
[0026]
【The invention's effect】
With the above configuration, the present invention makes it possible to maintain the uniformity of the surface pressure by the effect of the post that elastically deforms even against the surface pressure distribution, that is, the stress change accompanying the temperature change during the thermal fatigue test. It is possible to prevent chip characteristics from being deteriorated due to protrusion or sliding of the tip electrode due to the disconnection. As a result, the life of the thermal fatigue test is improved.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view of a state in which a reverse conducting IGBT device which is a multi-chip pressure contact semiconductor device of the present invention is assembled.
FIG. 2 is a cross-sectional view of each part before assembly of the reverse conducting IGBT shown in FIG.
3 is a plan view showing a chip assembly of the reverse conducting IGBT device shown in FIG. 1. FIG.
FIG. 4 is a partial cross-sectional view illustrating the inside of an IGBT chip according to the present invention.
FIG. 5 is a partial cross-sectional view illustrating the inside of an IGBT chip according to the present invention.
FIG. 6 is a surface pressure distribution diagram illustrating a surface pressure distribution of a second electrode plate of the present invention and a conventional multi-chip pressure contact type semiconductor device.
FIG. 7 is a cross-sectional view of each part before assembly of a reverse conducting IGBT which is a multi-chip pressure contact semiconductor device of the present invention.
FIG. 8 is a cross-sectional view of each part before assembly of a reverse conducting IGBT which is a multi-chip pressure contact semiconductor device of the present invention.
FIG. 9 is a cross-sectional view showing a second electrode plate used in the present invention.
[Explanation of symbols]
1 ... IGBT chip, 2 ... FRD chip,
3, 36 ... second intermediate conductive plate (collector side),
4... First intermediate conductive plate (emitter side),
5, 40 ... second electrode plate, 6 ... first electrode plate,
7 ... chip frame, 8 ... guide, 8a ... guide opening,
9 ... Gate terminal, 10 ... Resistance, 11 ... Gate line,
12 ... exhaust pipe, 13 ... ceramic assembly body,
14, 34 ... frame,
15, 16, 16 ', 33 ... Ring cushion,
17, 39 ... Ring frame, 18 ... Passivation film,
19 ... adhesive, 20 ... collector electrode, 21 ... interlayer insulating film,
22 ... polysilicon gate, 23 ... silicon oxide film,
24 ... N-type emitter region, 25 ... P-type base region,
26 ... P + Base region, 27 ... N − Base area,
28 ... P-type collector region, 29 ... emitter electrode,
30 ... Gate electrode, 31 ... Protective oxide film,
32, 38 ... auxiliary electrode plate, 35 ... second electrode plate,
37, 41 ... post part.

Claims (10)

複数の半導体素子と、前記半導体素子の第１の面に接する第１の中間導電板と、前記半導体素子の第２の面に接する第２の中間導電板と、銅もしくは銅合金からなり、前記第１の中間導電板に接する部分を有する第１の電極板と、銅もしくは銅合金からなり、前記第２の中間導電板に接する部分を有する第２の電極板と、前記半導体素子を同一平面に配置し、これら同一平面に配置された前記半導体素子を前記第１の中間導電板及び前記第２の中間導電板とで上下から所定の圧接力で圧接してなり、前記第２の電極板もしくは前記第１の電極板のいずれか一方のみがビッカース硬度が５０以上の材料であり、前記ビッカース硬度が５０以上の材料は、前記圧接力が働いているときには弾性変形領域にあることを特徴とする圧接型半導体装置。A plurality of semiconductor elements; a first intermediate conductive plate in contact with a first surface of the semiconductor element; a second intermediate conductive plate in contact with a second surface of the semiconductor element; and copper or a copper alloy, A first electrode plate having a portion in contact with the first intermediate conductive plate, a second electrode plate made of copper or a copper alloy and having a portion in contact with the second intermediate conductive plate, and the semiconductor element on the same plane The second electrode plate is formed by pressing the semiconductor elements arranged on the same plane with the first intermediate conductive plate and the second intermediate conductive plate from above and below with a predetermined pressing force. Alternatively, only one of the first electrode plates is a material having a Vickers hardness of 50 or more, and the material having a Vickers hardness of 50 or more is in an elastic deformation region when the pressing force is applied. Pressure contact type semiconductor device. 前記第１の電極板及び前記第２の電極板には外周にそれぞれリングクッションが形成され、前記第１の電極板にはセラミックアセンブリ本体が前記リングクッションを介して接合され、前記第２の電極板に取り付けられた前記リングクッションにはフレームが蝋付けされており、これらのセラミックアセンブリ本体、前記セラミックアセンブリ本体の上下を封止する前記第１の電極板及び前記第２の電極板を組み合わせて、前記半導体素子、前記第１の中間導電板及び前記第２の中間導電板を収容する外囲器を構成していることを特徴とする請求項１に記載の圧接型半導体装置。  A ring cushion is formed on each of the first electrode plate and the second electrode plate, and a ceramic assembly body is joined to the first electrode plate via the ring cushion. A frame is brazed to the ring cushion attached to the plate, and the ceramic assembly body, the first electrode plate and the second electrode plate for sealing the upper and lower sides of the ceramic assembly body are combined. 2. The press-contact type semiconductor device according to claim 1, comprising an envelope that accommodates the semiconductor element, the first intermediate conductive plate, and the second intermediate conductive plate. 複数の半導体素子と、前記半導体素子の第１の面に接する第１の中間導電板と、前記半導体素子の第２の面に接する第２の中間導電板と、銅もしくは銅の合金からなり、前記第１の中間導電板に接する部分を有する第１の電極板と、銅もしくは銅の合金からなり、前記第２の中間導電板に接する部分を有する第２の電極板と、前記半導体素子を同一平面に配置し、これら同一平面に配置された前記半導体素子を前記第１の中間導電板及び前記第２の中間導電板とで上下から所定の圧接力で圧接してなり、前記第２の電極板は、前記第２の中間導電板に接する補助電極板を有し、且つ前記補助電極板にはビッカース硬度が５０以上の材料を用い、前記ビッカース硬度が５０以上の材料は、前記圧接力が働いているときには弾性変形領域にあることを特徴とする圧接型半導体装置。  A plurality of semiconductor elements, a first intermediate conductive plate in contact with the first surface of the semiconductor element, a second intermediate conductive plate in contact with the second surface of the semiconductor element, and copper or a copper alloy, A first electrode plate having a portion in contact with the first intermediate conductive plate; a second electrode plate made of copper or a copper alloy and having a portion in contact with the second intermediate conductive plate; and the semiconductor element. Arranged in the same plane, and the semiconductor elements arranged in the same plane are pressed from above and below with a predetermined pressing force between the first intermediate conductive plate and the second intermediate conductive plate, The electrode plate has an auxiliary electrode plate in contact with the second intermediate conductive plate, and the auxiliary electrode plate is made of a material having a Vickers hardness of 50 or more, and the material having the Vickers hardness of 50 or more is the pressure contact force It is in the elastic deformation region when Pressure-contact type semiconductor device according to claim. 前記第１の電極板及び前記第２の電極板には外周にそれぞれリングクッションが形成され、前記第１の電極板にはセラミックアセンブリ本体が前記リングクッションを介して接合され、前記第２の電極板に取り付けられた前記リングクッションにはフレームが蝋付けされており、これらのセラミックアセンブリ本体、前記セラミックアセンブリ本体の上下を封止する前記第１の電極板及び前記第２の電極板を組み合わせて、前記半導体素子、前記第１の中間導電板、前記第２の中間導電板及び前記補助電極板を収容する外囲器を構成していることを特徴とする請求項３に記載の圧接型半導体装置。  A ring cushion is formed on each of the first electrode plate and the second electrode plate, and a ceramic assembly body is joined to the first electrode plate via the ring cushion. A frame is brazed to the ring cushion attached to the plate, and the ceramic assembly body, the first electrode plate and the second electrode plate for sealing the upper and lower sides of the ceramic assembly body are combined. 4. The press contact type semiconductor according to claim 3, comprising an envelope that accommodates the semiconductor element, the first intermediate conductive plate, the second intermediate conductive plate, and the auxiliary electrode plate. apparatus. 前記複数の半導体素子は、それぞれ周囲を絶縁性樹脂のチップフレームによって囲まれていることを特徴とする請求項１乃至請求項４のいずれかに記載の圧接型半導体装置。5. The press-contact type semiconductor device according to claim 1, wherein each of the plurality of semiconductor elements is surrounded by a chip frame made of an insulating resin. 前記第１の中間導電板は、各半導体素子の第１の面に個別に接する複数の導電板からなり、前記第２の中間導電板は、全ての半導体素子の第２の面に接する１つの導電板からなることを特徴とする請求項１乃至請求項５のいずれかに記載の圧接型半導体装置。  The first intermediate conductive plate is composed of a plurality of conductive plates individually in contact with the first surface of each semiconductor element, and the second intermediate conductive plate is one in contact with the second surfaces of all the semiconductor elements. 6. The press-contact type semiconductor device according to claim 1, comprising a conductive plate. 前記第１の中間導電板は、各半導体素子の第１の面に個別に接する複数の導電板からなり、前記第２の中間導電板は、前記各半導体素子の第２の面に個別に接する１つの導電板からなることを特徴とする請求項１乃至請求項５のいずれかに記載の圧接型半導体装置。  The first intermediate conductive plate is composed of a plurality of conductive plates individually in contact with the first surface of each semiconductor element, and the second intermediate conductive plate is in contact with the second surface of each semiconductor element individually. 6. The press-contact type semiconductor device according to claim 1, comprising a single conductive plate. 前記第１の中間導電板及び前記第２の中間導電板の間に互いに前記チップフレームが接するように同一平面に配置された前記半導体素子は、複数種の半導体素子からなり、これら各種はそれぞれ複数個有することを特徴とする請求項１乃至請求項７のいずれかに記載の圧接型半導体装置。  The semiconductor elements arranged on the same plane so that the chip frame is in contact with each other between the first intermediate conductive plate and the second intermediate conductive plate are composed of a plurality of types of semiconductor elements, each of which has a plurality of types. 8. The pressure-contact type semiconductor device according to claim 1, wherein 前記半導体素子は、複数のフリーホイールダイオード及び複数のＩＧＢＴからなり、前記フリーホイールダイオードは、中心部に配置され、前記ＩＧＢＴは、周辺部に配置されていることを特徴とする請求項８に記載の圧接型半導体装置。  The said semiconductor element consists of a some freewheel diode and some IGBT, The said freewheel diode is arrange | positioned in the center part, The said IGBT is arrange | positioned in the periphery part, The Claim 9 characterized by the above-mentioned. Pressure contact type semiconductor device. 前記前記同一平面に配置された半導体素子上には前記第１の中間導電板に前記第１の電極板が当接するのをガイドするガイド口を備えたガイド板が介在していることを特徴とする請求項１乃至請求項９のいずれかに記載の圧接型半導体装置。  A guide plate having a guide port for guiding the contact of the first electrode plate with the first intermediate conductive plate is interposed on the semiconductor element arranged on the same plane. A pressure-contact type semiconductor device according to any one of claims 1 to 9.
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* Cited by examiner, † Cited by third party
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JP2021028921A (en) * 2017-12-12 2021-02-25 三菱電機株式会社 Pressure-welded type semiconductor device and method of manufacturing pressure-welded type semiconductor device
CN110047805A (en) * 2019-04-30 2019-07-23 无锡天杨电子有限公司 A kind of IGBT ceramic cartridge stress self-adaptive regulating structure
CN112687676B (en) * 2020-12-14 2023-06-27 株洲中车时代半导体有限公司 Crimping IGBT sub-module and crimping IGBT module
WO2022259503A1 (en) * 2021-06-11 2022-12-15 三菱電機株式会社 Pressure-contact-type semiconductor device

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109509789A (en) * 2017-09-14 2019-03-22 株式会社东芝 Semiconductor device
US11233048B2 (en) 2018-09-19 2022-01-25 Kabushiki Kaisha Toshiba Semiconductor device

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