JP3973491B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＦＥＴ（Field Effect Transistor）と該ＦＥＴのドレイン電流検出手段とを備える半導体装置に関するものである。
【０００２】
【従来の技術】
電源回路等の出力としてパワーＦＥＴを備える半導体装置では、過電流によってパワーＦＥＴが破損することを未然に防止するために、パワーＦＥＴのドレイン電流を検出する電流検出手段を備えている。
【０００３】
このような電流検出手段を備えた半導体装置には、検出用の抵抗を用いてパワーＦＥＴのドレイン電流を検出するものとパワーＦＥＴのソース−ドレイン間電圧からパワーＦＥＴのドレイン電流を検出するものとがある。
【０００４】
検出用の抵抗を用いてパワーＦＥＴのドレイン電流を検出するものとしてＷＯ９７／４５９５７号公報で紹介されているような方法があり、その半導体装置の回路構成の一例を図４に示す。ｐチャネル型パワーＦＥＴ８’のソースは電源供給端子１０に接続され、パワーＦＥＴ８’のドレインは出力端子１１に接続され、パワーＦＥＴ８’のゲートは制御端子１２に接続される。
【０００５】
電源供給端子１０には所定の電源電圧が印加され、出力端子１１には負荷（図示せず）が接続され、制御端子１２にはＨｉｇｈ／Ｌｏｗレベルの制御信号が入力される。制御端子１２にＨｉｇｈレベルの制御信号が入力されると、パワーＦＥＴ８’がオン状態になり、パワーＦＥＴ８’のドレイン電流ＩOが出力端子１１を介して負荷（図示せず）に送出される。一方、制御端子１２にＬｏｗレベルの制御信号が入力されると、パワーＦＥＴ８’がオフ状態になり、電流が流れなくなる。
【０００６】
パワーＦＥＴ８’のドレイン電流を検出する電流検出回路は、ｐチャネル型ＦＥＴ１３と抵抗Ｒ１とから成る。ＦＥＴ１３のソースはパワーＦＥＴ８’のソースに共通接続され、ＦＥＴ１３のゲートはパワーＦＥＴ８’のゲートに共通接続される。また、ＦＥＴ１３のドレインは抵抗Ｒ１を介して接地される。そして、電流検出端子１４がＦＥＴ１３と抵抗Ｒ１との接続ノードに接続される。
【０００７】
パワーＦＥＴ８’とＦＥＴ１３とはソース及びゲートがそれぞれ共通接続されるので、カレントミラー回路を構成している。このため、パワーＦＥＴ８’のドレイン電流ＩOとＦＥＴ１３のドレイン電流Ｉdとの比はパワーＦＥＴ８’とＦＥＴ１３とのサイズ比によって決まる。そして、ドレイン電流Ｉdと抵抗Ｒ１との積である電圧信号が電流検出端子１４から出力される。したがって、電流検出端子１４が出力する電圧信号からパワーＦＥＴ８’のドレイン電流ＩOを検出することができる。
【０００８】
なお、上述したようにパワーＦＥＴ８’とＦＥＴ１３とは、カレントミラー回路を構成するので、特性を同一にする必要がある。このため、パワーＦＥＴ８’とＦＥＴ１３とは同一の半導体チップに形成される。
【０００９】
次に、パワーＦＥＴのソース−ドレイン間電圧からパワーＦＥＴのドレイン電流を検出する従来の半導体装置の構成の一例を図５に示す。なお、図５は当該半導体装置の一部断面図を示している。
【００１０】
図５に示す従来の半導体装置は、２つの半導体チップ１５及び１６を備えている。半導体チップ１５の上部にはパワーＦＥＴ（図示せず）が形成され、半導体チップ１２の上部表面上の周縁付近に複数のチップ間接続用パッド１７（図の奥手方向に複数設けられている）及び複数の外部接続用パッド１８（図の奥手方向に複数設けられている）が設けられる。
【００１１】
一方、半導体チップ１６の上部には比較器（図示せず）が形成され、半導体チップ１６の上部表面上の周縁付近に複数のチップ間接続用パッド１９（図の奥手方向に複数設けられている）及び複数の外部接続用パッド２０（図の奥手方向に複数設けられている）が設けられる。
【００１２】
そして、半導体チップ１５及び１６は、チップ間接続用パッド１７とチップ間接続用パッド１９が隣接するようにリードフレーム２１上に横並びに配置されている。各々のチップ間接続用パッド１７は金やＡｌ等の金属ワイヤ２２によって対向するチップ間接続用パッド１９に接続され、各々の外部接続用パッド１８及び２０が金やＡｌ等の金属ワイヤ２３によってリードフレーム２１に接続される。また、半導体チップ１５及び１６、リードフレーム２１、並びに金属ワイヤ２２及び２３がリードフレーム２１の一部を除いて樹脂封止され、パッケージ２４に納められている。
【００１３】
このように半導体装置に２つの半導体チップ１５及び１６を設けたのは、パワーＦＥＴと比較器の製造プロセスが大きく異なるため、別個の半導体チップにして生産した方が生産効率をよくすることができるためである。また、このように２つの半導体チップ１５及び１６を横並びに配置し、金属ワイヤ２２によって接続したのは、ＣＭＯＳ回路とアナログ回路を具備するシステムＬＳＩ等とは異なり小型化・高集積化の要望が強くなく且つ仮に横並びではなく縦並びに配置しても半導体チップ１６のサイズが元来小さいことから小型化・高集積化の効果が小さいためであり、また半導体チップ１５と半導体チップ１６との接続方法を半導体チップ１５とリードフレーム２１との接続方法と同様にする方が製造工程を簡略化することができるためである。
【００１４】
続いて図５の半導体装置の等価回路を図６に示し、その等価回路について説明する。電源供給端子１０は、抵抗Ｒ２を介してパワーＦＥＴ８のドレインに接続される。また、電源供給端子１０は、抵抗Ｒ４を介して比較器９の非反転入力端子に接続される。
【００１５】
出力端子１１は、抵抗Ｒ３を介してパワーＦＥＴ８のソースに接続される。また、出力端子１１は、抵抗Ｒ５を介して比較器９の反転入力端子に接続される。
【００１６】
そして、制御端子１２はパワーＦＥＴ８のゲートに接続され、電流検出端子１４は比較器９の出力端子に接続される。
【００１７】
ここで、抵抗Ｒ２はパッド１７（図５参照）−パワーＦＥＴ８のドレイン間の配線抵抗であり、抵抗Ｒ３は図示しない他のパッド１７（図５参照）−パワーＦＥＴ８のソース間の配線抵抗である。なお、抵抗Ｒ２、Ｒ３の抵抗値は各々略数１００ｍΩである。また、抵抗Ｒ４、Ｒ５は各々の金属ワイヤ２２（図５参照）による抵抗である。なお、抵抗Ｒ４、Ｒ５の抵抗値は各々略５０〜２００ｍΩである。
【００１８】
比較器９は、パワーＦＥＴ８のソース−ドレイン間電圧に応じた電圧を出力する。パワーＦＥＴ８のオン抵抗はほぼ一定であるので、比較器９の出力電圧によってパワーＦＥＴ８のドレイン電流Ｉｏを検出することができる。
【００１９】
【発明が解決しようとする課題】
図４に示す従来の半導体装置は、ＦＥＴ１３のサイズを小さくすることでドレイン電流Ｉdを小さくしている。しかしながら、ドレイン電流ＩOが大きくなると、ドレイン電流Ｉdも大きくなるので抵抗Ｒ１での電力損失が増加してしまい、省電力化を図ることができないという問題があった。
【００２０】
また、近年電流検出の高精度化の要望が高まっており、この要望の高まりに伴って、図５に示す従来の半導体装置において金属ワイヤ２２の抵抗値が大きいために比較器９の入力信号レベルが低下してしまい、ドレイン電流Ｉｏの検出誤差が大きくなることが問題視されるようになった。
【００２１】
本発明は、上記の問題点に鑑み、搭載しているＦＥＴのドレイン電流検出を低電力損失かつ高精度に行うことができる半導体装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体装置においては、ＦＥＴを具備する第１の半導体チップと、前記ＦＥＴのソース−ドレイン間電圧を入力して前記ＦＥＴのドレイン電流を検出する電流検出手段を具備する第２の半導体チップと、を備え、前記ＦＥＴと前記電流検出手段とがバンプを介して接続され、前記電流検出手段が負の温度特性を有するオフセット手段を備え、前記第１の半導体チップの正の温度特性による抵抗値の変化の影響をキャンセルするようになっている構成とする。
【００２４】
また、前記ＦＥＴを縦型ＭＯＳＦＥＴにすることが望ましい。
【００２５】
【発明の実施の形態】
本発明の一実施形態について図面を参照して説明する。本発明に係る一実施形態の半導体装置の主な構成を図１に示す。なお、図１は当該半導体装置の一部断面図を示している。
【００２６】
図１の半導体装置は、２つの半導体チップ１及び２を備えている。半導体チップ１の上部にはパワーＦＥＴ（図示せず）が形成され、半導体チップ１の上部表面上の周縁付近に複数の外部接続用パッド４（図の奥手方向に複数設けられている）が設けられる。一方、半導体チップ２の下部（半導体チップ１に面する側）には比較器（図示せず）が形成される。
【００２７】
半導体チップ１と半導体チップ２とは、それぞれの表面に形成されたバンプ接続用のバンプ電極上に形成されたバンプ３によって接続されている。そして、パワーＦＥＴのドレインと比較器の非反転入力端子とが一方のバンプ３を介して電気的に接続され、ＦＥＴのソースと比較器の反転入力端子とが他方のバンプ３を介して電気的に接続される。そして、半導体チップ２を搭載した半導体チップ１がリードフレーム５上に配置されている。各々の外部接続用パッド４が金やＡｌ等の金属ワイヤ６によってリードフレーム５に接続される。また、半導体チップ１及び２、リードフレーム５、並びに金属ワイヤ６がリードフレーム５の一部を除いて樹脂封止され、パッケージ７に納められている。
【００２８】
このように半導体装置に２つの半導体チップ１及び２を設けたのは、パワーＦＥＴと比較器の製造プロセスが大きく異なるため、別個の半導体チップにして生産した方が生産効率をよくすることができるためである。
【００２９】
続いて図１の半導体装置の等価回路について説明する。図１の半導体装置の等価回路は図５の半導体装置の等価回路と同様であり、図６のようになる。ただし、抵抗Ｒ４は一方のバンプ３（図１参照）による抵抗で、抵抗Ｒ５は他方のバンプ３（図１参照）による抵抗である。一般的にバンプによる抵抗は距離が大幅に短いこともあって金属ワイヤによる抵抗に比べて小さく、抵抗Ｒ４、Ｒ５の抵抗値は略１０ｍΩ以下となる。
【００３０】
図１の半導体装置は、パワーＦＥＴ８と比較器９との電気的接続にバンプ３を用いているので、抵抗Ｒ４、Ｒ５の抵抗値を小さくでき、比較器９の入力信号レベルが低下することを抑えることができる。これにより、ドレイン電流の検出誤差を小さくすることができる。さらに、図１の半導体装置は、図４に示す従来の測定方法ではなく、図６に示す方法と同様にパワーＦＥＴ８のソース−ドレイン間電圧からパワーＦＥＴ８のドレイン電流Ｉｏを検出する構成であるので、パワーＦＥＴ８のドレイン電流Ｉｏを検出する際の電力損失を小さくすることができる。
【００３１】
また、図１の半導体装置ではパワーＦＥＴを縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）にしている。縦型ＭＯＳＦＥＴは、図２に示すような構造であり、酸化シリコン膜８６中のゲート電極８３に正の電圧が印加されるとＰ型の領域８４のゲート電極８３に対向する部分がＮ型に反転し、ドレイン電極８７からソース電極８５へ電流が流れる。縦型ＭＯＳＦＥＴはオン抵抗が小さいので、ドレイン電流を大きくすることができ、パワーＦＥＴに好適である。
【００３２】
図５の従来の半導体装置の等価回路として図６の説明を行ったときに既に述べたようにパワーＦＥＴ８のオン抵抗はほぼ一定であるが、パワーＦＥＴ８はドレイン電流Ｉｏが流れる際の電力損失によって発熱し、その発熱による温度上昇によってオン抵抗がわずかに大きくなる。このオン抵抗の増加に伴い、所定値のドレイン電流Ｉｏを出力する際のソース−ドレイン間電圧が増加してしまう。
【００３３】
このため、比較器９におけるパワーＦＥＴ８のソース−ドレイン間電圧に基づくドレイン電流Ｉｏの検出には、温度による検出誤差が生じる。したがって、高精度のドレイン電流検出を行うには温度補正が必要となる。
【００３４】
ところが、図５の従来の半導体装置の構成では、比較器９とパワーＦＥＴ８との距離が離れていたため、比較器９においてパワーＦＥＴ８の温度を正しく認識することができなかった。このため、正確な温度補正を施すことが困難であった。
【００３５】
一方、図１の半導体装置では、比較器９とパワーＦＥＴ８の温度がほぼ一致するように比較器９とパワーＦＥＴ８を互いに近接して設けている。したがって、比較器９においてパワーＦＥＴ８の温度をより正しく認識することができる。これにより、正確な温度補正を施すことが容易になる。
【００３６】
比較器９における温度補正について、比較器９の回路ブロック図である図３を参照して説明する。比較器９は、入力端子９１及び９２と、非反転入力と反転入力とを有する差動増幅器９３と、高利得増幅器９４と、オフセット回路９５と、出力段増幅器９６と、出力端子９７とから構成される。
【００３７】
差動増幅器９３は、入力端子９１から送出される電圧と入力端子９２から送出される電圧を非反転入力と反転入力とに受けてその差を増幅して出力する。差動増幅器９３から出力される電圧信号は、高利得増幅器９４によって増幅され、オフセット回路９５によってオフセットされ、出力段増幅器９６によって増幅されたのち、出力端子９７から出力される。
【００３８】
ここで、オフセット回路９５が負の温度特性を有するようにしておけば、パワーＦＥＴ８の温度が高い場合、負のオフセットにより比較器９から出力される検出電圧は出力よりも小さくなるように補正される。これにより、比較器９におけるパワーＦＥＴ８のソース−ドレイン間電圧に基づくドレイン電流Ｉｏの検出での温度による検出誤差を低減することができる。なお、オフセット回路９５が有する負の温度特性とパワーＦＥＴ８のオン抵抗が有する正の温度特性とが相殺するように、オフセット回路９５の回路定数を設定するとよい。
【００３９】
【発明の効果】
本発明によると、ＦＥＴのドレイン電流を検出する電流検出手段が前記ＦＥＴのソース−ドレイン間電圧を入力するので、前記ＦＥＴによるスイッチ回路での電力損失を小さくすることができる。そして、前記ＦＥＴが第１の半導体チップに形成され、前記電流検出手段が第２の半導体チップに形成されるので、製造プロセスが大きく異なる前記ＦＥＴ及び前記電流検出手段をそれぞれ効率よく生産することができる。
【００４０】
さらに、前記ＦＥＴと前記電流検出手段を備える回路ではＣＭＯＳ回路とアナログ回路を具備するシステムＬＳＩ等とは異なり小型化・高集積化の要望がそれ程強くなく且つ仮に横並びではなく縦並びに配置した場合には、前記第２の半導体チップのサイズが元来小さいことから小型化・高集積化の効果が小さい上に縦並びにするためにバンプ形成等の工程が必要になる。即ち、第１の半導体チップと第２の半導体チップとの接続方法を第１の半導体チップとリードフレームとの接続方法と同様にする方が製造工程を簡略化しコストを低減することができるので、従来は第１の半導体チップと第２の半導体チップを横並びに配置し、金属ワイヤによって接続していた。しかしながら、このような構成では近年高まっている電流検出の高精度化の要求に対応することができなかった。そこで、本発明では、電流検出の高精度化の要求に応じるために、製造工程が増えコストアップになるにも係わらず前記ＦＥＴと前記電流検出手段とがバンプを介して縦並びに接続される構成とした。これにより、前記ＦＥＴと前記電流検出手段との間の抵抗成分をより小さくすることができるだけでなく、電流検出手段の温度変化をＦＥＴにより一致させることができる。その結果、前記電流検出手段に入力されるＦＥＴのソース−ドレイン間の信号レベルが相対的に低下することを考慮して、電流検出誤差を小さくすることができる。したがって、搭載しているＦＥＴの電流検出を低電力損失かつ高精度に行うことができる半導体装置が実現できる。
【００４１】
また、本発明によると、前記電流検出手段が負の温度特性を有するオフセット手段を備えるので、ＦＥＴの温度上昇に伴い前記電流検出手段の温度が高くなると検出した信号のレベルが実際より小さいものとして出力される。特に、チップ・オン・チップ接続により前記電流検出手段と前記ＦＥＴとが互いに近接して設けられているので、前記電流検出手段と前記ＦＥＴとの温度分布がほぼ同じになる。すなわち、前記ＦＥＴの温度の微妙な変化に応じて検出信号を精度良く補正した出力を行える。これにより、前記ＦＥＴの温度が高くなると所定値のドレイン電流を出力する際のソース−ドレイン間電圧及び抵抗Ｒ２やＲ３の抵抗値が増加して相対的にソース−ドレイン間の電圧の影響が低下してしまうにもかかわらず、前記電流検出手段における前記ＦＥＴのソース−ドレイン間電圧に基づくドレイン電流の決定に際し、温度による検出誤差を低減することができる。
【００４２】
また、本発明によると、ＦＥＴを縦型ＭＯＳＦＥＴにするので、ＦＥＴのオン抵抗を小さくすることができる。これにより、ＦＥＴのドレイン電流を大きくすることができる。
【図面の簡単な説明】
【図１】 本発明に係る一実施形態の半導体装置の構成を示す図である。
【図２】 図１の半導体装置が備える縦型ＭＯＳＦＥＴの構成を示す図である。
【図３】 図１の半導体装置が備える比較器の回路ブロック図である。
【図４】 従来の電流検出の一例を示す図である。
【図５】 従来の電流検出の他の構成例を示す図である。
【図６】 図１及び図５の電流検出を行う場合の装置の等価回路を示す図である。
【符号の説明】
１、２ 半導体チップ
３ バンプ
８ パワーＦＥＴ
９ 比較器
８１ ドレイン領域
８２ ソース領域
８３ ゲート電極
８４ Ｐ型の領域
８５ ソース電極
８６ 酸化シリコン膜
８７ ドレイン電極
９５ オフセット回路
【発明の属する技術分野】
本発明は、ＦＥＴ（Field Effect Transistor）と該ＦＥＴのドレイン電流検出手段とを備える半導体装置に関するものである。
【０００２】
【従来の技術】
電源回路等の出力としてパワーＦＥＴを備える半導体装置では、過電流によってパワーＦＥＴが破損することを未然に防止するために、パワーＦＥＴのドレイン電流を検出する電流検出手段を備えている。
【０００３】
このような電流検出手段を備えた半導体装置には、検出用の抵抗を用いてパワーＦＥＴのドレイン電流を検出するものとパワーＦＥＴのソース−ドレイン間電圧からパワーＦＥＴのドレイン電流を検出するものとがある。
【０００４】
検出用の抵抗を用いてパワーＦＥＴのドレイン電流を検出するものとしてＷＯ９７／４５９５７号公報で紹介されているような方法があり、その半導体装置の回路構成の一例を図４に示す。ｐチャネル型パワーＦＥＴ８’のソースは電源供給端子１０に接続され、パワーＦＥＴ８’のドレインは出力端子１１に接続され、パワーＦＥＴ８’のゲートは制御端子１２に接続される。
【０００５】
電源供給端子１０には所定の電源電圧が印加され、出力端子１１には負荷（図示せず）が接続され、制御端子１２にはＨｉｇｈ／Ｌｏｗレベルの制御信号が入力される。制御端子１２にＨｉｇｈレベルの制御信号が入力されると、パワーＦＥＴ８’がオン状態になり、パワーＦＥＴ８’のドレイン電流ＩOが出力端子１１を介して負荷（図示せず）に送出される。一方、制御端子１２にＬｏｗレベルの制御信号が入力されると、パワーＦＥＴ８’がオフ状態になり、電流が流れなくなる。
【０００６】
パワーＦＥＴ８’のドレイン電流を検出する電流検出回路は、ｐチャネル型ＦＥＴ１３と抵抗Ｒ１とから成る。ＦＥＴ１３のソースはパワーＦＥＴ８’のソースに共通接続され、ＦＥＴ１３のゲートはパワーＦＥＴ８’のゲートに共通接続される。また、ＦＥＴ１３のドレインは抵抗Ｒ１を介して接地される。そして、電流検出端子１４がＦＥＴ１３と抵抗Ｒ１との接続ノードに接続される。
【０００７】
パワーＦＥＴ８’とＦＥＴ１３とはソース及びゲートがそれぞれ共通接続されるので、カレントミラー回路を構成している。このため、パワーＦＥＴ８’のドレイン電流ＩOとＦＥＴ１３のドレイン電流Ｉdとの比はパワーＦＥＴ８’とＦＥＴ１３とのサイズ比によって決まる。そして、ドレイン電流Ｉdと抵抗Ｒ１との積である電圧信号が電流検出端子１４から出力される。したがって、電流検出端子１４が出力する電圧信号からパワーＦＥＴ８’のドレイン電流ＩOを検出することができる。
【０００８】
なお、上述したようにパワーＦＥＴ８’とＦＥＴ１３とは、カレントミラー回路を構成するので、特性を同一にする必要がある。このため、パワーＦＥＴ８’とＦＥＴ１３とは同一の半導体チップに形成される。
【０００９】
次に、パワーＦＥＴのソース−ドレイン間電圧からパワーＦＥＴのドレイン電流を検出する従来の半導体装置の構成の一例を図５に示す。なお、図５は当該半導体装置の一部断面図を示している。
【００１０】
図５に示す従来の半導体装置は、２つの半導体チップ１５及び１６を備えている。半導体チップ１５の上部にはパワーＦＥＴ（図示せず）が形成され、半導体チップ１２の上部表面上の周縁付近に複数のチップ間接続用パッド１７（図の奥手方向に複数設けられている）及び複数の外部接続用パッド１８（図の奥手方向に複数設けられている）が設けられる。
【００１１】
一方、半導体チップ１６の上部には比較器（図示せず）が形成され、半導体チップ１６の上部表面上の周縁付近に複数のチップ間接続用パッド１９（図の奥手方向に複数設けられている）及び複数の外部接続用パッド２０（図の奥手方向に複数設けられている）が設けられる。
【００１２】
そして、半導体チップ１５及び１６は、チップ間接続用パッド１７とチップ間接続用パッド１９が隣接するようにリードフレーム２１上に横並びに配置されている。各々のチップ間接続用パッド１７は金やＡｌ等の金属ワイヤ２２によって対向するチップ間接続用パッド１９に接続され、各々の外部接続用パッド１８及び２０が金やＡｌ等の金属ワイヤ２３によってリードフレーム２１に接続される。また、半導体チップ１５及び１６、リードフレーム２１、並びに金属ワイヤ２２及び２３がリードフレーム２１の一部を除いて樹脂封止され、パッケージ２４に納められている。
【００１３】
このように半導体装置に２つの半導体チップ１５及び１６を設けたのは、パワーＦＥＴと比較器の製造プロセスが大きく異なるため、別個の半導体チップにして生産した方が生産効率をよくすることができるためである。また、このように２つの半導体チップ１５及び１６を横並びに配置し、金属ワイヤ２２によって接続したのは、ＣＭＯＳ回路とアナログ回路を具備するシステムＬＳＩ等とは異なり小型化・高集積化の要望が強くなく且つ仮に横並びではなく縦並びに配置しても半導体チップ１６のサイズが元来小さいことから小型化・高集積化の効果が小さいためであり、また半導体チップ１５と半導体チップ１６との接続方法を半導体チップ１５とリードフレーム２１との接続方法と同様にする方が製造工程を簡略化することができるためである。
【００１４】
続いて図５の半導体装置の等価回路を図６に示し、その等価回路について説明する。電源供給端子１０は、抵抗Ｒ２を介してパワーＦＥＴ８のドレインに接続される。また、電源供給端子１０は、抵抗Ｒ４を介して比較器９の非反転入力端子に接続される。
【００１５】
出力端子１１は、抵抗Ｒ３を介してパワーＦＥＴ８のソースに接続される。また、出力端子１１は、抵抗Ｒ５を介して比較器９の反転入力端子に接続される。
【００１６】
そして、制御端子１２はパワーＦＥＴ８のゲートに接続され、電流検出端子１４は比較器９の出力端子に接続される。
【００１７】
ここで、抵抗Ｒ２はパッド１７（図５参照）−パワーＦＥＴ８のドレイン間の配線抵抗であり、抵抗Ｒ３は図示しない他のパッド１７（図５参照）−パワーＦＥＴ８のソース間の配線抵抗である。なお、抵抗Ｒ２、Ｒ３の抵抗値は各々略数１００ｍΩである。また、抵抗Ｒ４、Ｒ５は各々の金属ワイヤ２２（図５参照）による抵抗である。なお、抵抗Ｒ４、Ｒ５の抵抗値は各々略５０〜２００ｍΩである。
【００１８】
比較器９は、パワーＦＥＴ８のソース−ドレイン間電圧に応じた電圧を出力する。パワーＦＥＴ８のオン抵抗はほぼ一定であるので、比較器９の出力電圧によってパワーＦＥＴ８のドレイン電流Ｉｏを検出することができる。
【００１９】
【発明が解決しようとする課題】
図４に示す従来の半導体装置は、ＦＥＴ１３のサイズを小さくすることでドレイン電流Ｉdを小さくしている。しかしながら、ドレイン電流ＩOが大きくなると、ドレイン電流Ｉdも大きくなるので抵抗Ｒ１での電力損失が増加してしまい、省電力化を図ることができないという問題があった。
【００２０】
また、近年電流検出の高精度化の要望が高まっており、この要望の高まりに伴って、図５に示す従来の半導体装置において金属ワイヤ２２の抵抗値が大きいために比較器９の入力信号レベルが低下してしまい、ドレイン電流Ｉｏの検出誤差が大きくなることが問題視されるようになった。
【００２１】
本発明は、上記の問題点に鑑み、搭載しているＦＥＴのドレイン電流検出を低電力損失かつ高精度に行うことができる半導体装置を提供することを目的とする。
【００２２】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体装置においては、ＦＥＴを具備する第１の半導体チップと、前記ＦＥＴのソース−ドレイン間電圧を入力して前記ＦＥＴのドレイン電流を検出する電流検出手段を具備する第２の半導体チップと、を備え、前記ＦＥＴと前記電流検出手段とがバンプを介して接続され、前記電流検出手段が負の温度特性を有するオフセット手段を備え、前記第１の半導体チップの正の温度特性による抵抗値の変化の影響をキャンセルするようになっている構成とする。
【００２４】
また、前記ＦＥＴを縦型ＭＯＳＦＥＴにすることが望ましい。
【００２５】
【発明の実施の形態】
本発明の一実施形態について図面を参照して説明する。本発明に係る一実施形態の半導体装置の主な構成を図１に示す。なお、図１は当該半導体装置の一部断面図を示している。
【００２６】
図１の半導体装置は、２つの半導体チップ１及び２を備えている。半導体チップ１の上部にはパワーＦＥＴ（図示せず）が形成され、半導体チップ１の上部表面上の周縁付近に複数の外部接続用パッド４（図の奥手方向に複数設けられている）が設けられる。一方、半導体チップ２の下部（半導体チップ１に面する側）には比較器（図示せず）が形成される。
【００２７】
半導体チップ１と半導体チップ２とは、それぞれの表面に形成されたバンプ接続用のバンプ電極上に形成されたバンプ３によって接続されている。そして、パワーＦＥＴのドレインと比較器の非反転入力端子とが一方のバンプ３を介して電気的に接続され、ＦＥＴのソースと比較器の反転入力端子とが他方のバンプ３を介して電気的に接続される。そして、半導体チップ２を搭載した半導体チップ１がリードフレーム５上に配置されている。各々の外部接続用パッド４が金やＡｌ等の金属ワイヤ６によってリードフレーム５に接続される。また、半導体チップ１及び２、リードフレーム５、並びに金属ワイヤ６がリードフレーム５の一部を除いて樹脂封止され、パッケージ７に納められている。
【００２８】
このように半導体装置に２つの半導体チップ１及び２を設けたのは、パワーＦＥＴと比較器の製造プロセスが大きく異なるため、別個の半導体チップにして生産した方が生産効率をよくすることができるためである。
【００２９】
続いて図１の半導体装置の等価回路について説明する。図１の半導体装置の等価回路は図５の半導体装置の等価回路と同様であり、図６のようになる。ただし、抵抗Ｒ４は一方のバンプ３（図１参照）による抵抗で、抵抗Ｒ５は他方のバンプ３（図１参照）による抵抗である。一般的にバンプによる抵抗は距離が大幅に短いこともあって金属ワイヤによる抵抗に比べて小さく、抵抗Ｒ４、Ｒ５の抵抗値は略１０ｍΩ以下となる。
【００３０】
図１の半導体装置は、パワーＦＥＴ８と比較器９との電気的接続にバンプ３を用いているので、抵抗Ｒ４、Ｒ５の抵抗値を小さくでき、比較器９の入力信号レベルが低下することを抑えることができる。これにより、ドレイン電流の検出誤差を小さくすることができる。さらに、図１の半導体装置は、図４に示す従来の測定方法ではなく、図６に示す方法と同様にパワーＦＥＴ８のソース−ドレイン間電圧からパワーＦＥＴ８のドレイン電流Ｉｏを検出する構成であるので、パワーＦＥＴ８のドレイン電流Ｉｏを検出する際の電力損失を小さくすることができる。
【００３１】
また、図１の半導体装置ではパワーＦＥＴを縦型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）にしている。縦型ＭＯＳＦＥＴは、図２に示すような構造であり、酸化シリコン膜８６中のゲート電極８３に正の電圧が印加されるとＰ型の領域８４のゲート電極８３に対向する部分がＮ型に反転し、ドレイン電極８７からソース電極８５へ電流が流れる。縦型ＭＯＳＦＥＴはオン抵抗が小さいので、ドレイン電流を大きくすることができ、パワーＦＥＴに好適である。
【００３２】
図５の従来の半導体装置の等価回路として図６の説明を行ったときに既に述べたようにパワーＦＥＴ８のオン抵抗はほぼ一定であるが、パワーＦＥＴ８はドレイン電流Ｉｏが流れる際の電力損失によって発熱し、その発熱による温度上昇によってオン抵抗がわずかに大きくなる。このオン抵抗の増加に伴い、所定値のドレイン電流Ｉｏを出力する際のソース−ドレイン間電圧が増加してしまう。
【００３３】
このため、比較器９におけるパワーＦＥＴ８のソース−ドレイン間電圧に基づくドレイン電流Ｉｏの検出には、温度による検出誤差が生じる。したがって、高精度のドレイン電流検出を行うには温度補正が必要となる。
【００３４】
ところが、図５の従来の半導体装置の構成では、比較器９とパワーＦＥＴ８との距離が離れていたため、比較器９においてパワーＦＥＴ８の温度を正しく認識することができなかった。このため、正確な温度補正を施すことが困難であった。
【００３５】
一方、図１の半導体装置では、比較器９とパワーＦＥＴ８の温度がほぼ一致するように比較器９とパワーＦＥＴ８を互いに近接して設けている。したがって、比較器９においてパワーＦＥＴ８の温度をより正しく認識することができる。これにより、正確な温度補正を施すことが容易になる。
【００３６】
比較器９における温度補正について、比較器９の回路ブロック図である図３を参照して説明する。比較器９は、入力端子９１及び９２と、非反転入力と反転入力とを有する差動増幅器９３と、高利得増幅器９４と、オフセット回路９５と、出力段増幅器９６と、出力端子９７とから構成される。
【００３７】
差動増幅器９３は、入力端子９１から送出される電圧と入力端子９２から送出される電圧を非反転入力と反転入力とに受けてその差を増幅して出力する。差動増幅器９３から出力される電圧信号は、高利得増幅器９４によって増幅され、オフセット回路９５によってオフセットされ、出力段増幅器９６によって増幅されたのち、出力端子９７から出力される。
【００３８】
ここで、オフセット回路９５が負の温度特性を有するようにしておけば、パワーＦＥＴ８の温度が高い場合、負のオフセットにより比較器９から出力される検出電圧は出力よりも小さくなるように補正される。これにより、比較器９におけるパワーＦＥＴ８のソース−ドレイン間電圧に基づくドレイン電流Ｉｏの検出での温度による検出誤差を低減することができる。なお、オフセット回路９５が有する負の温度特性とパワーＦＥＴ８のオン抵抗が有する正の温度特性とが相殺するように、オフセット回路９５の回路定数を設定するとよい。
【００３９】
【発明の効果】
本発明によると、ＦＥＴのドレイン電流を検出する電流検出手段が前記ＦＥＴのソース−ドレイン間電圧を入力するので、前記ＦＥＴによるスイッチ回路での電力損失を小さくすることができる。そして、前記ＦＥＴが第１の半導体チップに形成され、前記電流検出手段が第２の半導体チップに形成されるので、製造プロセスが大きく異なる前記ＦＥＴ及び前記電流検出手段をそれぞれ効率よく生産することができる。
【００４０】
さらに、前記ＦＥＴと前記電流検出手段を備える回路ではＣＭＯＳ回路とアナログ回路を具備するシステムＬＳＩ等とは異なり小型化・高集積化の要望がそれ程強くなく且つ仮に横並びではなく縦並びに配置した場合には、前記第２の半導体チップのサイズが元来小さいことから小型化・高集積化の効果が小さい上に縦並びにするためにバンプ形成等の工程が必要になる。即ち、第１の半導体チップと第２の半導体チップとの接続方法を第１の半導体チップとリードフレームとの接続方法と同様にする方が製造工程を簡略化しコストを低減することができるので、従来は第１の半導体チップと第２の半導体チップを横並びに配置し、金属ワイヤによって接続していた。しかしながら、このような構成では近年高まっている電流検出の高精度化の要求に対応することができなかった。そこで、本発明では、電流検出の高精度化の要求に応じるために、製造工程が増えコストアップになるにも係わらず前記ＦＥＴと前記電流検出手段とがバンプを介して縦並びに接続される構成とした。これにより、前記ＦＥＴと前記電流検出手段との間の抵抗成分をより小さくすることができるだけでなく、電流検出手段の温度変化をＦＥＴにより一致させることができる。その結果、前記電流検出手段に入力されるＦＥＴのソース−ドレイン間の信号レベルが相対的に低下することを考慮して、電流検出誤差を小さくすることができる。したがって、搭載しているＦＥＴの電流検出を低電力損失かつ高精度に行うことができる半導体装置が実現できる。
【００４１】
また、本発明によると、前記電流検出手段が負の温度特性を有するオフセット手段を備えるので、ＦＥＴの温度上昇に伴い前記電流検出手段の温度が高くなると検出した信号のレベルが実際より小さいものとして出力される。特に、チップ・オン・チップ接続により前記電流検出手段と前記ＦＥＴとが互いに近接して設けられているので、前記電流検出手段と前記ＦＥＴとの温度分布がほぼ同じになる。すなわち、前記ＦＥＴの温度の微妙な変化に応じて検出信号を精度良く補正した出力を行える。これにより、前記ＦＥＴの温度が高くなると所定値のドレイン電流を出力する際のソース−ドレイン間電圧及び抵抗Ｒ２やＲ３の抵抗値が増加して相対的にソース−ドレイン間の電圧の影響が低下してしまうにもかかわらず、前記電流検出手段における前記ＦＥＴのソース−ドレイン間電圧に基づくドレイン電流の決定に際し、温度による検出誤差を低減することができる。
【００４２】
また、本発明によると、ＦＥＴを縦型ＭＯＳＦＥＴにするので、ＦＥＴのオン抵抗を小さくすることができる。これにより、ＦＥＴのドレイン電流を大きくすることができる。
【図面の簡単な説明】
【図１】 本発明に係る一実施形態の半導体装置の構成を示す図である。
【図２】 図１の半導体装置が備える縦型ＭＯＳＦＥＴの構成を示す図である。
【図３】 図１の半導体装置が備える比較器の回路ブロック図である。
【図４】 従来の電流検出の一例を示す図である。
【図５】 従来の電流検出の他の構成例を示す図である。
【図６】 図１及び図５の電流検出を行う場合の装置の等価回路を示す図である。
【符号の説明】
１、２ 半導体チップ
３ バンプ
８ パワーＦＥＴ
９ 比較器
８１ ドレイン領域
８２ ソース領域
８３ ゲート電極
８４ Ｐ型の領域
８５ ソース電極
８６ 酸化シリコン膜
８７ ドレイン電極
９５ オフセット回路
Claims (2)
- ＦＥＴを具備する第１の半導体チップと、前記ＦＥＴのソース−ドレイン間電圧を入力して前記ＦＥＴのドレイン電流を検出する電流検出手段を具備する第２の半導体チップと、を備え、前記ＦＥＴと前記電流検出手段とがバンプを介して接続され、
前記電流検出手段が負の温度特性を有するオフセット手段を備え、前記第１の半導体チップの正の温度特性による抵抗値の変化の影響をキャンセルするようになっていることを特徴とする半導体装置。 - 前記ＦＥＴが縦型ＭＯＳＦＥＴである請求項１に記載の半導体装置。
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