JP4002094B2 - 半導体集積回路および半導体集積回路の試験方法 - Google Patents
半導体集積回路および半導体集積回路の試験方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、試験モードを有する半導体集積回路に関する。
【０００２】
【従来の技術】
試験モードを有する半導体集積回路として、例えば、特開平２０００−２４３７９７号公報に開示される技術が知られている。この半導体集積回路では、通常動作モードにおいて試験コマンドを複数回入力したときに試験モードに移行する。このため、半導体集積回路が通常動作時に誤って試験モードに移行することが防止される。
【０００３】
【発明が解決しようとする課題】
しかしながら、例えば、半導体集積回路の製造後に複数の試験を実行する場合、各試験毎にコマンド信号を複数回入力する必要があった。また、各試験の終了後にコマンド信号を複数回入力して試験モードから通常動作モードに移行させる必要があった。このため、複数の試験を連続して実行する場合には、コマンド信号を多数回入力しなくてはならず、試験時間が増加するという問題があった。
本発明の目的は、通常試験モードから試験モードへの移行を確実に行うとともに、試験時間を短縮できる半導体集積回路を提供することにある。
【０００４】
【課題を解決するための手段】
請求項１の半導体集積回路および請求項８の半導体集積回路の試験方法では、集積回路内部において、試験コマンドをｎ回受信したときに複数の試験のいずれかを起動するためのエントリ信号が出力される。また、最初のエントリ信号の出力後、ｎ回より少ない所定の回数の試験コマンドを受信する毎に、試験のいずれかを起動または終了するためのエントリ信号が出力される。エントリ信号は、例えば、試験コマンドを受信するエントリ回路から出力される。
【０００５】
本発明では、２回目以降の試験の起動または試験の終了させるために供給される試験コマンドの回数が、１回目より少なくて済む。このため２回目以降の試験時間を短縮できる。最初の試験の起動は、試験コマンドをｎ回受信したときのみに起動される。このため、通常動作中にノイズ等により誤ってエントリ信号が生成され、試験が実行されることはない。すなわち、集積回路の動作の信頼性を低下させることなく、試験時間を短縮できる。特に、複数の試験が連続して実行される場合に高い効果が得られる。
【０００６】
請求項２の半導体集積回路および請求項９の半導体集積回路の試験方法では、試験の起動または終了は、試験コマンドとともにアドレス端子に供給されるアドレス信号に応じて識別される。例えば、集積回路に形成されている試験制御回路は、エントリ信号に同期してアドレス信号を受信し、試験の起動または終了を制御する試験制御信号を出力する。このため、受信した試験コマンドに応じて試験を起動すべきか終了すべきかを容易に識別できる。また、通常動作で使用するアドレス端子を試験端子として共用できるため、試験端子を新たに形成する必要はない。この結果、チップサイズの増加を防止できる。
【０００７】
請求項３の半導体集積回路では、半導体集積回路は、複数のメモリセルおよびメモリセルから読み出されたデータを伝達するビット線を有するメモリコアを有している。そして、エントリ信号により起動される試験には、メモリセルのバーンイン試験およびバーンイン試験後にビット線を所定の電圧にリセットするプリチャージ動作試験が含まれている。一般に、バーンイン試験は、集積回路を一定の期間動作し続けて初期不良を取り除くために実行される。このため、バーンイン試験は、他の試験に比べ試験時間が長い。したがって、本発明をバーンイン試験の起動、終了に適用することによる試験時間の短縮効果は大きい。
【０００８】
請求項４の半導体集積回路では、エントリ回路は、第１回路、第２回路およびマスク回路を有している。第１回路は、試験コマンドをｎ回受信したときに第１エントリ信号を生成する。第２回路は、試験コマンドを所定の回数受信する毎に第２エントリ信号を生成する。マスク回路は、最初のエントリ信号が出力されるまで第２エントリ信号をマスクし、最初のエントリ信号の出力後に第１エントリ信号をマスクする。マスク回路は、マスクされていない第１または第２エントリ信号をエントリ信号として出力する。このため、簡易な回路によってエントリ信号を容易に生成できる。
【０００９】
請求項５の半導体集積回路では、試験コマンドは、複数ビットからなるコマンド端子に供給されるコマンド信号のうち、通常動作で使用しない組み合わせにより認識される。すなわち、通常動作で使用するコマンド端子を試験を実行するための試験端子として共用できる。この結果、試験端子を新たに形成する必要はなく、チップサイズの増加を防止できる。
【００１０】
請求項６の半導体集積回路では、最初のエントリ信号が出力された後、集積回路の状態は、通常動作モードから試験モードに移行する。試験モード時には、通常動作のみで使用する回路の動作を停止することが可能である。このため、２回目以降の試験コマンドの受信回数を１回目の試験コマンドの受信回数に比べ減らしても、集積回路の動作の信頼性が低下することはない。
【００１１】
請求項７の半導体集積回路では、最初のエントリ信号の出力後、試験コマンドを１回受信する毎にエントリ信号が出力される。試験モードへの移行後、最小回数の試験コマンドの受信により試験を起動・終了することで、従来に比べ試験時間を大幅に短縮できる。最初の試験を実行するためには、試験コマンドを複数回受信する必要があるため、通常動作中にノイズ等により誤ってエントリ信号が生成され、試験が実行されることはない。
【００１２】
請求項１０の半導体集積回路の試験方法では、通常動作モードにおいて、試験コマンドをｎ回受信したときに試験要求が受け付けられ、集積回路の状態は、試験モードに移行する。そして、試験コマンドとともにアドレス端子に供給されるアドレス信号に応じて複数の試験のいずれかが実行される。試験モードにおいて、試験コマンドをｎ回より少ない所定の回数受ける毎に試験要求が受け付けられ、試験コマンドとともに供給されるアドレス信号に応じて、試験のいずれかが実行される。あるいは、集積回路の状態が、試験モードから通常動作モードに移行する。本発明においても、２回目以降の試験時間を短縮できる。通常動作中にノイズ等により誤ってエントリ信号が生成され、試験が実行されることはない。このため、集積回路の動作の信頼性を低下させることなく、試験時間を短縮できる。また、複数の試験項目のうち、起動または終了すべき試験を容易に識別できる。通常動作で使用するアドレス端子を試験端子として共用できるため、試験端子を新たに形成する必要はなく、チップサイズの増加を防止できる。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。末尾に"Z"が付く信号は、正論理を示し、末尾に"B"または"X"が付く信号は、負論理を示している。
図１は、本発明の半導体集積回路の一実施形態を示している。この半導体集積回路は、シリコン基板上にCMOSプロセスを使用してクロック非同期のDRAMとして形成されている。DRAMは、エントリデコーダ１０とエントリ生成回路１２とを有するエントリ回路１４、アドレスデコーダ１６、試験制御回路１８、複数の試験起動回路２０（２０ａ、２０ｂ、２０ｃ、...）、動作制御回路２２およびメモリコア２４を有している。図中、信号線の端の丸印は、外部端子を示している。
【００１４】
エントリデコーダ１０は、DRAMの外部からコマンド信号CMD（チップイネーブル信号CEB、上位バイト信号UBB、下位バイト信号LBB、書き込みイネーブル信号WEB、出力イネーブル信号OEB）を受け、エントリ生成回路１２からエントリ信号ENTRYZを受け、第１エントリ信号TMENTZまたは第２エントリ信号PCTLXを出力する。チップイネーブル信号CEB、上位バイト信号UBB、下位バイト信号LBB、書き込みイネーブル信号WEB、出力イネーブル信号OEBは、コマンド端子（チップイネーブル端子、上位バイト端子、下位バイト端子、書き込みイネーブル端子、および出力イネーブル端子）を介してそれぞれ供給される。チップイネーブル信号CEB、上位バイト信号UBB、下位バイト信号LBB、書き込みイネーブル信号WEB、出力イネーブル信号OEBは、読み出し動作および書き込み動作等の通常動作時（通常動作モード）および後述する試験モード時に使用するコマンド信号CMDである。エントリ生成回路１２は、第１および第２エントリ信号TMENTZ、PCTLXと試験モード信号TESZとを受け、エントリ信号ENTRYZを出力する。エントリ信号ENTRYZは、試験を起動または終了するために試験制御回路１８に出力される試験要求である。
【００１５】
アドレスデコーダ１６は、DRAMの外部から供給されるアドレス信号ADDを受信し、内部アドレス信号A0Z-A5Z、IADを出力する。内部アドレス信号A0Z-A5Zは、アドレス信号ADDの下位３ビットが"0-5"を示すときにそれぞれ高レベルに変化する。内部アドレス信号IADは、アドレス信号ADDの各ビット毎（４ビット目以降）に生成される正論理の信号および負論理の信号である。
【００１６】
試験制御回路１８は、後述する試験コマンドとともにアドレス端子に供給されるアドレス信号ADD（内部アドレス信号A0Z-A5Z）をエントリ信号ENTRYZに同期して受信し、受信した内部アドレス信号A0Z-A5Zに応じて試験の起動または終了を制御する試験開始信号ENTZ、プリチャージ信号PREZ、および試験終了信号EXTZを出力する。試験開始信号ENTZ、プリチャージ信号PREZ、および試験終了信号EXTZは、試験モード時に実行される試験を制御する試験制御信号である。
【００１７】
各試験起動回路２０（２０ａ、２０ｂ、２０ｃ、...）は、試験開始信号ENTZ、プリチャージ信号PREZ、および試験終了信号EXTZ、および内部アドレス信号IADを受け、試験起動信号TESTZ（TEST0Z、TEST1Z、TEST2Z、...）を出力する。この実施形態では、試験起動回路２０ａは、バーンイン試験を起動し、試験起動回路２０ｂは、セルフリフレッシュ動作の周期を測定するリフレッシュ周期試験を起動し、試験起動回路２０ｃは、セルフリフレッシュ動作の周期を変更するリフレッシュ周期のトリミング試験を起動する。ここで、バーンイン試験とは、初期不良を取り除くために、DRAM内の回路の動作を一定の期間続ける試験である。セルフリフレッシュ動作とは、DRAM内部でリフレッシュ要求を周期的に発生させ、外部からのリフレッシュコマンドを受けることなくリフレッシュを自動で実行する動作である。リフレッシュ要求は、発振器（タイマ）の周期を利用して発生させるため、周期の測定および周期を最適にするためのトリミングが必要になる。
【００１８】
動作制御回路２２は、試験モード時に試験起動信号TESTZ（TEST0Z、TEST1Z、TEST2Z、...）を受け、メモリコア２４を試験するための制御信号CNTを出力し、試験の実行時に高レベルの試験モード信号TESZを出力する。また、動作制御回路２２は、通常動作モード時にコマンド信号CMDのデコード信号（図示せず）を受け、読み出し動作、書き込み動作、またはリフレッシュ動作を実行するための制御信号CNTをメモリコア２４に出力する。
【００１９】
メモリコア２４は、転送トランジスタおよびキャパシタを含む複数のメモリセルMC、メモリセルMCの転送トランジスタのゲートに接続されたワード線WL、および転送トランジスタのデータ入出力ノードに接続されたビット線BLを有している。ビット線は、コラムスイッチ（図示せず）を介してメモリセルMCから読み出された読み出しデータをデータ線DLに伝達し、データ線DLを介してデータ入出力端子DQから供給される書き込みデータをメモリセルMCに伝達する。
【００２０】
この実施形態では、データ入出力端子DQは、１６ビットで構成されている。上位バイト信号UBBが低レベルのとき、上位の８ビットが有効になり、下位バイト信号LBBが低レベルのとき、下位の８ビットが有効になる。
図２は、図１に示したエントリデコーダ１０の詳細を示している。エントリデコーダ１０は、デコーダ１０ａ、パルス発生器１０ｂ、リセット回路１０ｃ、およびシフトレジスタ２６を有している。パルス発生器１０ｂおよびリセット回路１０ｃに形成されている抵抗記号を記載したインバータは、遅延回路を含んでいる。
【００２１】
デコーダ１０ａは、低レベルのチップイネーブル信号CEB、書き込みイネーブル信号WEB、および高レベルの上位バイト信号UBB、下位バイト信号LBBを受けたときに、低レベルの試験活性化信号TACTXを出力する。パルス発生器１０ｂは、試験活性化信号TACTXが低レベルのときに、出力イネーブル信号OEBの立ち下がりエッジに同期してパルス信号TCMDZ、TCMDXを出力する。読み出し動作または書き込み動作等の通常動作において、書き込みイネーブル信号WEBと出力イネーブル信号OEBが同時に低レベルに変化することはない。このように、コマンド端子から供給されるコマンド信号CMDのうち、通常動作で使用しないコマンド信号CMDの組み合わせが、試験を実行するための試験コマンドとして使用される。すなわち、エントリデコーダ１０は、低レベルのチップイネーブル信号CEB、書き込みイネーブル信号WEB、出力イネーブル信号OEB、および高レベルの上位バイト信号UBB、下位バイト信号LBBを同時に受けたときに、試験コマンドの供給を認識する。
【００２２】
リセット回路１０ｃは、高レベルのスタート信号STTZおよび高レベルの試験活性化信号TACTXのいずれかを受けたとき、または高レベルのエントリ信号ENTRYZを受けてから所定の期間後にリセット信号RSTZを出力する。シフトレジスタ２６は、リセット信号RSTZの低レベル時に動作する。シフトレジスタ２６は、最初のパルス信号TCMDZ、TCMDXに応答して第２エントリ信号PCTLXを低レベルに変化させ、４回目のパルス信号TCMDZ、TCMDXに応答して第１エントリ信号TMENTZを高レベルに変化させる。第１および第２エントリ信号TMENTZ、PCTLXは、リセット信号RSTZの高レベル時にリセットされ、低レベルおよび高レベルにそれぞれ変化する。
【００２３】
図３は、図２に示したシフトレジスタ２６の詳細を示している。シフトレジスタ２６は、４つの記憶段２６ａ、２６ｂ、２６ｃ、２６ｄを有している。
記憶段２６ａ、２６ｂ、２６ｃは、直列に接続されたCMOS伝達ゲート、NORゲート、CMOS伝達ゲート、およびインバータと、NORゲートの出力を入力に帰還するクロックトインバータと、インバータの出力を入力に帰還するクロックトインバータとを有している。記憶段２６ｄは、直列に接続されたCMOS伝達ゲート、NORゲート、およびインバータと、NORゲートの出力を入力に帰還するクロックトインバータとを有している。
【００２４】
各記憶段２６ａ、２６ｂ、２６ｃ、２６ｄにおいて、NORゲートの入力に接続されたCMOS伝達ゲートは、パルス信号TCMDZが高レベルのときにオンする。インバータの入力に接続されたCMOS伝達ゲートは、パルス信号TCMDZが低レベルのときにオンする。NORゲートの他方の入力は、リセット信号RSTZを受けている。NORゲートに接続されたクロックトインバータは、パルス信号TCMDZが低レベルのときに動作する。インバータに接続されたクロックトインバータは、パルス信号TCMDZが高レベルのときに動作する。シフトレジスタ２６は、リセット信号RSTZの解除後に試験コマンドを４回受信したときに第１エントリ信号TMENTZを生成する第１回路の機能と、リセット信号RSTZの解除後に試験コマンドを受信する毎に第２エントリ信号PCTLXを生成する第２回路の機能とを有している。
【００２５】
図４は、図３に示したシフトレジスタ２６の動作を示している。この例では、出力イネーブル信号OEBが４回活性化される（図４（ａ））。また、チップイネーブル信号CEB、書き込みイネーブル信号WEBは低レベルに変化しており、上位バイト信号UBB、下位バイト信号LBBは、高レベルに変化しているため（図示せず）、試験活性化信号TACTXは、低レベルを保持している。出力イネーブル信号OEBおよび試験活性化信号TACTXの活性化に応答して、パルス信号TCMDZ、TCMDXが生成される。タイミング図の始まりにおいて、シフトレジスタ２６はリセットされており、ノードN1、N3、N5、N7は、低レベルに変化している（図４（ｂ）、（ｃ）、（ｄ）、（ｅ））。
【００２６】
まず、最初のパルス信号TCMDZの立ち上がりエッジ（=TCMDXの立ち下がりエッジ）に同期して、記憶段２６ａのNORゲートの入力に低レベルが伝達され、ノードN1が高レベルに変化する（図４（ｆ））。次に最初のパルス信号TCMDZの立ち下がりエッジに同期して、ノードN1のレベルがインバータを介してノードN2に伝達され、ノードN2が低レベルに変化する（図４（ｇ））。ノードN2のレベルは、第２エントリ信号PCTLXとして出力される。
【００２７】
同様にして、パルス信号TCMDZの立ち上がりエッジおよび立ち下がりエッジに同期して、ノードN3、N5、N7が順次高レベルに変化し、ノードN4、N6が順次低レベルに変化する（図４（ｈ）、（ｉ）、（ｊ））。ノードN7の高レベルに応答してノードN8が低レベルに変化し、第１エントリ信号TMENTZが高レベルに変化する（図４（ｋ））。
【００２８】
この後、第１エントリ信号TMENTZに応答してエントリ信号ENTRYZが生成される（図４（ｌ））。エントリ信号ENTRYZに同期してリセット信号RSTZが生成され（図４（ｍ））、シフトレジスタ２６がリセットされる（図４（ｎ））。
図５は、図１に示したエントリ生成回路１２の詳細を示している。エントリ生成回路１２は、試験モード信号TESZの高レベル時に動作するNANDゲート１２ａ、試験モード信号TESZの低レベル時に動作するNANDゲート１２ｂ、およびNANDゲート１２ａ、１２ｂの出力を受け、エントリ信号ENTRYZを出力するNANDゲート１２ｃ（負論理のORゲート）を有している。エントリ生成回路１２は、DRAMが試験モード（TESZ=高レベル）のときに、第２エントリ信号PCTLXに同期してエントリ信号ENTRYZを出力し、DRAMが通常動作モード（TESZ=低レベル）のときに、第１エントリ信号TMENTZに同期してエントリ信号ENTRYZを出力する。試験モード信号TESZは、最初のエントリ信号ENTRYZの出力に対応して低レベルから高レベルに変化する。このため、エントリ生成回路１２は、最初のエントリ信号ENTRYZが出力されるまで第２エントリ信号PCTLXをマスクし、最初のエントリ信号ENTRYZの出力後に第１エントリ信号TMENTZをマスクし、マスクされていない第１または第２エントリ信号TMENTZ、PCTLXをエントリ信号ENTRYZとして出力する。すなわち、エントリ生成回路１２は、第１または第２エントリ信号TMENTZ、PCTLXをマスクするマスク回路として動作する。このように、簡易なシフトレジスタ２６とエントリ生成回路１２とによりエントリ信号ENTRYZを生成できる。
【００２９】
図６は、図１に示した試験制御回路１８の詳細を示している。試験制御回路１８は、内部アドレス信号A0Z-A5Zをデコードするアドレスデコーダ１８ａ、アドレスデコーダ１８の出力およびエントリ信号ENTRYZを受け、試験終了信号EXTZ、試験開始信号ENTZ、およびプリチャージ信号PREZをそれぞれ出力するNAND回路１８ｂ、１８ｃ、１８ｄを有している。
【００３０】
アドレスデコーダ１８ａは、内部アドレス信号A0Z-A5Zが２進数で"000000"、"000001"のとき、デコード信号00Z、01Zをそれぞれ高レベルにし、内部アドレス信号A0Z-A5Zが２進数で"000000"、"000001"以外のとき、デコード信号XXZを高レベルにする。NAND回路１８ｂは、内部アドレス信号A0Z-A5Zが"000000"のとき、エントリ信号ENTRYZに同期して試験終了信号EXTZを出力する。NAND回路１８ｂは、内部アドレス信号A0Z-A5Zが"000001"および"000001"以外のとき、エントリ信号ENTRYZに同期して試験開始信号ENTZを出力する。NAND回路１８ｃは、内部アドレス信号A0Z-A5Zが"000001"のとき、エントリ信号ENTRYZに同期してプリチャージ信号PREZを出力する。
【００３１】
図７は、バーンイン試験を実行するための主要な信号の状態を示している。この例では、チップイネーブル信号CEBおよび書き込みイネーブル信号WEBが低レベルにされ、上位バイト信号UBBおよび下位バイト信号LBBが高レベルにされ、出力イネーブル信号OEBが繰り返し活性化（低レベルのパルス）される。すなわち、出力イネーブル信号OEBの活性化が、試験コマンドとして認識される。
【００３２】
まず、エントリ回路１０（図２）は、図４に示したように、１回目および４回目の出力イネーブル信号OEBの活性化（試験コマンド）に同期して、第２エントリ信号PCTLXおよび第１エントリ信号TMENTZをそれぞれ出力する（図７（ａ）、（ｂ））。このとき、DRAMは試験モードには移行していないため、試験モード信号TESZは、低レベルを保持している（図７（ｃ））。このため、エントリ生成回路（図５）は、第１エントリ信号TMENTZに同期してエントリ信号ENTRYZを出力する（図７（ｄ））。すなわち、４回目の試験コマンドを受信したときに、最初の試験要求が受け付けられる。
【００３３】
４回目の出力イネーブル信号OEB（試験コマンド）に同期して試験の開始（ENT）を示すアドレス信号ADD（内部アドレス信号A0Z-A5Z）が供給される（図７（ｅ））。試験制御回路１８（図６）は、エントリ信号ENTRYZに同期して内部アドレス信号A0Z-A5Zをデコードし試験開始信号ENTZを出力する（図７（ｆ））。また、４回目の出力イネーブル信号OEBに同期してバーンイン試験（BIN）を示すアドレス信号ADD（内部アドレス信号IAD）が供給される（図７（ｇ））。試験起動回路２０ａは、試験開始信号ENTZに同期して内部アドレス信号IAD（BIN）をデコードし、試験起動信号TEST0Zを出力する（図７（ｈ））。試験起動信号TEST0Zの活性化により、動作制御回路２２（図１）が動作し、バーンイン試験が実行される。動作制御回路２２は、最初のエントリ信号ENTRYZの出力に対応して、DRAMの状態が試験モードであることを示す試験モード信号TESZを高レベルに変化させる（図７（ｉ））。すなわち、DRAMの状態は、通常動作モードから試験モードに移行する。以後、高レベルの試験モード信号TESZがエントリ生成回路１２に供給されるため、第２エントリ信号PCTLXを受信するNANDゲート１２ａが動作する。このため、出力イネーブル信号OEBの活性化の都度エントリ信号ENTRYZが出力される。
【００３４】
バーンイン試験の終了時に、出力イネーブル信号OEBが活性化される（図７（ｊ））。エントリ回路１０は、出力イネーブル信号OEBの活性化に同期して、第２エントリ信号PCTLXを出力する（図７（ｋ））。このとき、最初のエントリ信号ENTRYZが出力され、DRAMは試験モードに移行しているため、エントリ生成回路１２は、第２エントリ信号PCTLXに同期してエントリ信号ENTRYZを出力する（図７（ｌ））。２回目以降の試験要求は、試験コマンドの供給毎に受け付けられる。
【００３５】
また、出力イネーブル信号OEBに同期して動作の開始（PRE）を示すアドレス信号ADD（内部アドレス信号A0Z-A5Z）が供給される（図７（ｍ））。試験制御回路１８は、エントリ信号ENTRYZに同期して内部アドレス信号A0Z-A5Zをデコードしプリチャージ信号PREZを出力する（図７（ｎ））。試験起動回路２０ａは、プリチャージ信号PREZを受け、バーンイン試験を停止し、ビット線BLを所定の電圧にリセットするプリチャージ動作試験の開始を動作制御回路２２に指示する。
【００３６】
プリチャージ動作試験の終了後、出力イネーブル信号OEBが再び活性化される（図７（ｏ））。エントリ回路１０は、出力イネーブル信号OEBの活性化に同期して、第２エントリ信号PCTLXを出力する（図７（ｐ））。エントリ生成回路１２は、第２エントリ信号PCTLXに同期してエントリ信号ENTRYZを出力する（図７（ｑ））。
【００３７】
また、出力イネーブル信号OEBに同期して試験モードから通常動作モードへの復帰（EXT）を示すアドレス信号ADD（内部アドレス信号A0Z-A5Z）が供給される（図７（ｒ））。試験制御回路１８は、エントリ信号ENTRYZに同期して内部アドレス信号A0Z-A5Zをデコードし、試験終了信号EXTZを出力する（図７（ｓ））。試験起動回路２０ａは、試験終了信号EXTZに応答して試験起動信号TEST0Zを低レベルに変化させる（図７（ｔ））。動作制御回路２２は、低レベルの試験起動信号TEST0Zを受け、内部の試験回路を非活性化し、試験モード信号TESZを低レベルに変化する（図７（ｕ））。そして、DRAMの状態は、試験モードから通常動作モードに移行する。
【００３８】
図８は、複数の試験を実行するための主要な信号の状態を示している。図７と同じ動作については詳細な説明を省略する。この例では、リフレッシュ周期を測定するリフレッシュ周期試験、リフレッシュ周期のトリミング試験、およびバーンイン試験が順次実行される。
まず、図７と同様に、出力イネーブル信号OEBが４回供給され、エントリ信号ENTRYZが出力される（図８（ａ））。４回目の出力イネーブル信号OEBに同期して試験の開始（ENT）を示すアドレス信号ADD（内部アドレス信号A0Z-A5Z）およびリフレッシュ周期試験（RFP）を示すアドレス信号ADD（内部アドレス信号IAD）が供給される（図８（ｂ）、（ｃ））。試験起動回路２０ｂは、試験開始信号ENTZに同期して内部アドレス信号IAD（RFP）をデコードし、試験起動信号TEST1Zを出力する（図８（ｄ））。試験起動信号TEST1Zの活性化により、動作制御回路２２が動作し、リフレッシュ周期が測定される。動作制御回路２２は、試験モード信号TESZを高レベルに変化させる（図８（ｅ））。
【００３９】
リフレッシュ周期試験の終了後、出力イネーブル信号OEBが再び活性化され、第２エントリ信号PCTLXおよびエントリ信号ENTRYZが出力される（図８（ｆ））。出力イネーブル信号OEBに同期して試験の開始（ENT）を示すアドレス信号ADD（内部アドレス信号A0Z-A5Z）が再び供給される（図８（ｇ））。試験起動回路２０ｃは、試験開始信号ENTZに同期して内部アドレス信号IAD（TRM）をデコードし、試験起動信号TEST2Zを出力する（図８（ｈ））。試験起動信号TEST2Zの活性化により、動作制御回路２２が動作し、リフレッシュ周期がトリミングされる。
【００４０】
トリミング試験の終了後、出力イネーブル信号OEBが再び活性化され、第２エントリ信号PCTLXおよびエントリ信号ENTRYZが出力される（図８（ｉ））。出力イネーブル信号OEBに同期して試験の開始（ENT）を示すアドレス信号ADD（内部アドレス信号A0Z-A5Z）が再び供給される（図８（ｊ））。試験起動回路２０ｃは、試験開始信号ENTZに同期して内部アドレス信号IAD（BIN）をデコードし、試験起動信号TEST0Zを出力する（図８（ｋ））。試験起動信号TEST0Zの活性化により、動作制御回路２２が動作し、バーンイン試験が実行される。
【００４１】
この後、図７と同様に、出力イネーブル信号OEBに同期してアドレス信号ADDが供給され、プリチャージ動作試験および試験モードからのイクジット動作が実行される。
以上、本実施形態では、通常動作モード時に、試験コマンドを連続して４回受信したときにエントリ信号ENTRYZを生成し、試験を起動した。また、最初にエントリ信号ENTRYZを生成して試験モードに移行した後は、試験コマンドを１回受信する都度エントリ信号ENTRYZを生成し、試験を起動または終了した。このため、試験モードに移行した後、試験コマンドを受信してから試験を起動するまでの時間を短縮でき、試験時間を短縮できる。特に、複数の試験が連続して実行される場合に高い効果を得ることができる。また、試験時間の長いバーンイン試験の起動、終了に適用することで、試験時間をより短縮できる。
【００４２】
通常動作モード時に試験を起動するためには、試験コマンドを連続して４回受信しなくてはならない。このため、通常動作中にノイズ等により誤ってエントリ信号が生成され、試験が実行されることはない。すなわち、DRAMの動作の信頼性を低下させることなく、試験時間を短縮できる。
試験コマンドとともに供給されるアドレス信号ADDに応じて、試験の起動または終了を判断した。このため、試験の起動または終了を容易に識別できる。また、通常動作モードで使用するアドレス端子を試験端子として共用できるため、試験端子を新たに形成する必要はない。したがって、チップサイズの増加を防止できる。
【００４３】
シフトレジスタ２６（エントリ回路１０）の記憶段２６ａ、２６ｂから第２エントリ信号PCTLXおよび第１エントリ信号TMENTZを順次出力し、これ等信号PCTLX、TMENTZのいずれかをエントリ生成回路１２（マスク回路）でマスクすることでエントリ信号ENTRYZを生成した。このため、簡易な回路によってエントリ信号ENTRYZを容易に生成できる。
【００４４】
試験コマンドを、コマンド端子を介して供給されるコマンド信号CMDのうち、通常動作で使用しない組み合わせを試験コマンドに割り当てた。このため、試験端子を新たに形成する必要はなく、チップサイズの増加を防止できる。
なお、上述した実施形態では、本発明をクロック非同期式のDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をクロック同期式のSDRAM（Synchronous DRAM）に適用してもよい。
【００４５】
上述した実施形態では、本発明をDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をSRAM、フラッシュメモリ等の他の半導体メモリ、あるいはマイクロコンピュータ、ロジックLSI等に適用してもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００４６】
【発明の効果】
請求項１の半導体集積回路および請求項８の半導体集積回路の試験方法では、２回目以降のエントリ信号に対応する試験時間を短縮できる。通常動作中にノイズ等により誤ってエントリ信号が生成され、試験が実行されることはない。すなわち、集積回路の動作の信頼性を低下させることなく、試験時間を短縮できる。特に、複数の試験が連続して実行される場合に高い効果を得ることができる。
請求項２の半導体集積回路および請求項９の半導体集積回路の試験方法では、受信した試験コマンドに応じて試験を起動すべきか終了すべきかを容易に識別できる。また、通常動作で使用するアドレス端子を試験端子として共用できるため、試験端子を新たに形成する必要はなく、チップサイズの増加を防止できる。
【００４７】
請求項３の半導体集積回路では、バーンイン試験の起動、終了に適用することで、試験時間の短縮効果を向上できる。
請求項４の半導体集積回路では、簡易な回路によってエントリ信号を容易に生成できる。
請求項５の半導体集積回路では、試験端子を新たに形成する必要はなく、チップサイズの増加を防止できる。
【００４８】
請求項６の半導体集積回路では、集積回路の動作の信頼性が低下することを防止できる。
請求項７の半導体集積回路では、試験モードへの移行後、最小回数の試験コマンドの受信により試験を起動・終了することで、試験時間を短縮できる。
請求項１０の半導体集積回路の試験方法では、２回目以降の試験要求に対応する試験時間を短縮できる。通常動作中にノイズ等により誤って試験要求を受け付け、試験が実行されることはない。このため、集積回路の動作の信頼性を低下させることなく、試験時間を短縮できる。また、複数の試験項目のうち、起動または終了すべき試験を容易に識別できる。通常動作で使用するアドレス端子を試験端子として共用できるため、試験端子を新たに形成する必要はなく、チップサイズの増加を防止できる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の一実施形態を示すブロック図である。
【図２】図１に示したエントリデコーダの詳細を示すブロック図である。
【図３】図２に示したシフトレジスタの詳細を示す回路図である。
【図４】図３に示したシフトレジスタの動作を示すタイミング図である。
【図５】図１に示したエントリ生成回路の詳細を示す回路図である。
【図６】図１に示した試験制御回路の詳細を示す回路図である。
【図７】バーンイン試験を実行するための主要な信号の状態を示すタイミング図である。
【図８】複数の試験を実行するための主要な信号の状態を示すタイミング図である。
【符号の説明】
１０ エントリデコーダ
１２ エントリ生成回路
１４ エントリ回路
１６ アドレスデコーダ
１８ 試験制御回路
２０（２０ａ、２０ｂ、２０ｃ、...） 試験起動回路
２２ 動作制御回路
２４ メモリコア
１０ａ デコーダ
１０ｂ パルス発生器
１０ｃ リセット回路
２６ シフトレジスタ
２６ａ、２６ｂ、２６ｃ、２６ｄ 記憶段
ADD アドレス信号
A0Z-A5Z 内部アドレス信号
BL ビット線
CEB チップイネーブル信号
CMD コマンド信号
CNT 制御信号
DQ データ信号
ENTRYZ エントリ信号
ENTZ 試験開始信号
EXTZ 試験終了信号
IAD 内部アドレス信号
LBB 下位バイト信号
MC メモリセル
OEB 出力イネーブル信号
PCTLX 第２エントリ信号
PREZ プリチャージ信号
RSTZ リセット信号
STTZ スタート信号
TACTX 試験活性化信号
TCMDZ、TCMDX パルス信号
TESTZ（TEST0Z、TEST1Z、TEST2Z、...） 試験起動信号
TESZ 試験モード信号
TMENTZ 第１エントリ信号
UBB 上位バイト信号
WEB 書き込みイネーブル信号
WL ワード線
【発明の属する技術分野】
本発明は、試験モードを有する半導体集積回路に関する。
【０００２】
【従来の技術】
試験モードを有する半導体集積回路として、例えば、特開平２０００−２４３７９７号公報に開示される技術が知られている。この半導体集積回路では、通常動作モードにおいて試験コマンドを複数回入力したときに試験モードに移行する。このため、半導体集積回路が通常動作時に誤って試験モードに移行することが防止される。
【０００３】
【発明が解決しようとする課題】
しかしながら、例えば、半導体集積回路の製造後に複数の試験を実行する場合、各試験毎にコマンド信号を複数回入力する必要があった。また、各試験の終了後にコマンド信号を複数回入力して試験モードから通常動作モードに移行させる必要があった。このため、複数の試験を連続して実行する場合には、コマンド信号を多数回入力しなくてはならず、試験時間が増加するという問題があった。
本発明の目的は、通常試験モードから試験モードへの移行を確実に行うとともに、試験時間を短縮できる半導体集積回路を提供することにある。
【０００４】
【課題を解決するための手段】
請求項１の半導体集積回路および請求項８の半導体集積回路の試験方法では、集積回路内部において、試験コマンドをｎ回受信したときに複数の試験のいずれかを起動するためのエントリ信号が出力される。また、最初のエントリ信号の出力後、ｎ回より少ない所定の回数の試験コマンドを受信する毎に、試験のいずれかを起動または終了するためのエントリ信号が出力される。エントリ信号は、例えば、試験コマンドを受信するエントリ回路から出力される。
【０００５】
本発明では、２回目以降の試験の起動または試験の終了させるために供給される試験コマンドの回数が、１回目より少なくて済む。このため２回目以降の試験時間を短縮できる。最初の試験の起動は、試験コマンドをｎ回受信したときのみに起動される。このため、通常動作中にノイズ等により誤ってエントリ信号が生成され、試験が実行されることはない。すなわち、集積回路の動作の信頼性を低下させることなく、試験時間を短縮できる。特に、複数の試験が連続して実行される場合に高い効果が得られる。
【０００６】
請求項２の半導体集積回路および請求項９の半導体集積回路の試験方法では、試験の起動または終了は、試験コマンドとともにアドレス端子に供給されるアドレス信号に応じて識別される。例えば、集積回路に形成されている試験制御回路は、エントリ信号に同期してアドレス信号を受信し、試験の起動または終了を制御する試験制御信号を出力する。このため、受信した試験コマンドに応じて試験を起動すべきか終了すべきかを容易に識別できる。また、通常動作で使用するアドレス端子を試験端子として共用できるため、試験端子を新たに形成する必要はない。この結果、チップサイズの増加を防止できる。
【０００７】
請求項３の半導体集積回路では、半導体集積回路は、複数のメモリセルおよびメモリセルから読み出されたデータを伝達するビット線を有するメモリコアを有している。そして、エントリ信号により起動される試験には、メモリセルのバーンイン試験およびバーンイン試験後にビット線を所定の電圧にリセットするプリチャージ動作試験が含まれている。一般に、バーンイン試験は、集積回路を一定の期間動作し続けて初期不良を取り除くために実行される。このため、バーンイン試験は、他の試験に比べ試験時間が長い。したがって、本発明をバーンイン試験の起動、終了に適用することによる試験時間の短縮効果は大きい。
【０００８】
請求項４の半導体集積回路では、エントリ回路は、第１回路、第２回路およびマスク回路を有している。第１回路は、試験コマンドをｎ回受信したときに第１エントリ信号を生成する。第２回路は、試験コマンドを所定の回数受信する毎に第２エントリ信号を生成する。マスク回路は、最初のエントリ信号が出力されるまで第２エントリ信号をマスクし、最初のエントリ信号の出力後に第１エントリ信号をマスクする。マスク回路は、マスクされていない第１または第２エントリ信号をエントリ信号として出力する。このため、簡易な回路によってエントリ信号を容易に生成できる。
【０００９】
請求項５の半導体集積回路では、試験コマンドは、複数ビットからなるコマンド端子に供給されるコマンド信号のうち、通常動作で使用しない組み合わせにより認識される。すなわち、通常動作で使用するコマンド端子を試験を実行するための試験端子として共用できる。この結果、試験端子を新たに形成する必要はなく、チップサイズの増加を防止できる。
【００１０】
請求項６の半導体集積回路では、最初のエントリ信号が出力された後、集積回路の状態は、通常動作モードから試験モードに移行する。試験モード時には、通常動作のみで使用する回路の動作を停止することが可能である。このため、２回目以降の試験コマンドの受信回数を１回目の試験コマンドの受信回数に比べ減らしても、集積回路の動作の信頼性が低下することはない。
【００１１】
請求項７の半導体集積回路では、最初のエントリ信号の出力後、試験コマンドを１回受信する毎にエントリ信号が出力される。試験モードへの移行後、最小回数の試験コマンドの受信により試験を起動・終了することで、従来に比べ試験時間を大幅に短縮できる。最初の試験を実行するためには、試験コマンドを複数回受信する必要があるため、通常動作中にノイズ等により誤ってエントリ信号が生成され、試験が実行されることはない。
【００１２】
請求項１０の半導体集積回路の試験方法では、通常動作モードにおいて、試験コマンドをｎ回受信したときに試験要求が受け付けられ、集積回路の状態は、試験モードに移行する。そして、試験コマンドとともにアドレス端子に供給されるアドレス信号に応じて複数の試験のいずれかが実行される。試験モードにおいて、試験コマンドをｎ回より少ない所定の回数受ける毎に試験要求が受け付けられ、試験コマンドとともに供給されるアドレス信号に応じて、試験のいずれかが実行される。あるいは、集積回路の状態が、試験モードから通常動作モードに移行する。本発明においても、２回目以降の試験時間を短縮できる。通常動作中にノイズ等により誤ってエントリ信号が生成され、試験が実行されることはない。このため、集積回路の動作の信頼性を低下させることなく、試験時間を短縮できる。また、複数の試験項目のうち、起動または終了すべき試験を容易に識別できる。通常動作で使用するアドレス端子を試験端子として共用できるため、試験端子を新たに形成する必要はなく、チップサイズの増加を防止できる。
【００１３】
【発明の実施の形態】
以下、本発明の実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本で構成されている。末尾に"Z"が付く信号は、正論理を示し、末尾に"B"または"X"が付く信号は、負論理を示している。
図１は、本発明の半導体集積回路の一実施形態を示している。この半導体集積回路は、シリコン基板上にCMOSプロセスを使用してクロック非同期のDRAMとして形成されている。DRAMは、エントリデコーダ１０とエントリ生成回路１２とを有するエントリ回路１４、アドレスデコーダ１６、試験制御回路１８、複数の試験起動回路２０（２０ａ、２０ｂ、２０ｃ、...）、動作制御回路２２およびメモリコア２４を有している。図中、信号線の端の丸印は、外部端子を示している。
【００１４】
エントリデコーダ１０は、DRAMの外部からコマンド信号CMD（チップイネーブル信号CEB、上位バイト信号UBB、下位バイト信号LBB、書き込みイネーブル信号WEB、出力イネーブル信号OEB）を受け、エントリ生成回路１２からエントリ信号ENTRYZを受け、第１エントリ信号TMENTZまたは第２エントリ信号PCTLXを出力する。チップイネーブル信号CEB、上位バイト信号UBB、下位バイト信号LBB、書き込みイネーブル信号WEB、出力イネーブル信号OEBは、コマンド端子（チップイネーブル端子、上位バイト端子、下位バイト端子、書き込みイネーブル端子、および出力イネーブル端子）を介してそれぞれ供給される。チップイネーブル信号CEB、上位バイト信号UBB、下位バイト信号LBB、書き込みイネーブル信号WEB、出力イネーブル信号OEBは、読み出し動作および書き込み動作等の通常動作時（通常動作モード）および後述する試験モード時に使用するコマンド信号CMDである。エントリ生成回路１２は、第１および第２エントリ信号TMENTZ、PCTLXと試験モード信号TESZとを受け、エントリ信号ENTRYZを出力する。エントリ信号ENTRYZは、試験を起動または終了するために試験制御回路１８に出力される試験要求である。
【００１５】
アドレスデコーダ１６は、DRAMの外部から供給されるアドレス信号ADDを受信し、内部アドレス信号A0Z-A5Z、IADを出力する。内部アドレス信号A0Z-A5Zは、アドレス信号ADDの下位３ビットが"0-5"を示すときにそれぞれ高レベルに変化する。内部アドレス信号IADは、アドレス信号ADDの各ビット毎（４ビット目以降）に生成される正論理の信号および負論理の信号である。
【００１６】
試験制御回路１８は、後述する試験コマンドとともにアドレス端子に供給されるアドレス信号ADD（内部アドレス信号A0Z-A5Z）をエントリ信号ENTRYZに同期して受信し、受信した内部アドレス信号A0Z-A5Zに応じて試験の起動または終了を制御する試験開始信号ENTZ、プリチャージ信号PREZ、および試験終了信号EXTZを出力する。試験開始信号ENTZ、プリチャージ信号PREZ、および試験終了信号EXTZは、試験モード時に実行される試験を制御する試験制御信号である。
【００１７】
各試験起動回路２０（２０ａ、２０ｂ、２０ｃ、...）は、試験開始信号ENTZ、プリチャージ信号PREZ、および試験終了信号EXTZ、および内部アドレス信号IADを受け、試験起動信号TESTZ（TEST0Z、TEST1Z、TEST2Z、...）を出力する。この実施形態では、試験起動回路２０ａは、バーンイン試験を起動し、試験起動回路２０ｂは、セルフリフレッシュ動作の周期を測定するリフレッシュ周期試験を起動し、試験起動回路２０ｃは、セルフリフレッシュ動作の周期を変更するリフレッシュ周期のトリミング試験を起動する。ここで、バーンイン試験とは、初期不良を取り除くために、DRAM内の回路の動作を一定の期間続ける試験である。セルフリフレッシュ動作とは、DRAM内部でリフレッシュ要求を周期的に発生させ、外部からのリフレッシュコマンドを受けることなくリフレッシュを自動で実行する動作である。リフレッシュ要求は、発振器（タイマ）の周期を利用して発生させるため、周期の測定および周期を最適にするためのトリミングが必要になる。
【００１８】
動作制御回路２２は、試験モード時に試験起動信号TESTZ（TEST0Z、TEST1Z、TEST2Z、...）を受け、メモリコア２４を試験するための制御信号CNTを出力し、試験の実行時に高レベルの試験モード信号TESZを出力する。また、動作制御回路２２は、通常動作モード時にコマンド信号CMDのデコード信号（図示せず）を受け、読み出し動作、書き込み動作、またはリフレッシュ動作を実行するための制御信号CNTをメモリコア２４に出力する。
【００１９】
メモリコア２４は、転送トランジスタおよびキャパシタを含む複数のメモリセルMC、メモリセルMCの転送トランジスタのゲートに接続されたワード線WL、および転送トランジスタのデータ入出力ノードに接続されたビット線BLを有している。ビット線は、コラムスイッチ（図示せず）を介してメモリセルMCから読み出された読み出しデータをデータ線DLに伝達し、データ線DLを介してデータ入出力端子DQから供給される書き込みデータをメモリセルMCに伝達する。
【００２０】
この実施形態では、データ入出力端子DQは、１６ビットで構成されている。上位バイト信号UBBが低レベルのとき、上位の８ビットが有効になり、下位バイト信号LBBが低レベルのとき、下位の８ビットが有効になる。
図２は、図１に示したエントリデコーダ１０の詳細を示している。エントリデコーダ１０は、デコーダ１０ａ、パルス発生器１０ｂ、リセット回路１０ｃ、およびシフトレジスタ２６を有している。パルス発生器１０ｂおよびリセット回路１０ｃに形成されている抵抗記号を記載したインバータは、遅延回路を含んでいる。
【００２１】
デコーダ１０ａは、低レベルのチップイネーブル信号CEB、書き込みイネーブル信号WEB、および高レベルの上位バイト信号UBB、下位バイト信号LBBを受けたときに、低レベルの試験活性化信号TACTXを出力する。パルス発生器１０ｂは、試験活性化信号TACTXが低レベルのときに、出力イネーブル信号OEBの立ち下がりエッジに同期してパルス信号TCMDZ、TCMDXを出力する。読み出し動作または書き込み動作等の通常動作において、書き込みイネーブル信号WEBと出力イネーブル信号OEBが同時に低レベルに変化することはない。このように、コマンド端子から供給されるコマンド信号CMDのうち、通常動作で使用しないコマンド信号CMDの組み合わせが、試験を実行するための試験コマンドとして使用される。すなわち、エントリデコーダ１０は、低レベルのチップイネーブル信号CEB、書き込みイネーブル信号WEB、出力イネーブル信号OEB、および高レベルの上位バイト信号UBB、下位バイト信号LBBを同時に受けたときに、試験コマンドの供給を認識する。
【００２２】
リセット回路１０ｃは、高レベルのスタート信号STTZおよび高レベルの試験活性化信号TACTXのいずれかを受けたとき、または高レベルのエントリ信号ENTRYZを受けてから所定の期間後にリセット信号RSTZを出力する。シフトレジスタ２６は、リセット信号RSTZの低レベル時に動作する。シフトレジスタ２６は、最初のパルス信号TCMDZ、TCMDXに応答して第２エントリ信号PCTLXを低レベルに変化させ、４回目のパルス信号TCMDZ、TCMDXに応答して第１エントリ信号TMENTZを高レベルに変化させる。第１および第２エントリ信号TMENTZ、PCTLXは、リセット信号RSTZの高レベル時にリセットされ、低レベルおよび高レベルにそれぞれ変化する。
【００２３】
図３は、図２に示したシフトレジスタ２６の詳細を示している。シフトレジスタ２６は、４つの記憶段２６ａ、２６ｂ、２６ｃ、２６ｄを有している。
記憶段２６ａ、２６ｂ、２６ｃは、直列に接続されたCMOS伝達ゲート、NORゲート、CMOS伝達ゲート、およびインバータと、NORゲートの出力を入力に帰還するクロックトインバータと、インバータの出力を入力に帰還するクロックトインバータとを有している。記憶段２６ｄは、直列に接続されたCMOS伝達ゲート、NORゲート、およびインバータと、NORゲートの出力を入力に帰還するクロックトインバータとを有している。
【００２４】
各記憶段２６ａ、２６ｂ、２６ｃ、２６ｄにおいて、NORゲートの入力に接続されたCMOS伝達ゲートは、パルス信号TCMDZが高レベルのときにオンする。インバータの入力に接続されたCMOS伝達ゲートは、パルス信号TCMDZが低レベルのときにオンする。NORゲートの他方の入力は、リセット信号RSTZを受けている。NORゲートに接続されたクロックトインバータは、パルス信号TCMDZが低レベルのときに動作する。インバータに接続されたクロックトインバータは、パルス信号TCMDZが高レベルのときに動作する。シフトレジスタ２６は、リセット信号RSTZの解除後に試験コマンドを４回受信したときに第１エントリ信号TMENTZを生成する第１回路の機能と、リセット信号RSTZの解除後に試験コマンドを受信する毎に第２エントリ信号PCTLXを生成する第２回路の機能とを有している。
【００２５】
図４は、図３に示したシフトレジスタ２６の動作を示している。この例では、出力イネーブル信号OEBが４回活性化される（図４（ａ））。また、チップイネーブル信号CEB、書き込みイネーブル信号WEBは低レベルに変化しており、上位バイト信号UBB、下位バイト信号LBBは、高レベルに変化しているため（図示せず）、試験活性化信号TACTXは、低レベルを保持している。出力イネーブル信号OEBおよび試験活性化信号TACTXの活性化に応答して、パルス信号TCMDZ、TCMDXが生成される。タイミング図の始まりにおいて、シフトレジスタ２６はリセットされており、ノードN1、N3、N5、N7は、低レベルに変化している（図４（ｂ）、（ｃ）、（ｄ）、（ｅ））。
【００２６】
まず、最初のパルス信号TCMDZの立ち上がりエッジ（=TCMDXの立ち下がりエッジ）に同期して、記憶段２６ａのNORゲートの入力に低レベルが伝達され、ノードN1が高レベルに変化する（図４（ｆ））。次に最初のパルス信号TCMDZの立ち下がりエッジに同期して、ノードN1のレベルがインバータを介してノードN2に伝達され、ノードN2が低レベルに変化する（図４（ｇ））。ノードN2のレベルは、第２エントリ信号PCTLXとして出力される。
【００２７】
同様にして、パルス信号TCMDZの立ち上がりエッジおよび立ち下がりエッジに同期して、ノードN3、N5、N7が順次高レベルに変化し、ノードN4、N6が順次低レベルに変化する（図４（ｈ）、（ｉ）、（ｊ））。ノードN7の高レベルに応答してノードN8が低レベルに変化し、第１エントリ信号TMENTZが高レベルに変化する（図４（ｋ））。
【００２８】
この後、第１エントリ信号TMENTZに応答してエントリ信号ENTRYZが生成される（図４（ｌ））。エントリ信号ENTRYZに同期してリセット信号RSTZが生成され（図４（ｍ））、シフトレジスタ２６がリセットされる（図４（ｎ））。
図５は、図１に示したエントリ生成回路１２の詳細を示している。エントリ生成回路１２は、試験モード信号TESZの高レベル時に動作するNANDゲート１２ａ、試験モード信号TESZの低レベル時に動作するNANDゲート１２ｂ、およびNANDゲート１２ａ、１２ｂの出力を受け、エントリ信号ENTRYZを出力するNANDゲート１２ｃ（負論理のORゲート）を有している。エントリ生成回路１２は、DRAMが試験モード（TESZ=高レベル）のときに、第２エントリ信号PCTLXに同期してエントリ信号ENTRYZを出力し、DRAMが通常動作モード（TESZ=低レベル）のときに、第１エントリ信号TMENTZに同期してエントリ信号ENTRYZを出力する。試験モード信号TESZは、最初のエントリ信号ENTRYZの出力に対応して低レベルから高レベルに変化する。このため、エントリ生成回路１２は、最初のエントリ信号ENTRYZが出力されるまで第２エントリ信号PCTLXをマスクし、最初のエントリ信号ENTRYZの出力後に第１エントリ信号TMENTZをマスクし、マスクされていない第１または第２エントリ信号TMENTZ、PCTLXをエントリ信号ENTRYZとして出力する。すなわち、エントリ生成回路１２は、第１または第２エントリ信号TMENTZ、PCTLXをマスクするマスク回路として動作する。このように、簡易なシフトレジスタ２６とエントリ生成回路１２とによりエントリ信号ENTRYZを生成できる。
【００２９】
図６は、図１に示した試験制御回路１８の詳細を示している。試験制御回路１８は、内部アドレス信号A0Z-A5Zをデコードするアドレスデコーダ１８ａ、アドレスデコーダ１８の出力およびエントリ信号ENTRYZを受け、試験終了信号EXTZ、試験開始信号ENTZ、およびプリチャージ信号PREZをそれぞれ出力するNAND回路１８ｂ、１８ｃ、１８ｄを有している。
【００３０】
アドレスデコーダ１８ａは、内部アドレス信号A0Z-A5Zが２進数で"000000"、"000001"のとき、デコード信号00Z、01Zをそれぞれ高レベルにし、内部アドレス信号A0Z-A5Zが２進数で"000000"、"000001"以外のとき、デコード信号XXZを高レベルにする。NAND回路１８ｂは、内部アドレス信号A0Z-A5Zが"000000"のとき、エントリ信号ENTRYZに同期して試験終了信号EXTZを出力する。NAND回路１８ｂは、内部アドレス信号A0Z-A5Zが"000001"および"000001"以外のとき、エントリ信号ENTRYZに同期して試験開始信号ENTZを出力する。NAND回路１８ｃは、内部アドレス信号A0Z-A5Zが"000001"のとき、エントリ信号ENTRYZに同期してプリチャージ信号PREZを出力する。
【００３１】
図７は、バーンイン試験を実行するための主要な信号の状態を示している。この例では、チップイネーブル信号CEBおよび書き込みイネーブル信号WEBが低レベルにされ、上位バイト信号UBBおよび下位バイト信号LBBが高レベルにされ、出力イネーブル信号OEBが繰り返し活性化（低レベルのパルス）される。すなわち、出力イネーブル信号OEBの活性化が、試験コマンドとして認識される。
【００３２】
まず、エントリ回路１０（図２）は、図４に示したように、１回目および４回目の出力イネーブル信号OEBの活性化（試験コマンド）に同期して、第２エントリ信号PCTLXおよび第１エントリ信号TMENTZをそれぞれ出力する（図７（ａ）、（ｂ））。このとき、DRAMは試験モードには移行していないため、試験モード信号TESZは、低レベルを保持している（図７（ｃ））。このため、エントリ生成回路（図５）は、第１エントリ信号TMENTZに同期してエントリ信号ENTRYZを出力する（図７（ｄ））。すなわち、４回目の試験コマンドを受信したときに、最初の試験要求が受け付けられる。
【００３３】
４回目の出力イネーブル信号OEB（試験コマンド）に同期して試験の開始（ENT）を示すアドレス信号ADD（内部アドレス信号A0Z-A5Z）が供給される（図７（ｅ））。試験制御回路１８（図６）は、エントリ信号ENTRYZに同期して内部アドレス信号A0Z-A5Zをデコードし試験開始信号ENTZを出力する（図７（ｆ））。また、４回目の出力イネーブル信号OEBに同期してバーンイン試験（BIN）を示すアドレス信号ADD（内部アドレス信号IAD）が供給される（図７（ｇ））。試験起動回路２０ａは、試験開始信号ENTZに同期して内部アドレス信号IAD（BIN）をデコードし、試験起動信号TEST0Zを出力する（図７（ｈ））。試験起動信号TEST0Zの活性化により、動作制御回路２２（図１）が動作し、バーンイン試験が実行される。動作制御回路２２は、最初のエントリ信号ENTRYZの出力に対応して、DRAMの状態が試験モードであることを示す試験モード信号TESZを高レベルに変化させる（図７（ｉ））。すなわち、DRAMの状態は、通常動作モードから試験モードに移行する。以後、高レベルの試験モード信号TESZがエントリ生成回路１２に供給されるため、第２エントリ信号PCTLXを受信するNANDゲート１２ａが動作する。このため、出力イネーブル信号OEBの活性化の都度エントリ信号ENTRYZが出力される。
【００３４】
バーンイン試験の終了時に、出力イネーブル信号OEBが活性化される（図７（ｊ））。エントリ回路１０は、出力イネーブル信号OEBの活性化に同期して、第２エントリ信号PCTLXを出力する（図７（ｋ））。このとき、最初のエントリ信号ENTRYZが出力され、DRAMは試験モードに移行しているため、エントリ生成回路１２は、第２エントリ信号PCTLXに同期してエントリ信号ENTRYZを出力する（図７（ｌ））。２回目以降の試験要求は、試験コマンドの供給毎に受け付けられる。
【００３５】
また、出力イネーブル信号OEBに同期して動作の開始（PRE）を示すアドレス信号ADD（内部アドレス信号A0Z-A5Z）が供給される（図７（ｍ））。試験制御回路１８は、エントリ信号ENTRYZに同期して内部アドレス信号A0Z-A5Zをデコードしプリチャージ信号PREZを出力する（図７（ｎ））。試験起動回路２０ａは、プリチャージ信号PREZを受け、バーンイン試験を停止し、ビット線BLを所定の電圧にリセットするプリチャージ動作試験の開始を動作制御回路２２に指示する。
【００３６】
プリチャージ動作試験の終了後、出力イネーブル信号OEBが再び活性化される（図７（ｏ））。エントリ回路１０は、出力イネーブル信号OEBの活性化に同期して、第２エントリ信号PCTLXを出力する（図７（ｐ））。エントリ生成回路１２は、第２エントリ信号PCTLXに同期してエントリ信号ENTRYZを出力する（図７（ｑ））。
【００３７】
また、出力イネーブル信号OEBに同期して試験モードから通常動作モードへの復帰（EXT）を示すアドレス信号ADD（内部アドレス信号A0Z-A5Z）が供給される（図７（ｒ））。試験制御回路１８は、エントリ信号ENTRYZに同期して内部アドレス信号A0Z-A5Zをデコードし、試験終了信号EXTZを出力する（図７（ｓ））。試験起動回路２０ａは、試験終了信号EXTZに応答して試験起動信号TEST0Zを低レベルに変化させる（図７（ｔ））。動作制御回路２２は、低レベルの試験起動信号TEST0Zを受け、内部の試験回路を非活性化し、試験モード信号TESZを低レベルに変化する（図７（ｕ））。そして、DRAMの状態は、試験モードから通常動作モードに移行する。
【００３８】
図８は、複数の試験を実行するための主要な信号の状態を示している。図７と同じ動作については詳細な説明を省略する。この例では、リフレッシュ周期を測定するリフレッシュ周期試験、リフレッシュ周期のトリミング試験、およびバーンイン試験が順次実行される。
まず、図７と同様に、出力イネーブル信号OEBが４回供給され、エントリ信号ENTRYZが出力される（図８（ａ））。４回目の出力イネーブル信号OEBに同期して試験の開始（ENT）を示すアドレス信号ADD（内部アドレス信号A0Z-A5Z）およびリフレッシュ周期試験（RFP）を示すアドレス信号ADD（内部アドレス信号IAD）が供給される（図８（ｂ）、（ｃ））。試験起動回路２０ｂは、試験開始信号ENTZに同期して内部アドレス信号IAD（RFP）をデコードし、試験起動信号TEST1Zを出力する（図８（ｄ））。試験起動信号TEST1Zの活性化により、動作制御回路２２が動作し、リフレッシュ周期が測定される。動作制御回路２２は、試験モード信号TESZを高レベルに変化させる（図８（ｅ））。
【００３９】
リフレッシュ周期試験の終了後、出力イネーブル信号OEBが再び活性化され、第２エントリ信号PCTLXおよびエントリ信号ENTRYZが出力される（図８（ｆ））。出力イネーブル信号OEBに同期して試験の開始（ENT）を示すアドレス信号ADD（内部アドレス信号A0Z-A5Z）が再び供給される（図８（ｇ））。試験起動回路２０ｃは、試験開始信号ENTZに同期して内部アドレス信号IAD（TRM）をデコードし、試験起動信号TEST2Zを出力する（図８（ｈ））。試験起動信号TEST2Zの活性化により、動作制御回路２２が動作し、リフレッシュ周期がトリミングされる。
【００４０】
トリミング試験の終了後、出力イネーブル信号OEBが再び活性化され、第２エントリ信号PCTLXおよびエントリ信号ENTRYZが出力される（図８（ｉ））。出力イネーブル信号OEBに同期して試験の開始（ENT）を示すアドレス信号ADD（内部アドレス信号A0Z-A5Z）が再び供給される（図８（ｊ））。試験起動回路２０ｃは、試験開始信号ENTZに同期して内部アドレス信号IAD（BIN）をデコードし、試験起動信号TEST0Zを出力する（図８（ｋ））。試験起動信号TEST0Zの活性化により、動作制御回路２２が動作し、バーンイン試験が実行される。
【００４１】
この後、図７と同様に、出力イネーブル信号OEBに同期してアドレス信号ADDが供給され、プリチャージ動作試験および試験モードからのイクジット動作が実行される。
以上、本実施形態では、通常動作モード時に、試験コマンドを連続して４回受信したときにエントリ信号ENTRYZを生成し、試験を起動した。また、最初にエントリ信号ENTRYZを生成して試験モードに移行した後は、試験コマンドを１回受信する都度エントリ信号ENTRYZを生成し、試験を起動または終了した。このため、試験モードに移行した後、試験コマンドを受信してから試験を起動するまでの時間を短縮でき、試験時間を短縮できる。特に、複数の試験が連続して実行される場合に高い効果を得ることができる。また、試験時間の長いバーンイン試験の起動、終了に適用することで、試験時間をより短縮できる。
【００４２】
通常動作モード時に試験を起動するためには、試験コマンドを連続して４回受信しなくてはならない。このため、通常動作中にノイズ等により誤ってエントリ信号が生成され、試験が実行されることはない。すなわち、DRAMの動作の信頼性を低下させることなく、試験時間を短縮できる。
試験コマンドとともに供給されるアドレス信号ADDに応じて、試験の起動または終了を判断した。このため、試験の起動または終了を容易に識別できる。また、通常動作モードで使用するアドレス端子を試験端子として共用できるため、試験端子を新たに形成する必要はない。したがって、チップサイズの増加を防止できる。
【００４３】
シフトレジスタ２６（エントリ回路１０）の記憶段２６ａ、２６ｂから第２エントリ信号PCTLXおよび第１エントリ信号TMENTZを順次出力し、これ等信号PCTLX、TMENTZのいずれかをエントリ生成回路１２（マスク回路）でマスクすることでエントリ信号ENTRYZを生成した。このため、簡易な回路によってエントリ信号ENTRYZを容易に生成できる。
【００４４】
試験コマンドを、コマンド端子を介して供給されるコマンド信号CMDのうち、通常動作で使用しない組み合わせを試験コマンドに割り当てた。このため、試験端子を新たに形成する必要はなく、チップサイズの増加を防止できる。
なお、上述した実施形態では、本発明をクロック非同期式のDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をクロック同期式のSDRAM（Synchronous DRAM）に適用してもよい。
【００４５】
上述した実施形態では、本発明をDRAMに適用した例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をSRAM、フラッシュメモリ等の他の半導体メモリ、あるいはマイクロコンピュータ、ロジックLSI等に適用してもよい。
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【００４６】
【発明の効果】
請求項１の半導体集積回路および請求項８の半導体集積回路の試験方法では、２回目以降のエントリ信号に対応する試験時間を短縮できる。通常動作中にノイズ等により誤ってエントリ信号が生成され、試験が実行されることはない。すなわち、集積回路の動作の信頼性を低下させることなく、試験時間を短縮できる。特に、複数の試験が連続して実行される場合に高い効果を得ることができる。
請求項２の半導体集積回路および請求項９の半導体集積回路の試験方法では、受信した試験コマンドに応じて試験を起動すべきか終了すべきかを容易に識別できる。また、通常動作で使用するアドレス端子を試験端子として共用できるため、試験端子を新たに形成する必要はなく、チップサイズの増加を防止できる。
【００４７】
請求項３の半導体集積回路では、バーンイン試験の起動、終了に適用することで、試験時間の短縮効果を向上できる。
請求項４の半導体集積回路では、簡易な回路によってエントリ信号を容易に生成できる。
請求項５の半導体集積回路では、試験端子を新たに形成する必要はなく、チップサイズの増加を防止できる。
【００４８】
請求項６の半導体集積回路では、集積回路の動作の信頼性が低下することを防止できる。
請求項７の半導体集積回路では、試験モードへの移行後、最小回数の試験コマンドの受信により試験を起動・終了することで、試験時間を短縮できる。
請求項１０の半導体集積回路の試験方法では、２回目以降の試験要求に対応する試験時間を短縮できる。通常動作中にノイズ等により誤って試験要求を受け付け、試験が実行されることはない。このため、集積回路の動作の信頼性を低下させることなく、試験時間を短縮できる。また、複数の試験項目のうち、起動または終了すべき試験を容易に識別できる。通常動作で使用するアドレス端子を試験端子として共用できるため、試験端子を新たに形成する必要はなく、チップサイズの増加を防止できる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路の一実施形態を示すブロック図である。
【図２】図１に示したエントリデコーダの詳細を示すブロック図である。
【図３】図２に示したシフトレジスタの詳細を示す回路図である。
【図４】図３に示したシフトレジスタの動作を示すタイミング図である。
【図５】図１に示したエントリ生成回路の詳細を示す回路図である。
【図６】図１に示した試験制御回路の詳細を示す回路図である。
【図７】バーンイン試験を実行するための主要な信号の状態を示すタイミング図である。
【図８】複数の試験を実行するための主要な信号の状態を示すタイミング図である。
【符号の説明】
１０ エントリデコーダ
１２ エントリ生成回路
１４ エントリ回路
１６ アドレスデコーダ
１８ 試験制御回路
２０（２０ａ、２０ｂ、２０ｃ、...） 試験起動回路
２２ 動作制御回路
２４ メモリコア
１０ａ デコーダ
１０ｂ パルス発生器
１０ｃ リセット回路
２６ シフトレジスタ
２６ａ、２６ｂ、２６ｃ、２６ｄ 記憶段
ADD アドレス信号
A0Z-A5Z 内部アドレス信号
BL ビット線
CEB チップイネーブル信号
CMD コマンド信号
CNT 制御信号
DQ データ信号
ENTRYZ エントリ信号
ENTZ 試験開始信号
EXTZ 試験終了信号
IAD 内部アドレス信号
LBB 下位バイト信号
MC メモリセル
OEB 出力イネーブル信号
PCTLX 第２エントリ信号
PREZ プリチャージ信号
RSTZ リセット信号
STTZ スタート信号
TACTX 試験活性化信号
TCMDZ、TCMDX パルス信号
TESTZ（TEST0Z、TEST1Z、TEST2Z、...） 試験起動信号
TESZ 試験モード信号
TMENTZ 第１エントリ信号
UBB 上位バイト信号
WEB 書き込みイネーブル信号
WL ワード線
Claims (10)
- 試験コマンドをｎ回受信したときに複数の試験のいずれかを起動するエントリ信号を出力し、最初の前記エントリ信号の出力後、前記ｎ回より少ない所定の回数の前記試験コマンドを受信する毎に、前記試験コマンドとともに外部から供給される外部信号に応じて前記試験のいずれかを起動または終了する前記エントリ信号を出力するエントリ回路を備えていることを特徴とする半導体集積回路。
- 請求項１記載の半導体集積回路において、
前記試験コマンドとともにアドレス端子に供給されるアドレス信号を前記外部信号として前記エントリ信号に同期して受信し、受信した前記アドレス信号に応じて前記試験の起動または終了を制御する試験制御信号を出力する試験制御回路を備えていることを特徴とする半導体集積回路。 - 請求項２記載の半導体集積回路において、
複数のメモリセルおよび該メモリセルから読み出されたデータを伝達するビット線を有するメモリコアを備え、
前記エントリ信号により起動される前記試験には、前記メモリセルのバーンイン試験およびバーンイン試験後に前記ビット線を所定の電圧にリセットするプリチャージ動作試験が含まれることを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
前記エントリ回路は、
前記試験コマンドをｎ回受信したときに第１エントリ信号を生成する第１回路と、
前記試験コマンドを前記所定の回数受信する毎に第２エントリ信号を生成する第２回路と、
前記最初のエントリ信号が出力されるまで前記第２エントリ信号をマスクし、前記最初のエントリ信号の出力後に前記第１エントリ信号をマスクし、マスクされていない前記第１または第２エントリ信号を前記エントリ信号として出力するマスク回路とを備えていることを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
動作モードとして通常動作モードと試験モードとを有し、
前記試験コマンドは、複数ビットからなるコマンド端子に供給されるコマンド信号のうち、前記通常動作モードで使用しない組み合わせにより認識されることを特徴とする半導体集積回路。 - 請求項１記載の半導体集積回路において、
動作モードとして通常動作モードと試験モードとを有し、
前記最初のエントリ信号が出力された後、集積回路は、通常動作モードから試験モードに移行することを特徴とする半導体集積回路。 - 請求項６記載の半導体集積回路において、
前記所定の回数は、１回であることを特徴とする半導体集積回路。 - 試験コマンドを連続してｎ回受信したときに最初の試験要求を受け付けて、前記試験コマンドとともに外部から供給される外部信号に応じて複数の試験のいずれかを起動し、前記最初の試験要求の受け付け後、前記試験コマンドを前記ｎ回より少ない所定の回数受信する毎に試験要求を受け付けて、前記試験コマンドとともに外部から供給される外部信号に応じて前記試験のいずれかを起動または終了することを特徴とする半導体集積回路の試験方法。
- 請求項８記載の半導体集積回路の試験方法において、
前記外部信号は、アドレス信号であり、前記試験の起動または終了は、前記アドレス信号に応じて識別されることを特徴とする半導体集積回路の試験方法。 - 通常動作モードにおいて、試験コマンドをｎ回受信したときに最初の試験要求を受け付け、集積回路を試験モードに移行させ、前記試験コマンドとともに供給されるアドレス信号に応じて複数の試験のいずれかを実行し、
前記試験モードにおいて、前記試験コマンドを前記ｎ回より少ない所定の回数受ける毎に前記試験要求を受け付け、前記試験コマンドとともにアドレス端子に供給される前記アドレス信号に応じて、前記試験のいずれかを実行し、または、集積回路を試験モードから前記通常動作モードに移行させることを特徴とする半導体集積回路の試験方法。
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