JP3967535B2 - アナログ／デジタルコンバータ - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、集積回路化されたアナログ／デジタルコンバータ（以下、ADC と記す）に係り、特に複数のアナログ入力を選択するチャンネルセレクタを備えたADC に関するもので、例えばエアコンなどの家電製品用の１チップマイクロコンピュータに搭載されて使用される。
【０００２】
【従来の技術】
ADC は、変換方式により、逐次比較型、フラッシュ型等に分類される。また、最近のADC は、複数のアナログ入力信号をマルチプレクサにより切換選択して時分割によりAD変換するものがある。
【０００３】
図６は、逐次比較型の8bit精度のADC の構成を概略的に示している。
【０００４】
このADC は、逐次比較型のAD変換回路10と、複数チャンネルCH0 〜CH15のアナログ入力を択一的に選択するチャンネルセレクタ（アナログスイッチ）11と、AD変換制御回路60とを備えている。
【０００５】
AD変換回路10において、12はAD変換用の複数の基準電圧を生成するために複数の抵抗素子が直列に接続されてなるリファレンス抵抗である。13は前記リファレンス抵抗12に直列に接続され、リファレンス抵抗制御信号によりAD変換時にオン状態に制御され、リファレンス抵抗12の一端側に所定の電圧を印加するためのスイッチ素子である。14は前記スイッチ素子13がオン状態の時に前記リファレンス抵抗12により生成される複数の基準電圧を択一的に選択するためのリファレンス電圧セレクタである。151 はAD変換開始時にサンプリング信号SAMPによりオン状態に制御され、前記チャンネルセレクタ11により選択された電圧を通過させる第１のサンプリング用スイッチ素子である。152 はAD変換開始時にサンプリング信号SAMPによりオン状態に制御され、前記リファレンス電圧セレクタ14により選択された電圧を通過させる第２のサンプリング用スイッチ素子である。161 および162 は逐次比較時に比較信号COMPによりオン状態に制御され、前記リファレンス電圧セレクタ14により選択された電圧をそれぞれ通過させる第１の比較用スイッチ素子および第２の比較用スイッチ素子である。
【０００６】
C1は前記第１のサンプリング用スイッチ素子151 あるいは第１の比較用スイッチ素子161 を通過した電圧が一端に供給される電荷保持用の第１のコンデンサである。C2は前記第２のサンプリング用スイッチ素子152 あるいは第２の比較用スイッチ素子162 を通過した電圧が一端に供給される電荷保持用の第２のコンデンサである。
【０００７】
AMP1は上記２個のコンデンサC1、C2の各他端に共通に入力端が接続された第１の増幅回路、AMP2は前記第１の増幅回路AMP1の出力端にコンデンサC を介して入力端が接続された第２の増幅回路、AMP3は前記第２の増幅回路AMP2の出力端にコンデンサC を介して入力端が接続された第３の増幅回路である。Buf は前記第３の増幅回路AMP3の出力端に入力端が接続されたバッファ回路である。
【０００８】
SW1 〜SW3 はそれぞれ対応して前記各増幅回路AMP1〜AMP3の入出力端間に接続され、それぞれ前記サンプリング信号SAMPによりオン状態に制御されるスイッチ素子である。
【０００９】
AD変換制御回路60は、AD変換回路10およびチャンネルセレクタ11の全体的な制御を行うものであり、（１）使用チャンネル指示信号が入力し、前記チャンネルセレクタ11を選択制御する制御信号を出力する機能と、（２）変換スタート指示信号が入力し、前記リファレンス電圧セレクタ14を選択制御する制御信号を出力するとともに前記サンプリング信号および比較信号を所定のシーケンスで出力する機能と、（３）ADC が変換中であることを示す変換中指示フラグ、変換が終了したことを示す変換終了フラグ、ADC の割込み要求信号を出力する機能と、（４）前記バッファ回路Buf から入力する変換結果（ビットデータ）ADOUT を順次取り込んだ後、このデータを８ビット(8bit)の変換結果格納レジスタ(Reg) 21に格納する機能を有する。
【００１０】
図７は、図６のADC の動作例を示すタイミング図である。
【００１１】
なお、ここでは、電源電圧VDD およびリファレンス抵抗12の一端に印加される電圧ＶAREFは5 Ｖ、リファレンス抵抗12の他端の電圧ＶASS はグランド電位（0 Ｖ）であり、CH1 のアナログ入力を選択した際のアナログ入力ノードの電圧Ａinが4 Ｖであった場合を説明する。
【００１２】
まず、第１の動作サイクル（クロックサイクル）では、サンプリングパルス信号SAMPが"H" （ハイレベル）となり、この信号SAMPにより制御される全てのスイッチ151 152 、SW1 〜SW3 がオン状態になる。この時、リファレンス電圧セレクタ14を制御してリファレンス電圧選択ノードの電圧ＶDAを0 Ｖにしており、第１のコンデンサC1の一端電圧は0 Ｖであり、第２のコンデンサC2の一端電圧はＡin＝４Ｖとなる。また、全ての増幅回路AMP1〜AMP3は入力ノードと出力ノードが短絡状態になるので、初段の増幅回路AMP1の入力電位（Ｖhold）および出力電位はその入力トランジスタの閾値付近（例えば2.5 Ｖ）で安定する。この時、変換中指示フラグがセットされる。
【００１３】
次に、第２の動作サイクルでは、前記信号SAMPが"L" （ローレベル）となり、この信号SAMPにより制御される全てのスイッチ151 152 、SW1 〜SW3 がオフ状態になる。そして、比較パルス信号COMPが"H" となり、この信号COMPにより制御される全てのスイッチ161 、162 がオン状態になる。この時、リファレンス電圧セレクタ14を制御してリファレンス電圧選択ノードの電圧ＶDAを1.2451Ｖにする。この電圧ＶDAは、リファレンス抵抗12の両端間電圧（ＶAREF−ＶASS ）である5 Ｖの1/4 、つまり、5/4 Ｖを理想値としているが、変換精度を向上させるためにリファレンス抵抗12を調整しているので、厳密には5 Ｖ×127.5/512 となっている。
【００１４】
この時の初段の増幅回路AMP1の入力電位Ｖholdは、
Ｑ（電荷）＝Ｃ（静電容量）×Ｖ（電圧）
の公式を用いて算出することができる。ここで、コンデンサC1とコンデンサC2の静電容量を1pＦと仮定すると、
コンデンサC1の電荷＝1pＦ×（−2.5 Ｖ）＝−2.5 ×10-9
コンデンサC2の電荷＝1pＦ×4.0 Ｖ＝4.0 ×10-9
両方のコンデンサC1、C2に蓄えられている電荷の和は1.5 ×10-9
である。したがって、
となる。
【００１５】
初段の増幅回路AMP1の入力電圧Ｖholdが閾値（2.5 Ｖ）以下の"L" であるので、この入力信号が増幅回路AMP1〜AMP3で反転し、バッファ回路Buf の出力電圧ＡDOUTは"H" になる、つまり、MSB として変換結果"H" が出力される。
【００１６】
そして、上記1 ビットの変換結果がAD変換制御回路60を経由して、変換結果格納レジスタ21に格納される。
【００１７】
次の動作サイクル（第３の動作サイクル）では、前回の動作サイクルでのビット変換の結果"H" に基づき、次回のビット変換で使用するリファレンス電圧選択ノードの電圧ＶDAとして、前回の動作サイクルのＶDAよりも5/8 Ｖだけ高い値 （5/4 ＋5/8 ）Ｖ、厳密には1.8701Ｖを選択するようにリファレンス電圧セレクタ制御信号を生成し、リファレンス電圧セレクタ14を制御する。この結果、初段の増幅回路AMP1の入力電位Ｖholdは2.3701Ｖとなり、出力電圧ＡDOUTは"H" になる、つまり、MSB の１つ下位のビットとして変換結果"H" が出力される。
【００１８】
次の動作サイクル（第４の動作サイクル）では、前回の動作サイクルでのビット変換の結果"H" に基づき、次回のビット変換で使用するリファレンス電圧選択ノードの電圧ＶDAとして、前回の動作サイクルのＶDAよりも5/16Ｖだけ高い理想値（5/4 ＋5/8 ＋5/16）Ｖ、厳密には2.1826Ｖを選択するようにリファレンス電圧セレクタ制御信号を生成し、リファレンス電圧セレクタ14を制御する。この結果、初段の増幅回路AMP1の入力電位Ｖholdは2.6826Ｖとなり、出力電圧ＡDOUTは"L" になる、つまり、MSB の２つ下位のビットとして変換結果"L" が出力される。
【００１９】
次の動作サイクル（第５の動作サイクル）では、前回の動作サイクルでのビット変換の結果"L" に基づき、次回のビット変換で使用するリファレンス電圧選択ノードの電圧ＶDAとして、前回の動作サイクルのＶDAよりも5/32Ｖだけ低い理想値（5/4 ＋5/8 ＋5/16−5/32）Ｖ、厳密には2.02637 Ｖを選択するようにリファレンス電圧セレクタ制御信号を生成し、リファレンス電圧セレクタ14を制御する。この結果、初段の増幅回路AMP1の入力電位Ｖholdは2.52637 Ｖとなり、出力電圧ＡDOUTは"L" になる、つまり、MSB の３つ下位のビットとして変換結果"L" が出力される。
【００２０】
以降、上記動作に準じて、第９の動作サイクルまでリファレンス電圧セレクタ14を制御して電圧ＶDAを切り換えながら逐次変換を実施することにより、MSB 〜LSB の8 ビット全ての変換結果が確定する。
【００２１】
そして、第10の動作サイクルで変換中指示フラグをクリアして変換終了フラグをセットする。また、同時に割込み要求信号も活性化する。
【００２２】
ところで、上記したような複数チャンネルのアナログ入力信号を選択するチャンネルセレクタを有するADC では、全てのチャンネルで常に同一の変換精度を必要とするわけではない。しかし、従来のADC では、あるチャンネルでは例えば4 ビット精度しか必要しない場合にも8 ビット精度の変換を実施しているので、時間的な無駄が多く、変換のスループット（効率）を低下させていた。
【００２３】
【発明が解決しようとする課題】
上記したように従来のADC は全てのチャンネルで常に同一精度の変換を行うので変換のスループットを低下させているという問題があった。
【００２４】
本発明は上記の問題点を解決するためになされたもので、各入力チャンネル毎に変換精度、変換時間を可変し得るようにし、所望の変換精度を得るとともに変換時間を短縮し、変換のスループットを向上し得るアナログ／デジタルコンバータを提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明のアナログ／デジタルコンバータは、複数チャンネルのアナログ入力信号を切換選択するチャンネルセレクタと、前記チャンネルセレクタにより選択されたチャンネルのアナログ入力信号をアナログ／デジタル変換して最上位ビットMSB から最下位ビットLSB に向かって逐次確定する動作を、複数チャンネルのアナログ入力信号に対して時分割に行う逐次比較型のアナログ／デジタル変換回路と、前記チャンネルセレクタおよび逐次比較型のアナログ／デジタル変換回路の動作を制御し、前記逐次比較型のアナログ／デジタル変換回路による全ビットのアナログ／デジタル変換が完了した場合には第１のビット精度によるアナログ／デジタル変換が完了したことを示す第１の変換終了フラグを出力し、前記第１のビット精度によるアナログ／デジタル変換が完了するまでは第１のビット精度による変換中であることを示す第１の変換中指示フラグを出力し、前記第１のビット精度によるアナログ／デジタル変換が完了した時に第１の割込み要求信号を選択的に出力し、前記アナログ／デジタル変換の途中で少なくとも１種類の第２のビット精度によるアナログ／デジタル変換が完了したことを示す第２の変換終了フラグを出力し、前記第２のビット精度によるアナログ／デジタル変換が完了するまでは第２のビット精度による変換中であることを示す第２の変換中指示フラグを出力するAD変換制御回路と、前記逐次比較型のアナログ／デジタル変換により逐次確定されるMSB からLSB までを保持することが可能な変換結果格納レジスタとを具備し、集積回路化されていることを特徴とする。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２７】
図１は、本発明の第１の実施の形態に係るADC の概略的な構成を示している。
【００２８】
このADC は、例えばマイコンチップに搭載されており、図５を参照して前述した従来のADC と比べて、AD変換制御回路30が変換中指示フラグ、変換終了フラグ、割込み要求信号を変換精度毎に出力するように変更されている点が異なり、その他は同じである。
【００２９】
即ち、図１に示すADC は、逐次比較型のAD変換回路10と、複数チャンネルCH0 〜CH15のアナログ入力を択一的に選択するチャンネルセレクタ（アナログスイッチ）11と、AD変換制御回路30とを備えている。
【００３０】
前記AD変換回路10において、12はAD変換用の複数の基準電圧を生成するために複数の抵抗素子が直列に接続されてなるリファレンス抵抗である。13は前記リファレンス抵抗12に直列に接続され、リファレンス抵抗制御信号によりAD変換時にオン状態に制御され、リファレンス抵抗12の一端側に所定の電圧を印加するためのリファレンス抵抗制御スイッチ素子である。14は前記スイッチ素子13がオン状態の時に前記リファレンス抵抗12により生成される複数の基準電圧を択一的に選択するためのリファレンス電圧セレクタである。151 はAD変換開始時にサンプリング信号によりオン状態に制御され、前記チャンネルセレクタ11により選択された電圧を通過させる第１のサンプリング用スイッチ素子である。152 はAD変換開始時にサンプリング信号によりオン状態に制御され、前記リファレンス電圧セレクタ14により選択された電圧を通過させる第２のサンプリング用スイッチ素子である。161 および162 は逐次比較時に比較信号によりオン状態に制御され、前記リファレンス電圧セレクタ14により選択された電圧をそれぞれ通過させる第１の比較用スイッチ素子および第２の比較用スイッチ素子である。
【００３１】
C1は前記第１のサンプリング用スイッチ素子151 あるいは第１の比較用スイッチ素子161 を通過した電圧が一端に供給される電荷保持用の第１のコンデンサである。C2は前記第２のサンプリング用スイッチ素子152 あるいは第２の比較用スイッチ素子162 を通過した電圧が一端に供給される電荷保持用の第２のコンデンサである。
【００３２】
AMP1は上記２個のコンデンサC1、C2の各他端に共通に入力端が接続された第１の増幅回路、AMP2は前記第１の増幅回路AMP1の出力端にコンデンサC を介して入力端が接続された第２の増幅回路、AMP3は前記第２の増幅回路AMP2の出力端にコンデンサC を介して入力端が接続された第３の増幅回路である。Buf は前記第３の増幅回路AMP3の出力端に入力端が接続されたバッファ回路である。
【００３３】
SW1 〜SW3 はそれぞれ対応して前記各増幅回路の入出力端間に接続され、それぞれ前記サンプリング信号SAMPによりオン状態に制御されるスイッチ素子である。
【００３４】
そして、AD変換制御回路30は、AD変換回路10およびチャンネルセレクタ11の全体的な制御を行うものであり、（１）使用チャンネル指示信号が入力し、前記チャンネルセレクタを選択制御する制御信号を出力する機能と、（２）変換スタート指示信号が入力し、前記リファレンス電圧セレクタ14を選択制御する制御信号を出力するとともに前記サンプリング信号SAMPおよび比較信号COMPを所定のシーケンスで出力する機能と、（３）ADC が4 ビット精度の変換中であることを示す変換中指示フラグ、4 ビット精度の変換が終了したことを示す変換終了フラグ、4 ビット精度の割込み要求信号、ADC が8 ビット精度の変換中であることを示す変換中指示フラグ、8 ビット精度の変換が終了したことを示す変換終了フラグ、8 ビット精度の割込み要求信号を出力する機能と、（４）前記バッファ回路Buf から入力する変換結果（ビットデータ）ADOUT を８ビットのシフトレジスタに順次取り込み、このシフトレジスタのデータを８ビットの変換結果格納レジスタ21に格納する機能を有する。
【００３５】
図２は、図１のADC の動作タイミングを示す図である。
【００３６】
次に、図２を参照して図１のADC の動作について説明する。ここでは、途中結果として4 ビット精度の変換終了、割込み要求信号を出力する場合で説明する。
【００３７】
図１のADC の動作は、基本的には、図６および図７を参照して前述した従来のADC の動作と同様に、まず、第１の動作サイクルで選択チャンネルのアナログ入力信号をサンプリングホールドし、以後の動作サイクルでは、リファレンス電圧セレクタ14を制御して電圧ＶDAを切り換えながらMSB からLSB に向かって逐次変換を実施する。
【００３８】
この際、第５の動作サイクルで4 ビット精度の変換が完了するので、次の第６の動作サイクルで4 ビット精度用の変換中指示フラグが"L" に変化し、さらに変換終了フラグが"H" となり、割込み要求信号を活性化させる。この時、変換はMSB より順次実施するので、変換出力データの下位4 ビットは不定となる。
【００３９】
なお、4 ビット精度用の割込み要求信号が発生するが、使用しなくても構わない。また、4 ビット精度を使用するか、8 ビット精度を使用するかの制御は、例えばマイコンで使用するプログラム等によりAD変換制御回路30を制御することができる。
【００４０】
上記した逐次比較型ADコンバータによれば、AD変換の変換結果が全ビットのうちの途中ビットまでの精度（本例では４ビットの精度）しか必要ない場合、必要な精度に達したことを示す情報（本例では４ビット精度用の変換終了フラグ）をマイコンのMOVE命令等のプログラムで参照すれば効率的であり、プログラムのスループットが向上する。また、４ビットの精度しかAD変換の必要がない場合、必要な精度に達したことを示す情報（本例では４ビット精度用の変換終了フラグ）をマイコンの割込み処理のプログラムで参照すれば効率的であり、プログラムのスループットが向上する。
【００４１】
図３は、図２中のAD変換制御回路30の一例を概略的に示すブロック図である。
【００４２】
使用チャンネル指示信号入力は４ビットの使用チャンネル指示レジスタ31に入力し、このレジスタ31の４ビット出力はデコーダ12によりデコードされ、このデコーダ32の出力は前記チャンネルセレクタ11を選択制御する制御信号として使用される。
【００４３】
変換スタート指示信号入力は、１ビットのレジスタ33の入力inとなり、クロック信号clk 入力により取り込まれ、このレジスタ33の出力out はインバータ回路34により反転されて前記リファレンス抵抗制御スイッチ素子13をスイッチ制御する制御信号として使用される。
【００４４】
また、前記変換スタート指示信号入力は、１ビットのレジスタ35の入力inとなり、クロック信号clk 入力により取り込まれ、このレジスタ35の出力out は、このレジスタ35および後述する状態遷移制御カウンタ36をそれぞれクリアするための制御信号として使用される。
【００４５】
抵抗制御回路37は、前記リファレンス電圧セレクタ14を選択制御する信号（例えば127 個のスイッチ素子を択一的にオン状態に制御するためのリファレンス電圧セレクタ選択制御信号）をクロック信号clk 入力に同期して生成するものである。この際、８ビット変換のうちで現在の変換ビット位置ｎの情報が状態遷移制御カウンタ36から入力し、前記AD変換回路10から入力する変換出力電圧ADOUT の論理レベル"H"/"L" に応じて、現在のリファレンス電圧に対して次回のビット変換に使用するリファレンス電圧を５／４(n-1) だけ高める（＋）か低める（−）かを制御して前記リファレンス電圧セレクタ選択制御信号を生成する。つまり、ビット変換が進行し、変換ビット位置ｎが大きくなるにつれ、リファレンス電圧の変化量が変化することになる。
【００４６】
前記状態遷移制御カウンタ36は、クロック信号clk 入力をクロック信号clk 入力に同期して10回までカウントアップするものであり、そのカウント状態に応じて各種の信号を出力する。
【００４７】
即ち、前記サンプリング信号として、第１回目のカウント終了から第２回目のカウント開始までの１クロック期間に"H" になる信号を出力し、前記比較信号として、第２回目のカウント終了から第９回目のカウント開始までの８クロック期間に"H" になる信号を出力する。
【００４８】
また、ADC が4 ビット精度の変換中であることを示す変換中指示フラグとして、第１回目のカウント終了から第６回目のカウント開始までの５クロック期間に"H" になる信号を出力する。また、4 ビット精度の変換が終了したことを示す変換終了フラグとして、第６回目のカウント終了以降"H" になる信号を出力する。また、4 ビット精度の割込み要求信号として、第６回目のカウント終了から第７回目のカウント開始までの１クロック期間に"H" になる信号を出力する。
【００４９】
また、ADC が8 ビット精度の変換中であることを示す変換中指示フラグとして、第１回目のカウント終了から第10回目のカウント開始までの９クロック期間に"H" になる信号を出力する。また、8 ビット精度の変換が終了したことを示す変換終了フラグとして、第10回目のカウント終了以降"H" になる信号を出力する。また、8 ビット精度の割込み要求信号として、第10回目のカウント終了から１クロック期間に"H" になる信号を出力する。
【００５０】
一方、前記バッファ回路Buf から順次入力する変換結果（ビットデータ）ADOUT は、インバータ回路38により反転された後、８ビットのシフトレジスタ39の入力inとなる。このシフトレジスタ39は、前記状態遷移制御カウンタ36からの信号によりシフト数が制御され、その出力データout は前記８ビットの変換結果格納レジスタ21に格納される。
【００５１】
＜変形例１＞
図４は、前述した実施の形態の変形例１に係るADC の一部を示している。
【００５２】
このADC は、図１を参照して前述したADC と比べて、アナログ入力チャンネル毎に変換精度指示データを設定可能な専用のレジスタ40が付加されている点が異なり、その他は同じである。
【００５３】
図４に示すレジスタ40は、ADC のアナログ入力チャンネル数と同数の16ビットのレジスタであり、CH0 〜CH15にそれぞれ対応して１ビットの変換精度指示データが予め設定されている。図４では、CH0 、2 、15に対応する指示データは8 ビット精度の変換を示す"1" であり、CH1 、3 、14に対応する指示データは4 ビット精度の変換を示す"0" である場合を示している。
【００５４】
このような変形例１によれば、前述した第１の実施の形態と同様の効果が得られるほか、予めレジスタ40の内容を設定しておく（つまり、アナログ入力チャンネル毎に必要な精度を設定しておく）ことにより、実際のAD変換時にチャンネルを選択した際に対応する指示データにより変換精度を設定することが可能となるので、複数のアナログ入力を切り換えてそれぞれ異なる精度でAD変換を実行する場合にAD変換のスループットが向上する。
【００５５】
＜変形例２＞
図５は、前述した実施の形態の変形例２に係るADC の一部を示している。
【００５６】
このADC は、図１を参照して前述したADC と比べて、アナログ入力チャンネル毎に8 ビット精度変換の途中結果（例えば4 ビットまでの変換結果）を出力した後の変換を停止するか継続して8 ビット精度まで算出するかを選択するための専用のレジスタが付加されている点が異なり、その他は同じである。
【００５７】
図５に示すレジスタ50は、ADC のアナログ入力チャンネル数と同数の16ビットのレジスタであり、CH0 〜CH15にそれぞれ対応して4 ビットまでの変換結果を出力した後における１ビットの指示データ（変換停止"1" ／変換継続"0" ）が設定されている様子を示している。
【００５８】
このような変形例２によれば、前述した第１の実施の形態と同様の効果が得られるほか、AD変換の無駄時間を省略することが可能になるので、特にAD変換を複数回繰り返すリピートモードを有するADC において、必要としないビット精度までAD変換を実施することを防止でき、AD変換のスループットを著しく向上させることができる。
【００５９】
なお、上記実施の形態および各変形例では、8 ビット精度の変換と4 ビット精度の変換を選択する場合を説明したが、ビット数に付いては幾つでも構わない。さらに、16ビット精度の変換、12ビット精度の変換、8 ビット精度の変換等、3 種類以上のビット精度を選択するようにしても構わない。特に1 ビット精度の変換を行う場合は、アナログコンパレータと同一の動作を行うことができる。
【００６０】
また、上記実施の形態および各変形例では、逐次変換型AD変換回路に本発明を適用した場合を説明したが、フラッシュ型AD変換回路を二段用い、前段のAD変換回路で上位ビットを変換し、後段のAD変換回路で下位ビットを変換するセミフラッシュ型AD変換回路に本発明を適用した場合にも、異なるビット精度での変換を可能とし、チャンネル毎にビット精度を指定することが可能である。
【００６１】
【発明の効果】
上述したように本発明のアナログ／デジタルコンバータによれば、各入力チャンネル毎に変換精度、変換時間を可変し得るようにし、所望の変換精度を得るとともに変換時間を短縮し、変換のスループットを向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るADC の概略的な構成を示すブロック図。
【図２】図１のADC の動作タイミングを示す図。
【図３】図２中のAD変換制御回路の一例を概略的に示すブロック図。
【図４】図１のADC の変形例１に係るADC の一部を示す図。
【図５】図１のADC の変形例２に係るADC の一部を示す図。
【図６】逐次比較型の8bit精度のADC の構成図。
【図７】図６のADC の動作例を示すタイミング図。
【符号の説明】
10…逐次比較型のAD変換回路、
11…チャンネルセレクタ（アナログスイッチ）、
12…リファレンス抵抗、
13…リファレンス抵抗制御スイッチ素子、
14…リファレンス電圧セレクタ、
151 …第１のサンプリング用スイッチ素子、
152 …第２のサンプリング用スイッチ素子，
161 …第１の比較用スイッチ素子、
162 …第２の比較用スイッチ素子、
C1…第１のコンデンサ、
C2…第２のコンデンサ、
AMP1〜AMP3…増幅回路、
C …コンデンサ、
Buf …バッファ回路、
SW1 〜SWn …スイッチ素子、
21…８ビットの変換結果格納レジスタ、
30…AD変換制御回路。
【発明の属する技術分野】
本発明は、集積回路化されたアナログ／デジタルコンバータ（以下、ADC と記す）に係り、特に複数のアナログ入力を選択するチャンネルセレクタを備えたADC に関するもので、例えばエアコンなどの家電製品用の１チップマイクロコンピュータに搭載されて使用される。
【０００２】
【従来の技術】
ADC は、変換方式により、逐次比較型、フラッシュ型等に分類される。また、最近のADC は、複数のアナログ入力信号をマルチプレクサにより切換選択して時分割によりAD変換するものがある。
【０００３】
図６は、逐次比較型の8bit精度のADC の構成を概略的に示している。
【０００４】
このADC は、逐次比較型のAD変換回路10と、複数チャンネルCH0 〜CH15のアナログ入力を択一的に選択するチャンネルセレクタ（アナログスイッチ）11と、AD変換制御回路60とを備えている。
【０００５】
AD変換回路10において、12はAD変換用の複数の基準電圧を生成するために複数の抵抗素子が直列に接続されてなるリファレンス抵抗である。13は前記リファレンス抵抗12に直列に接続され、リファレンス抵抗制御信号によりAD変換時にオン状態に制御され、リファレンス抵抗12の一端側に所定の電圧を印加するためのスイッチ素子である。14は前記スイッチ素子13がオン状態の時に前記リファレンス抵抗12により生成される複数の基準電圧を択一的に選択するためのリファレンス電圧セレクタである。151 はAD変換開始時にサンプリング信号SAMPによりオン状態に制御され、前記チャンネルセレクタ11により選択された電圧を通過させる第１のサンプリング用スイッチ素子である。152 はAD変換開始時にサンプリング信号SAMPによりオン状態に制御され、前記リファレンス電圧セレクタ14により選択された電圧を通過させる第２のサンプリング用スイッチ素子である。161 および162 は逐次比較時に比較信号COMPによりオン状態に制御され、前記リファレンス電圧セレクタ14により選択された電圧をそれぞれ通過させる第１の比較用スイッチ素子および第２の比較用スイッチ素子である。
【０００６】
C1は前記第１のサンプリング用スイッチ素子151 あるいは第１の比較用スイッチ素子161 を通過した電圧が一端に供給される電荷保持用の第１のコンデンサである。C2は前記第２のサンプリング用スイッチ素子152 あるいは第２の比較用スイッチ素子162 を通過した電圧が一端に供給される電荷保持用の第２のコンデンサである。
【０００７】
AMP1は上記２個のコンデンサC1、C2の各他端に共通に入力端が接続された第１の増幅回路、AMP2は前記第１の増幅回路AMP1の出力端にコンデンサC を介して入力端が接続された第２の増幅回路、AMP3は前記第２の増幅回路AMP2の出力端にコンデンサC を介して入力端が接続された第３の増幅回路である。Buf は前記第３の増幅回路AMP3の出力端に入力端が接続されたバッファ回路である。
【０００８】
SW1 〜SW3 はそれぞれ対応して前記各増幅回路AMP1〜AMP3の入出力端間に接続され、それぞれ前記サンプリング信号SAMPによりオン状態に制御されるスイッチ素子である。
【０００９】
AD変換制御回路60は、AD変換回路10およびチャンネルセレクタ11の全体的な制御を行うものであり、（１）使用チャンネル指示信号が入力し、前記チャンネルセレクタ11を選択制御する制御信号を出力する機能と、（２）変換スタート指示信号が入力し、前記リファレンス電圧セレクタ14を選択制御する制御信号を出力するとともに前記サンプリング信号および比較信号を所定のシーケンスで出力する機能と、（３）ADC が変換中であることを示す変換中指示フラグ、変換が終了したことを示す変換終了フラグ、ADC の割込み要求信号を出力する機能と、（４）前記バッファ回路Buf から入力する変換結果（ビットデータ）ADOUT を順次取り込んだ後、このデータを８ビット(8bit)の変換結果格納レジスタ(Reg) 21に格納する機能を有する。
【００１０】
図７は、図６のADC の動作例を示すタイミング図である。
【００１１】
なお、ここでは、電源電圧VDD およびリファレンス抵抗12の一端に印加される電圧ＶAREFは5 Ｖ、リファレンス抵抗12の他端の電圧ＶASS はグランド電位（0 Ｖ）であり、CH1 のアナログ入力を選択した際のアナログ入力ノードの電圧Ａinが4 Ｖであった場合を説明する。
【００１２】
まず、第１の動作サイクル（クロックサイクル）では、サンプリングパルス信号SAMPが"H" （ハイレベル）となり、この信号SAMPにより制御される全てのスイッチ151 152 、SW1 〜SW3 がオン状態になる。この時、リファレンス電圧セレクタ14を制御してリファレンス電圧選択ノードの電圧ＶDAを0 Ｖにしており、第１のコンデンサC1の一端電圧は0 Ｖであり、第２のコンデンサC2の一端電圧はＡin＝４Ｖとなる。また、全ての増幅回路AMP1〜AMP3は入力ノードと出力ノードが短絡状態になるので、初段の増幅回路AMP1の入力電位（Ｖhold）および出力電位はその入力トランジスタの閾値付近（例えば2.5 Ｖ）で安定する。この時、変換中指示フラグがセットされる。
【００１３】
次に、第２の動作サイクルでは、前記信号SAMPが"L" （ローレベル）となり、この信号SAMPにより制御される全てのスイッチ151 152 、SW1 〜SW3 がオフ状態になる。そして、比較パルス信号COMPが"H" となり、この信号COMPにより制御される全てのスイッチ161 、162 がオン状態になる。この時、リファレンス電圧セレクタ14を制御してリファレンス電圧選択ノードの電圧ＶDAを1.2451Ｖにする。この電圧ＶDAは、リファレンス抵抗12の両端間電圧（ＶAREF−ＶASS ）である5 Ｖの1/4 、つまり、5/4 Ｖを理想値としているが、変換精度を向上させるためにリファレンス抵抗12を調整しているので、厳密には5 Ｖ×127.5/512 となっている。
【００１４】
この時の初段の増幅回路AMP1の入力電位Ｖholdは、
Ｑ（電荷）＝Ｃ（静電容量）×Ｖ（電圧）
の公式を用いて算出することができる。ここで、コンデンサC1とコンデンサC2の静電容量を1pＦと仮定すると、
コンデンサC1の電荷＝1pＦ×（−2.5 Ｖ）＝−2.5 ×10-9
コンデンサC2の電荷＝1pＦ×4.0 Ｖ＝4.0 ×10-9
両方のコンデンサC1、C2に蓄えられている電荷の和は1.5 ×10-9
である。したがって、
【００１５】
初段の増幅回路AMP1の入力電圧Ｖholdが閾値（2.5 Ｖ）以下の"L" であるので、この入力信号が増幅回路AMP1〜AMP3で反転し、バッファ回路Buf の出力電圧ＡDOUTは"H" になる、つまり、MSB として変換結果"H" が出力される。
【００１６】
そして、上記1 ビットの変換結果がAD変換制御回路60を経由して、変換結果格納レジスタ21に格納される。
【００１７】
次の動作サイクル（第３の動作サイクル）では、前回の動作サイクルでのビット変換の結果"H" に基づき、次回のビット変換で使用するリファレンス電圧選択ノードの電圧ＶDAとして、前回の動作サイクルのＶDAよりも5/8 Ｖだけ高い値 （5/4 ＋5/8 ）Ｖ、厳密には1.8701Ｖを選択するようにリファレンス電圧セレクタ制御信号を生成し、リファレンス電圧セレクタ14を制御する。この結果、初段の増幅回路AMP1の入力電位Ｖholdは2.3701Ｖとなり、出力電圧ＡDOUTは"H" になる、つまり、MSB の１つ下位のビットとして変換結果"H" が出力される。
【００１８】
次の動作サイクル（第４の動作サイクル）では、前回の動作サイクルでのビット変換の結果"H" に基づき、次回のビット変換で使用するリファレンス電圧選択ノードの電圧ＶDAとして、前回の動作サイクルのＶDAよりも5/16Ｖだけ高い理想値（5/4 ＋5/8 ＋5/16）Ｖ、厳密には2.1826Ｖを選択するようにリファレンス電圧セレクタ制御信号を生成し、リファレンス電圧セレクタ14を制御する。この結果、初段の増幅回路AMP1の入力電位Ｖholdは2.6826Ｖとなり、出力電圧ＡDOUTは"L" になる、つまり、MSB の２つ下位のビットとして変換結果"L" が出力される。
【００１９】
次の動作サイクル（第５の動作サイクル）では、前回の動作サイクルでのビット変換の結果"L" に基づき、次回のビット変換で使用するリファレンス電圧選択ノードの電圧ＶDAとして、前回の動作サイクルのＶDAよりも5/32Ｖだけ低い理想値（5/4 ＋5/8 ＋5/16−5/32）Ｖ、厳密には2.02637 Ｖを選択するようにリファレンス電圧セレクタ制御信号を生成し、リファレンス電圧セレクタ14を制御する。この結果、初段の増幅回路AMP1の入力電位Ｖholdは2.52637 Ｖとなり、出力電圧ＡDOUTは"L" になる、つまり、MSB の３つ下位のビットとして変換結果"L" が出力される。
【００２０】
以降、上記動作に準じて、第９の動作サイクルまでリファレンス電圧セレクタ14を制御して電圧ＶDAを切り換えながら逐次変換を実施することにより、MSB 〜LSB の8 ビット全ての変換結果が確定する。
【００２１】
そして、第10の動作サイクルで変換中指示フラグをクリアして変換終了フラグをセットする。また、同時に割込み要求信号も活性化する。
【００２２】
ところで、上記したような複数チャンネルのアナログ入力信号を選択するチャンネルセレクタを有するADC では、全てのチャンネルで常に同一の変換精度を必要とするわけではない。しかし、従来のADC では、あるチャンネルでは例えば4 ビット精度しか必要しない場合にも8 ビット精度の変換を実施しているので、時間的な無駄が多く、変換のスループット（効率）を低下させていた。
【００２３】
【発明が解決しようとする課題】
上記したように従来のADC は全てのチャンネルで常に同一精度の変換を行うので変換のスループットを低下させているという問題があった。
【００２４】
本発明は上記の問題点を解決するためになされたもので、各入力チャンネル毎に変換精度、変換時間を可変し得るようにし、所望の変換精度を得るとともに変換時間を短縮し、変換のスループットを向上し得るアナログ／デジタルコンバータを提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明のアナログ／デジタルコンバータは、複数チャンネルのアナログ入力信号を切換選択するチャンネルセレクタと、前記チャンネルセレクタにより選択されたチャンネルのアナログ入力信号をアナログ／デジタル変換して最上位ビットMSB から最下位ビットLSB に向かって逐次確定する動作を、複数チャンネルのアナログ入力信号に対して時分割に行う逐次比較型のアナログ／デジタル変換回路と、前記チャンネルセレクタおよび逐次比較型のアナログ／デジタル変換回路の動作を制御し、前記逐次比較型のアナログ／デジタル変換回路による全ビットのアナログ／デジタル変換が完了した場合には第１のビット精度によるアナログ／デジタル変換が完了したことを示す第１の変換終了フラグを出力し、前記第１のビット精度によるアナログ／デジタル変換が完了するまでは第１のビット精度による変換中であることを示す第１の変換中指示フラグを出力し、前記第１のビット精度によるアナログ／デジタル変換が完了した時に第１の割込み要求信号を選択的に出力し、前記アナログ／デジタル変換の途中で少なくとも１種類の第２のビット精度によるアナログ／デジタル変換が完了したことを示す第２の変換終了フラグを出力し、前記第２のビット精度によるアナログ／デジタル変換が完了するまでは第２のビット精度による変換中であることを示す第２の変換中指示フラグを出力するAD変換制御回路と、前記逐次比較型のアナログ／デジタル変換により逐次確定されるMSB からLSB までを保持することが可能な変換結果格納レジスタとを具備し、集積回路化されていることを特徴とする。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２７】
図１は、本発明の第１の実施の形態に係るADC の概略的な構成を示している。
【００２８】
このADC は、例えばマイコンチップに搭載されており、図５を参照して前述した従来のADC と比べて、AD変換制御回路30が変換中指示フラグ、変換終了フラグ、割込み要求信号を変換精度毎に出力するように変更されている点が異なり、その他は同じである。
【００２９】
即ち、図１に示すADC は、逐次比較型のAD変換回路10と、複数チャンネルCH0 〜CH15のアナログ入力を択一的に選択するチャンネルセレクタ（アナログスイッチ）11と、AD変換制御回路30とを備えている。
【００３０】
前記AD変換回路10において、12はAD変換用の複数の基準電圧を生成するために複数の抵抗素子が直列に接続されてなるリファレンス抵抗である。13は前記リファレンス抵抗12に直列に接続され、リファレンス抵抗制御信号によりAD変換時にオン状態に制御され、リファレンス抵抗12の一端側に所定の電圧を印加するためのリファレンス抵抗制御スイッチ素子である。14は前記スイッチ素子13がオン状態の時に前記リファレンス抵抗12により生成される複数の基準電圧を択一的に選択するためのリファレンス電圧セレクタである。151 はAD変換開始時にサンプリング信号によりオン状態に制御され、前記チャンネルセレクタ11により選択された電圧を通過させる第１のサンプリング用スイッチ素子である。152 はAD変換開始時にサンプリング信号によりオン状態に制御され、前記リファレンス電圧セレクタ14により選択された電圧を通過させる第２のサンプリング用スイッチ素子である。161 および162 は逐次比較時に比較信号によりオン状態に制御され、前記リファレンス電圧セレクタ14により選択された電圧をそれぞれ通過させる第１の比較用スイッチ素子および第２の比較用スイッチ素子である。
【００３１】
C1は前記第１のサンプリング用スイッチ素子151 あるいは第１の比較用スイッチ素子161 を通過した電圧が一端に供給される電荷保持用の第１のコンデンサである。C2は前記第２のサンプリング用スイッチ素子152 あるいは第２の比較用スイッチ素子162 を通過した電圧が一端に供給される電荷保持用の第２のコンデンサである。
【００３２】
AMP1は上記２個のコンデンサC1、C2の各他端に共通に入力端が接続された第１の増幅回路、AMP2は前記第１の増幅回路AMP1の出力端にコンデンサC を介して入力端が接続された第２の増幅回路、AMP3は前記第２の増幅回路AMP2の出力端にコンデンサC を介して入力端が接続された第３の増幅回路である。Buf は前記第３の増幅回路AMP3の出力端に入力端が接続されたバッファ回路である。
【００３３】
SW1 〜SW3 はそれぞれ対応して前記各増幅回路の入出力端間に接続され、それぞれ前記サンプリング信号SAMPによりオン状態に制御されるスイッチ素子である。
【００３４】
そして、AD変換制御回路30は、AD変換回路10およびチャンネルセレクタ11の全体的な制御を行うものであり、（１）使用チャンネル指示信号が入力し、前記チャンネルセレクタを選択制御する制御信号を出力する機能と、（２）変換スタート指示信号が入力し、前記リファレンス電圧セレクタ14を選択制御する制御信号を出力するとともに前記サンプリング信号SAMPおよび比較信号COMPを所定のシーケンスで出力する機能と、（３）ADC が4 ビット精度の変換中であることを示す変換中指示フラグ、4 ビット精度の変換が終了したことを示す変換終了フラグ、4 ビット精度の割込み要求信号、ADC が8 ビット精度の変換中であることを示す変換中指示フラグ、8 ビット精度の変換が終了したことを示す変換終了フラグ、8 ビット精度の割込み要求信号を出力する機能と、（４）前記バッファ回路Buf から入力する変換結果（ビットデータ）ADOUT を８ビットのシフトレジスタに順次取り込み、このシフトレジスタのデータを８ビットの変換結果格納レジスタ21に格納する機能を有する。
【００３５】
図２は、図１のADC の動作タイミングを示す図である。
【００３６】
次に、図２を参照して図１のADC の動作について説明する。ここでは、途中結果として4 ビット精度の変換終了、割込み要求信号を出力する場合で説明する。
【００３７】
図１のADC の動作は、基本的には、図６および図７を参照して前述した従来のADC の動作と同様に、まず、第１の動作サイクルで選択チャンネルのアナログ入力信号をサンプリングホールドし、以後の動作サイクルでは、リファレンス電圧セレクタ14を制御して電圧ＶDAを切り換えながらMSB からLSB に向かって逐次変換を実施する。
【００３８】
この際、第５の動作サイクルで4 ビット精度の変換が完了するので、次の第６の動作サイクルで4 ビット精度用の変換中指示フラグが"L" に変化し、さらに変換終了フラグが"H" となり、割込み要求信号を活性化させる。この時、変換はMSB より順次実施するので、変換出力データの下位4 ビットは不定となる。
【００３９】
なお、4 ビット精度用の割込み要求信号が発生するが、使用しなくても構わない。また、4 ビット精度を使用するか、8 ビット精度を使用するかの制御は、例えばマイコンで使用するプログラム等によりAD変換制御回路30を制御することができる。
【００４０】
上記した逐次比較型ADコンバータによれば、AD変換の変換結果が全ビットのうちの途中ビットまでの精度（本例では４ビットの精度）しか必要ない場合、必要な精度に達したことを示す情報（本例では４ビット精度用の変換終了フラグ）をマイコンのMOVE命令等のプログラムで参照すれば効率的であり、プログラムのスループットが向上する。また、４ビットの精度しかAD変換の必要がない場合、必要な精度に達したことを示す情報（本例では４ビット精度用の変換終了フラグ）をマイコンの割込み処理のプログラムで参照すれば効率的であり、プログラムのスループットが向上する。
【００４１】
図３は、図２中のAD変換制御回路30の一例を概略的に示すブロック図である。
【００４２】
使用チャンネル指示信号入力は４ビットの使用チャンネル指示レジスタ31に入力し、このレジスタ31の４ビット出力はデコーダ12によりデコードされ、このデコーダ32の出力は前記チャンネルセレクタ11を選択制御する制御信号として使用される。
【００４３】
変換スタート指示信号入力は、１ビットのレジスタ33の入力inとなり、クロック信号clk 入力により取り込まれ、このレジスタ33の出力out はインバータ回路34により反転されて前記リファレンス抵抗制御スイッチ素子13をスイッチ制御する制御信号として使用される。
【００４４】
また、前記変換スタート指示信号入力は、１ビットのレジスタ35の入力inとなり、クロック信号clk 入力により取り込まれ、このレジスタ35の出力out は、このレジスタ35および後述する状態遷移制御カウンタ36をそれぞれクリアするための制御信号として使用される。
【００４５】
抵抗制御回路37は、前記リファレンス電圧セレクタ14を選択制御する信号（例えば127 個のスイッチ素子を択一的にオン状態に制御するためのリファレンス電圧セレクタ選択制御信号）をクロック信号clk 入力に同期して生成するものである。この際、８ビット変換のうちで現在の変換ビット位置ｎの情報が状態遷移制御カウンタ36から入力し、前記AD変換回路10から入力する変換出力電圧ADOUT の論理レベル"H"/"L" に応じて、現在のリファレンス電圧に対して次回のビット変換に使用するリファレンス電圧を５／４(n-1) だけ高める（＋）か低める（−）かを制御して前記リファレンス電圧セレクタ選択制御信号を生成する。つまり、ビット変換が進行し、変換ビット位置ｎが大きくなるにつれ、リファレンス電圧の変化量が変化することになる。
【００４６】
前記状態遷移制御カウンタ36は、クロック信号clk 入力をクロック信号clk 入力に同期して10回までカウントアップするものであり、そのカウント状態に応じて各種の信号を出力する。
【００４７】
即ち、前記サンプリング信号として、第１回目のカウント終了から第２回目のカウント開始までの１クロック期間に"H" になる信号を出力し、前記比較信号として、第２回目のカウント終了から第９回目のカウント開始までの８クロック期間に"H" になる信号を出力する。
【００４８】
また、ADC が4 ビット精度の変換中であることを示す変換中指示フラグとして、第１回目のカウント終了から第６回目のカウント開始までの５クロック期間に"H" になる信号を出力する。また、4 ビット精度の変換が終了したことを示す変換終了フラグとして、第６回目のカウント終了以降"H" になる信号を出力する。また、4 ビット精度の割込み要求信号として、第６回目のカウント終了から第７回目のカウント開始までの１クロック期間に"H" になる信号を出力する。
【００４９】
また、ADC が8 ビット精度の変換中であることを示す変換中指示フラグとして、第１回目のカウント終了から第10回目のカウント開始までの９クロック期間に"H" になる信号を出力する。また、8 ビット精度の変換が終了したことを示す変換終了フラグとして、第10回目のカウント終了以降"H" になる信号を出力する。また、8 ビット精度の割込み要求信号として、第10回目のカウント終了から１クロック期間に"H" になる信号を出力する。
【００５０】
一方、前記バッファ回路Buf から順次入力する変換結果（ビットデータ）ADOUT は、インバータ回路38により反転された後、８ビットのシフトレジスタ39の入力inとなる。このシフトレジスタ39は、前記状態遷移制御カウンタ36からの信号によりシフト数が制御され、その出力データout は前記８ビットの変換結果格納レジスタ21に格納される。
【００５１】
＜変形例１＞
図４は、前述した実施の形態の変形例１に係るADC の一部を示している。
【００５２】
このADC は、図１を参照して前述したADC と比べて、アナログ入力チャンネル毎に変換精度指示データを設定可能な専用のレジスタ40が付加されている点が異なり、その他は同じである。
【００５３】
図４に示すレジスタ40は、ADC のアナログ入力チャンネル数と同数の16ビットのレジスタであり、CH0 〜CH15にそれぞれ対応して１ビットの変換精度指示データが予め設定されている。図４では、CH0 、2 、15に対応する指示データは8 ビット精度の変換を示す"1" であり、CH1 、3 、14に対応する指示データは4 ビット精度の変換を示す"0" である場合を示している。
【００５４】
このような変形例１によれば、前述した第１の実施の形態と同様の効果が得られるほか、予めレジスタ40の内容を設定しておく（つまり、アナログ入力チャンネル毎に必要な精度を設定しておく）ことにより、実際のAD変換時にチャンネルを選択した際に対応する指示データにより変換精度を設定することが可能となるので、複数のアナログ入力を切り換えてそれぞれ異なる精度でAD変換を実行する場合にAD変換のスループットが向上する。
【００５５】
＜変形例２＞
図５は、前述した実施の形態の変形例２に係るADC の一部を示している。
【００５６】
このADC は、図１を参照して前述したADC と比べて、アナログ入力チャンネル毎に8 ビット精度変換の途中結果（例えば4 ビットまでの変換結果）を出力した後の変換を停止するか継続して8 ビット精度まで算出するかを選択するための専用のレジスタが付加されている点が異なり、その他は同じである。
【００５７】
図５に示すレジスタ50は、ADC のアナログ入力チャンネル数と同数の16ビットのレジスタであり、CH0 〜CH15にそれぞれ対応して4 ビットまでの変換結果を出力した後における１ビットの指示データ（変換停止"1" ／変換継続"0" ）が設定されている様子を示している。
【００５８】
このような変形例２によれば、前述した第１の実施の形態と同様の効果が得られるほか、AD変換の無駄時間を省略することが可能になるので、特にAD変換を複数回繰り返すリピートモードを有するADC において、必要としないビット精度までAD変換を実施することを防止でき、AD変換のスループットを著しく向上させることができる。
【００５９】
なお、上記実施の形態および各変形例では、8 ビット精度の変換と4 ビット精度の変換を選択する場合を説明したが、ビット数に付いては幾つでも構わない。さらに、16ビット精度の変換、12ビット精度の変換、8 ビット精度の変換等、3 種類以上のビット精度を選択するようにしても構わない。特に1 ビット精度の変換を行う場合は、アナログコンパレータと同一の動作を行うことができる。
【００６０】
また、上記実施の形態および各変形例では、逐次変換型AD変換回路に本発明を適用した場合を説明したが、フラッシュ型AD変換回路を二段用い、前段のAD変換回路で上位ビットを変換し、後段のAD変換回路で下位ビットを変換するセミフラッシュ型AD変換回路に本発明を適用した場合にも、異なるビット精度での変換を可能とし、チャンネル毎にビット精度を指定することが可能である。
【００６１】
【発明の効果】
上述したように本発明のアナログ／デジタルコンバータによれば、各入力チャンネル毎に変換精度、変換時間を可変し得るようにし、所望の変換精度を得るとともに変換時間を短縮し、変換のスループットを向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るADC の概略的な構成を示すブロック図。
【図２】図１のADC の動作タイミングを示す図。
【図３】図２中のAD変換制御回路の一例を概略的に示すブロック図。
【図４】図１のADC の変形例１に係るADC の一部を示す図。
【図５】図１のADC の変形例２に係るADC の一部を示す図。
【図６】逐次比較型の8bit精度のADC の構成図。
【図７】図６のADC の動作例を示すタイミング図。
【符号の説明】
10…逐次比較型のAD変換回路、
11…チャンネルセレクタ（アナログスイッチ）、
12…リファレンス抵抗、
13…リファレンス抵抗制御スイッチ素子、
14…リファレンス電圧セレクタ、
151 …第１のサンプリング用スイッチ素子、
152 …第２のサンプリング用スイッチ素子，
161 …第１の比較用スイッチ素子、
162 …第２の比較用スイッチ素子、
C1…第１のコンデンサ、
C2…第２のコンデンサ、
AMP1〜AMP3…増幅回路、
C …コンデンサ、
Buf …バッファ回路、
SW1 〜SWn …スイッチ素子、
21…８ビットの変換結果格納レジスタ、
30…AD変換制御回路。
Claims (7)
- 複数チャンネルのアナログ入力信号を切換選択するチャンネルセレクタと、
前記チャンネルセレクタにより選択されたチャンネルのアナログ入力信号をアナログ／デジタル変換して最上位ビットMSB から最下位ビットLSB に向かって逐次確定する動作を、複数チャンネルのアナログ入力信号に対して時分割に行う逐次比較型のアナログ／デジタル変換回路と、
前記チャンネルセレクタおよび逐次比較型のアナログ／デジタル変換回路の動作を制御し、前記逐次比較型のアナログ／デジタル変換回路による全ビットのアナログ／デジタル変換が完了した場合には第１のビット精度によるアナログ／デジタル変換が完了したことを示す第１の変換終了フラグを出力し、前記第１のビット精度によるアナログ／デジタル変換が完了するまでは第１のビット精度による変換中であることを示す第１の変換中指示フラグを出力し、前記第１のビット精度によるアナログ／デジタル変換が完了した時に第１の割込み要求信号を選択的に出力し、前記アナログ／デジタル変換の途中で少なくとも１種類の第２のビット精度によるアナログ／デジタル変換が完了したことを示す第２の変換終了フラグを出力し、前記第２のビット精度によるアナログ／デジタル変換が完了するまでは第２のビット精度による変換中であることを示す第２の変換中指示フラグを出力するAD変換制御回路と、
前記逐次比較型のアナログ／デジタル変換により逐次確定されるMSB からLSB までを保持することが可能な変換結果格納レジスタ
とを具備し、集積回路化されていることを特徴とするアナログ／デジタルコンバータ。 - 前記AD変換制御回路は、さらに、前記第２のビット精度によるアナログ／デジタル変換が完了した時に第２の割込み要求信号を選択的に出力することを特徴とする請求項１記載のアナログ／デジタルコンバータ。
- 前記複数チャンネルのアナログ入力の各チャンネル毎に対応する変換ビットの精度を指定するデータが設定される第１のレジスタをさらに具備することを特徴とする請求項１記載のアナログ／デジタルコンバータ。
- 前記第２のビット精度によるアナログ／デジタル変換が完了し、前記第２の変換終了フラグおよび／または第２の割込み要求信号が出力された後に、前記第１のビット精度によるアナログ／デジタル変換を途中で完了させるか最後まで継続して実行させるかを指示するデータが設定される第２のレジスタをさらに具備することを特徴とする請求項２記載のアナログ／デジタルコンバータ。
- 前記AD変換制御回路は、使用チャンネルの指示入力に基づいて前記チャンネルセレクタに対する切換選択を行い、前記第１のレジスタに設定されたデータに基づいて前記第２の変換終了フラグ、第２の変換中指示フラグおよび第２の割込み要求信号の出力が制御されることを特徴とする請求項３記載のアナログ／デジタルコンバータ。
- 前記AD変換制御回路は、使用チャンネルの指示入力に基づいて前記チャンネルセレクタに対する切換選択を行い、前記第２のレジスタに設定されたデータに基づいて前記逐次比較型アナログ／デジタルコンバータの動作を制御することを特徴とする請求項４記載のアナログ／デジタルコンバータ。
- １チップマイクロコンピュータに搭載され、前記AD変換制御回路は前記１チップマイクロコンピュータによりプログラム制御に基づいて前記第２の変換終了フラグ、第２の変換中指示フラグおよび第２の割込み要求信号の出力が制御されることを特徴とする請求項２記載のアナログ／デジタルコンバータ。
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