JP3967535B2

JP3967535B2 - Analog / digital converter

Info

Publication number: JP3967535B2
Application number: JP2000287497A
Authority: JP
Inventors: 一彦大橋
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-09-21
Filing date: 2000-09-21
Publication date: 2007-08-29
Anticipated expiration: 2020-09-21
Also published as: JP2002100989A

Description

【０００１】
【発明の属する技術分野】
本発明は、集積回路化されたアナログ／デジタルコンバータ（以下、ADC と記す）に係り、特に複数のアナログ入力を選択するチャンネルセレクタを備えたADC に関するもので、例えばエアコンなどの家電製品用の１チップマイクロコンピュータに搭載されて使用される。
【０００２】
【従来の技術】
ADC は、変換方式により、逐次比較型、フラッシュ型等に分類される。また、最近のADC は、複数のアナログ入力信号をマルチプレクサにより切換選択して時分割によりAD変換するものがある。
【０００３】
図６は、逐次比較型の8bit精度のADC の構成を概略的に示している。
【０００４】
このADC は、逐次比較型のAD変換回路10と、複数チャンネルCH0 〜CH15のアナログ入力を択一的に選択するチャンネルセレクタ（アナログスイッチ）11と、AD変換制御回路60とを備えている。
【０００５】
AD変換回路10において、12はAD変換用の複数の基準電圧を生成するために複数の抵抗素子が直列に接続されてなるリファレンス抵抗である。13は前記リファレンス抵抗12に直列に接続され、リファレンス抵抗制御信号によりAD変換時にオン状態に制御され、リファレンス抵抗12の一端側に所定の電圧を印加するためのスイッチ素子である。14は前記スイッチ素子13がオン状態の時に前記リファレンス抵抗12により生成される複数の基準電圧を択一的に選択するためのリファレンス電圧セレクタである。151 はAD変換開始時にサンプリング信号SAMPによりオン状態に制御され、前記チャンネルセレクタ11により選択された電圧を通過させる第１のサンプリング用スイッチ素子である。152 はAD変換開始時にサンプリング信号SAMPによりオン状態に制御され、前記リファレンス電圧セレクタ14により選択された電圧を通過させる第２のサンプリング用スイッチ素子である。161 および162 は逐次比較時に比較信号COMPによりオン状態に制御され、前記リファレンス電圧セレクタ14により選択された電圧をそれぞれ通過させる第１の比較用スイッチ素子および第２の比較用スイッチ素子である。
【０００６】
C1は前記第１のサンプリング用スイッチ素子151 あるいは第１の比較用スイッチ素子161 を通過した電圧が一端に供給される電荷保持用の第１のコンデンサである。C2は前記第２のサンプリング用スイッチ素子152 あるいは第２の比較用スイッチ素子162 を通過した電圧が一端に供給される電荷保持用の第２のコンデンサである。
【０００７】
AMP1は上記２個のコンデンサC1、C2の各他端に共通に入力端が接続された第１の増幅回路、AMP2は前記第１の増幅回路AMP1の出力端にコンデンサC を介して入力端が接続された第２の増幅回路、AMP3は前記第２の増幅回路AMP2の出力端にコンデンサC を介して入力端が接続された第３の増幅回路である。Buf は前記第３の増幅回路AMP3の出力端に入力端が接続されたバッファ回路である。
【０００８】
SW1 〜SW3 はそれぞれ対応して前記各増幅回路AMP1〜AMP3の入出力端間に接続され、それぞれ前記サンプリング信号SAMPによりオン状態に制御されるスイッチ素子である。
【０００９】
AD変換制御回路60は、AD変換回路10およびチャンネルセレクタ11の全体的な制御を行うものであり、（１）使用チャンネル指示信号が入力し、前記チャンネルセレクタ11を選択制御する制御信号を出力する機能と、（２）変換スタート指示信号が入力し、前記リファレンス電圧セレクタ14を選択制御する制御信号を出力するとともに前記サンプリング信号および比較信号を所定のシーケンスで出力する機能と、（３）ADC が変換中であることを示す変換中指示フラグ、変換が終了したことを示す変換終了フラグ、ADC の割込み要求信号を出力する機能と、（４）前記バッファ回路Buf から入力する変換結果（ビットデータ）ADOUT を順次取り込んだ後、このデータを８ビット(8bit)の変換結果格納レジスタ(Reg) 21に格納する機能を有する。
【００１０】
図７は、図６のADC の動作例を示すタイミング図である。
【００１１】
なお、ここでは、電源電圧VDD およびリファレンス抵抗12の一端に印加される電圧ＶAREFは5 Ｖ、リファレンス抵抗12の他端の電圧ＶASS はグランド電位（0 Ｖ）であり、CH1 のアナログ入力を選択した際のアナログ入力ノードの電圧Ａinが4 Ｖであった場合を説明する。
【００１２】
まず、第１の動作サイクル（クロックサイクル）では、サンプリングパルス信号SAMPが"H" （ハイレベル）となり、この信号SAMPにより制御される全てのスイッチ151 152 、SW1 〜SW3 がオン状態になる。この時、リファレンス電圧セレクタ14を制御してリファレンス電圧選択ノードの電圧ＶDAを0 Ｖにしており、第１のコンデンサC1の一端電圧は0 Ｖであり、第２のコンデンサC2の一端電圧はＡin＝４Ｖとなる。また、全ての増幅回路AMP1〜AMP3は入力ノードと出力ノードが短絡状態になるので、初段の増幅回路AMP1の入力電位（Ｖhold）および出力電位はその入力トランジスタの閾値付近（例えば2.5 Ｖ）で安定する。この時、変換中指示フラグがセットされる。
【００１３】
次に、第２の動作サイクルでは、前記信号SAMPが"L" （ローレベル）となり、この信号SAMPにより制御される全てのスイッチ151 152 、SW1 〜SW3 がオフ状態になる。そして、比較パルス信号COMPが"H" となり、この信号COMPにより制御される全てのスイッチ161 、162 がオン状態になる。この時、リファレンス電圧セレクタ14を制御してリファレンス電圧選択ノードの電圧ＶDAを1.2451Ｖにする。この電圧ＶDAは、リファレンス抵抗12の両端間電圧（ＶAREF−ＶASS ）である5 Ｖの1/4 、つまり、5/4 Ｖを理想値としているが、変換精度を向上させるためにリファレンス抵抗12を調整しているので、厳密には5 Ｖ×127.5/512 となっている。
【００１４】
この時の初段の増幅回路AMP1の入力電位Ｖholdは、
Ｑ（電荷）＝Ｃ（静電容量）×Ｖ（電圧）
の公式を用いて算出することができる。ここで、コンデンサC1とコンデンサC2の静電容量を1pＦと仮定すると、
コンデンサC1の電荷＝1pＦ×（−2.5 Ｖ）＝−2.5 ×10^-9
コンデンサC2の電荷＝1pＦ×4.0 Ｖ＝4.0 ×10^-9
両方のコンデンサC1、C2に蓄えられている電荷の和は1.5 ×10^-9
である。したがって、

となる。
【００１５】
初段の増幅回路AMP1の入力電圧Ｖholdが閾値（2.5 Ｖ）以下の"L" であるので、この入力信号が増幅回路AMP1〜AMP3で反転し、バッファ回路Buf の出力電圧ＡDOUTは"H" になる、つまり、MSB として変換結果"H" が出力される。
【００１６】
そして、上記1 ビットの変換結果がAD変換制御回路60を経由して、変換結果格納レジスタ21に格納される。
【００１７】
次の動作サイクル（第３の動作サイクル）では、前回の動作サイクルでのビット変換の結果"H" に基づき、次回のビット変換で使用するリファレンス電圧選択ノードの電圧ＶDAとして、前回の動作サイクルのＶDAよりも5/8 Ｖだけ高い値（5/4 ＋5/8 ）Ｖ、厳密には1.8701Ｖを選択するようにリファレンス電圧セレクタ制御信号を生成し、リファレンス電圧セレクタ14を制御する。この結果、初段の増幅回路AMP1の入力電位Ｖholdは2.3701Ｖとなり、出力電圧ＡDOUTは"H" になる、つまり、MSB の１つ下位のビットとして変換結果"H" が出力される。
【００１８】
次の動作サイクル（第４の動作サイクル）では、前回の動作サイクルでのビット変換の結果"H" に基づき、次回のビット変換で使用するリファレンス電圧選択ノードの電圧ＶDAとして、前回の動作サイクルのＶDAよりも5/16Ｖだけ高い理想値（5/4 ＋5/8 ＋5/16）Ｖ、厳密には2.1826Ｖを選択するようにリファレンス電圧セレクタ制御信号を生成し、リファレンス電圧セレクタ14を制御する。この結果、初段の増幅回路AMP1の入力電位Ｖholdは2.6826Ｖとなり、出力電圧ＡDOUTは"L" になる、つまり、MSB の２つ下位のビットとして変換結果"L" が出力される。
【００１９】
次の動作サイクル（第５の動作サイクル）では、前回の動作サイクルでのビット変換の結果"L" に基づき、次回のビット変換で使用するリファレンス電圧選択ノードの電圧ＶDAとして、前回の動作サイクルのＶDAよりも5/32Ｖだけ低い理想値（5/4 ＋5/8 ＋5/16−5/32）Ｖ、厳密には2.02637 Ｖを選択するようにリファレンス電圧セレクタ制御信号を生成し、リファレンス電圧セレクタ14を制御する。この結果、初段の増幅回路AMP1の入力電位Ｖholdは2.52637 Ｖとなり、出力電圧ＡDOUTは"L" になる、つまり、MSB の３つ下位のビットとして変換結果"L" が出力される。
【００２０】
以降、上記動作に準じて、第９の動作サイクルまでリファレンス電圧セレクタ14を制御して電圧ＶDAを切り換えながら逐次変換を実施することにより、MSB 〜LSB の8 ビット全ての変換結果が確定する。
【００２１】
そして、第10の動作サイクルで変換中指示フラグをクリアして変換終了フラグをセットする。また、同時に割込み要求信号も活性化する。
【００２２】
ところで、上記したような複数チャンネルのアナログ入力信号を選択するチャンネルセレクタを有するADC では、全てのチャンネルで常に同一の変換精度を必要とするわけではない。しかし、従来のADC では、あるチャンネルでは例えば4 ビット精度しか必要しない場合にも8 ビット精度の変換を実施しているので、時間的な無駄が多く、変換のスループット（効率）を低下させていた。
【００２３】
【発明が解決しようとする課題】
上記したように従来のADC は全てのチャンネルで常に同一精度の変換を行うので変換のスループットを低下させているという問題があった。
【００２４】
本発明は上記の問題点を解決するためになされたもので、各入力チャンネル毎に変換精度、変換時間を可変し得るようにし、所望の変換精度を得るとともに変換時間を短縮し、変換のスループットを向上し得るアナログ／デジタルコンバータを提供することを目的とする。
【００２５】
【課題を解決するための手段】
本発明のアナログ／デジタルコンバータは、複数チャンネルのアナログ入力信号を切換選択するチャンネルセレクタと、前記チャンネルセレクタにより選択されたチャンネルのアナログ入力信号をアナログ／デジタル変換して最上位ビットMSB から最下位ビットLSB に向かって逐次確定する動作を、複数チャンネルのアナログ入力信号に対して時分割に行う逐次比較型のアナログ／デジタル変換回路と、前記チャンネルセレクタおよび逐次比較型のアナログ／デジタル変換回路の動作を制御し、前記逐次比較型のアナログ／デジタル変換回路による全ビットのアナログ／デジタル変換が完了した場合には第１のビット精度によるアナログ／デジタル変換が完了したことを示す第１の変換終了フラグを出力し、前記第１のビット精度によるアナログ／デジタル変換が完了するまでは第１のビット精度による変換中であることを示す第１の変換中指示フラグを出力し、前記第１のビット精度によるアナログ／デジタル変換が完了した時に第１の割込み要求信号を選択的に出力し、前記アナログ／デジタル変換の途中で少なくとも１種類の第２のビット精度によるアナログ／デジタル変換が完了したことを示す第２の変換終了フラグを出力し、前記第２のビット精度によるアナログ／デジタル変換が完了するまでは第２のビット精度による変換中であることを示す第２の変換中指示フラグを出力するAD変換制御回路と、前記逐次比較型のアナログ／デジタル変換により逐次確定されるMSB からLSB までを保持することが可能な変換結果格納レジスタとを具備し、集積回路化されていることを特徴とする。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００２７】
図１は、本発明の第１の実施の形態に係るADC の概略的な構成を示している。
【００２８】
このADC は、例えばマイコンチップに搭載されており、図５を参照して前述した従来のADC と比べて、AD変換制御回路30が変換中指示フラグ、変換終了フラグ、割込み要求信号を変換精度毎に出力するように変更されている点が異なり、その他は同じである。
【００２９】
即ち、図１に示すADC は、逐次比較型のAD変換回路10と、複数チャンネルCH0 〜CH15のアナログ入力を択一的に選択するチャンネルセレクタ（アナログスイッチ）11と、AD変換制御回路30とを備えている。
【００３０】
前記AD変換回路10において、12はAD変換用の複数の基準電圧を生成するために複数の抵抗素子が直列に接続されてなるリファレンス抵抗である。13は前記リファレンス抵抗12に直列に接続され、リファレンス抵抗制御信号によりAD変換時にオン状態に制御され、リファレンス抵抗12の一端側に所定の電圧を印加するためのリファレンス抵抗制御スイッチ素子である。14は前記スイッチ素子13がオン状態の時に前記リファレンス抵抗12により生成される複数の基準電圧を択一的に選択するためのリファレンス電圧セレクタである。151 はAD変換開始時にサンプリング信号によりオン状態に制御され、前記チャンネルセレクタ11により選択された電圧を通過させる第１のサンプリング用スイッチ素子である。152 はAD変換開始時にサンプリング信号によりオン状態に制御され、前記リファレンス電圧セレクタ14により選択された電圧を通過させる第２のサンプリング用スイッチ素子である。161 および162 は逐次比較時に比較信号によりオン状態に制御され、前記リファレンス電圧セレクタ14により選択された電圧をそれぞれ通過させる第１の比較用スイッチ素子および第２の比較用スイッチ素子である。
【００３１】
C1は前記第１のサンプリング用スイッチ素子151 あるいは第１の比較用スイッチ素子161 を通過した電圧が一端に供給される電荷保持用の第１のコンデンサである。C2は前記第２のサンプリング用スイッチ素子152 あるいは第２の比較用スイッチ素子162 を通過した電圧が一端に供給される電荷保持用の第２のコンデンサである。
【００３２】
AMP1は上記２個のコンデンサC1、C2の各他端に共通に入力端が接続された第１の増幅回路、AMP2は前記第１の増幅回路AMP1の出力端にコンデンサC を介して入力端が接続された第２の増幅回路、AMP3は前記第２の増幅回路AMP2の出力端にコンデンサC を介して入力端が接続された第３の増幅回路である。Buf は前記第３の増幅回路AMP3の出力端に入力端が接続されたバッファ回路である。
【００３３】
SW1 〜SW3 はそれぞれ対応して前記各増幅回路の入出力端間に接続され、それぞれ前記サンプリング信号SAMPによりオン状態に制御されるスイッチ素子である。
【００３４】
そして、AD変換制御回路30は、AD変換回路10およびチャンネルセレクタ11の全体的な制御を行うものであり、（１）使用チャンネル指示信号が入力し、前記チャンネルセレクタを選択制御する制御信号を出力する機能と、（２）変換スタート指示信号が入力し、前記リファレンス電圧セレクタ14を選択制御する制御信号を出力するとともに前記サンプリング信号SAMPおよび比較信号COMPを所定のシーケンスで出力する機能と、（３）ADC が4 ビット精度の変換中であることを示す変換中指示フラグ、4 ビット精度の変換が終了したことを示す変換終了フラグ、4 ビット精度の割込み要求信号、ADC が8 ビット精度の変換中であることを示す変換中指示フラグ、8 ビット精度の変換が終了したことを示す変換終了フラグ、8 ビット精度の割込み要求信号を出力する機能と、（４）前記バッファ回路Buf から入力する変換結果（ビットデータ）ADOUT を８ビットのシフトレジスタに順次取り込み、このシフトレジスタのデータを８ビットの変換結果格納レジスタ21に格納する機能を有する。
【００３５】
図２は、図１のADC の動作タイミングを示す図である。
【００３６】
次に、図２を参照して図１のADC の動作について説明する。ここでは、途中結果として4 ビット精度の変換終了、割込み要求信号を出力する場合で説明する。
【００３７】
図１のADC の動作は、基本的には、図６および図７を参照して前述した従来のADC の動作と同様に、まず、第１の動作サイクルで選択チャンネルのアナログ入力信号をサンプリングホールドし、以後の動作サイクルでは、リファレンス電圧セレクタ14を制御して電圧ＶDAを切り換えながらMSB からLSB に向かって逐次変換を実施する。
【００３８】
この際、第５の動作サイクルで4 ビット精度の変換が完了するので、次の第６の動作サイクルで4 ビット精度用の変換中指示フラグが"L" に変化し、さらに変換終了フラグが"H" となり、割込み要求信号を活性化させる。この時、変換はMSB より順次実施するので、変換出力データの下位4 ビットは不定となる。
【００３９】
なお、4 ビット精度用の割込み要求信号が発生するが、使用しなくても構わない。また、4 ビット精度を使用するか、8 ビット精度を使用するかの制御は、例えばマイコンで使用するプログラム等によりAD変換制御回路30を制御することができる。
【００４０】
上記した逐次比較型ADコンバータによれば、AD変換の変換結果が全ビットのうちの途中ビットまでの精度（本例では４ビットの精度）しか必要ない場合、必要な精度に達したことを示す情報（本例では４ビット精度用の変換終了フラグ）をマイコンのMOVE命令等のプログラムで参照すれば効率的であり、プログラムのスループットが向上する。また、４ビットの精度しかAD変換の必要がない場合、必要な精度に達したことを示す情報（本例では４ビット精度用の変換終了フラグ）をマイコンの割込み処理のプログラムで参照すれば効率的であり、プログラムのスループットが向上する。
【００４１】
図３は、図２中のAD変換制御回路30の一例を概略的に示すブロック図である。
【００４２】
使用チャンネル指示信号入力は４ビットの使用チャンネル指示レジスタ31に入力し、このレジスタ31の４ビット出力はデコーダ12によりデコードされ、このデコーダ32の出力は前記チャンネルセレクタ11を選択制御する制御信号として使用される。
【００４３】
変換スタート指示信号入力は、１ビットのレジスタ33の入力inとなり、クロック信号clk 入力により取り込まれ、このレジスタ33の出力out はインバータ回路34により反転されて前記リファレンス抵抗制御スイッチ素子13をスイッチ制御する制御信号として使用される。
【００４４】
また、前記変換スタート指示信号入力は、１ビットのレジスタ35の入力inとなり、クロック信号clk 入力により取り込まれ、このレジスタ35の出力out は、このレジスタ35および後述する状態遷移制御カウンタ36をそれぞれクリアするための制御信号として使用される。
【００４５】
抵抗制御回路37は、前記リファレンス電圧セレクタ14を選択制御する信号（例えば127 個のスイッチ素子を択一的にオン状態に制御するためのリファレンス電圧セレクタ選択制御信号）をクロック信号clk 入力に同期して生成するものである。この際、８ビット変換のうちで現在の変換ビット位置ｎの情報が状態遷移制御カウンタ36から入力し、前記AD変換回路10から入力する変換出力電圧ADOUT の論理レベル"H"/"L" に応じて、現在のリファレンス電圧に対して次回のビット変換に使用するリファレンス電圧を５／４^(n-1)だけ高める（＋）か低める（−）かを制御して前記リファレンス電圧セレクタ選択制御信号を生成する。つまり、ビット変換が進行し、変換ビット位置ｎが大きくなるにつれ、リファレンス電圧の変化量が変化することになる。
【００４６】
前記状態遷移制御カウンタ36は、クロック信号clk 入力をクロック信号clk 入力に同期して10回までカウントアップするものであり、そのカウント状態に応じて各種の信号を出力する。
【００４７】
即ち、前記サンプリング信号として、第１回目のカウント終了から第２回目のカウント開始までの１クロック期間に"H" になる信号を出力し、前記比較信号として、第２回目のカウント終了から第９回目のカウント開始までの８クロック期間に"H" になる信号を出力する。
【００４８】
また、ADC が4 ビット精度の変換中であることを示す変換中指示フラグとして、第１回目のカウント終了から第６回目のカウント開始までの５クロック期間に"H" になる信号を出力する。また、4 ビット精度の変換が終了したことを示す変換終了フラグとして、第６回目のカウント終了以降"H" になる信号を出力する。また、4 ビット精度の割込み要求信号として、第６回目のカウント終了から第７回目のカウント開始までの１クロック期間に"H" になる信号を出力する。
【００４９】
また、ADC が8 ビット精度の変換中であることを示す変換中指示フラグとして、第１回目のカウント終了から第10回目のカウント開始までの９クロック期間に"H" になる信号を出力する。また、8 ビット精度の変換が終了したことを示す変換終了フラグとして、第10回目のカウント終了以降"H" になる信号を出力する。また、8 ビット精度の割込み要求信号として、第10回目のカウント終了から１クロック期間に"H" になる信号を出力する。
【００５０】
一方、前記バッファ回路Buf から順次入力する変換結果（ビットデータ）ADOUT は、インバータ回路38により反転された後、８ビットのシフトレジスタ39の入力inとなる。このシフトレジスタ39は、前記状態遷移制御カウンタ36からの信号によりシフト数が制御され、その出力データout は前記８ビットの変換結果格納レジスタ21に格納される。
【００５１】
＜変形例１＞
図４は、前述した実施の形態の変形例１に係るADC の一部を示している。
【００５２】
このADC は、図１を参照して前述したADC と比べて、アナログ入力チャンネル毎に変換精度指示データを設定可能な専用のレジスタ40が付加されている点が異なり、その他は同じである。
【００５３】
図４に示すレジスタ40は、ADC のアナログ入力チャンネル数と同数の16ビットのレジスタであり、CH0 〜CH15にそれぞれ対応して１ビットの変換精度指示データが予め設定されている。図４では、CH0 、2 、15に対応する指示データは8 ビット精度の変換を示す"1" であり、CH1 、3 、14に対応する指示データは4 ビット精度の変換を示す"0" である場合を示している。
【００５４】
このような変形例１によれば、前述した第１の実施の形態と同様の効果が得られるほか、予めレジスタ40の内容を設定しておく（つまり、アナログ入力チャンネル毎に必要な精度を設定しておく）ことにより、実際のAD変換時にチャンネルを選択した際に対応する指示データにより変換精度を設定することが可能となるので、複数のアナログ入力を切り換えてそれぞれ異なる精度でAD変換を実行する場合にAD変換のスループットが向上する。
【００５５】
＜変形例２＞
図５は、前述した実施の形態の変形例２に係るADC の一部を示している。
【００５６】
このADC は、図１を参照して前述したADC と比べて、アナログ入力チャンネル毎に8 ビット精度変換の途中結果（例えば4 ビットまでの変換結果）を出力した後の変換を停止するか継続して8 ビット精度まで算出するかを選択するための専用のレジスタが付加されている点が異なり、その他は同じである。
【００５７】
図５に示すレジスタ50は、ADC のアナログ入力チャンネル数と同数の16ビットのレジスタであり、CH0 〜CH15にそれぞれ対応して4 ビットまでの変換結果を出力した後における１ビットの指示データ（変換停止"1" ／変換継続"0" ）が設定されている様子を示している。
【００５８】
このような変形例２によれば、前述した第１の実施の形態と同様の効果が得られるほか、AD変換の無駄時間を省略することが可能になるので、特にAD変換を複数回繰り返すリピートモードを有するADC において、必要としないビット精度までAD変換を実施することを防止でき、AD変換のスループットを著しく向上させることができる。
【００５９】
なお、上記実施の形態および各変形例では、8 ビット精度の変換と4 ビット精度の変換を選択する場合を説明したが、ビット数に付いては幾つでも構わない。さらに、16ビット精度の変換、12ビット精度の変換、8 ビット精度の変換等、3 種類以上のビット精度を選択するようにしても構わない。特に1 ビット精度の変換を行う場合は、アナログコンパレータと同一の動作を行うことができる。
【００６０】
また、上記実施の形態および各変形例では、逐次変換型AD変換回路に本発明を適用した場合を説明したが、フラッシュ型AD変換回路を二段用い、前段のAD変換回路で上位ビットを変換し、後段のAD変換回路で下位ビットを変換するセミフラッシュ型AD変換回路に本発明を適用した場合にも、異なるビット精度での変換を可能とし、チャンネル毎にビット精度を指定することが可能である。
【００６１】
【発明の効果】
上述したように本発明のアナログ／デジタルコンバータによれば、各入力チャンネル毎に変換精度、変換時間を可変し得るようにし、所望の変換精度を得るとともに変換時間を短縮し、変換のスループットを向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るADC の概略的な構成を示すブロック図。
【図２】図１のADC の動作タイミングを示す図。
【図３】図２中のAD変換制御回路の一例を概略的に示すブロック図。
【図４】図１のADC の変形例１に係るADC の一部を示す図。
【図５】図１のADC の変形例２に係るADC の一部を示す図。
【図６】逐次比較型の8bit精度のADC の構成図。
【図７】図６のADC の動作例を示すタイミング図。
【符号の説明】
10…逐次比較型のAD変換回路、
11…チャンネルセレクタ（アナログスイッチ）、
12…リファレンス抵抗、
13…リファレンス抵抗制御スイッチ素子、
14…リファレンス電圧セレクタ、
151 …第１のサンプリング用スイッチ素子、
152 …第２のサンプリング用スイッチ素子，
161 …第１の比較用スイッチ素子、
162 …第２の比較用スイッチ素子、
C1…第１のコンデンサ、
C2…第２のコンデンサ、
AMP1〜AMP3…増幅回路、
C …コンデンサ、
Buf …バッファ回路、
SW1 〜SWn …スイッチ素子、
21…８ビットの変換結果格納レジスタ、
30…AD変換制御回路。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an integrated analog / digital converter (hereinafter referred to as ADC), and more particularly to an ADC having a channel selector for selecting a plurality of analog inputs. Used mounted on a chip microcomputer.
[0002]
[Prior art]
ADCs are classified into successive approximation type, flash type, etc., depending on the conversion method. In recent ADCs, some analog input signals are switched and selected by a multiplexer, and AD conversion is performed by time division.
[0003]
FIG. 6 schematically shows the configuration of a successive approximation type 8-bit precision ADC.
[0004]
This ADC includes a successive approximation AD conversion circuit 10, a channel selector (analog switch) 11 that selectively selects analog inputs of a plurality of channels CH0 to CH15, and an AD conversion control circuit 60.
[0005]
In the AD conversion circuit 10, reference numeral 12 denotes a reference resistor in which a plurality of resistance elements are connected in series in order to generate a plurality of reference voltages for AD conversion. A switch element 13 is connected in series to the reference resistor 12 and is controlled to be turned on during AD conversion by a reference resistor control signal, and applies a predetermined voltage to one end of the reference resistor 12. Reference numeral 14 denotes a reference voltage selector for alternatively selecting a plurality of reference voltages generated by the reference resistor 12 when the switch element 13 is in an ON state. A first sampling switch element 151 is controlled to be turned on by the sampling signal SAMP at the start of AD conversion and passes the voltage selected by the channel selector 11. Reference numeral 152 denotes a second sampling switch element that is controlled to be turned on by the sampling signal SAMP at the start of AD conversion and passes the voltage selected by the reference voltage selector 14. Reference numerals 161 and 162 denote a first comparison switch element and a second comparison switch element which are controlled to be turned on by a comparison signal COMP at the time of successive comparison and respectively pass the voltage selected by the reference voltage selector 14.
[0006]
C1 is a charge holding first capacitor to which one end of the voltage passing through the first sampling switch element 151 or the first comparison switch element 161 is supplied. C2 is a second capacitor for charge retention to which the voltage that has passed through the second sampling switch element 152 or the second comparison switch element 162 is supplied to one end.
[0007]
AMP1 is a first amplifier circuit having an input terminal commonly connected to the other ends of the two capacitors C1 and C2, and AMP2 has an input terminal connected to the output terminal of the first amplifier circuit AMP1 via a capacitor C. The connected second amplifier circuit AMP3 is a third amplifier circuit having an input terminal connected to the output terminal of the second amplifier circuit AMP2 via a capacitor C. Buf is a buffer circuit whose input terminal is connected to the output terminal of the third amplifier circuit AMP3.
[0008]
SW1 to SW3 are switch elements correspondingly connected between the input / output terminals of the amplifier circuits AMP1 to AMP3 and controlled to be turned on by the sampling signal SAMP.
[0009]
The AD conversion control circuit 60 performs overall control of the AD conversion circuit 10 and the channel selector 11, and (1) receives a use channel instruction signal and outputs a control signal for selecting and controlling the channel selector 11. (2) a function for inputting a conversion start instruction signal, outputting a control signal for selecting and controlling the reference voltage selector 14 and outputting the sampling signal and the comparison signal in a predetermined sequence; and (3) the ADC A conversion instruction flag indicating that conversion is in progress; a conversion end flag indicating that conversion has been completed; a function of outputting an ADC interrupt request signal; and (4) a conversion result (bit data) input from the buffer circuit Buf. After ADOUT is sequentially fetched, this data is stored in an 8-bit conversion result storage register (Reg) 21.
[0010]
FIG. 7 is a timing chart showing an operation example of the ADC of FIG.
[0011]
Here, the power supply voltage VDD and the voltage VAREF applied to one end of the reference resistor 12 are 5 V, the voltage VASS at the other end of the reference resistor 12 is the ground potential (0 V), and the analog input of CH1 is selected. A case where the voltage Ain at the analog input node is 4 V will be described.
[0012]
First, in the first operation cycle (clock cycle), the sampling pulse signal SAMP becomes “H” (high level), and all the switches 151 152 and SW1 to SW3 controlled by this signal SAMP are turned on. At this time, the reference voltage selector 14 is controlled to set the voltage VDA of the reference voltage selection node to 0 V, the one end voltage of the first capacitor C1 is 0 V, and the one end voltage of the second capacitor C2 is Ain = 4V. In addition, since all the amplifier circuits AMP1 to AMP3 are short-circuited between the input node and the output node, the input potential (Vhold) and output potential of the first stage amplifier circuit AMP1 are stable near the threshold of the input transistor (for example, 2.5 V). To do. At this time, the in-conversion instruction flag is set.
[0013]
Next, in the second operation cycle, the signal SAMP becomes “L” (low level), and all the switches 151 152 and SW1 to SW3 controlled by this signal SAMP are turned off. Then, the comparison pulse signal COMP becomes “H”, and all the switches 161 and 162 controlled by this signal COMP are turned on. At this time, the reference voltage selector 14 is controlled to set the voltage VDA of the reference voltage selection node to 1.2451V. This voltage VDA is 1/4 of 5 V, that is, the voltage across the reference resistor 12 (VAREF−VASS), that is, 5/4 V, which is an ideal value. However, in order to improve the conversion accuracy, the reference resistor 12 is used. Strictly speaking, it is 5 V x 127.5 / 512 because it is adjusted.
[0014]
The input potential Vhold of the first stage amplifier circuit AMP1 at this time is
Q (charge) = C (capacitance) x V (voltage)
Can be calculated using the formula Here, assuming that the capacitance of capacitor C1 and capacitor C2 is 1 pF,
Capacitor C1 charge = 1 pF x (-2.5 V) = -2.5 x10 ^-9
Capacitor C2 charge = 1pF x 4.0 V = 4.0 x 10 ^-9
The sum of the charges stored in both capacitors C1 and C2 is 1.5 × 10 ^-9
It is. Therefore,

It becomes.
[0015]
Since the input voltage Vhold of the first-stage amplifier circuit AMP1 is “L” which is equal to or lower than the threshold (2.5 V), this input signal is inverted by the amplifier circuits AMP1 to AMP3, and the output voltage ADOUT of the buffer circuit Buf becomes “H”. That is, the conversion result “H” is output as the MSB.
[0016]
The 1-bit conversion result is stored in the conversion result storage register 21 via the AD conversion control circuit 60.
[0017]
In the next operation cycle (third operation cycle), the voltage VDA of the reference voltage selection node used in the next bit conversion is used as the voltage VDA of the previous operation cycle based on the result “H” of the bit conversion in the previous operation cycle. A reference voltage selector control signal is generated so as to select a value (5/4 + 5/8) V higher than VDA by (5/4 + 5/8) V, strictly, 1.8701 V, and the reference voltage selector 14 is controlled. As a result, the input potential Vhold of the first-stage amplifier circuit AMP1 becomes 2.3701 V, and the output voltage ADOUT becomes “H”, that is, the conversion result “H” is output as one bit lower than the MSB.
[0018]
In the next operation cycle (fourth operation cycle), based on the result “H” of the bit conversion in the previous operation cycle, the voltage VDA of the reference voltage selection node used in the next bit conversion is used as the voltage VDA of the previous operation cycle. A reference voltage selector control signal is generated so as to select an ideal value (5/4 +5/8 +5/16) V higher than VDA by 5/16 V, strictly 2.1826 V, and the reference voltage selector 14 is controlled. As a result, the input potential Vhold of the first-stage amplifier circuit AMP1 becomes 2.6826 V, and the output voltage ADOUT becomes “L”, that is, the conversion result “L” is output as the two lower bits of the MSB.
[0019]
In the next operation cycle (fifth operation cycle), based on the result “L” of the bit conversion in the previous operation cycle, the voltage VDA of the reference voltage selection node used in the next bit conversion is used as the voltage VDA of the previous operation cycle. A reference voltage selector control signal is generated so as to select an ideal value (5/4 +5/8 + 5 / 16−5 / 32) V lower than VDA by 5/32 V, strictly, 2.02637 V, and reference voltage selector 14 To control. As a result, the input potential Vhold of the first-stage amplifier circuit AMP1 becomes 2.52637 V and the output voltage ADOUT becomes “L”, that is, the conversion result “L” is output as the three lower bits of the MSB.
[0020]
Thereafter, according to the above operation, the conversion result of all 8 bits MSB to LSB is determined by controlling the reference voltage selector 14 and switching the voltage VDA until the ninth operation cycle.
[0021]
Then, the in-conversion instruction flag is cleared and the conversion end flag is set in the tenth operation cycle. At the same time, the interrupt request signal is activated.
[0022]
Incidentally, an ADC having a channel selector that selects analog input signals of a plurality of channels as described above does not always require the same conversion accuracy for all channels. However, conventional ADCs perform 8-bit precision conversion even when only a 4-bit precision is required for a certain channel, for example, which is wasteful in time and reduces the conversion throughput (efficiency). .
[0023]
[Problems to be solved by the invention]
As described above, since the conventional ADC always performs conversion with the same accuracy in all channels, there is a problem in that the conversion throughput is lowered.
[0024]
The present invention has been made to solve the above-described problems. The conversion accuracy and the conversion time can be varied for each input channel to obtain a desired conversion accuracy and shorten the conversion time, thereby converting the conversion throughput. An object of the present invention is to provide an analog / digital converter capable of improving the above.
[0025]
[Means for Solving the Problems]
The analog / digital converter of the present invention includes a channel selector for switching and selecting analog input signals of a plurality of channels, and analog / digital conversion of the analog input signal of the channel selected by the channel selector to convert the least significant bit from the most significant bit MSB. The operation of the successive approximation type analog / digital conversion circuit that performs time division on the analog input signals of a plurality of channels, and the operation of the channel selector and the successive approximation type analog / digital conversion circuit. And when the analog / digital conversion of all bits by the successive approximation type analog / digital conversion circuit is completed, a first conversion end flag indicating completion of the analog / digital conversion with the first bit precision is set. Output the analog according to the first bit precision Until the digital / digital conversion is completed, a first conversion instruction flag indicating that the conversion with the first bit precision is being performed is output, and when the analog / digital conversion with the first bit precision is completed, the first An interrupt request signal is selectively output, and a second conversion end flag indicating that analog / digital conversion with at least one second bit precision is completed during the analog / digital conversion is output, and the first An AD conversion control circuit that outputs a second in-conversion instruction flag indicating that conversion with the second bit accuracy is being performed until the analog / digital conversion with the bit accuracy of 2 is completed, and the successive approximation type analog / digital It is equipped with a conversion result storage register that can hold MSB to LSB, which are sequentially determined by digital conversion, and is an integrated circuit To.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0027]
FIG. 1 shows a schematic configuration of an ADC according to the first embodiment of the present invention.
[0028]
This ADC is mounted on, for example, a microcomputer chip. Compared with the conventional ADC described above with reference to FIG. 5, the AD conversion control circuit 30 sends a conversion instruction flag, a conversion end flag, and an interrupt request signal for each conversion accuracy. The difference is that it has been changed to output to, and the other is the same.
[0029]
That is, the ADC shown in FIG. 1 includes a successive approximation AD conversion circuit 10, a channel selector (analog switch) 11 that selectively selects analog inputs of a plurality of channels CH0 to CH15, and an AD conversion control circuit 30. I have.
[0030]
In the AD conversion circuit 10, reference numeral 12 denotes a reference resistor in which a plurality of resistance elements are connected in series in order to generate a plurality of reference voltages for AD conversion. A reference resistance control switch element 13 is connected in series to the reference resistor 12 and is controlled to be turned on during AD conversion by a reference resistance control signal and applies a predetermined voltage to one end side of the reference resistor 12. Reference numeral 14 denotes a reference voltage selector for alternatively selecting a plurality of reference voltages generated by the reference resistor 12 when the switch element 13 is in an ON state. A first sampling switch element 151 is controlled to be turned on by a sampling signal at the start of AD conversion, and passes the voltage selected by the channel selector 11. Reference numeral 152 denotes a second sampling switch element that is controlled to be turned on by a sampling signal at the start of AD conversion and passes the voltage selected by the reference voltage selector 14. Reference numerals 161 and 162 denote a first comparison switch element and a second comparison switch element which are controlled to be turned on by a comparison signal at the time of successive comparison and respectively pass the voltage selected by the reference voltage selector 14.
[0031]
C1 is a charge holding first capacitor to which one end of the voltage passing through the first sampling switch element 151 or the first comparison switch element 161 is supplied. C2 is a second capacitor for charge retention to which the voltage that has passed through the second sampling switch element 152 or the second comparison switch element 162 is supplied to one end.
[0032]
AMP1 is a first amplifier circuit having an input terminal commonly connected to the other ends of the two capacitors C1 and C2, and AMP2 has an input terminal connected to the output terminal of the first amplifier circuit AMP1 via a capacitor C. The connected second amplifier circuit AMP3 is a third amplifier circuit having an input terminal connected to the output terminal of the second amplifier circuit AMP2 via a capacitor C. Buf is a buffer circuit whose input terminal is connected to the output terminal of the third amplifier circuit AMP3.
[0033]
SW1 to SW3 are switch elements correspondingly connected between the input and output terminals of each amplifier circuit and controlled to be turned on by the sampling signal SAMP.
[0034]
The AD conversion control circuit 30 performs overall control of the AD conversion circuit 10 and the channel selector 11. (1) The use channel instruction signal is input, and the control signal for selecting and controlling the channel selector is output. (2) a function for inputting a conversion start instruction signal, outputting a control signal for selecting and controlling the reference voltage selector 14, and outputting the sampling signal SAMP and the comparison signal COMP in a predetermined sequence; ) In-conversion indication flag indicating that the ADC is converting in 4-bit precision, Conversion end flag indicating that the conversion in 4-bit precision has been completed, 4-bit precision interrupt request signal, ADC in conversion in 8-bit precision Outputs an in-conversion flag indicating that the conversion is complete, a conversion end flag indicating that conversion in 8-bit precision is complete, and an interrupt request signal in 8-bit precision And (4) a function of sequentially taking the conversion result (bit data) ADOUT inputted from the buffer circuit Buf into an 8-bit shift register and storing the data of the shift register in the 8-bit conversion result storage register 21. Have.
[0035]
FIG. 2 is a diagram showing the operation timing of the ADC of FIG.
[0036]
Next, the operation of the ADC of FIG. 1 will be described with reference to FIG. Here, the case where a 4-bit precision conversion end and interrupt request signal is output as an intermediate result will be described.
[0037]
The operation of the ADC of FIG. 1 is basically the same as the operation of the conventional ADC described above with reference to FIGS. 6 and 7, and the analog input signal of the selected channel is first sampled and held in the first operation cycle. In the subsequent operation cycle, the reference voltage selector 14 is controlled to switch the voltage VDA, and the successive conversion is performed from the MSB to the LSB.
[0038]
At this time, since the conversion with 4-bit precision is completed in the fifth operation cycle, the conversion instruction flag for 4-bit precision changes to “L” in the next sixth operation cycle, and the conversion end flag is changed to “ Becomes "H" and activates the interrupt request signal. At this time, since conversion is performed sequentially from the MSB, the lower 4 bits of the conversion output data are undefined.
[0039]
Although an interrupt request signal for 4-bit precision is generated, it does not have to be used. Further, whether to use the 4-bit precision or the 8-bit precision can be controlled by the AD conversion control circuit 30 by, for example, a program used in a microcomputer.
[0040]
According to the successive approximation type AD converter described above, if the conversion result of the AD conversion requires only the accuracy to the middle bit of all bits (in this example, the accuracy of 4 bits), it indicates that the required accuracy has been reached. If information (in this example, a conversion end flag for 4-bit precision) is referred to by a program such as a MOVE instruction of the microcomputer, it is efficient and the throughput of the program is improved. If AD conversion is only required for 4-bit precision, it is efficient to refer to information indicating that the required precision has been reached (in this example, the conversion end flag for 4-bit precision) in the microcomputer interrupt processing program. And the throughput of the program is improved.
[0041]
FIG. 3 is a block diagram schematically showing an example of the AD conversion control circuit 30 in FIG.
[0042]
The used channel instruction signal input is input to a 4-bit used channel instruction register 31. The 4-bit output of the register 31 is decoded by the decoder 12, and the output of the decoder 32 is used as a control signal for selecting and controlling the channel selector 11. Is done.
[0043]
The conversion start instruction signal input becomes the input in of the 1-bit register 33 and is taken in by the clock signal clk input. The output out of the register 33 is inverted by the inverter circuit 34 to switch the reference resistance control switch element 13. Used as control signal.
[0044]
Also, the conversion start instruction signal input becomes the input in of the 1-bit register 35 and is taken in by the clock signal clk input. The output out of this register 35 clears this register 35 and a state transition control counter 36 described later. Is used as a control signal.
[0045]
The resistance control circuit 37 synchronizes a signal for selecting and controlling the reference voltage selector 14 (for example, a reference voltage selector selection control signal for controlling the 127 switch elements to be turned on) in synchronization with the clock signal clk input. Is generated. At this time, the information of the current conversion bit position n in the 8-bit conversion is input from the state transition control counter 36, and the conversion output voltage ADOUT input from the AD conversion circuit 10 is set to the logic level “H” / “L”. Accordingly, the reference voltage selector selection control signal is controlled by increasing (+) or decreasing (-) the reference voltage used for the next bit conversion with respect to the current reference voltage by 5/4 ^(n-1). Is generated. That is, as the bit conversion proceeds and the conversion bit position n becomes larger, the amount of change in the reference voltage changes.
[0046]
The state transition control counter 36 counts up the clock signal clk input up to 10 times in synchronization with the clock signal clk input, and outputs various signals according to the count state.
[0047]
That is, as the sampling signal, a signal that becomes “H” in one clock period from the end of the first count to the start of the second count is output, and as the comparison signal, the signal from the end of the second count to the ninth count is output. A signal that becomes “H” is output for 8 clock periods until the count starts.
[0048]
In addition, a signal that becomes “H” is output during the 5 clock period from the end of the first count to the start of the sixth count as an in-conversion instruction flag indicating that the ADC is performing conversion with 4-bit precision. Further, a signal that becomes “H” after the end of the sixth count is output as a conversion end flag indicating that the conversion with 4-bit precision has ended. Further, as a 4-bit precision interrupt request signal, a signal that becomes “H” in one clock period from the end of the sixth count to the start of the seventh count is output.
[0049]
In addition, a signal that becomes “H” is output as the in-conversion instruction flag indicating that the ADC is performing 8-bit precision conversion during the nine clock periods from the end of the first count to the start of the tenth count. In addition, a signal that becomes “H” after the end of the tenth count is output as a conversion end flag indicating that the conversion with 8-bit precision has ended. In addition, a signal that becomes “H” in one clock period from the end of the tenth count is output as an interrupt request signal with an 8-bit precision.
[0050]
On the other hand, the conversion result (bit data) ADOUT sequentially input from the buffer circuit Buf is inverted by the inverter circuit 38 and then becomes the input in of the 8-bit shift register 39. The shift register 39 has its shift number controlled by a signal from the state transition control counter 36, and its output data out is stored in the 8-bit conversion result storage register 21.
[0051]
<Modification 1>
FIG. 4 shows a part of the ADC according to the first modification of the above-described embodiment.
[0052]
This ADC is different from the ADC described above with reference to FIG. 1 in that a dedicated register 40 capable of setting conversion accuracy instruction data is added for each analog input channel, and the others are the same.
[0053]
The register 40 shown in FIG. 4 is a 16-bit register having the same number as the number of analog input channels of the ADC, and 1-bit conversion accuracy instruction data is preset corresponding to CH0 to CH15. In FIG. 4, the instruction data corresponding to CH0, 2, 15 is "1" indicating 8-bit precision conversion, and the instruction data corresponding to CH1, 3, 14 is "0" indicating 4-bit precision conversion. It shows a case.
[0054]
According to the first modification, the same effects as those of the first embodiment described above can be obtained, and the contents of the register 40 are set in advance (that is, the necessary accuracy is set for each analog input channel). This makes it possible to set the conversion accuracy according to the instruction data corresponding to the channel selected during actual AD conversion. Therefore, AD conversion is performed with different accuracy by switching multiple analog inputs. In this case, the AD conversion throughput is improved.
[0055]
<Modification 2>
FIG. 5 shows a part of the ADC according to the second modification of the above-described embodiment.
[0056]
Compared with the ADC described above with reference to FIG. 1, this ADC stops or continues the conversion after outputting an intermediate result of 8-bit precision conversion (for example, conversion result up to 4 bits) for each analog input channel. The difference is that a dedicated register is added to select whether to calculate up to 8-bit precision.
[0057]
The register 50 shown in FIG. 5 is a 16-bit register having the same number as the number of analog input channels of the ADC, and outputs 1-bit instruction data (conversion) after outputting the conversion result up to 4 bits corresponding to CH0 to CH15. Stop (1) / Continue conversion (0)) is set.
[0058]
According to the second modified example, the same effect as that of the first embodiment described above can be obtained, and the dead time of AD conversion can be omitted. In particular, the AD conversion is repeated a plurality of times. In an ADC having a mode, it is possible to prevent AD conversion from being performed to a bit accuracy that is not required, and the AD conversion throughput can be significantly improved.
[0059]
In the above-described embodiment and each modified example, the case of selecting 8-bit precision conversion and 4-bit precision conversion has been described, but any number of bits may be used. Further, three or more types of bit precisions such as 16-bit precision conversion, 12-bit precision conversion, and 8-bit precision conversion may be selected. In particular, when performing 1-bit precision conversion, the same operation as the analog comparator can be performed.
[0060]
In the above embodiment and each modification, the case where the present invention is applied to the successive conversion AD converter circuit has been described. However, the flash AD converter circuit is used in two stages, and the upper bit is converted in the previous AD converter circuit. However, even when the present invention is applied to a semi-flash type AD converter circuit that converts lower bits in a subsequent AD converter circuit, conversion with different bit precision is possible, and bit precision can be specified for each channel. It is.
[0061]
【The invention's effect】
As described above, according to the analog / digital converter of the present invention, the conversion accuracy and the conversion time can be varied for each input channel to obtain the desired conversion accuracy, shorten the conversion time, and improve the conversion throughput. Can be made.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a schematic configuration of an ADC according to an embodiment of the present invention.
FIG. 2 is a diagram showing operation timing of the ADC of FIG.
FIG. 3 is a block diagram schematically showing an example of the AD conversion control circuit in FIG. 2;
FIG. 4 is a diagram showing a part of an ADC according to a modification 1 of the ADC of FIG. 1;
FIG. 5 is a diagram showing a part of an ADC according to a modification 2 of the ADC of FIG. 1;
FIG. 6 is a block diagram of a successive approximation type 8-bit precision ADC.
FIG. 7 is a timing chart showing an operation example of the ADC of FIG.
[Explanation of symbols]
10: Successive approximation AD converter circuit,
11… Channel selector (analog switch),
12 ... Reference resistor,
13 ... Reference resistance control switch element,
14 ... Reference voltage selector,
151… first sampling switch element,
152 ... second sampling switch element,
161 ... 1st comparison switch element,
162 ... second comparison switch element,
C1 ... first capacitor,
C2 ... second capacitor,
AMP1 to AMP3 ... Amplifier circuit,
C: Capacitor,
Buf ... buffer circuit,
SW1 to SWn ... switch elements,
21 ... 8-bit conversion result storage register,
30… AD conversion control circuit.

Claims

複数チャンネルのアナログ入力信号を切換選択するチャンネルセレクタと、
前記チャンネルセレクタにより選択されたチャンネルのアナログ入力信号をアナログ／デジタル変換して最上位ビットMSB から最下位ビットLSB に向かって逐次確定する動作を、複数チャンネルのアナログ入力信号に対して時分割に行う逐次比較型のアナログ／デジタル変換回路と、
前記チャンネルセレクタおよび逐次比較型のアナログ／デジタル変換回路の動作を制御し、前記逐次比較型のアナログ／デジタル変換回路による全ビットのアナログ／デジタル変換が完了した場合には第１のビット精度によるアナログ／デジタル変換が完了したことを示す第１の変換終了フラグを出力し、前記第１のビット精度によるアナログ／デジタル変換が完了するまでは第１のビット精度による変換中であることを示す第１の変換中指示フラグを出力し、前記第１のビット精度によるアナログ／デジタル変換が完了した時に第１の割込み要求信号を選択的に出力し、前記アナログ／デジタル変換の途中で少なくとも１種類の第２のビット精度によるアナログ／デジタル変換が完了したことを示す第２の変換終了フラグを出力し、前記第２のビット精度によるアナログ／デジタル変換が完了するまでは第２のビット精度による変換中であることを示す第２の変換中指示フラグを出力するAD変換制御回路と、
前記逐次比較型のアナログ／デジタル変換により逐次確定されるMSB からLSB までを保持することが可能な変換結果格納レジスタ
とを具備し、集積回路化されていることを特徴とするアナログ／デジタルコンバータ。A channel selector that switches and selects analog input signals of multiple channels;
The analog input signal of the channel selected by the channel selector is subjected to analog / digital conversion, and the operation of sequentially determining from the most significant bit MSB to the least significant bit LSB is performed in a time-sharing manner for the analog input signals of a plurality of channels. Successive approximation type analog / digital conversion circuit;
The operation of the channel selector and the successive approximation type analog / digital conversion circuit is controlled, and when the analog / digital conversion of all bits by the successive approximation type analog / digital conversion circuit is completed, the analog with the first bit precision is performed. A first conversion end flag indicating completion of digital / digital conversion is output, and first conversion indicating that conversion is being performed with the first bit precision until the analog / digital conversion with the first bit precision is completed. When the analog / digital conversion with the first bit precision is completed, the first interrupt request signal is selectively output, and at least one type of the first interrupt request signal is output during the analog / digital conversion. output the second conversion end flag indicating that the analog / digital conversion by the second bit precision has been completed, the second By a bit precision to analog / digital conversion is complete and the AD conversion control circuit for outputting a second transform in the indicator flag indicating that it is converting the second bit precision,
An analog / digital converter comprising: a conversion result storage register capable of holding MSB to LSB sequentially determined by the successive approximation type analog / digital conversion.

前記AD変換制御回路は、さらに、前記第２のビット精度によるアナログ／デジタル変換が完了した時に第２の割込み要求信号を選択的に出力することを特徴とする請求項１記載のアナログ／デジタルコンバータ。2. The analog / digital converter according to claim 1 , wherein the AD conversion control circuit selectively outputs a second interrupt request signal when the analog / digital conversion with the second bit precision is completed. .

前記複数チャンネルのアナログ入力の各チャンネル毎に対応する変換ビットの精度を指定するデータが設定される第１のレジスタをさらに具備することを特徴とする請求項１記載のアナログ／デジタルコンバータ。It said plurality of channels according to claim 1 analog / digital converter, wherein the comprises a first further register data for specifying the accuracy of the translation bit corresponding to each channel of the analog input is set for.

前記第２のビット精度によるアナログ／デジタル変換が完了し、前記第２の変換終了フラグおよび／または第２の割込み要求信号が出力された後に、前記第１のビット精度によるアナログ／デジタル変換を途中で完了させるか最後まで継続して実行させるかを指示するデータが設定される第２のレジスタをさらに具備することを特徴とする請求項２記載のアナログ／デジタルコンバータ。After the analog / digital conversion with the second bit precision is completed and the second conversion end flag and / or the second interrupt request signal is output, the analog / digital conversion with the first bit precision is in progress. 3. The analog / digital converter according to claim 2 , further comprising a second register in which data indicating whether to complete or complete execution is set.

前記AD変換制御回路は、使用チャンネルの指示入力に基づいて前記チャンネルセレクタに対する切換選択を行い、前記第１のレジスタに設定されたデータに基づいて前記第２の変換終了フラグ、第２の変換中指示フラグおよび第２の割込み要求信号の出力が制御されることを特徴とする請求項３記載のアナログ／デジタルコンバータ。The AD conversion control circuit performs switching selection for the channel selector based on an instruction input of a channel to be used, and performs the second conversion end flag and second conversion in progress based on data set in the first register 4. The analog / digital converter according to claim 3, wherein the output of the instruction flag and the second interrupt request signal is controlled.

前記AD変換制御回路は、使用チャンネルの指示入力に基づいて前記チャンネルセレクタに対する切換選択を行い、前記第２のレジスタに設定されたデータに基づいて前記逐次比較型アナログ／デジタルコンバータの動作を制御することを特徴とする請求項４記載のアナログ／デジタルコンバータ。The AD conversion control circuit performs switching selection for the channel selector based on an instruction input of a channel to be used, and controls the operation of the successive approximation type analog / digital converter based on data set in the second register The analog / digital converter according to claim 4 .

１チップマイクロコンピュータに搭載され、前記AD変換制御回路は前記１チップマイクロコンピュータによりプログラム制御に基づいて前記第２の変換終了フラグ、第２の変換中指示フラグおよび第２の割込み要求信号の出力が制御されることを特徴とする請求項２記載のアナログ／デジタルコンバータ。The AD conversion control circuit is mounted on a one-chip microcomputer, and outputs the second conversion end flag, the second conversion instructing flag, and the second interrupt request signal based on program control by the one-chip microcomputer. 3. The analog / digital converter according to claim 2 , wherein the analog / digital converter is controlled.