JP3962321B2 - 非対称フィン電界効果トランジスタ及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体デバイスに関し、詳細には、厚いポリシリコン含有ゲートと一体化されたインプランテッド非対称ドープト・ポリシリコン含有ゲートFinFET(implanted asymmetric doped polysilicon-containing gate FinFET)構造に関する。本発明はさらに、マニュファクチャリング・インテグレーション(manufacturing integration)のためにインプランテッド非対称ドープト・ポリシリコン含有ゲートFinFETを厚いポリシリコン含有ゲートと一体化する方法を対象とする。
【0002】
【従来の技術】
「Doubly Asymmetric Double Gate Transistor and Method for Forming」という名称の同時係属米国特許出願(代理人整理番号BUR920010070US1)を参照する。
【0003】
過去25年ほどの超大規模集積回路(VLSI)の主な課題は、増加し続ける金属酸化物半導体電界効果トランジスタ(MOSFET)デバイスの数と高歩留まり/高信頼性とを結びつけることであった。従来技術ではこれを主に、MOSFETのチャネル長を過度の短チャネル効果を生じさせずに短くすることによって達成した。
【0004】
過度の短チャネル効果を生じさせずにMOSFETのチャネル長を短くするためには一般に、ゲート酸化物の厚さを薄くし、同時にチャネルのドーピング濃度を濃くする。しかし、ヤン(Yan)他の「Scaling the Si MOSFET: From bulk to SOI to bulk」、IEEE Trans. Elect. Dev.、39巻、1704ページ、1992年7月には、サブ0.05μmMOSFETの短チャネル効果を減らすためには、チャネルから離れたドレイン電界を遮蔽するバックサイド導電層を構造に有することが重要であることが示されている。ヤン他の結果によれば、2重ゲートMOSFET、ならびにトップ・ゲートおよびバックサイド・グラウンド・プレーンを有するMOSFETは短チャネル効果の影響を受けにくく、したがって従来のMOSFETよりも寸法を短くすることができる。
【0005】
従来技術の一般的な2重ゲートMOSFETの構造は、チャネルおよびソース/ドレイン拡散のための非常に薄い垂直Si層(フィン)、ならびにチャネルのそれぞれの垂直面に1つある2つのゲートから成る。本明細書で用語「フィン(Fin)」は、FETの本体として使用される半導体材料を表すのに使用され、用語「FinFET」はフィン本体を有するFETを指す。2つのゲートは電気的に接続され、そのためこれらのゲートはチャネルを調整する働きをする。これらの2つのゲートはドレインからの電界力線を極めて効果的に終端させてドレイン電位がチャネルのソース側端で感知されることを防ぐので、このような構造では短チャネル効果が大幅に抑制される。その結果、ドレイン電圧およびゲート長の変化に伴う従来技術の2重ゲートMOSFETのしきい電圧の変動は、同じチャネル長の従来の単一ゲート構造のそれよりもはるかに小さい。
【0006】
FinFET上に対称ポリシリコン・ゲートを含む従来技術の構造の1つの問題は、対称ポリシリコン・ゲートFinFET構造のしきい電圧が、既存のCMOS回路設計と両立しないことである。例えば、NFETのしきい電圧は負、PFETのしきい電圧は正である。この問題を解決する潜在的な解決方法は対称金属ゲートを使用する方法である。しかし、統合および処理の困難のため金属ゲートFinFETの開発は非常に遅れている。
【0007】
他の可能な解決方法は、フィン(すなわち薄い半導体層)の一方の側がN+にドープされたポリシリコン・ゲートを含み、フィンのもう一方の側がP+にドープされたポリシリコン・ゲートを含む、非対称ドープト・ポリシリコン・ゲートである。この非対称性によって、平面2重ゲート・デバイスならびにFinFETのしきい電圧はCMOSと両立するレベルまで移動する。しかし、従来技術の非対称ポリシリコン・ゲート構造では薄いポリシリコン・ゲートが使用されている。このような構造の問題は、ポリシリコン・ゲートが薄いと抵抗の大きなゲート電極となることである。さらに、薄いゲート電極を有する構造の縦横比はゲートのエッチングを著しく困難にする。
【0008】
以上の問題を考慮すれば、しきい電圧が現行のCMOS回路設計と両立し、低抵抗ゲート電極が実現される改良型の新規のFinFET構造の開発が依然として求められている。
【0009】
【発明が解決しようとする課題】
本発明の1つの目的は、構造のしきい電圧を現行のCMOS回路設計と両立させる非対称ポリシリコン含有ゲートを含んだFinFET構造を提供することにある。本明細書において用語「ポリシリコン含有」は、ポリSi(polySi)またはポリSiGe(polySiGe)から成る材料を表すのに使用される。
【0010】
本発明の他の目的は、低抵抗ゲート電極を使用した非対称FinFET構造を提供することにある。
【0011】
本発明の他の目的は、非対称ポリシリコン含有ゲートが相互接続層によって相互接続された非対称FinFET構造を提供することにある。
【0012】
本発明の他の目的は、非対称FinFET構造の上に平坦化構造がある非対称FinFET構造を提供することにある。
【0013】
【課題を解決するための手段】
本発明においてこれらの目的および利点、ならびに他の目的および利点は、インプランデッド非対称ポリシリコン含有ゲートFinFETが厚いポリシリコン含有外側ゲート電極(すなわち平坦化構造)と一体化された構造を提供することによって達成される。この一体化されたFinFET/厚いポリシリコン含有ゲート構造によって、しきい電圧が現行のCMOS回路設計と両立し、かつゲート電極の抵抗率が従来の対称FinFETよりも低いFinFETの製造が可能になる。
【0014】
本発明の一態様は、基板上に複数の導電性構造を形成する方法に関する。具体的には本発明の方法は、
基板上に第1の導電型の第1の半導体構造と、第2の導電型の第2の半導体構造と、前記第1の半導体構造と前記第2の半導体構造の間に配置され、かつ絶縁体構造によってそれらから分離された第3の半導体構造とを形成するステップと、
少なくとも前記第1、第2および第3の半導体構造の上に相互接続層を付着させるステップと、
前記相互接続層ならびに前記第1および第2の半導体構造のエッチング特性とは同様だが、前記絶縁体構造のエッチング特性とは異なるエッチング特性を有する平坦化導体を前記相互接続層上に形成するステップと、
前記平坦化導体、前記相互接続層ならびに前記第1および第2の半導体構造をパターニングしエッチングして、それぞれが、実質的に同じ少なくとも1つの横方向の寸法を有するようにするステップと
を含む。
【0015】
本発明の他の態様は、
垂直半導体本体上のp型ゲート部分およびn型ゲート部分と、
前記p型ゲート部分と前記n型ゲート部分の間の相互接続と、
前記相互接続の上の平坦化構造と を含む非対称電界効果トランジスタ(FET)の製造方法に関する。
【0016】
【発明の実施の形態】
はじめに、本発明においてインプランテッド非対称ドープト・ポリシリコン含有ゲートFinFET構造を製造するのに使用する、図1(上面図)および図2(断面図)に示した最初の構造を参照する。具体的には図1および2には、半導体本体領域であるフィン12とハード・マスク14とを基板10の上に含むパターニングされたスタックを有する基板10を含んだ構造が示されている。
【0017】
基板10は、酸化層、窒化層、酸窒化層またはこれらの積層などの絶縁材料から成る上部絶縁部分10u、およびSiなどの半導体材料から成る下部半導体部分10bを含む。基板10およびフィン12は、SOI(シリコン・オン・インシュレータ)材料の部分とすることができることに留意されたい。この場合には上部絶縁部分10uが、下部半導体部分10bとフィン12の間に挟まれた埋込み酸化層である。あるいは上部絶縁部分10uおよびフィン12が、半導体基板の上に別々に付着させた層である。
【0018】
半導体本体領域すなわちフィン12は、単結晶Siなどの任意の半導体材料から成り、ハード・マスクは、酸化層、窒化層、酸窒化層またはこれらの積層から成る。半導体材料層であるフィン12およびハード・マスクの垂直厚は本発明にとってそれほど重要ではない。一般に、半導体材料層であるフィン12の垂直厚は約300から約2000Å、ハード・マスクの垂直厚は約100から約1000Åである。
【0019】
図1〜2に示した構造は、当業者に周知の従来のプロセスを利用して製造される。例えばハード・マスク14は、化学蒸着(CVD)、プラズマCVD、化学溶液付着(chemical solution deposition)などの従来の付着プロセスを利用して半導体材料層であるフィンの上に形成される。あるいはハード・マスク14を、当業者に周の従来の熱酸化、窒化または酸窒化プロセスを利用して半導体材料層であるフィン12上に成長させることもできる。
【0020】
半導体材料層であるフィン12上にハード・マスク材料を形成した後、その構造を、従来のリソグラフィ(これは、ハード・マスクにフォトレジストを塗布すること、放射パターンを照射してフォトレジストを露光すること、および従来のレジスト現像剤を使用してフォトレジスト中のパターンを現像することを含む)、ならびに反応性イオン・エッチング、イオン・ビーム・エッチング、プラズマ・エッチング、レーザ・アブレーションなどのドライ・エッチングにかける。このエッチング・ステップは、図1〜2に示した構造を得るのに使用することができる1つまたは複数の上記ドライ・エッチング・プロセスを使用した、1回または複数回のエッチング・プロセスを含むことができる。エッチング後、当業者に周知の従来の除去プロセスを利用して構造からフォトレジストを除去する。
【0021】
次に、図1〜2に示した構造を、フィン12の露出した側壁にゲート誘電体16を形成することができる従来の酸化、窒化または酸窒化プロセスにかける。フィン12の露出した側壁にゲート誘電体を形成した後、CVDなどの従来の付着プロセスを利用して構造の表面全体に薄いポリシリコン含有層18を形成し、図3〜4に示した構造を得る。本明細書では用語「ポリシリコン含有」を、多結晶シリコンから成る層、またはシリコンとゲルマニウムの多結晶合金から成る層を表すのに使用する。本発明の好ましい一実施形態では、ポリシリコン含有層18がポリSiから成る。ポリシリコン含有層18は、次の角度インプラント(angled implant)ステップで必要な適当なシャドー角(shadow angle)を与えるためフィンの高さよりもかなり薄い薄層である。本発明では、フィン12の高さが一般に約300から約2000Å、ポリシリコン含有層18の厚さが約150から約1000Åである。より好ましくは、フィン12の高さが約900から約1200Å、ポリシリコン含有層18の厚さが約500から約800Åである。
【0022】
フィン12は、本発明の非対称FinFET構造の絶縁構造(上部絶縁部分10u、14および16)によって周囲を囲まれた第3の半導体構造を表すことに留意されたい。
【0023】
次に、図5〜6に示すように、フィン12の一方の側に第1の導電型の第1の半導体構造24(例えばN+インプラント領域またはn型ゲート部分)を形成し、フィン12のもう一方の側に第2の導電型の第2の半導体構造26(例えばP+インプラント領域またはp型ゲート部分)を形成することができる非対称インプラントを実施する。具体的には、約1×1019から約1×1021原子/cm3程度の最終ドーパント濃度を有するインプラント領域を形成することができる2重角度インプラント(double angled implant)プロセスを使用して、ポリシリコン含有層18にn型ドーパント20およびp型ドーパント22をインプラントする。構造のシャドーイングのため、ゲート側(すなわちポリシリコン含有層18の垂直部分)は、その方向からインプラントされた化学種でドープ(N+またはP+)されるだけだが、ポリシリコン含有層18の水平部分は反対の導電型のドーパントによってもドープされ、すなわち2重インプラントされ、それらの領域はドープトN+でもまたはP+でもなくなる。図5〜6ではこの2重インプラント領域に符号28が付されている。
【0024】
上で説明した非対称インプラント・プロセスに続いて、図5〜6に示した露出した全ての表面の上に金属層30を形成して、例えば図7〜8に示した構造を得る。金属層は、CVD、スパッタリング、プラズマCVDなどの従来の付着プロセスを利用して形成され、約20から約1000Åの厚さを有する。厚さが約100から約500Åであると非常に好ましい。本発明の方法のこの時点で形成される金属層は、W、TiN、Taなどの導電性金属または金属合金を含むことができる。ただしこれらに限定されるわけではない。なお、金属層30は両方のゲート領域、すなわち領域24および26と接触しており、そのため本明細書では金属層30を相互接続層と呼ぶ。本発明のいくつかの実施形態では、本発明のプロセスのこの時点でこの金属層を金属シリサイドに変化させる。この変換は、当業者に周知の従来のアニール・プロセス(例えば後に述べるアニール条件を含むプロセス)を使用して実施される。後に説明する他の実施形態ではこの変換アニールを、後のソースおよびドレイン領域の活性化と同時に実施する。本発明の他の実施形態ではこの金属層を金属シリサイド層に変換しない。
【0025】
構造上に金属層を形成して、第1の半導体構造と第2の半導体構造を互いに相互接続した後、金属層30の上に、平坦化ポリシリコン含有層(または導電性金属、金属合金などの他の導電性材料)32を形成して、図9〜10に示す構造を得る。具体的には、多結晶シリコンから成り、またはシリコンとゲルマニウムの多結晶合金から成る厚いポリシリコン含有層を従来の付着プロセスによって形成し、その後、化学機械研摩(CMP)などの従来の平坦化プロセスによってこの厚いポリシリコン含有層を平坦化する。用語「厚いポリシリコン含有層」は、厚さ約500から約2000Åのポリシリコン含有層を表す。厚さが約800から約1500Åであるとより好ましい。なお、本発明のプロセスのこの時点で形成される平坦な導体である平坦化ポリシリコン含有層は、金属層30からなる相互接続層ならびに第1および第2の半導体構造24および26とは同様だが、絶縁構造のエッチング特性とは異なるエッチング特性を有することに留意されたい。
【0026】
次いで、従来のパターニング(すなわちリソグラフィ)およびエッチングを実施して、図11〜12に示す構造を得る。なお、平坦化導体即ち平坦化ポリシリコン含有層32、金属層30からなる相互接続層、第1および第2の半導体構造24および26はそれぞれ、これらの領域が実質的に同じ少なくとも1つの横方向の寸法を有するようにパターニングされ、エッチングされることに留意されたい。すなわちこのエッチング・ステップは、エッチングされたそれぞれの層の最終的な形状が同じになるように上記層をエッチングすることができる。
【0027】
次に、従来のインプランテーション・プロセスを実施して、フィン12の両端の露出領域にソース/ドレイン・インプラント領域33を形成する。図13〜14を参照されたい。なお、このインプラント・プロセスの間にポリシリコン含有層32がドープト・ポリシリコン含有層34に変換されるが、金属層30が、反対の導電型にドープされたポリシリコン含有ゲート領域にドーパントがインプラントされることを防ぐ拡散障壁の役目を果たすことに留意されたい。この時点のドーピングはn型でもまたはp型でもよい。本発明の一実施形態では、フィン12の両端の露出領域を、As、Bなどの異なるインプラント化学種を使用してドープして、ドナーまたはアクセプタ不純物を有するソース/ドレイン領域33を形成する。
【0028】
図13〜14に示した構造の形成に続いて、その構造を、ソース/ドレイン領域を活性化することができ、かつ、金属層30からなる相互接続層を、2つのポリシリコン含有層を橋絡する金属シリサイド36(または金属窒化物。最も一般化すればこの材料は金属または半金属の電子的特性を有してなければならない)からなる相互接続層に変換することができる活性化アニール・プロセスにかける。これによってゲートでのpn接合が排除され、最上部のドープト・ポリシリコン含有層34とゲート電極(すなわち2重インプラントされたポリシリコン含有領域28)との間の接触が提供される。この活性化アニール・ステップを実施した後に得られる構造を例えば図15〜16に示す。
【0029】
具体的には、He、N2、Ar、Xe、Krなどの不活性ガス雰囲気の存在下で活性化アニールを約700℃以上の温度で実施する。不活性ガスは任意選択でH2と混合することができる。より好ましくは、HeまたはArの存在下で活性化アニールを約850℃から約1000℃の温度で実施する。
【0030】
活性化アニール・ステップに続いて、ゲート・コンタクト42およびソース/ドレイン・コンタクト44の形成を含む標準FinFET仕上げ処理ステップを実施し、図17〜18に示した構造を得る。
【0031】
本発明のいくつかの実施形態では、2重インプランテッド・ゲート領域28およびドープト・ポリシリコン含有層34が、ポリシリコン含有材料ではなく半導体材料から成る。さらに、FinFETに関して本発明を説明してきたが、実際には、そのチャネル領域を複数のゲートによって制御できる限り、垂直に延びる任意の半導体本体を使用することができる。
【0032】
本発明を特に、その好ましい実施形態に関して示し説明したが、本発明の趣旨および範囲から逸脱することなく形態および詳細に対する上記の変更およびその他の変更を実施することができることを当業者は理解されたい。したがって説明し図示した形態および詳細に本発明を限定しようとする意図はない。本発明は、添付の請求項の趣旨および範囲に含まれる。
【図面の簡単な説明】
【図1】 本発明の非対称FET構造を製造するのに使用されるさまざまな処理ステップのうちの1つのステップを示す上面図である。
【図2】 図1のステップの断面図である。
【図3】 図1および図2のステップの後のステップを示す上面図である。
【図4】 図3のステップの断面図である。
【図5】 図3および図4のステップの後のステップを示す上面図である。
【図6】 図5のステップの断面図である。
【図7】 図5および図6のステップの後のステップを示す上面図である。
【図8】 図7のステップの断面図である。
【図9】 図7および図8のステップの後のステップを示す上面図である。
【図10】 図9のステップの断面図である。
【図11】 図9および図10のステップの後のステップを示す上面図である。
【図12】 図11のステップの断面図である。
【図13】 図11および図12のステップの後のステップを示す上面図である。
【図14】 図13のステップの断面図である。
【図15】 図13および図14のステップの後のステップを示す上面図である。
【図16】 図15のステップの断面図である。
【図17】 図15および図16のステップの後のステップを示す上面図である。
【図18】 図17のステップの断面図である。
【符号の説明】
10 基板
10u 上部絶縁部分
10b 下部半導体部分
12 フィン(第3の半導体構造)
14 ハード・マスク
16 ゲート誘電体
18 ポリシリコン含有層
20 n型ドーパント
22 p型ドーパント
24 第1の半導体構造
26 第2の半導体構造
28 2重インプラント領域
30 金属層
32 平坦化ポリシリコン含有層
33 ソース/ドレイン・インプラント領域
34 ドープト・ポリシリコン含有層
42 ゲート・コンタクト
44 ソース/ドレイン・コンタクト
Claims (22)
- 基板(10)上に半導体材料からなるフィン(12)と前記フィン上にハード・マスク(14)を形成するステップと、
前記フィン(12)の露出した側壁にゲート誘電体(16)を形成するステップと、
前記フィン(12)及び前記ハード・マスク(14)を含む前記基板(10)全面にポリシリコン含有層(18)を形成するステップと、
前記フィン(12)の一方の側の前記ポリシリコン含有層(18)に第1の導電型の第1の半導体構造(24)を形成し、前記フィン(12)のもう一方の側の前記ポリシリコン含有層(18)に第2の導電型の第2の半導体構造(26)を形成するステップと、
前記第1の導電型の第1の半導体構造(24)及び第2の導電型の第2の半導体構造(26)が形成された前記ポリシリコン含有層(18)上に金属層(30)からなる相互接続層を形成するステップと、
前記相互接続層上に平坦化導体を形成するステップと、
前記フィン(12)の両端を露出させるように、前記平坦化導体、前記相互接続層、及び、前記第1の導電型の第1の半導体構造(24)及び第2の導電型の第2の半導体構造(26)が形成された前記ポリシリコン含有層(18)を同じ形状にエッチングするステップと、
前記フィン(12)の両端にソース/ドレイン領域(33)を形成するステップと
を含む非対称フィン電界効果トランジスタの製造方法。 - 前記第1および第2の半導体構造(24,26)は、前記ゲート誘電体(16)に接しているポリシリコン含有層(18)の垂直面が互いに反対の導電型にドーピングされ、前記ポリシリコン含有層(18)の水平面が2重にドーピングされる2重角度インプラントを利用して形成される、請求項1に記載の非対称フィン電界効果トランジスタの製造方法。
- 前記ポリシリコン含有層(18)が、多結晶シリコンから成る、請求項2に記載の非対称フィン電界効果トランジスタの製造方法。
- 前記ポリシリコン含有層(18)が、多結晶シリコン−ゲルマニウム合金から成る、請求項2に記載の非対称フィン電界効果トランジスタの製造方法。
- 前記2重角度インプラントが、最終的なドーパント濃度が1×1019から1×1021原子/cm 3 であるインプラント領域が得られるように実施される、請求項2に記載の非対称フィン電界効果トランジスタの製造方法。
- 前記相互接続層が金属層である、請求項1に記載の非対称フィン電界効果トランジスタの製造方法。
- 前記平坦化導体が、ポリシリコン含有材料、導電性金属、導電性金属合金または半導体材料から成る、請求項1に記載の非対称フィン電界効果トランジスタの製造方法。
- 前記平坦化導体が、多結晶シリコンまたは多結晶シリコン−ゲルマニウム合金から成る、請求項7に記載の非対称フィン電界効果トランジスタの製造方法。
- 前記相互接続層をアニールして、金属シリサイドに変換するステップをさらに含む、請求項1に記載の非対称フィン電界効果トランジスタの製造方法。
- 前記アニールが、不活性ガス雰囲気の存在下で700℃以上の温度で実施される、請求項9に記載の非対称フィン電界効果トランジスタの製造方法。
- 基板(10)上に形成された半導体材料からなるフィン(12)と、
前記フィン(12)上に形成されたハード・マスク(14)と、
前記フィン(12)の露出した側壁に形成されたゲート誘電体(16)と、
前記フィン(12)の両端に形成されたソース/ドレイン領域(33)と、
前記ソース/ドレイン領域間の前記フィン(12)を覆うように、前記基板(10)、前記ゲート誘電体(16)、及び、前記ハード・マスク(14)上に形成されたポリシリコン含有層(18)と、
前記フィン(12)の一方の側の前記ポリシリコン含有層(18)に形成された第1の導電型の第1の半導体構造(24)、及び、前記フィン(12)のもう一方の側の前記ポリシリコン含有層(18)に形成された第2の導電型の第2の半導体構造(26)と、
前記第1の導電型の第1の半導体構造(24)及び第2の導電型の第2の半導体構造(26)が形成された前記ポリシリコン含有層(18)上に形成された金属層(30)から成る相互接続層と、
前記相互接続層上に形成された平坦化導体とを含み、
前記ポリシリコン含有層(18)、前記相互接続層および前記平坦化導体が、同じ形状である
非対称フィン電界効果トランジスタ。 - 前記ポリシリコン含有層(18)が、多結晶シリコンまたは多結晶シリコン−ゲルマニウム合金から成る、請求項11に記載の非対称フィン電界効果トランジスタ。
- 前記相互接続層が、ドーパントの拡散に対して高い抵抗性を示す、請求項11に記載の非対称フィン電界効果トランジスタ。
- 前記相互接続層が、導電性金属または金属シリサイドである、請求項11に記載の非対称フィン電界効果トランジスタ。
- 前記平坦化導体が、ドープされたポリシリコンである、請求項11に記載の非対称フィン電界効果トランジスタ。
- 前記ハード・マスク(14)が、酸化層、窒化層、酸窒化層またはそれらの積層から成る、請求項11に記載の非対称フィン電界効果トランジスタ。
- 前記ポリシリコン含有層(18)が、多結晶シリコンから成る、請求項11に記載の非対称フィン電界効果トランジスタ。
- 前記基板(10)が、上部絶縁部分および下部半導体部分を含む、請求項11に記載の非対称フィン電界効果トランジスタ。
- 前記基板(10)および前記フィン(12)が、シリコン・オン・インシュレータ材料の構成要素である、請求項18に記載の非対称フィン電界効果トランジスタ。
- 前記平坦化導体が、導電性金属または導電性金属合金から成る、請求項11に記載の非対称フィン電界効果トランジスタ。
- 前記ソース/ドレイン領域が、ドナーまたはアクセプタ不純物を有するようにドープされた、請求項11に記載の非対称フィン電界効果トランジスタ。
- 基板(10)上に形成された単結晶Siからなるフィン(12)と、
前記フィン(12)上に形成されたハード・マスク(14)と、
前記フィン(12)の露出した側壁に形成されたゲート誘電体(16)と、
前記フィン(12)の両端に形成されたソース/ドレイン領域(33)と、
前記ソース/ドレイン領域間の前記フィン(12)を覆うように、前記基板(10)、前記ゲート誘電体(16)、及び、前記ハード・マスク(14)上に形成されたポリシリコン含有層(18)と、
前記フィン(12)の一方の側の前記ポリシリコン含有層(18)に形成された第1の導電型の第1の半導体構造(24)、及び、前記フィン(12)のもう一方の側の前記ポリシリコン含有層(18)に形成された第2の導電型の第2の半導体構造(26)と、
前記第1の導電型の第1の半導体構造(24)及び第2の導電型の第2の半導体構造(26)が形成された前記ポリシリコン含有層(18)上に形成された金属シリサイドからなる相互接続層と、
前記相互接続層上に形成された平坦化ポリシリコン含有層(32)とを含み、
前記ポリシリコン含有層(18)、前記相互接続層および前記平坦化ポリシリコン含有 層が、同じ形状である
非対称フィン電界効果トランジスタ。
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