CN106952810B - 半导体结构的制造方法 - Google Patents
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Abstract
一种半导体结构的制造方法，包括：形成半导体基底，所述半导体基底包括衬底，以及凸出于所述衬底的鳍部；对鳍部进行阈值电压调节掺杂工艺；在鳍部的顶部和侧壁表面形成离子阻挡层；对形成有离子阻挡层的鳍部进行退火工艺；形成横跨鳍部且覆盖鳍部的部分顶部表面和侧壁表面的栅极结构。进行阈值电压调节掺杂工艺后，本发明先在鳍部的顶部和侧壁表面形成离子阻挡层，再对鳍部进行退火工艺，通过退火工艺改善鳍部的表面光滑度以改善沟道内载流子的迁移率的同时，离子阻挡层对鳍部能起到保护作用，防止所述退火工艺使通过掺杂工艺注入进鳍部内的阈值电压调节掺杂离子发生流失，从而优化半导体器件的电学性能。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种半导体结构的制造方法。
背景技术
在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET器件的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。
但是，现有技术形成的半导体器件的电学性能较差。
发明内容
本发明解决的问题是提供一种半导体结构的制造方法，优化半导体器件的电学性能。
为解决上述问题，本发明提供一种半导体结构的制造方法。包括如下步骤：形成半导体基底，所述半导体基底包括衬底，以及凸出于所述衬底的鳍部；对所述鳍部进行阈值电压调节掺杂工艺；所述阈值电压调节掺杂工艺之后，在所述鳍部的顶部和侧壁表面形成离子阻挡层；对形成有所述离子阻挡层的鳍部进行退火工艺；形成横跨所述鳍部且覆盖所述鳍部的部分顶部表面和侧壁表面的栅极结构。
可选的，对所述鳍部进行阈值电压调节掺杂工艺的步骤包括：对所述鳍部注入的离子为N型离子，所述N型离子为砷离子，注入的离子能量为5Kev至12Kev，注入的离子剂量为1E12至5E13原子每平方厘米；或者，对所述鳍部注入的离子为P型离子，所述P型离子为二氟化硼离子，注入的离子能量为3Kev至10Kev，注入的离子剂量为5E12至5E14原子每平方厘米。
可选的，所述离子阻挡层为掺氮层。
可选的，所述离子阻挡层的材料为氮化硅。
可选的，形成所述离子阻挡层的工艺为等离子体氮化工艺。
可选的，所述等离子体氮化工艺的工艺参数包括：功率为600瓦至1000瓦，压强为10毫托至30毫托，工艺时间为10秒至30秒，反应气体为氮气，辅助气体为氦气，氮气的气体流量为50每分钟标准毫升至120每分钟标准毫升，氦气的气体流量为80每分钟标准毫升至150每分钟标准毫升。
可选的，所述离子阻挡层的厚度为
至
可选的，采用含氢气体对所述鳍部进行退火工艺。
可选的，所述退火工艺的工艺参数包括：退火温度为950摄氏度至1100摄氏度，工艺时间为10秒至200秒，压强为0.4托至1托，反应气体为氢气或氘气，反应气体的气体流量为0.5每分钟标准升至2每分钟标准升。
可选的，对所述鳍部进行退火工艺之后，形成栅极结构之前，所述制造方法还包括：对所述鳍部进行表面处理，以去除所述鳍部表面的含氢副产物。
可选的，对所述鳍部进行表面处理的步骤包括：对所述鳍部表面进行氧化处理，在所述鳍部表面形成氧化层；去除所述氧化层。
可选的，对所述鳍部进行氧化处理的工艺为湿法氧化工艺。
可选的，采用臭氧水溶液对所述鳍部进行湿法氧化工艺，工艺时间为60S至150S。
可选的，所述氧化层的材料为氧化硅。
可选的，去除所述氧化层的工艺为湿法刻蚀工艺。
可选的，所述湿法刻蚀工艺所采用的溶液为氢氟酸。
可选的，所述栅极结构为伪栅结构，形成所述栅极结构的步骤包括：形成横跨所述鳍部且覆盖所述鳍部的部分顶部表面和侧壁表面的伪栅氧化层；在所述伪栅氧化层表面形成伪栅电极层。
可选的，形成所述伪栅氧化层的工艺为原位蒸汽生成氧化工艺。
可选的，所述原位蒸汽生成氧化工艺的工艺参数包括：提供O2和H2，O2流量为1sccm至30sccm，H2流量为1.5sccm至15sccm，腔室温度为700摄氏度至1200摄氏度。
可选的，形成所述伪栅氧化层的步骤中，对所述离子阻挡层进行氧化工艺。
与现有技术相比，本发明的技术方案具有以下优点：
在对鳍部进行阈值电压调节掺杂工艺之后，本发明先在所述鳍部的顶部和侧壁表面形成离子阻挡层，再对所述鳍部进行退火工艺，通过所述退火工艺改善鳍部的表面光滑度以改善沟道内载流子的迁移率的同时，所述离子阻挡层对所述鳍部能起到保护作用，防止所述退火工艺使通过掺杂工艺注入进所述鳍部内的阈值电压调节掺杂离子发生流失，从而优化半导体器件的电学性能。
可选方案中，采用含氢气体对所述鳍部进行退火工艺，所述退火工艺之后，容易在所述鳍部表面形成含氢副产物，从而容易对半导体器件的电学性能以及可靠性性能造成不良影响。本发明在形成栅极结构之前，对所述鳍部进行表面处理，以去除所述鳍部表面的含氢副产物，从而提高了半导体器件的电学性能以及可靠性性能。
附图说明
图1至图6是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
具体实施方式
现有技术的半导体器件的电性能较差，分析其原因在于：为了改善鳍部的表面光滑度以改善沟道内载流子的迁移率，在对鳍部进行阈值电压调节掺杂工艺之后，对所述鳍部进行退火工艺。但在所述退火工艺的作用下，通过掺杂工艺注入进所述鳍部内的阈值电压调节掺杂离子容易发生流失，特别是原子质量较轻的离子，从而容易降低半导体器件的电学性能。
为了解决所述技术问题，本发明提供一种半导体结构的制造方法，包括：形成半导体基底，所述半导体基底包括衬底，以及凸出于所述衬底的鳍部；对所述鳍部进行阈值电压调节掺杂工艺；所述阈值电压调节掺杂工艺之后，在所述鳍部的顶部和侧壁表面形成离子阻挡层；对形成有所述离子阻挡层的鳍部进行退火工艺；形成横跨所述鳍部且覆盖所述鳍部的部分顶部表面和侧壁表面的栅极结构。
在对鳍部进行阈值电压调节掺杂工艺之后，本发明先在所述鳍部的顶部和侧壁表面形成离子阻挡层，再对所述鳍部进行退火工艺，通过所述退火工艺改善鳍部的表面光滑度以改善沟道内载流子的迁移率的同时，所述离子阻挡层对所述鳍部能起到保护作用，防止所述退火工艺使通过掺杂工艺注入进所述鳍部内的阈值电压调节掺杂离子发生流失，从而优化半导体器件的电学性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图6是本发明半导体结构的制造方法一实施例中各步骤对应结构示意图。
参考图1，形成半导体基底，所述半导体基底包括衬底100，以及凸出于所述衬底100的鳍部110。
本实施例中，所述半导体基底用于形成N型器件或P型器件。
所述衬底100的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底100还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部110的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底100为硅衬底，所述鳍部110的材料为硅。
具体地，形成所述半导体基底的步骤包括：提供初始基底，在所述基底上形成图形化的硬掩膜层200；以所述硬掩模层200为掩膜，刻蚀所述初始基底，形成若干分立的凸起；刻蚀后的初始基底作为衬底100，所述凸起为鳍部110。
本实施例中，所述鳍部110的顶部尺寸小于底部尺寸。在其他实施例中，所述鳍部110的侧壁还能够与所述衬底100表面相垂直，即所述鳍部110的顶部尺寸等于底部尺寸。
本实施例中，所述硬掩膜层200的材料为氮化硅，后续在进行平坦化工艺时，所述硬掩膜层200表面能够作为平坦化工艺的停止位置，且所述硬掩膜层200还能够起到保护所述鳍部110顶部的作用。
结合参考图2，需要说明的是，形成所述半导体基底之后，还包括：在所述鳍部110的部分表面形成衬垫氧化层101；在所述衬底100表面形成隔离层102。
所述衬垫氧化层101用于修复所述鳍部110。
在刻蚀所述初始基底形成所述鳍部110的过程中，刻蚀工艺容易在所述鳍部110表面形成凸出的棱角或使表面具有缺陷，这容易影响鳍式场效应管的器件性能。
因此，本实施例对所述鳍部110进行氧化处理以在所述鳍部110表面形成衬垫氧化层101。在氧化处理过程中，由于所述鳍部110凸出的棱角部分的比表面更大，更容易被氧化，后续去除所述衬垫氧化层101之后，不仅所述鳍部110表面的缺陷层被去除，且凸出棱角部分也被去除，使所述鳍部110的表面光滑，晶格质量得到改善，避免所述鳍部110的顶角尖端放电问题，有利于改善鳍式场效应管的性能。
需要说明的是，所述氧化处理还会对所述衬底100表面进行氧化，因此，所述衬垫氧化层101还位于所述衬底100表面。本实施例中，所述鳍部110和衬底100的材料为硅，相应的，所述衬垫氧化层101的材料为氧化硅。
所述隔离层102作为半导体结构的隔离结构，用于对相邻器件之间起到隔离作用。本实施例中，所述隔离层102是浅沟槽隔离层，但不限于浅沟槽隔离层。
具体地，形成所述隔离层102的步骤包括：在所述衬垫氧化层101表面形成隔离膜，所述隔离膜的顶部高于所述硬掩膜层200(如图1所示)的顶部；研磨去除高于所述硬掩膜层200顶部的隔离膜；去除部分厚度的所述隔离膜以形成隔离层102；去除所述硬掩膜层200。
需要说明的是，在去除部分厚度的所述隔离膜的过程中还去除部分所述鳍部110表面的衬垫氧化层101。
参考图3，对所述鳍部110进行阈值电压调节掺杂工艺。
所述阈值电压调节掺杂工艺用于调节半导体器件的阈值电压。
本实施例中，所述半导体基底用于形成N型器件或P型器件。所述鳍部110的数量为多个，相应的，所述鳍部110包括用于形成N型器件的N型鳍部，以及用于形成P型器件的P型鳍部；对所述鳍部110进行阈值电压调节掺杂工艺的步骤中，分别对所述N型鳍部和P型鳍部进行N型阈值电压调节掺杂工艺和P型阈值电压调节掺杂工艺。
具体地，所述半导体基底用于形成N型器件，对所述鳍部110进行阈值电压调节掺杂工艺的步骤包括：对所述鳍部110注入的离子为N型离子，所述N型离子为砷离子，注入的离子能量为5Kev至12Kev，注入的离子剂量为1E12至5E13原子每平方厘米。
或者，所述半导体基底用于形成P型器件，对所述鳍部110进行阈值电压调节掺杂工艺的步骤包括：对所述鳍部110注入的离子为P型离子，所述P型离子为二氟化硼离子，注入的离子能量为3Kev至10Kev，注入的离子剂量为5E12至5E14原子每平方厘米。
需要说明的是，在对所述鳍部110进行阈值电压调节掺杂工艺之前，还包括：在所述鳍部110的顶部表面和侧壁表面形成屏蔽层103。
所述屏蔽层103作为注入缓冲层，用于减小所述阈值电压调节掺杂工艺对所述鳍部110造成的晶格损伤。
所述屏蔽层103的材料可以为氧化硅或氮氧化硅。本实施例中，所述屏蔽层103的材料为氧化硅。所述屏蔽层103形成于所述鳍部110的顶部和侧壁表面，所述屏蔽层103还形成于所述隔离层101表面。
还需要说明的是，完成所述阈值电压调节掺杂工艺之后，去除所述屏蔽层103。
去除所述屏蔽层103的工艺可以为干法刻蚀工艺或湿法刻蚀工艺。本实施例中，采用干法刻蚀工艺去除所述屏蔽层103，所述干法刻蚀工艺为SiCoNi刻蚀工艺。
需要说明的是，所述SiCoNi刻蚀工艺对所述屏蔽层103的去除速率大于对所述隔离层102的去除速率，因此，在去除所述屏蔽层103的同时可以减小对所述隔离层102的损耗；且所述SiCoNi刻蚀工艺有利于改善刻蚀工艺对图形密集区和图形稀疏区的负载效应，从而提高鳍部110高度的均一性。
参考图4，所述阈值电压调节掺杂工艺之后，在所述鳍部110的顶部和侧壁表面形成离子阻挡层104。
所述离子阻挡层104用于防止在后续工艺过程中，通过掺杂工艺注入进所述鳍部110内的阈值电压调节掺杂离子发生流失。
本实施例中，所述离子阻挡层104为掺氮层。具体地，所述离子阻挡层104的材料为氮化硅，形成所述离子阻挡层104的工艺为等离子体氮化工艺。
需要说明的是，所述掺氮层致密度较高，且所述掺氮层中的氮离子还位于晶格中的间隙位中，从而可以防止通过掺杂工艺注入进所述鳍部内的阈值电压调节掺杂离子从所述晶格中的间隙位发生流失。
具体地，所述等离子体氮化工艺的工艺参数包括：功率为600瓦至1000瓦，压强为10毫托至30毫托，工艺时间为10秒至30秒，反应气体为氮气，辅助气体为氦气，氮气的气体流量为50每分钟标准毫升至120每分钟标准毫升，氦气的气体流量为80每分钟标准毫升至150每分钟标准毫升。
需要说明的是，所述离子阻挡层104的厚度不宜过厚，也不宜过薄。如果所述离子阻挡层104的厚度过厚，容易导致在沟道表面的氮离子过多，从而容易对半导体器件的可靠性产生不良影响；如果所述离子阻挡层104的厚度过薄，后续防止掺杂离子发生流失的效果较差。为此，本实施例中，离子阻挡层104的厚度为
至
参考图5，对形成有所述离子阻挡层104的鳍部110进行退火工艺300。
所述退火工艺300用于改善所述鳍部110的表面光滑度，从而改善沟道内载流子的迁移率。
在所述退火工艺300过程中，所述鳍部110内的硅原子发生迁移，所述硅原子填充所述鳍部110表面的缺陷层，从而提高所述鳍部110的顶部、顶角和侧壁表面的光滑度，进而改善沟道内载流子的迁移率。
本实施例中，采用含氢气体对所述鳍部110进行退火工艺300。
具体地，所述退火工艺300的工艺参数包括：退火温度为950摄氏度至1100摄氏度，工艺时间为10秒至200秒，压强为0.4托至1托，反应气体为氢气或氘气，反应气体的气体流量为0.5每分钟标准升至2每分钟标准升。
需要说明的是，所述退火工艺300的退火温度不宜过高，也不宜过低。如果所述退火工艺300的退火温度过高，容易对所述阈值电压调节掺杂处理工艺中注入的离子分布造成不良影响，从而容易对半导体器件的电学性能造成影响；如果所述退火工艺300的退火温度过低，对所述鳍部110的表面光滑度的改善效果不佳。为此，本实施例中，所述退火温度为950摄氏度至1100摄氏度。
还需要说明的是，对所述鳍部110进行所述退火工艺300之后，所述制造方法还包括：对所述鳍部110进行表面处理，去除所述鳍部110表面的含氢副产物。
本实施例中，采用含氢气体对所述鳍部110进行所述退火工艺300，所述退火工艺300后，容易在所述鳍部110表面形成含氢副产物，而残留于所述鳍部110表面的氢容易降低半导体器件的可靠性性能，为此，对所述鳍部110进行所述退火工艺之后，对所述鳍部110进行表面处理。
具体地，对所述鳍部110进行表面处理的步骤包括：对所述鳍部110表面进行氧化处理，在所述鳍部110表面形成氧化层(图未示)；去除所述氧化层。
本实施例中，对所述鳍部110进行氧化处理的工艺为湿法氧化工艺。具体地，采用臭氧水溶液对所述鳍部进行湿法氧化工艺，所述湿法氧化工艺的工艺时间为60S至150S。
本实施例中，所述氧化层的材料为氧化硅。去除所述氧化层的工艺为湿法刻蚀工艺，所述湿法刻蚀工艺所采用的溶液为氢氟酸。
在另一实施例中，还可以采用干法氧化工艺对所述鳍部110进行氧化处理。
参考图6，形成横跨所述鳍部110且覆盖所述鳍部110的部分顶部表面和侧壁表面的栅极结构105。
本实施例中，所述栅极结构105为伪栅结构，所述栅极结构包括：横跨所述鳍部110且覆盖所述鳍部110的部分顶部表面和侧壁表面的伪栅氧化层106，以及位于所述伪栅氧化层106表面的伪栅电极层107。
所述栅极结构105用于为后续形成的实际栅极结构占据空间位置。
具体地，形成所述栅极结构105的步骤包括：形成覆盖所述鳍部110的伪栅氧化膜；在所述伪栅氧化膜表面形成伪栅电极膜；对所述伪栅电极膜进行平坦化处理；图形化所述伪栅电极膜和伪栅氧化膜，形成横跨所述鳍部110且覆盖所述鳍部110部分顶部表面和侧壁表面的伪栅氧化层106，在所述伪栅氧化层106表面形成伪栅电极层107；所述伪栅氧化层106和所述伪栅电极层107构成所述栅极结构105。
所述伪栅电极层107的材料可以为多晶硅、氧化硅、氮化硅、氮氧化硅、碳化硅、碳氮化硅、碳氮氧化硅或非晶碳。本实施例中，所述伪栅电极层107的材料为多晶硅。
本实施例中，形成所述伪栅氧化层106的工艺为原位蒸汽生成氧化工艺。所述原位蒸汽生成氧化工艺的工艺参数包括：提供O2和H2，O2流量为1sccm至30sccm，H2流量为1.5sccm至15sccm，腔室温度为700摄氏度至1200摄氏度。
需要说明的是，在形成所述伪栅氧化层106的步骤中，所述氧化工艺会对所述离子阻挡层104进行氧化，从而使所述离子阻挡层104作为所述伪栅氧化层106材料的一部分。
本实施例中，所述离子阻挡层104的材料为氮化硅，在形成所述伪栅氧化层106的步骤中，所述离子阻挡层104被氧化，所述离子阻挡层104的材料变为氮氧化硅，相应的，所述伪栅氧化层106的材料为氮氧化硅。
在对鳍部进行阈值电压调节掺杂工艺之后，本发明先在所述鳍部的顶部和侧壁表面形成离子阻挡层，再对所述鳍部进行退火工艺，通过所述退火工艺改善鳍部的表面光滑度以改善沟道内载流子的迁移率的同时，所述离子阻挡层对所述鳍部能起到保护作用，防止所述退火工艺使通过掺杂工艺注入进所述鳍部内的阈值电压调节掺杂离子发生流失，从而优化半导体器件的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (16)
1.一种半导体结构的制造方法，其特征在于，包括：
形成半导体基底，所述半导体基底包括衬底，以及凸出于所述衬底的鳍部；
对所述鳍部进行阈值电压调节掺杂工艺；
所述阈值电压调节掺杂工艺之后，在所述鳍部的顶部和侧壁表面形成离子阻挡层,所述离子阻挡层为掺氮层,所述掺氮层中的氮离子位于晶格中的间隙位中，从而防止通过掺杂工艺注入进所述鳍部内的阈值电压调节掺杂离子从所述晶格中的间隙位发生流失,形成所述离子阻挡层的工艺为等离子体氮化工艺；
对形成有所述离子阻挡层的鳍部进行退火工艺；
形成横跨所述鳍部且覆盖所述鳍部的部分顶部表面和侧壁表面的栅极结构,所述栅极结构为伪栅结构，所述栅极结构包括：横跨所述鳍部且覆盖所述鳍部的部分顶部表面和侧壁表面的伪栅氧化层，以及位于所述伪栅氧化层表面的伪栅电极层,形成所述伪栅氧化层的步骤中，对所述离子阻挡层进行氧化工艺,从而使所述离子阻挡层作为所述伪栅氧化层材料的一部分。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，对所述鳍部进行阈值电压调节掺杂工艺的步骤包括：
对所述鳍部注入的离子为N型离子，所述N型离子为砷离子，注入的离子能量为5Kev至12Kev，注入的离子剂量为1E12至5E13原子每平方厘米；
或者，对所述鳍部注入的离子为P型离子，所述P型离子为二氟化硼离子，注入的离子能量为3Kev至10Kev，注入的离子剂量为5E12至5E14原子每平方厘米。
3.如权利要求1所述的半导体结构的制造方法，其特征在于，所述离子阻挡层的材料为氮化硅。
4.如权利要求1所述的半导体结构的制造方法，其特征在于，所述等离子体氮化工艺的工艺参数包括：功率为600瓦至1000瓦，压强为10毫托至30毫托，工艺时间为10秒至30秒，反应气体为氮气，辅助气体为氦气，氮气的气体流量为50每分钟标准毫升至120每分钟标准毫升，氦气的气体流量为80每分钟标准毫升至150每分钟标准毫升。
5.如权利要求1所述的半导体结构的制造方法，其特征在于，所述离子阻挡层的厚度为
至
6.如权利要求1所述的半导体结构的制造方法，其特征在于，采用含氢气体对所述鳍部进行退火工艺。
7.如权利要求6所述的半导体结构的制造方法，其特征在于，所述退火工艺的工艺参数包括：退火温度为950摄氏度至1100摄氏度，工艺时间为10秒至200秒，压强为0.4托至1托，反应气体为氢气或氘气，反应气体的气体流量为0.5每分钟标准升至2每分钟标准升。
8.如权利要求6所述的半导体结构的制造方法，其特征在于，对所述鳍部进行退火工艺之后，形成栅极结构之前，所述制造方法还包括：对所述鳍部进行表面处理，以去除所述鳍部表面的含氢副产物。
9.如权利要求8所述的半导体结构的制造方法，其特征在于，对所述鳍部进行表面处理的步骤包括：对所述鳍部表面进行氧化处理，在所述鳍部表面形成氧化层；去除所述氧化层。
10.如权利要求9所述的半导体结构的制造方法，其特征在于，对所述鳍部进行氧化处理的工艺为湿法氧化工艺。
11.如权利要求10所述的半导体结构的制造方法，其特征在于，采用臭氧水溶液对所述鳍部进行湿法氧化工艺，工艺时间为60S至150S。
12.如权利要求9所述的半导体结构的制造方法，其特征在于，所述氧化层的材料为氧化硅。
13.如权利要求9所述的半导体结构的制造方法，其特征在于，去除所述氧化层的工艺为湿法刻蚀工艺。
14.如权利要求13所述的半导体结构的制造方法，其特征在于，所述湿法刻蚀工艺所采用的溶液为氢氟酸。
15.如权利要求1所述的半导体结构的制造方法，其特征在于，形成所述伪栅氧化层的工艺为原位蒸汽生成氧化工艺。
16.如权利要求15所述的半导体结构的制造方法，其特征在于，所述原位蒸汽生成氧化工艺的工艺参数包括：提供O2和H2，O2流量为1sccm至30sccm，H2流量为1.5sccm至15sccm，腔室温度为700摄氏度至1200摄氏度。
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