JP5923334B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関するものである。
高集積化および微細化により、半導体装置を構成する微細素子が複数、平面視において重なるよう多層化する傾向が強まっている。半導体装置の多層化に伴い、半導体基板の主表面上に形成されるトランジスタのソース／ドレイン領域と、当該トランジスタより上側の層とが、プラグと呼ばれる接続層により電気的に接続される技術が往々にして用いられる。トランジスタのソース／ドレイン領域と、より上側に配置される層とがプラグ導電層により電気的に接続される構成は、たとえば特開２００４−７９６９６号公報（特許文献１）、特開２００３−３３２４６４号公報（特許文献２）などに開示されている。
特開２００４−７９６９６号公報に開示される半導体装置は、ＳＲＡＭ（Static Random Access Memory）と呼ばれる揮発性メモリである。特開２００４−７９６９６号公報に開示されるＳＲＡＭは、負荷トランジスタとしていわゆるＴＦＴ（Thin Film Transistor）と呼ばれる薄膜トランジスタを用いたＳＲＡＭ回路に、いわゆるＤＲＡＭ（Dynamic Random Access Memory）としてのキャパシタが付加されている。記憶ノード部の代わりにキャパシタに電荷が保持され、かつキャパシタの電位がＳＲＡＭ回路を構成するいわゆるフリップフロップ回路により保持される。このため記憶ノード部に電荷が蓄積されるＳＲＡＭに比べてアルファ線に起因するソフトエラーの発生を抑制することができる。さらにフリップフロップ回路の少なくとも一部分がビット線の上方に設けられるため、半導体装置を小型化（微細化）することができる。
また特開２００３−３３２４６４号公報には、コンタクト電極の側部のみに接する庇状引出部が形成されている。
特開２００４−７９６９６号公報 特開２００３−３３２４６４号公報
しかしながら上記２つの公報に記載の構成では、デバイスの微細化に伴って配線幅が小さくなると、プラグ導電層とその上層の配線層との確実な接続が困難となる。また配線幅の縮小により配線幅に対する相対的な配線高さが大きくなり、配線が倒れやすくなる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態の半導体装置においては、半導体基板の主表面に位置する導電領域にプラグ導電層が接している。そのプラグ導電層の上面および側面の双方に接するようにコンタクト導電層が形成されている。コンタクト導電層に電気的に接続するようにコンタクト導電層上に配線層が位置している。導電領域は、トランジスタのソース領域およびドレイン領域のいずれかである。コンタクト導電層と配線層とが同じ層により一体に構成されており、かつトランジスタのチャネル幅方向における配線層の配線幅はチャネル幅方向におけるコンタクト導電層の幅よりも細い。
前記一実施の形態によれば、プラグ導電層の上面および側面の双方に接するようにコンタクト導電層が形成されているため、プラグ導電層とその上層の配線層との確実な接続が容易となり、かつ配線の倒れを抑制できる。
実施の形態１における半導体装置の構成を示す概略平面図である。 実施の形態１における半導体装置を構成するメモリセルの等価回路図である。 図２の等価回路に対応した具体的な構成を示す概略断面図である。 実施の形態１における半導体装置の構成を下層から順に示す１層目の概略平面図である。 実施の形態１における半導体装置の構成を下層から順に示す２層目の概略平面図である。 実施の形態１における半導体装置の構成を下層から順に示す３層目の概略平面図である。 図６のＶＩＩ−ＶＩＩ線に沿う概略断面図である。 図６のＶＩＩＩ−ＶＩＩＩ線に沿う概略断面図である。 実施の形態１における半導体装置の製造方法の第１工程を示す図であり、（Ａ）は図７に対応する概略断面図であり、（Ｂ）は図８に対応する概略断面図であり、（Ｃ）は周辺回路の概略断面図である。 実施の形態１における半導体装置の製造方法の第２工程を示す図であり、（Ａ）は図７に対応する概略断面図であり、（Ｂ）は図８に対応する概略断面図であり、（Ｃ）は周辺回路の概略断面図である。 実施の形態１における半導体装置の製造方法の第３工程を示す図であり、（Ａ）は図７に対応する概略断面図であり、（Ｂ）は図８に対応する概略断面図であり、（Ｃ）は周辺回路の概略断面図である。 実施の形態１における半導体装置の製造方法の第４工程を示す図であり、（Ａ）は図７に対応する概略断面図であり、（Ｂ）は図８に対応する概略断面図であり、（Ｃ）は周辺回路の概略断面図である。 実施の形態１における半導体装置の製造方法の第５工程を示す図であり、（Ａ）は図７に対応する概略断面図であり、（Ｂ）は図８に対応する概略断面図であり、（Ｃ）は周辺回路の概略断面図である。 実施の形態１における半導体装置の製造方法の第６工程を示す図であり、（Ａ）は図７に対応する概略断面図であり、（Ｂ）は図８に対応する概略断面図であり、（Ｃ）は周辺回路の概略断面図である。 実施の形態１における半導体装置の製造方法の第７工程を示す図であり、（Ａ）は図７に対応する概略断面図であり、（Ｂ）は図８に対応する概略断面図であり、（Ｃ）は周辺回路の概略断面図である。 実施の形態１における半導体装置の製造方法の第８工程を示す図であり、（Ａ）は図７に対応する概略断面図であり、（Ｂ）は図８に対応する概略断面図であり、（Ｃ）は周辺回路の概略断面図である。 実施の形態１における半導体装置の製造方法の第９工程を示す図であり、（Ａ）は図７に対応する概略断面図であり、（Ｂ）は図８に対応する概略断面図であり、（Ｃ）は周辺回路の概略断面図である。 実施の形態１における半導体装置の製造方法の第１０工程を示す図であり、（Ａ）は図７に対応する概略断面図であり、（Ｂ）は図８に対応する概略断面図であり、（Ｃ）は周辺回路の概略断面図である。 実施の形態１における半導体装置の製造方法の第１１工程を示す図であり、（Ａ）は図７に対応する概略断面図であり、（Ｂ）は図８に対応する概略断面図であり、（Ｃ）は周辺回路の概略断面図である。 実施の形態１における半導体装置の製造方法の第１２工程を示す図であり、（Ａ）は図７に対応する概略断面図であり、（Ｂ）は図８に対応する概略断面図であり、（Ｃ）は周辺回路の概略断面図である。 実施の形態１における半導体装置の製造方法の第１３工程を示す図であり、（Ａ）は図７に対応する概略断面図であり、（Ｂ）は図８に対応する概略断面図であり、（Ｃ）は周辺回路の概略断面図である。 実施の形態１における半導体装置の製造方法の第１４工程を示す図であり、（Ａ）は図７に対応する概略断面図であり、（Ｂ）は図８に対応する概略断面図であり、（Ｃ）は周辺回路の概略断面図である。 関連技術における半導体装置の構成を下層から順に示す１層目の概略平面図である。 関連技術における半導体装置の構成を下層から順に示す２層目の概略平面図である。 図２４のＸＸＶ−ＸＸＶ線に沿う概略断面図である。 図２４のＸＸＶＩ−ＸＸＶＩ線に沿う概略断面図である。 関連技術における半導体装置の製造方法の第１工程を示す図であり、（Ａ）は図２５に対応する概略断面図であり、（Ｂ）は図２６に対応する概略断面図であり、（Ｃ）は周辺回路の概略断面図である。 関連技術における半導体装置の製造方法の第２工程を示す図であり、（Ａ）は図２５に対応する概略断面図であり、（Ｂ）は図２６に対応する概略断面図であり、（Ｃ）は周辺回路の概略断面図である。 関連技術における半導体装置の製造方法の第３工程を示す図であり、（Ａ）は図２５に対応する概略断面図であり、（Ｂ）は図２６に対応する概略断面図であり、（Ｃ）は周辺回路の概略断面図である。 関連技術における半導体装置の製造方法の第４工程を示す図であり、（Ａ）は図２５に対応する概略断面図であり、（Ｂ）は図２６に対応する概略断面図であり、（Ｃ）は周辺回路の概略断面図である。 関連技術における半導体装置の製造方法の第５工程を示す図であり、（Ａ）は図２５に対応する概略断面図であり、（Ｂ）は図２６に対応する概略断面図であり、（Ｃ）は周辺回路の概略断面図である。 関連技術における半導体装置の製造方法の第６工程を示す図であり、（Ａ）は図２５に対応する概略断面図であり、（Ｂ）は図２６に対応する概略断面図であり、（Ｃ）は周辺回路の概略断面図である。 関連技術における半導体装置の製造方法の第７工程を示す図であり、（Ａ）は図２５に対応する概略断面図であり、（Ｂ）は図２６に対応する概略断面図であり、（Ｃ）は周辺回路の概略断面図である。 関連技術における半導体装置の製造方法の第８工程を示す図であり、（Ａ）は図２５に対応する概略断面図であり、（Ｂ）は図２６に対応する概略断面図であり、（Ｃ）は周辺回路の概略断面図である。 実施の形態２における半導体装置の構成を図６のＶＩＩＩ−ＶＩＩＩ線に対応する断面で示す概略断面図である。 実施の形態２における半導体装置の製造方法の第１工程を示す図であり、（Ａ）は図７の断面に対応する概略断面図であり、（Ｂ）は図３５に対応する概略断面図である。 実施の形態２における半導体装置の製造方法の第２工程を示す図であり、（Ａ）は図７の断面に対応する概略断面図であり、（Ｂ）は図３５に対応する概略断面図である。 実施の形態２における半導体装置の製造方法の第３工程を示す図であり、（Ａ）は図７の断面に対応する概略断面図であり、（Ｂ）は図３５に対応する概略断面図である。 実施の形態３における半導体装置の構成を概略的に示す平面図である。 図３９のＸＬ−ＸＬ線に沿う概略断面図である。 関連技術における半導体装置の構成を概略的に示す平面図である。 図４１のＸＬＩＩ−ＸＬＩＩ線に沿う概略断面図である。 実施の形態４における半導体装置の構成を概略的に示す断面図である。
以下、実施の形態について図に基づいて説明する。
（実施の形態１）
図１を参照して、本実施の形態の半導体装置ＤＶは、たとえばシリコン単結晶からなる半導体ウェハなどの半導体基板ＳＵＢの主表面上に複数種類の回路が形成されている。一例として、半導体装置ＤＶを構成する回路として、信号入出力回路、ＤＡ（Digital/Analog）−ＡＤコンバータ、電源回路、ＣＰＵ（Central Processing Unit）、Ｆｌａｓｈメモリ、およびＳＲＡＭ（Static Random Access Memory）が挙げられる。
半導体装置ＤＶを構成する各回路の役割は以下のとおりである。まず信号入出力回路では、当該半導体装置ＤＶの外部に配置される回路との電気信号の入出力などがなされる。ＤＡ−ＡＤコンバータでは、アナログ信号とデジタル信号との変換が行なわれる。電源回路では半導体装置ＤＶの駆動に必要な電力の供給や、当該電力の制御がなされる。ＣＰＵでは論理回路による論理演算が行なわれる。またＦｌａｓｈメモリやＳＲＡＭではデータの格納が行なわれる。
次に、本実施の形態の半導体装置に用いられるＳＲＡＭメモリセルの回路構成について図２を用いて説明する。
図２を参照して、ＳＲＡＭメモリセルは、たとえばビット線対ＢＬ、／ＢＬと、ワード線ＷＬと、フリップフロップ回路と、１対のアクセストランジスタＴ５、Ｔ６と、１対のキャパシタＣ１、Ｃ２とを有している。
フリップフロップ回路は２つのＣＭＯＳ（Complementary Metal Oxide Semiconductor）インバータを有している。一方のＣＭＯＳインバータは、ドライバトランジスタＴ１と負荷トランジスタＴ３とにより構成されている。他方のＣＭＯＳインバータは、ドライバトランジスタＴ２と負荷トランジスタＴ４とにより構成されている。
ＳＲＡＭはフリップフロップ回路を有することにより、情報として蓄えられた電荷を所定の周期で元に戻すいわゆるリフレッシュと呼ばれる処理を不要とする半導体記憶装置である。本実施の形態におけるＳＲＡＭはさらに、ＤＲＡＭと同等のキャパシタＣ１、Ｃ２を有している。
フリップフロップ回路においては、ドライバトランジスタＴ１および負荷トランジスタＴ３の各ゲート電極とキャパシタＣ１の一方電極とは、アクセストランジスタＴ６のソースＳと電気的に接続されている。アクセストランジスタＴ６のソースＳはドライバトランジスタＴ２および負荷トランジスタＴ４の各ドレインＤと電気的に接続されており、これらが接続された領域は第１の記憶ノード部として機能する。
ドライバトランジスタＴ２および負荷トランジスタＴ４の各ゲート電極とキャパシタＣ２の一方電極とは、アクセストランジスタＴ５のソースＳと電気的に接続されている。アクセストランジスタＴ５のソースＳはドライバトランジスタＴ１および負荷トランジスタＴ３の各ドレインＤと電気的に接続されており、これらが接続された領域は第２の記憶ノード部として機能する。
ドライバトランジスタＴ１、Ｔ２の各ソースＳはＧＮＤ電位に電気的に接続されており、負荷トランジスタＴ３、Ｔ４の各ソースＳは、電圧Ｖｃｃを印加するＶｃｃ配線（電源供給配線）に電気的に接続されている。さらにキャパシタＣ１、Ｃ２の各々の他方電極は、上記電圧Ｖｃｃの１／２である電圧Ｖｃｃ／２を印加するＶｃｃ／２配線に電気的に接続されている。１対のビット線対ＢＬ、／ＢＬのそれぞれは、１対のアクセストランジスタＴ５およびＴ６のドレインＤと接続されている。
フリップフロップ回路を構成するドライバトランジスタＴ１、Ｔ２は、たとえばｎチャネル型のＭＯＳトランジスタである。負荷トランジスタＴ３、Ｔ４は、たとえばｐチャネル型のＴＦＴである。またアクセストランジスタＴ５、Ｔ６は、たとえばｎチャネル型のＭＯＳトランジスタである。このように本実施の形態のＳＲＡＭは、負荷トランジスタがＴＦＴであり、かつＤＲＡＭと同等のキャパシタが付加された、いわゆるＡｄｖａｎｃｅｄ ＳＲＡＭである。
次に、図２に示すＳＲＡＭのメモリセルに対応した半導体装置の具体的な構成について、図３を用いて説明する。ただし図３の断面図は、特定の領域における断面の態様を示す図ではなく、図２に示すトランジスタやキャパシタなどの各要素が半導体装置内で呈する形を説明するために寄せ集めたものである。
図３を参照して、図中左側はＳＲＡＭメモリセルの形成領域を示しており、図中右側は周辺回路の形成領域を示している。本実施の形態に係る半導体装置は、たとえばシリコン単結晶からなるｐ型の半導体基板ＳＵＢの主表面に形成されている。
半導体基板ＳＵＢの主表面はＳＴＩ（Shallow Trench Isolation）により電気的に分離されている。このＳＴＩは、半導体基板ＳＵＢの主表面に形成された溝内に絶縁膜ＳＩを埋め込むことにより形成されている。このＳＴＩによって電気的に分離された半導体基板ＳＵＢの主表面に、ＳＲＡＭメモリセル用のトランジスタＴＧと周辺回路用のトランジスタＴＧとが形成されている。
図中左側のメモリセル形成領域には、半導体基板ＳＵＢの主表面にｐ型ウエル領域ＰＷＬが形成されている。また、図中右側の周辺回路領域にはｐ型ウエル領域ＰＷＬとｎ型ウエル領域ＮＷＬとが形成されている。ＳＲＡＭメモリセル用のトランジスタＴＧと周辺回路用のトランジスタＴＧとの各々は、１対のソース／ドレイン領域ＳＤと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥとを有している。
１対のソース／ドレイン領域ＳＤの各々は半導体基板ＳＵＢの主表面に互いに間隔をあけて形成されている。ゲート電極ＧＥは１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの主表面上にゲート絶縁膜ＧＩを介在して形成されている。
絶縁膜ＨＭがゲート電極ＧＥ上に形成されている。この絶縁膜ＨＭは、たとえばＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料として形成されたシリコン酸化膜とシリコン窒化膜との積層構造よりなっている。絶縁膜ＨＭは、この絶縁膜ＨＭをマスクとしたいわゆる自己整合処理を行なう際のエッチングのストッパ膜として機能するものである。
ゲート絶縁膜ＧＩおよびゲート電極ＧＥの側壁には絶縁膜ＮＯが形成されている。ゲート絶縁膜ＧＩ、ゲート電極ＧＥおよび絶縁膜ＨＭの積層構造の側壁には、側壁絶縁膜ＳＷが形成されている。側壁絶縁膜ＳＷも絶縁膜ＨＭと同様に、側壁絶縁膜ＳＷをマスクとしたいわゆる自己整合処理を行なう際のエッチングのストッパ膜として機能するものである。
なおゲート電極ＧＥ上に絶縁膜ＨＭが形成されるが、図３の断面図に示されない紙面奥行き方向に延びる領域において、ゲート電極ＧＥは他の配線と電気的に接続されている。
ＳＲＡＭメモリセル用と周辺回路用との各トランジスタＴＧ上を覆うように、ライナー膜ＩＬと、層間絶縁膜ＩＩ１と、絶縁膜ＩＩとが下から順に半導体基板ＳＵＢ上に形成されている。ＳＲＡＭメモリセルの形成領域においては、ソース／ドレイン領域ＳＤ上のライナー膜ＩＬ、層間絶縁膜ＩＩ１および絶縁膜ＩＩが選択的に除去されており、その除去された部分にプラグ導電層ＰＬが形成されている。
ＳＲＡＭメモリセル用と周辺回路用との各トランジスタＴＧ上を覆うように、絶縁膜ＨＭ、ＩＩなどの上に層間絶縁膜ＩＩ２が形成されている。ＳＲＡＭメモリセルの形成領域においては、層間絶縁膜ＩＩ２にプラグ導電層ＰＬに達するスルーホールが形成されており、そのスルーホール内にコンタクト導電層ＣＴＣが形成されている。このコンタクト導電層ＣＴＣに電気的に接続するように層間絶縁膜ＩＩ２上にビット線ＢＬなどの配線層が延在している。
また周辺回路の形成領域においては層間絶縁膜ＩＩ２の上面からソース／ドレイン領域ＳＤやゲート電極ＧＥに達するコンタクトホールが形成されており、これらのコンタクトホール内にコンタクト導電層ＣＴＣが形成されている。このコンタクト導電層ＣＴＣに電気的に接続するように層間絶縁膜ＩＩ２上に配線層が延在している。
この配線層を覆うように層間絶縁膜ＩＩ２上に、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ３、ＩＩ４、ＩＩ５、ＩＩ６が順次形成されており、層間絶縁膜ＩＩ６の上面に接するように、たとえばシリコン窒化膜からなる絶縁膜Ｉ１が形成されている。さらに絶縁膜Ｉ１の上面に接するように、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ７、ＩＩ８、ＩＩ９、ＩＩ１０が順次形成されている。
層間絶縁膜ＩＩ３上には、下層配線２Ｇが形成されている。下層配線２Ｇは、たとえば導電層ＳＣとプラグ導電層ＰＬとにより、トランジスタＴＧのソース／ドレイン領域ＳＤと電気的に接続されている。下層配線２Ｇは、概ねキャパシタと平面視において重なる領域に形成されることが好ましい。下層配線２Ｇは、たとえば不純物がドープされた多結晶シリコン（以下、「ドープトポリシリコン」と表記する）膜から構成されることが好ましい。また下層に形成されるトランジスタＴＧなどがたとえばｎチャネル型トランジスタである場合には、下層配線２Ｇは当該トランジスタＴＧとの電気的な接続を容易にするため、たとえばｎ型の不純物イオンを含む多結晶シリコンから構成されていてもよい。
層間絶縁膜ＩＩ４上には、導電層ＴＰが形成されている。この導電層ＴＰは多結晶シリコン（ポリシリコン）よりなる半導体層であり、ＳＲＡＭの負荷トランジスタＴ３、Ｔ４（図１参照）としてのＴＦＴのチャネル領域と、そのチャネル領域を挟む１対のソース／ドレイン領域とを有している。また導電層ＴＰには、ＴＦＴに電源を供給するための電源供給配線の一部が含まれる。導電層ＴＰは、概ねキャパシタと平面視において重なる領域に形成されることが好ましい。
層間絶縁膜ＩＩ５上には、ＴＦＴのゲート電極ＴＤが形成されている。ゲート電極ＴＤはドープトポリシリコンを含む半導体層であることが好ましい。ゲート電極ＴＤと下層配線２Ｇとの電気的な接続は、データノードコンタクトＤＢと呼ばれる導電層によりなされることが好ましい。このデータノードコンタクトＤＢはゲート電極ＴＤから下層配線２Ｇに向けて延在する途中で、導電層ＴＰの端部と接し、導電層ＴＰと電気的に接続されるものである。
データノードコンタクトＤＢは、ＳＲＡＭのフリップフロップ回路（クロスカップル）を形成するための導電層であり、たとえばゲート電極ＴＤと同様にドープトポリシリコンを含む半導体層により形成される。データノードコンタクトＤＢは、ゲート電極ＴＤから下層配線２Ｇまで、層間絶縁膜ＩＩ４、ＩＩ５を貫通するように、半導体基板ＳＵＢの主表面に略垂直な方向に延在するように形成されることが好ましい。
データノードコンタクトＤＢは、ゲート電極ＴＤより上層のたとえばキャパシタをゲート電極ＴＤに電気的に接続するように形成されてもよく、下層配線２Ｇより下層のたとえば導電層ＳＣを下層配線２Ｇに電気的に接続するように形成されてもよい。この場合、データノードコンタクトＤＢは、たとえばキャパシタからゲート電極ＴＤ、導電層ＴＰおよび下層配線２Ｇを貫通し、導電層ＳＣに達するように形成されてもよい。
層間絶縁膜ＩＩ６上には、キャパシタが形成されている。キャパシタは、下部電極となるストレージノードＳＮと、上部電極となるセルプレートＣＰと、キャパシタ誘電体膜ＤＥとを有している。キャパシタ誘電体膜ＤＥは、ストレージノードＳＮとセルプレートＣＲとの間に挟まれている。このキャパシタのストレージノードＳＮは、データノードコンタクトＤＢの上面に接することにより、データノードコンタクトＤＢと電気的に接続されている。
キャパシタより上方の、たとえば層間絶縁膜ＩＩ８上および層間絶縁膜ＩＩ９上には、メタル配線ＭＴＬが形成されている。メタル配線ＭＴＬはたとえばアルミニウム、アルミニウム銅の合金、銅、タングステンなどからなっている。このメタル配線ＭＴＬは、その上面および下面が、たとえばタンタル、チタン、窒化チタンなどからなるバリアメタルＢＲＬにて覆われていることが好ましい。また上記のメタル配線ＭＴＬ同士の接続や、メタル配線ＭＴＬとビット線ＢＬとの接続は、たとえば銅やタングステンなどからなるメタルコンタクト導電層ＭＣＴによりなされることが好ましい。
次に、本実施の形態の半導体装置の具体的な構成について、図４〜図８を用いて説明する。なお図４〜図６において太線で囲まれた領域は１つのＳＲＡＭメモリセル（ユニットセル）の形成領域を示している。
図４を参照して、半導体基板ＳＵＢの主表面にはＳＴＩなどの素子分離構造が形成されており、その素子分離構造によって複数の活性領域１Ｆが半導体基板ＳＵＢの主表面において互いに電気的に分離されている。この活性領域１Ｆは、図４中上下方向に延在している。この活性領域１Ｆと直交するようにゲート電極ＧＥが、図４中左右方向に延在している。この活性領域１Ｆとゲート電極ＧＥとの交差部付近に、ＳＲＡＭメモリセルに含まれる各トランジスタＴ１、Ｔ２、Ｔ５、Ｔ６が形成されている。
図７を参照して、トランジスタＴ１、Ｔ２、Ｔ５、Ｔ６の各々は、半導体基板ＳＵＢの主表面において活性領域１Ｆに形成された１対のソース／ドレイン領域ＳＤと、その１対のソース／ドレイン領域ＳＤに挟まれる半導体基板ＳＵＢの主表面上にゲート絶縁膜ＧＩを介在して形成されたゲート電極ＧＥとを有している。
図４を参照して、ユニットセル内において、ドライバトランジスタＴ１のドレイン領域とアクセストランジスタＴ５のソース領域とは共通の不純物領域から構成されており、互いに電気的に接続されている。またドライバトランジスタＴ２のドレイン領域とアクセストランジスタＴ６のソース領域とは共通の不純物領域から構成されており、互いに電気的に接続されている。またアクセストランジスタＴ５のゲート電極ＧＥとアクセストランジスタＴ６のゲート電極ＧＥとは共通の導電層により一体となるよう構成されており、互いに電気的に接続されている。
また図４中上下方向に隣り合うユニットセル間においては、ドライバトランジスタＴ１のソース領域同士が共通の不純物領域から構成されており、互いに電気的に接続されている。また図４中上下方向に隣り合うユニットセル間においては、ドライバトランジスタＴ２のソース領域同士も共通の不純物領域から構成されており、互いに電気的に接続されている。また図４中左右方向に隣り合うユニットセル間においては、アクセストランジスタＴ５、Ｔ６のゲート電極ＧＥ同士が各ユニットセル間で一体となるように構成されており、互いに電気的に接続されている。
図７を参照して、トランジスタＴ１、Ｔ２、Ｔ５、Ｔ６の各々のゲート電極ＧＥは、たとえばドープトポリシリコン膜ＧＥ１と、タングステンシリサイド膜ＧＥ２とが積層されたいわゆるポリサイド構造となっている。またトランジスタＴ１、Ｔ２、Ｔ５、Ｔ６の各々のゲート電極ＧＥは、ドープトポリシリコン膜単層からなっていてもよい。
ゲート電極ＧＥ上には絶縁膜ＨＭが形成されている。この絶縁膜ＨＭは、たとえばＴＥＯＳ（Tetra Ethyl Ortho Silicate）を原料として形成されたシリコン酸化膜とシリコン窒化膜との積層構造よりなっている。
ゲート絶縁膜ＧＩおよびゲート電極ＧＥの側壁には、たとえばシリコン酸化膜よりなる絶縁膜ＮＯが形成されている。またゲート絶縁膜ＧＩ、ゲート電極ＧＥおよび絶縁膜ＨＭの積層構造の側壁には、絶縁膜ＮＯの側部を覆うように側壁絶縁膜ＳＷが形成されている。側壁絶縁膜ＳＷは、シリコン窒化膜で形成されても、シリコン酸化膜とシリコン窒化膜との組合せで形成されてもよい。
図７および図８を参照して、半導体基板ＳＵＢの主表面上には、ライナー膜ＩＬと、層間絶縁膜ＩＩ１と、絶縁膜ＩＩとが下から順に形成されている。ＳＲＡＭメモリセルの形成領域内においては、ソース／ドレイン領域ＳＤ上のライナー膜ＩＬ、層間絶縁膜ＩＩ１および絶縁膜ＩＩが選択的に除去されている。これにより、ライナー膜ＩＬ、層間絶縁膜ＩＩ１および絶縁膜ＩＩの各々を貫通してソース／ドレイン領域ＳＤに達するコンタクトホールＣＨ１が形成されている。このコンタクトホールＣＨ１の内部には、ソース／ドレイン領域ＳＤに接続されたプラグ導電層ＰＬが形成されている。このプラグ導電層ＰＬの上面の高さ位置は、層間絶縁膜ＩＩ１の上面の高さ位置よりも低く、かつ絶縁膜ＨＭの上面の高さ位置と同じかそれよりも低い。
図４を参照して、コンタクトホールＣＨ１は、１つの活性領域１Ｆにおけるドライバトランジスタの１対のソース／ドレイン領域ＳＤと、アクセストランジスタの１対のソース／ドレイン領域ＳＤとの上方を繋ぐように開口している。このためコンタクトホールＣＨ１は、図４中上下方向に隣り合うユニットセル間を跨ぐように開口している。本実施の形態においては、１つのコンタクトホールＣＨ１の開口内に５つの互いに分離したプラグ導電層ＰＬが配置されている。このプラグ導電層ＰＬは、たとえばドープトポリシリコン膜からなっている。
図７および図８を参照して、プラグ導電層ＰＬ、絶縁膜ＨＭ、ＩＩなどの上に層間絶縁膜ＩＩ２が形成されている。この層間絶縁膜ＩＩ２には、複数のスルーホールＴＨが形成されている。複数のスルーホールＴＨは、アクセストランジスタＴ５、Ｔ６の各ドレイン領域に接続されたプラグ導電層ＰＬに達するスルーホールＴＨと、ドライバトランジスタＴ１、Ｔ２の各ソース領域に接続されたプラグ導電層ＰＬに達するスルーホールＴＨとを含んでいる。
これらのスルーホールＴＨの各々からはプラグ導電層ＰＬの上面の一部と側面の一部とが露出している。またスルーホールＴＨ（コンタクト導電層用穴）の各々は、層間絶縁膜ＩＩ１内において、コンタクトホールＣＨ１（プラグ導電層用穴）と互いに接続されるように形成されている。
このスルーホールＴＨ内にはコンタクト導電層ＣＴＣが形成されている。このコンタクト導電層ＣＴＣは、スルーホールＴＨから露出したプラグ導電層ＰＬの上面の一部と側面の一部との双方に接するように形成されている。このコンタクト導電層ＣＴＣは、たとえばＴｉ（チタン）／ＴｉＮ（窒化チタン）層とＷ（タングステン）層とから構成されている。
図５を参照して、コンタクト導電層ＣＴＣは、平面視において（半導体基板ＳＵＢの主表面に対して直交する方向からみて）コンタクト導電層ＣＴＣが接続されるプラグ導電層ＰＬに対して、各トランジスタＴ１、Ｔ２、Ｔ５、Ｔ６のチャネル幅方向（図５中左右方向）に突き出すように（ずれるように）形成されている。これによりコンタクト導電層ＣＴＣは、プラグ導電層ＰＬのチャネル幅方向に互いに対向する両側面の少なくとも一方の側面に接続されている。
図８を参照して、コンタクト導電層ＣＴＣに電気的に接続するように層間絶縁膜ＩＩ２上にビット線ＢＬなどの配線層が形成されている。このビット線ＢＬなどの配線層は、その配線層が接続されるコンタクト導電層ＣＴＣと同一の層により一体に形成されている。このためビット線ＢＬなどの配線層は、コンタクト導電層ＣＴＣと同じ材質である、Ｔｉ（チタン）／ＴｉＮ（窒化チタン）層とＷ（タングステン）層とから構成されている。
図６を参照して、ビット線ＢＬは、コンタクト導電層ＣＴＣとプラグ導電層ＰＬとを介してアクセストランジスタＴ５のドレイン領域に電気的に接続されている。ビット線／ＢＬは、コンタクト導電層ＣＴＣとプラグ導電層ＰＬとを介してアクセストランジスタＴ６のドレイン領域に電気的に接続されている。グランド配線ＧＮＤは、コンタクト導電層ＣＴＣとプラグ導電層ＰＬとを介してドライバトランジスタＴ１のソース領域に電気的に接続されている。またグランド配線ＧＮＤは、コンタクト導電層ＣＴＣとプラグ導電層ＰＬとを介してドライバトランジスタＴ２のソース領域に電気的に接続されている。
ビット線ＢＬ、／ＢＬおよびグランド配線ＧＮＤの各配線層は、上述のとおりコンタクト導電層ＣＴＣと同じ材質から構成されている。また各配線層ＢＬ、／ＢＬ、ＧＮＤは、プラグ導電層ＰＬの真上に位置しない領域においてコンタクト導電層ＣＴＣと接続された部分を有している。各配線層ＢＬ、／ＢＬ、ＧＮＤは、その長さ方向の全体がプラグ導電層ＰＬの真上に位置しない領域に配置されていることが好ましい。また各配線層ＢＬ、／ＢＬ、ＧＮＤは、平面視においてメモリセルの形成領域を直線状に延びて横断していることが好ましい。
各配線層ＢＬ、／ＢＬ、ＧＮＤよりも上層の構成については、図３を用いて説明した構成とほぼ同じであるため、その説明は繰り返さない。
次に、本実施の形態の半導体装置の製造方法について説明する。
図９（Ａ）、（Ｂ）、（Ｃ）を参照して、シリコン基板ＳＵＢ上に素子分離構造を構成する絶縁膜ＳＩがたとえばシリコン酸化膜から形成される。その後、イオン注入や熱処理が行われて、ｐ型ウエル領域ＰＷＬとｎ型ウエル領域ＮＷＬとが形成される。
図１０（Ａ）、（Ｂ）、（Ｃ）を参照して、ゲート絶縁膜ＧＩとゲート電極ＧＥとが形成される。ゲート電極ＧＥは、たとえばドープトポリシリコン膜ＧＥ１と、タングステンシリサイド膜ＧＥ２とが積層されたいわゆるポリサイド構造で形成される。ゲート電極ＧＥ上には、後工程のＳＡＣ（Self Align Contact）時にエッチングストッパ膜として機能する絶縁膜ＨＭが形成される。絶縁膜ＨＭは、たとえばＳｉＮ膜の単層や、ＳｉＮ膜とＴＥＯＳ膜（ＳｉＯ２膜）との多層などから形成される。
その後、ゲート電極ＧＥの側壁にはトランジスタの電界緩和用の酸化などによりシリコン酸化膜よりなる絶縁膜ＮＯが形成される。その後、ソース／ドレイン形成用のイオン注入などが行われた後に、ゲート絶縁膜ＧＩ、ゲート電極ＧＥおよび絶縁膜ＨＭの側壁を覆う側壁絶縁膜ＳＷがたとえばＳｉＮ膜などの絶縁膜から形成される。その後、さらにソース／ドレイン形成用のイオン注入が行われて、ＬＤＤ（Lightly Doped Drain）構造のソース／ドレイン領域ＳＤが形成される。
図１１（Ａ）、（Ｂ）、（Ｃ）を参照して、表面全面に、たとえばＳｉＮ膜よりなるライナー膜ＩＬが形成される。
図１２（Ａ）、（Ｂ）、（Ｃ）を参照して、ライナー膜ＩＬ上に、たとえばＢＰ（Boro Phospho）ＴＥＯＳなどからなる層間絶縁膜ＩＩ１が形成される。この層間絶縁膜ＩＩ１は熱処理を加えられてある程度平坦化される。この後、層間絶縁膜ＩＩ１にＣＭＰ（Chemical Mechanical Polishing）処理が施されることにより、層間絶縁膜ＩＩ１はライナー膜ＩＬが露出するまで研磨除去されて、その上面が平坦化される。
図１３（Ａ）、（Ｂ）、（Ｃ）を参照して、平坦化された層間絶縁膜ＩＩ１上に、たとえばＴＥＯＳを原料としたシリコン酸化膜よりなる絶縁膜ＩＩが形成される。この絶縁膜ＩＩ上に、通常の写真製版技術によりレジストパターンＰＲ１が形成される。このレジストパターンＰＲ１をマスクとして絶縁膜ＩＩと層間絶縁膜ＩＩ１とがエッチングにより選択的に除去される。この後、レジストパターンＰＲ１がたとえばアッシングなどにより除去される。
図１４（Ａ）、（Ｂ）、（Ｃ）を参照して、上記の絶縁膜ＩＩと層間絶縁膜ＩＩ１とのエッチング除去により、絶縁膜ＩＩと層間絶縁膜ＩＩ１とに開口部が形成され、層間絶縁膜ＩＩ１の下層のライナー膜ＩＬが露出する。露出したライナー膜ＩＬがエッチングにより除去される。
図１５（Ａ）、（Ｂ）、（Ｃ）を参照して、上記のライナー膜ＩＬのエッチング除去により、ソース／ドレイン領域ＳＤを露出させるコンタクトホールＣＨ１が絶縁膜ＩＬ、ＩＩ１、ＩＩに形成される。
図１６（Ａ）、（Ｂ）、（Ｃ）を参照して、コンタクトホールＣＨ１内を埋め込むように、たとえばリンがドープされたドープトポリシリコンよりなる導電層ＰＬが絶縁膜ＩＩ上に形成される。この導電層ＰＬに全面エッチバックが施される。
図１７（Ａ）、（Ｂ）、（Ｃ）を参照して、上記の全面エッチバックにより、導電層ＰＬの上面の高さ位置が絶縁膜ＩＩ、ＩＩ１の上面の高さ位置よりも低く、かつ絶縁膜ＨＭの上面の高さ位置と同じかそれよりも低くなる。これにより導電層ＰＬから互いに分離した複数のプラグ導電層ＰＬが形成される。１つのコンタクトホールＣＨ１内の複数のプラグ導電層ＰＬはゲート電極ＧＥにより分離される。
図１８（Ａ）、（Ｂ）、（Ｃ）を参照して、表面全面に層間絶縁膜ＩＩ２が形成される。この層間絶縁膜ＩＩ２は、層間絶縁膜ＩＩ１と同一の材質でもよく、また異なる材質でもよい。
図１９（Ａ）、（Ｂ）、（Ｃ）を参照して、通常の写真製版技術およびエッチング技術により周辺回路の形成領域にコンタクトホールＣＨ２が形成される。このコンタクトホールＣＨ２は、ゲート電極ＧＥに達するものと、半導体基板ＳＵＢの主表面の不純物領域に達するものとを含む。
図２０（Ａ）、（Ｂ）、（Ｃ）を参照して、通常の写真製版技術およびエッチング技術により、メモリセルの形成領域にスルーホールＴＨが形成される。このスルーホールＴＨはプラグ導電層ＰＬの上面の一部と側面の一部との双方を露出するように形成される。つまりスルーホールＴＨは、層間絶縁膜ＩＩ１の内部にまで達するように形成されて、層間絶縁膜ＩＩ１の内部においてコンタクトホールＣＨ１と互いに接続されるように形成される。
図２１（Ａ）、（Ｂ）、（Ｃ）を参照して、スルーホールＴＨおよびコンタクトホールＣＨ２のそれぞれの内部を埋め込むように層間絶縁膜ＩＩ２の上に導電層ＣＦが形成される。この導電層ＣＦは、たとえばＴｉ／ＴｉＮのバリアメタル層とＷの配線層とから形成される。
図２２（Ａ）、（Ｂ）、（Ｃ）を参照して、導電層ＣＦが、通常の写真製版技術およびエッチング技術によりパターニングされる。これにより導電層ＣＦから、メモリセルの形成領域ではコンタクト導電層ＣＴＣと配線層ＢＬ、／ＢＬ、ＧＮＤとが一体で形成され、周辺回路の形成領域では配線層ＩＣＬが形成される。このようにして本実施の形態の半導体装置が製造される。
次に、図２３〜図３４に示す関連技術を説明したうえで、その関連技術と対比して本実施の形態の作用効果について説明する。
図２３〜図２６を参照して、関連技術の構成は、コンタクト導電層ＣＴＣがプラグ導電層ＰＬの上面にのみ接して形成されている点で、本実施の形態の構成と異なっている。このため関連技術の構成では、図２３に示すようにプラグ導電層ＰＬの上面の寸法が大きく、かつ平面視においてコンタクト導電層ＣＴＣはプラグ導電層ＰＬの配置位置から突き出していない。また図２４に示すように各配線層ＢＬ、／ＢＬ、ＧＮＤは、ユニットセル内において平面視で一直線状に配置することはできず、折れ曲がっている。
また図２５に示すように、プラグ導電層ＰＬの上面の高さ位置は層間絶縁膜ＩＩ１の上面の高さ位置と同じであり、かつゲート電極ＧＥ上の絶縁膜ＨＭの上面の高さ位置よりも高い。また図２６に示すように、配線層ＢＬ、／ＢＬ、ＧＮＤの各々は、それらが電気的に接続されるプラグ導電層ＰＬの真上の領域上に位置している。
なお、上記以外の関連技術の構成は本実施の形態の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
この関連技術の製造方法は、たとえば以下のとおりである。
関連技術の製造方法は、まず図９〜図１１に示す本実施の形態の製造方法と同一の工程を経る。この後、図２７を参照して、トランジスタＴＧを覆うように層間絶縁膜ＩＩ１が形成される。
図２８を参照して、層間絶縁膜ＩＩ１にコンタクトホールＣＨ１が形成される。このコンタクトホールＣＨ１は、ソース／ドレイン領域ＳＤ毎に１つずつ形成される。
図２９を参照して、各コンタクトホールＣＨ１を埋め込むように層間絶縁膜ＩＩ１上に導電層ＰＬが形成される。この導電層ＰＬに全面エッチバック処理かあるいはＣＭＰ処理が施される。
図３０を参照して、上記の全面エッチバック処理あるいはＣＭＰ処理により導電層ＰＬが研磨除去されて、層間絶縁膜ＩＩ１の上面が露出する。これにより、各コンタクトホールＣＨ１を埋め込むプラグ導電層ＰＬが導電層ＰＬから形成される。
図３１を参照して、層間絶縁膜ＩＩ１およびプラグ導電層ＰＬ上に層間絶縁膜ＩＩ２が形成される。
図３２を参照して、層間絶縁膜ＩＩ２にスルーホールＴＨとコンタクトホールＣＨ２とが形成される。スルーホールＴＨはプラグ導電層ＰＬの上面のみを露出するように形成される。またコンタクトホールＣＨ２はゲート電極ＧＥまたは半導体基板ＳＵＢの主表面の不純物領域に達するように形成される。
図３３を参照して、スルーホールＴＨおよびコンタクトホールＣＨ２内を埋め込むように層間絶縁膜ＩＩ２上に導電層ＣＦが形成される。
図３４を参照して、導電層ＣＦがパターニングされて導電層ＣＦからコンタクト導電層ＣＴＣと、配線層ＢＬ、／ＢＬ、ＧＮＤと、配線層ＩＣＬとが形成される。このように関連技術は製造される。
関連技術の構成では、図２６に示すようにコンタクト導電層ＣＴＣをプラグ導電層ＰＬの上面のみに接続するよう形成するため、プラグ導電層ＰＬの上面の寸法を十分に大きくする必要がある。しかし、デバイスの微細化に伴い、そのような大きな寸法の上面を有するプラグ導電層ＰＬのパターンの形成が困難となっている。
また１つのメモリセルの形成領域内に配線される３本の配線層ＢＬ、／ＢＬ、ＧＮＤはスルーホールＴＨと接続するために折れ曲がって配置する必要があった。しかしコンタクト導電層ＣＴＣがプラグ導電層ＰＬの上面のみに接続されるという制約下では、デバイスの微細化にともなってコンタクト導電層ＣＴＣの配置が困難となってきている。
また図２６に示すようにコンタクト導電層ＣＴＣとビット線ＢＬなどの配線層とが同一の層から一体として形成されることにより、ビット線ＢＬなどの配線層の倒れに対するマージンが向上されている。しかしながらデバイスの微細化によりコンタクト導電層ＣＴＣのサイズが小さくなり、また縦方向にもスケーリングが進むことにより、スルーホールＴＨの深さが浅くなり、ビット線ＢＬなどの配線層の倒れに対するマージンもなくなってきている。
これに対して本実施の形態においては、図８に示すようにプラグ導電層ＰＬの上面および側面の双方に接するようにコンタクト導電層ＣＴＣが形成されている。このためプラグ導電層ＰＬとコンタクト導電層ＣＴＣとの確実な接続が容易となる。よってデバイスの微細化にともなってプラグ導電層ＰＬの上面の寸法を小さくしてもプラグ導電層ＰＬとコンタクト導電層ＣＴＣとを確実に接続することができる。
また本実施の形態においては、図８に示すようにプラグ導電層ＰＬの上面および側面の双方に接するようにコンタクト導電層ＣＴＣが形成されている。このため、そのコンタクト導電層ＣＴＣと一体に形成される配線層ＢＬ、／ＢＬ、ＧＮＤの配置の自由度が向上する。よってデバイスが微細化されても、３本の配線層ＢＬ、／ＢＬ、ＧＮＤの等ピッチでの配置に容易に対応することができる。
また本実施の形態においては、図８に示すようにプラグ導電層ＰＬの上面および側面の双方に接するようにコンタクト導電層ＣＴＣが形成されている。このため、コンタクト導電層ＣＴＣを関連技術のコンタクト導電層ＣＴＣよりも下側の深い位置にまで延ばすことが可能となる。これにより、配線層ＢＬ、／ＢＬ、ＧＮＤの倒れに対するマージンを大きく確保することができ直線で配置することも可能である。なお、パターンを直線状に配置することで折り曲げて配置する場合に比べて、写真製版時のマージンを拡大することができる。
また本実施の形態においては、図８に示すように配線層ＢＬ、／ＢＬ、ＧＮＤは、プラグ導電層ＰＬの真上に位置しない領域においてコンタクト導電層ＣＴＣと接続されている。これにより、配線層ＢＬ、／ＢＬ、ＧＮＤの平面視における配置の自由度が向上する。
また本実施の形態においては、図８に示すように層間絶縁膜ＩＩ１内においてコンタクトホールＣＨ１とスルーホールＴＨとが互いに接続されるように形成されている。これにより、コンタクト導電層ＣＴＣを関連技術のコンタクト導電層ＣＴＣよりも下側の深い位置にまで延ばすことが可能となり、配線層ＢＬ、／ＢＬ、ＧＮＤの倒れに対するマージンを大きく確保することができる。
また本実施の形態においては、プラグ導電層ＰＬの上面の高さ位置は層間絶縁膜の上面の高さ位置よりも低い。これにより、プラグ導電層ＰＬ上に形成されるコンタクト導電層ＣＴＣの厚みを厚くすることができる。よって、配線層の倒れを抑制することができる。
また本実施の形態においては、図５に示すように平面視においてコンタクト導電層ＣＴＣはプラグ導電層ＰＬに対してトランジスタＴＧのチャネル幅方向に突き出すように配置されている。このため、そのコンタクト導電層ＣＴＣに接続される配線層ＢＬ、／ＢＬ、ＧＮＤのチャネル幅方向の配置の自由度が向上する。
また本実施の形態においては、図４あるいは図７に示すようにゲート電極ＧＥと対向するプラグ導電層ＰＬの面積を減らすことができ、ゲート電極ＧＥとプラグ導電層ＰＬとの間によるビット線容量を低減することができる。
（実施の形態２）
実施の形態１においては、図８に示すようにコンタクト導電層ＣＴＣの底面がライナー膜ＩＬに達しない（つまりコンタクト導電層ＣＴＣの底面が層間絶縁膜ＩＩ２よりなる）場合について説明した。しかし図３５に示す本実施の形態のように、コンタクト導電層ＣＴＣの底面はライナー膜ＩＬに達していてもよい。つまりコンタクト導電層ＣＴＣの底面がライナー膜ＩＬよりなっていてもよい。
なおこれ以外の本実施の形態の構成は、図８に示す実施の形態１の構成をほぼ同じであるため同一の要素については同一の符号を付しその説明を繰り返さない。
本実施の形態の製造方法は、まず図９〜図１９に示す実施の形態１の工程と同様の工程を経る。この後、図３６（Ａ）、（Ｂ）を参照して、通常の写真製版技術およびエッチング技術により、メモリセルの形成領域にスルーホールＴＨが形成される。このスルーホールＴＨは、ライナー膜ＩＬに達するように形成されて、かつ層間絶縁膜ＩＩ１の内部においてコンタクトホールＣＨ１と互いに接続されるように形成される。これにより、スルーホールＴＨはプラグ導電層ＰＬの上面の一部と側面の一部との双方を露出するように形成される。
図３７（Ａ）、（Ｂ）を参照して、スルーホールＴＨおよびコンタクトホールＣＨ２のそれぞれの内部を埋め込むように層間絶縁膜ＩＩ２の上に導電層ＣＦが形成される。この導電層ＣＦは、たとえばＴｉ／ＴｉＮのバリアメタル層とＷの配線層とから形成される。
図３８（Ａ）、（Ｂ）を参照して、導電層ＣＦが、通常の写真製版技術およびエッチング技術によりパターニングされる。これにより導電層ＣＦから、メモリセルの形成領域ではコンタクト導電層ＣＴＣと配線層ＢＬ、／ＢＬ、ＧＮＤとが一体で形成され、周辺回路の形成領域では配線層ＩＣＬが形成される。このようにして本実施の形態の半導体装置が製造される。
本実施の形態によれば、図３５に示すようにコンタクト導電層ＣＴＣの底面がライナー膜ＩＬに達している。このため本実施の形態ではコンタクト導電層ＣＴＣを実施の形態１のコンタクト導電層ＣＴＣよりも下側の深い位置にまで延ばすことが可能となる。これにより、配線層ＢＬ、／ＢＬ、ＧＮＤの倒れに対するマージンをさらに大きく確保することができる。
（実施の形態３）
実施の形態１および２においてはＳＲＡＭのメモリセルについて説明したが、本実施の形態のようにコンタクト導電層ＣＴＣがプラグ導電層ＰＬの上面および側面の双方に接続された構成はＤＲＡＭに適用されてもよい。
図３９および図４０を参照して、本実施の形態のＤＲＡＭの構成では、平面視においてゲート電極ＧＥとビット線ＢＬとが直交するように配置されており、ゲート電極ＧＥとビット線ＢＬとの交差部付近にトランジスタが形成されている。このトランジスタは、半導体基板ＳＵＢの主表面の活性領域１Ｆ内に形成された１対のソース／ドレイン領域ＳＤと、１対のソース／ドレイン領域ＳＤに挟まれる半導体基板の主表面上にゲート絶縁層を介在して形成されたゲート電極ＧＥとを有している。１つの活性領域１Ｆには２つのトランジスタが並んで形成されており、その２つのトランジスタの各ソース／ドレイン領域ＳＤの一方は共通の不純物領域により構成されている。
図４０を参照して、半導体基板ＳＵＢの主表面には、ライナー膜ＩＬと、層間絶縁膜ＩＩ１と、絶縁膜ＩＩとが下から順に積層されている。これらの絶縁膜ＩＬ、ＩＩ１、ＩＩを貫通してソース／ドレイン領域ＳＤに達するようにコンタクトホールＣＨ１が形成されている。このコンタクトホールＣＨ１内には、ソース／ドレイン領域ＳＤと接続するようにプラグ導電層ＰＬが形成されている。このプラグ導電層ＰＬの上面の高さ位置は、層間絶縁膜ＩＩ１の上面の高さ位置よりも低い。
絶縁膜ＩＩおよびプラグ導電層ＰＬ上には層間絶縁膜ＩＩ２が形成されている。この層間絶縁膜ＩＩ２、絶縁膜ＩＩおよび層間絶縁膜ＩＩ１には、プラグ導電層ＰＬの上面および側面の一部を露出するスルーホールＴＨが形成されている。このスルーホールＴＨ内には、プラグ導電層ＰＬの上面および側面に接続するようにコンタクト導電層ＣＴＣが形成されている。
図３９を参照して、このコンタクト導電層ＣＴＣは、ＤＲＡＭメモリセルにおいては２つのトランジスタの間で共有されるソース／ドレイン領域ＳＤに接続されたプラグ導電層ＰＬに接続されるように形成されている。またコンタクト導電層ＣＴＣはプラグ導電層ＰＬに対してトランジスタＴＧのチャネル幅方向（図中上下方向）に突き出すように配置されている。
図３９および図４０を参照して、このコンタクト導電層ＣＴＣに接続するように層間絶縁膜ＩＩ２上にはビット線ＢＬが延在している。このビット線ＢＬは、そのビット線ＢＬが接続されるコンタクト導電層ＣＴＣと同一の層により一体に形成されている。このためビット線ＢＬは、コンタクト導電層ＣＴＣと同じ材質である。複数のビット線ＢＬは同一ピッチで互いに並走するよう配置されている。
ビット線ＢＬは、プラグ導電層ＰＬの真上に位置しない領域においてコンタクト導電層ＣＴＣと接続された部分を有していることが好ましい。ビット線ＢＬは、その長さ方向の全体がプラグ導電層ＰＬの真上に位置しない領域に配置されていることが好ましい。
図３９を参照して、コンタクト導電層ＣＴＣが接続されていないプラグ導電層ＰＬにはキャパシタ（図示せず）が電気的に接続されている。
なお本実施の形態の各要素のうち実施の形態１の各要素と対応する要素については同一の符号を付している。本実施の形態の各要素のうち実施の形態１の各要素と対応する要素については、上記以外の構成、材質は実施の形態１の要素とほぼ同じであるため、その説明を繰り返さない。
次に、本実施の形態の作用効果について、図４１および図４２に示す関連技術と対比して説明する。
図４１および図４２を参照して、関連技術の構成は、コンタクト導電層ＣＴＣがプラグ導電層ＰＬの上面にのみ接して形成されている点で、本実施の形態の構成と異なっている。このため関連技術の構成では、図４１に示すようにプラグ導電層ＰＬの上面の寸法が大きくなり、平面視においてコンタクト導電層ＣＴＣはプラグ導電層ＰＬの配置位置から突き出していない。また図４２に示すようにプラグ導電層ＰＬの上面の高さ位置は層間絶縁膜ＩＩ１の上面の高さ位置と同じである。またビット線ＢＬは、ビット線ＢＬが電気的に接続されるプラグ導電層ＰＬの真上の領域上に位置している。
なお、上記以外の関連技術の構成は本実施の形態の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を繰り返さない。
これに対して本実施の形態においては、図４０に示すようにプラグ導電層ＰＬの上面および側面の双方に接するようにコンタクト導電層ＣＴＣが形成されている。このためプラグ導電層ＰＬとコンタクト導電層ＣＴＣとの確実な接続が容易となる。よってデバイスの微細化にともなってプラグ導電層ＰＬの上面の寸法を小さくしてもプラグ導電層ＰＬとコンタクト導電層ＣＴＣとを確実に接続することができる。
また本実施の形態においては、図４０に示すようにプラグ導電層ＰＬの上面および側面の双方に接するようにコンタクト導電層ＣＴＣが形成されている。このため、そのコンタクト導電層ＣＴＣと一体に形成されるビット線ＢＬの配置の自由度が向上する。よってデバイスが微細化されても、ビット線ＢＬの等ピッチでの配置に容易に対応することができる。
また本実施の形態においては、図４０に示すようにプラグ導電層ＰＬの上面および側面の双方に接するようにコンタクト導電層ＣＴＣが形成されている。このため、コンタクト導電層ＣＴＣを関連技術のコンタクト導電層ＣＴＣよりも深い位置にまで延ばすことが可能となる。これにより、ビット線ＢＬの倒れに対するマージンを大きく確保することができる。
また本実施の形態においては、図４０に示すようにビット線ＢＬは、プラグ導電層ＰＬの真上に位置しない領域においてコンタクト導電層ＣＴＣと接続されている。これにより、ビット線ＢＬの平面視における配置の自由度が向上する。
また本実施の形態においては、図４０に示すように層間絶縁膜ＩＩ１内においてコンタクトホールＣＨ１とスルーホールＴＨとが互いに接続されるように形成されている。これにより、コンタクト導電層ＣＴＣを関連技術のコンタクト導電層ＣＴＣよりも深い位置にまで延ばすことが可能となり、ビット線ＢＬの倒れに対するマージンを大きく確保することができる。
また本実施の形態においては、図４０に示すようにプラグ導電層ＰＬの上面の高さ位置は層間絶縁膜ＩＩ１の上面の高さ位置よりも低い。これにより、プラグ導電層ＰＬ上に形成されるコンタクト導電層ＣＴＣの厚みを厚くすることができる。よって、ビット線ＢＬの倒れを抑制することができる。
また本実施の形態においては、図３９に示すように平面視においてコンタクト導電層ＣＴＣはプラグ導電層ＰＬに対してトランジスタＴＧのチャネル幅方向に突き出すように配置されている。このため、そのコンタクト導電層ＣＴＣに接続されるビット線ＢＬのチャネル幅方向の配置の自由度が向上する。
（実施の形態４）
上記の実施の形態１〜３において共通する構成を本実施の形態の構成として図４３を用いて説明する。
図４３を参照して、本実施の形態の半導体装置においては、半導体基板ＳＵＢの主表面に不純物領域などの導電領域ＳＤが形成されている。プラグ導電層ＰＬは、半導体基板ＳＵＢの主表面上に位置し、かつ導電領域ＳＤに接続されている。コンタクト導電層ＣＴＣは、プラグ導電層ＰＬの上面および側面の双方に接している。配線層ＢＬは、コンタクト導電層ＣＴＣに電気的に接続するようにコンタクト導電層ＣＴＣ上に形成されている。
この構成においては、プラグ導電層ＰＬの上面および側面の双方に接するようにコンタクト導電層ＣＴＣが形成されているため、プラグ導電層ＰＬとその上層の配線層ＢＬとの確実な接続が容易となり、かつ配線の倒れを抑制できる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１Ｆ 活性領域、２Ｇ 下層配線、ＢＬ ビット線、ＢＲＬ バリアメタル、Ｃ１，Ｃ２ キャパシタ、ＣＦ，ＳＣ，ＴＰ 導電層、ＣＨ１，ＣＨ２ コンタクトホール、ＣＲ セルプレート、ＣＴＣ コンタクト導電層、Ｄ ドレイン、ＤＢ データノードコンタクト、ＤＥ キャパシタ誘電体膜、ＤＶ 半導体装置、ＧＥ，ＴＤ ゲート電極、ＧＥ１ ドープトポリシリコン膜、ＧＥ２ タングステン膜、ＧＩ ゲート絶縁膜、ＧＮＤ グランド配線、ＨＭ，ＩＩ，Ｉ１，ＮＯ，ＳＩ 絶縁膜、ＩＩ１〜ＩＩ９ 層間絶縁膜、ＩＬ ライナー膜、ＭＣＴ メタルコンタクト導電層、ＭＴＬ メタル配線、ＰＬ プラグ導電層、ＰＷＬ ｐ型ウエル領域、Ｓ ソース、ＳＤ ソース／ドレイン領域、ＳＮ ストレージノード、ＳＵＢ 半導体基板、ＳＷ 側壁絶縁膜、Ｔ１，Ｔ２ ドライバトランジスタ、Ｔ３，Ｔ４ 負荷トランジスタ、Ｔ５，Ｔ６ アクセストランジスタ、ＴＨ スルーホール、ＷＬ ワード線。

Claims (10)

  1. 主表面を有する半導体基板と、
    前記半導体基板の前記主表面に位置する導電領域と、
    前記主表面上に位置し、かつ前記導電領域に接続されたプラグ導電層と、
    前記プラグ導電層の上面および側面の双方に接するコンタクト導電層と、
    前記コンタクト導電層に電気的に接続するように前記コンタクト導電層上に位置する配線層とを備え、
    前記導電領域は、トランジスタのソース領域およびドレイン領域のいずれかであり、
    前記コンタクト導電層と前記配線層とが同じ層により一体に構成されており、かつ前記トランジスタのチャネル幅方向における前記配線層の配線幅は前記チャネル幅方向における前記コンタクト導電層の幅よりも細い、半導体装置。
  2. 前記配線層は、前記プラグ導電層の真上に位置しない領域において前記コンタクト導電層と接続された部分を有している、請求項１に記載の半導体装置。
  3. 前記半導体基板の前記主表面上に位置する層間絶縁膜をさらに備え、
    前記層間絶縁膜には、前記プラグ導電層を充填するためのプラグ導電層用穴と、前記コンタクト導電層を充填するためのコンタクト導電層用穴とが互いに接続されるように配置されている、請求項１または２に記載の半導体装置。
  4. 前記コンタクト導電層用穴の底面は前記層間絶縁膜よりなっている、請求項３に記載の半導体装置。
  5. 前記半導体基板の前記主表面と前記層間絶縁膜との間に位置するライナー層をさらに備え、
    前記コンタクト導電層用穴の底面は前記ライナー層よりなっている、請求項３に記載の半導体装置。
  6. 前記プラグ導電層の上面の高さ位置は前記層間絶縁膜の上面の高さ位置よりも低い、請求項３〜５のいずれかに記載の半導体装置。
  7. 前記主表面に直交する方向から見て、前記コンタクト導電層は前記プラグ導電層に対して前記チャネル幅方向に突き出すように配置されている、請求項１〜６のいずれかに記載の半導体装置。
  8. 前記トランジスタはメモリセルに含まれており、
    前記配線層は、前記主表面に直交する方向から見て、前記メモリセルの形成領域を直線状に延びて横断している、請求項１〜７のいずれかに記載の半導体装置。
  9. 前記トランジスタはＳＲＡＭのメモリセルに含まれている、請求項１〜７のいずれかに記載の半導体装置。
  10. 前記トランジスタはＤＲＡＭのメモリセルに含まれている、請求項１〜７のいずれかに記載の半導体装置。
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