JPH07321661A - A/dコンバータ - Google Patents
A/dコンバータInfo
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- JPH07321661A JPH07321661A JP11576894A JP11576894A JPH07321661A JP H07321661 A JPH07321661 A JP H07321661A JP 11576894 A JP11576894 A JP 11576894A JP 11576894 A JP11576894 A JP 11576894A JP H07321661 A JPH07321661 A JP H07321661A
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Abstract
(57)【要約】
【目的】 より高いS/Nを得ることができるようにす
る。 【構成】 積分回路35,40,45で、入力アナログ
信号とフィードバック信号とを積分した後、その積分出
力を、同時比較型A/Dコンバータ46において、4値
のデジタル信号に変換する。この4値のデジタル信号
は、2の補数デコーダ54により、その絶対値が1より
大きい2の補数のデジタル信号に変換されるとともに、
PWMデコーダ56によりPWM信号用のデータに変換
される。PWMデコーダ56より出力されたデジタルデ
ータは、差動増幅器59に入力され、その差が演算さ
れ、PWM信号に変換される。このPWM信号が積分回
路35,40,45にフィードバックされる。
る。 【構成】 積分回路35,40,45で、入力アナログ
信号とフィードバック信号とを積分した後、その積分出
力を、同時比較型A/Dコンバータ46において、4値
のデジタル信号に変換する。この4値のデジタル信号
は、2の補数デコーダ54により、その絶対値が1より
大きい2の補数のデジタル信号に変換されるとともに、
PWMデコーダ56によりPWM信号用のデータに変換
される。PWMデコーダ56より出力されたデジタルデ
ータは、差動増幅器59に入力され、その差が演算さ
れ、PWM信号に変換される。このPWM信号が積分回
路35,40,45にフィードバックされる。
Description
【0001】
【産業上の利用分野】本発明は、アナログ信号をデジタ
ル信号に変換するA/Dコンバータに関する。
ル信号に変換するA/Dコンバータに関する。
【0002】
【従来の技術】図3は、従来のA/Dコンバータの一例
の構成を示している。アナログ信号は、加算器1に入力
され、複数ビットD/Aコンバータ11が出力する信号
と加算された後、積分回路2に供給され、積分される。
積分回路2の出力は、バッファアンプ3を介して加算器
4に入力され、D/Aコンバータ11の出力と加算され
る。加算器4の出力は、積分回路5に入力され、積分さ
れた後、バッファアンプ6を介して加算器7に入力され
る。
の構成を示している。アナログ信号は、加算器1に入力
され、複数ビットD/Aコンバータ11が出力する信号
と加算された後、積分回路2に供給され、積分される。
積分回路2の出力は、バッファアンプ3を介して加算器
4に入力され、D/Aコンバータ11の出力と加算され
る。加算器4の出力は、積分回路5に入力され、積分さ
れた後、バッファアンプ6を介して加算器7に入力され
る。
【0003】加算器7は、バッファアンプ6からの入力
信号と、D/Aコンバータ11からの信号とを加算し、
積分回路8に出力する。積分回路8は、入力された信号
を積分し、複数ビット同時比較型A/Dコンバータ9に
出力する。A/Dコンバータ9は、入力されたアナログ
信号を複数の所定の基準レベルと同時に比較し、複数ビ
ットのデジタル信号として出力する。
信号と、D/Aコンバータ11からの信号とを加算し、
積分回路8に出力する。積分回路8は、入力された信号
を積分し、複数ビット同時比較型A/Dコンバータ9に
出力する。A/Dコンバータ9は、入力されたアナログ
信号を複数の所定の基準レベルと同時に比較し、複数ビ
ットのデジタル信号として出力する。
【0004】A/Dコンバータ9の出力は、遅延回路1
0により1サンプル分だけ遅延された後、D/Aコンバ
ータ11に入力され、D/A変換される。D/Aコンバ
ータ11の出力が加算器1,4および7にそれぞれフィ
ードバックされる。
0により1サンプル分だけ遅延された後、D/Aコンバ
ータ11に入力され、D/A変換される。D/Aコンバ
ータ11の出力が加算器1,4および7にそれぞれフィ
ードバックされる。
【0005】これにより、所謂、ΔΣ変調器を用いたオ
ーバサンプリングA/D変換が行われ、そのデジタル信
号出力を、図示せぬ後段のデジタルデシメーションフィ
ルタでフィルタリングすることにより、例えば16ビッ
トのデジタルデータを得ることができる。
ーバサンプリングA/D変換が行われ、そのデジタル信
号出力を、図示せぬ後段のデジタルデシメーションフィ
ルタでフィルタリングすることにより、例えば16ビッ
トのデジタルデータを得ることができる。
【0006】A/Dコンバータ9、従って、D/Aコン
バータ11を、複数ビットではなく、1ビットの構成と
して、デジタル出力を+1または−1とし、かつ、ΔΣ
変調器を2次以上の構成にした場合、アナログ信号の入
力レベルが大きくなり、それに対応して出力されるデジ
タル信号が+1または−1に近くなると(ΔΣ変調器の
変調率が1に近づくと)、その信号波形が歪むことにな
る。そこで、例えば米国特許4851841号に開示さ
れているように、後段のデジタルデシメーションフィル
タにおいて、ゲインを1以上の値に設定しないと、良好
なフルスケール(±1)のデジタル信号を得ることがで
きない。
バータ11を、複数ビットではなく、1ビットの構成と
して、デジタル出力を+1または−1とし、かつ、ΔΣ
変調器を2次以上の構成にした場合、アナログ信号の入
力レベルが大きくなり、それに対応して出力されるデジ
タル信号が+1または−1に近くなると(ΔΣ変調器の
変調率が1に近づくと)、その信号波形が歪むことにな
る。そこで、例えば米国特許4851841号に開示さ
れているように、後段のデジタルデシメーションフィル
タにおいて、ゲインを1以上の値に設定しないと、良好
なフルスケール(±1)のデジタル信号を得ることがで
きない。
【0007】しかしながら、図3に示すように、A/D
コンバータ9、従って、D/Aコンバータ11を複数ビ
ットの構成とすると、ΔΣ変調器が安定し、より高いS
/Nを得ることができる。
コンバータ9、従って、D/Aコンバータ11を複数ビ
ットの構成とすると、ΔΣ変調器が安定し、より高いS
/Nを得ることができる。
【0008】即ち、A/Dコンバータ9における量子化
ビットが1ビットでない場合、その精度が問題となるの
であるが、このA/Dコンバータ9に誤差があったとし
ても、その誤差を補正するように、ΔΣ変調器が動作す
るため、オーバサンプリングA/Dコンバータ全体とし
ての精度には影響が及ばない。
ビットが1ビットでない場合、その精度が問題となるの
であるが、このA/Dコンバータ9に誤差があったとし
ても、その誤差を補正するように、ΔΣ変調器が動作す
るため、オーバサンプリングA/Dコンバータ全体とし
ての精度には影響が及ばない。
【0009】
【発明が解決しようとする課題】しかしながら、従来の
A/Dコンバータにおいては、フィードバック用のD/
Aコンバータ11として、R−2R方式などの抵抗分割
のD/Aコンバータを用いるようにしているため、抵抗
値のバラツキや経時変化に起因して、誤差が発生する。
A/Dコンバータ9の誤差は、ΔΣ変調器の作用により
補償されるが、D/Aコンバータ11の誤差は、ΔΣ変
調器の作用によっては補償されず、その誤差がそのまま
A/Dコンバータ全体の誤差となり、S/Nが悪化す
る。
A/Dコンバータにおいては、フィードバック用のD/
Aコンバータ11として、R−2R方式などの抵抗分割
のD/Aコンバータを用いるようにしているため、抵抗
値のバラツキや経時変化に起因して、誤差が発生する。
A/Dコンバータ9の誤差は、ΔΣ変調器の作用により
補償されるが、D/Aコンバータ11の誤差は、ΔΣ変
調器の作用によっては補償されず、その誤差がそのまま
A/Dコンバータ全体の誤差となり、S/Nが悪化す
る。
【0010】本発明はこのような状況に鑑みてなされた
ものであり、より良好なS/Nが得られるようにするも
のである。
ものであり、より良好なS/Nが得られるようにするも
のである。
【0011】
【課題を解決するための手段】本発明のA/Dコンバー
タは、入力信号を積分する積分手段(例えば図1の積分
回路35,40,45)と、積分手段の出力を、所定の
周波数のサンプリングクロックで、所定の基準レベルと
比較し、デジタル信号を出力するA/D変換手段(例え
ば図1の同時比較型A/Dコンバータ46)と、A/D
変換手段の出力をアナログ信号に変換し、積分手段にフ
ィードバックするD/A変換手段(例えば図1のPWM
・D/Aコンバータ60)とを備えるA/Dコンバータ
において、D/A変換手段は、A/D変換手段における
サンプリングクロックより高い周波数のサンプリングク
ロックで、A/D変換手段が出力するアナログ信号に対
応するPWM信号を生成し、積分手段に供給することを
特徴とする。
タは、入力信号を積分する積分手段(例えば図1の積分
回路35,40,45)と、積分手段の出力を、所定の
周波数のサンプリングクロックで、所定の基準レベルと
比較し、デジタル信号を出力するA/D変換手段(例え
ば図1の同時比較型A/Dコンバータ46)と、A/D
変換手段の出力をアナログ信号に変換し、積分手段にフ
ィードバックするD/A変換手段(例えば図1のPWM
・D/Aコンバータ60)とを備えるA/Dコンバータ
において、D/A変換手段は、A/D変換手段における
サンプリングクロックより高い周波数のサンプリングク
ロックで、A/D変換手段が出力するアナログ信号に対
応するPWM信号を生成し、積分手段に供給することを
特徴とする。
【0012】A/D変換手段には、積分手段の出力を、
複数の所定の基準レベルと同時に比較させ、複数ビット
のデジタル信号を出力させるようにするとともに、A/
D変換手段の出力を、その絶対値が1より大きい値に変
換する絶対値変換手段(例えば図1の2の補数デコーダ
54)をさらに設けることができる。
複数の所定の基準レベルと同時に比較させ、複数ビット
のデジタル信号を出力させるようにするとともに、A/
D変換手段の出力を、その絶対値が1より大きい値に変
換する絶対値変換手段(例えば図1の2の補数デコーダ
54)をさらに設けることができる。
【0013】また、D/A変換手段は、A/D変換手段
の出力するデジタル信号をPWM信号に変換するデコー
ダ(例えば図1のPWMデコーダ56)と、デコーダの
出力を保持するシフトレジスタ(例えば図1のシフトレ
ジスタ57,58)と、シフトレジスタの出力の差を演
算する差動増幅器(例えば図1の差動増幅器59)とに
より構成することができる。
の出力するデジタル信号をPWM信号に変換するデコー
ダ(例えば図1のPWMデコーダ56)と、デコーダの
出力を保持するシフトレジスタ(例えば図1のシフトレ
ジスタ57,58)と、シフトレジスタの出力の差を演
算する差動増幅器(例えば図1の差動増幅器59)とに
より構成することができる。
【0014】
【作用】上記構成のA/Dコンバータにおいては、同時
比較型A/Dコンバータ46の出力がPWM・D/Aコ
ンバータ60によりPWM信号に変換され、積分回路3
5,40,45にフィードバックされる。従って、S/
Nをより改善することが可能となる。
比較型A/Dコンバータ46の出力がPWM・D/Aコ
ンバータ60によりPWM信号に変換され、積分回路3
5,40,45にフィードバックされる。従って、S/
Nをより改善することが可能となる。
【0015】
【実施例】図1は、本発明のA/Dコンバータの一実施
例の構成を示すブロック図である。この実施例において
は、3段に縦続接続された積分回路35,40,45
に、入力信号とフィードバック信号とが、加算用抵抗3
1,32,36,37,41,42を介して入力され、
積分されるようになされている。積分回路35は、演算
増幅器33とコンデンサ34により構成され、積分回路
40は、演算増幅器38とコンデンサ39により構成さ
れ、そして、積分回路45は、演算増幅器43とコンデ
ンサ44により構成されている。
例の構成を示すブロック図である。この実施例において
は、3段に縦続接続された積分回路35,40,45
に、入力信号とフィードバック信号とが、加算用抵抗3
1,32,36,37,41,42を介して入力され、
積分されるようになされている。積分回路35は、演算
増幅器33とコンデンサ34により構成され、積分回路
40は、演算増幅器38とコンデンサ39により構成さ
れ、そして、積分回路45は、演算増幅器43とコンデ
ンサ44により構成されている。
【0016】積分回路45の出力は、同時比較型A/D
コンバータ46に入力されている。同時比較型A/Dコ
ンバータ46は、3つのコンパレータ51,52,53
と、これらのコンパレータに対して所定の基準電位を供
給する分圧抵抗47乃至50により構成されている。抵
抗47乃至50は、同一の抵抗値とされ、コンパレータ
51,52,53に供給される基準電圧は、それぞれ所
定の電圧Vを1/4、1/2、または3/4に分圧した
値とされている。
コンバータ46に入力されている。同時比較型A/Dコ
ンバータ46は、3つのコンパレータ51,52,53
と、これらのコンパレータに対して所定の基準電位を供
給する分圧抵抗47乃至50により構成されている。抵
抗47乃至50は、同一の抵抗値とされ、コンパレータ
51,52,53に供給される基準電圧は、それぞれ所
定の電圧Vを1/4、1/2、または3/4に分圧した
値とされている。
【0017】コンパレータ51乃至53の出力は、2の
補数デコーダ54に供給され、2の補数のデータに変換
された後、レジスタ55を介してA/D変換出力とし
て、図示せぬ回路(例えば、デジタルデシメーションフ
ィルタ)に供給される。
補数デコーダ54に供給され、2の補数のデータに変換
された後、レジスタ55を介してA/D変換出力とし
て、図示せぬ回路(例えば、デジタルデシメーションフ
ィルタ)に供給される。
【0018】また、コンパレータ51乃至53の出力
は、PWM・D/Aコンバータ60に供給されている。
このPWM・D/Aコンバータ60は、コンパレータ5
1乃至53の出力をPWM信号に変換するPWMデコー
ダ56と、PWMデコーダ56の出力を順次保持するシ
フトレジスタ57,58と、シフトレジスタ57,58
の出力の差を演算する差動増幅器59とにより構成され
ている。差動増幅器59の出力は、抵抗61並びに抵抗
32,37,42を介して、それぞれ積分回路35,4
0,45にフィードバックされるようになされている。
は、PWM・D/Aコンバータ60に供給されている。
このPWM・D/Aコンバータ60は、コンパレータ5
1乃至53の出力をPWM信号に変換するPWMデコー
ダ56と、PWMデコーダ56の出力を順次保持するシ
フトレジスタ57,58と、シフトレジスタ57,58
の出力の差を演算する差動増幅器59とにより構成され
ている。差動増幅器59の出力は、抵抗61並びに抵抗
32,37,42を介して、それぞれ積分回路35,4
0,45にフィードバックされるようになされている。
【0019】クロック発生回路71は、クロックCK1
とCK2を発生し、クロックCK1を、同時比較型A/
Dコンバータ46、2の補数デコーダ54およびレジス
タ55に出力し、クロックCK2を、PWM・D/Aコ
ンバータ60に出力している。クロックCK2の周波数
は、クロックCK1の周波数の4倍の周波数とされてい
る。即ち、PWM・D/Aコンバータ60において、オ
ーバサンプリングが行われるようになされている。
とCK2を発生し、クロックCK1を、同時比較型A/
Dコンバータ46、2の補数デコーダ54およびレジス
タ55に出力し、クロックCK2を、PWM・D/Aコ
ンバータ60に出力している。クロックCK2の周波数
は、クロックCK1の周波数の4倍の周波数とされてい
る。即ち、PWM・D/Aコンバータ60において、オ
ーバサンプリングが行われるようになされている。
【0020】次に、その動作について説明する。入力さ
れたアナログ信号は、差動増幅器59が出力するフィー
ドバック信号と、抵抗31と32を介して加算され、積
分回路35により積分される。積分回路35の出力は、
フィードバック信号と、抵抗36と37を介して加算さ
れ、積分回路40に入力され、積分される。積分回路4
0の出力は、差動増幅器59の出力と、さらに抵抗41
と42を介して加算され、積分回路45に入力され、積
分される。
れたアナログ信号は、差動増幅器59が出力するフィー
ドバック信号と、抵抗31と32を介して加算され、積
分回路35により積分される。積分回路35の出力は、
フィードバック信号と、抵抗36と37を介して加算さ
れ、積分回路40に入力され、積分される。積分回路4
0の出力は、差動増幅器59の出力と、さらに抵抗41
と42を介して加算され、積分回路45に入力され、積
分される。
【0021】積分回路45の出力するアナログ信号は、
同時比較型A/Dコンバータ46のコンパレータ51乃
至53の非反転入力端子に供給される。コンパレータ5
1乃至53の反転入力端子には、それぞれV/4、V/
2、3V/4の基準電圧が供給されている。
同時比較型A/Dコンバータ46のコンパレータ51乃
至53の非反転入力端子に供給される。コンパレータ5
1乃至53の反転入力端子には、それぞれV/4、V/
2、3V/4の基準電圧が供給されている。
【0022】従って、積分回路45の出力するアナログ
信号のレベルが、3V/4より大きいとき、コンパレー
タ51乃至53の出力C0,C1,C2は、それぞれ全
て1となる。アナログ信号のレベルがV/2乃至3V/
4の範囲の大きさであるとき、コンパレータ53の出力
C2が0となり、コンパレータ52と51の出力C1,
C0は、それぞれ1となる。また、アナログ信号のレベ
ルがV/4乃至V/2の範囲の大きさであるとき、コン
パレータ53と52の出力C2,C1が0となり、コン
パレータ51の出力C0が1となる。さらにまた、アナ
ログ信号のレベルがV/4より小さいとき、コンパレー
タ53乃至51の出力C2,C1,C0は、全て0とな
る。
信号のレベルが、3V/4より大きいとき、コンパレー
タ51乃至53の出力C0,C1,C2は、それぞれ全
て1となる。アナログ信号のレベルがV/2乃至3V/
4の範囲の大きさであるとき、コンパレータ53の出力
C2が0となり、コンパレータ52と51の出力C1,
C0は、それぞれ1となる。また、アナログ信号のレベ
ルがV/4乃至V/2の範囲の大きさであるとき、コン
パレータ53と52の出力C2,C1が0となり、コン
パレータ51の出力C0が1となる。さらにまた、アナ
ログ信号のレベルがV/4より小さいとき、コンパレー
タ53乃至51の出力C2,C1,C0は、全て0とな
る。
【0023】即ち、同時比較型A/Dコンバータ46の
出力(C2,C1,C0)は、(111),(01
1),(001)または(000)の4値のデジタルデ
ータのいずれかとなる。
出力(C2,C1,C0)は、(111),(01
1),(001)または(000)の4値のデジタルデ
ータのいずれかとなる。
【0024】2の補数デコーダ54は、このデジタルデ
ータを、図2に示すように、+3,+1,−1または−
3の2の補数の値に変換し、レジスタ55に出力する。
ータを、図2に示すように、+3,+1,−1または−
3の2の補数の値に変換し、レジスタ55に出力する。
【0025】即ち、同時比較型A/Dコンバータ46の
出力(C2,C1,C0)が、それぞれ(111),
(011),(001)または(000)であるとき、
2の補数デコーダ54の出力(Q2,Q1,Q0)は、
それぞれ(011)(+3),(001)(+1),
(111)(−1)または(101)(−3)となる。
出力(C2,C1,C0)が、それぞれ(111),
(011),(001)または(000)であるとき、
2の補数デコーダ54の出力(Q2,Q1,Q0)は、
それぞれ(011)(+3),(001)(+1),
(111)(−1)または(101)(−3)となる。
【0026】一方、PWM・D/Aコンバータ60のP
WMデコーダ56は、同時比較型A/Dコンバータ46
のコンパレータ53,52,51が出力する3ビットの
データを、図2に示すように、2つのPWM信号P,N
に変換し、出力する。
WMデコーダ56は、同時比較型A/Dコンバータ46
のコンパレータ53,52,51が出力する3ビットの
データを、図2に示すように、2つのPWM信号P,N
に変換し、出力する。
【0027】即ち、コンパレータ出力(C2,C1,C
0)が、(111)であるとき、PWM信号のP信号の
第1相乃至第4相の出力は、それぞれ(0000)とさ
れ、N信号は、(1110)とされる。コンパレータ出
力(C2,C1,C0)が(011)であるとき、PW
M信号のP信号は(1000)とされ、N信号は(11
00)とされる。また、コンパレータ出力(C2,C
1,C0)が(001)であるとき、PWM信号のP信
号は(1100)とされ、N信号は(1000)とされ
る。さらに、コンパレータ出力(C2,C1,C0)が
(000)であるとき、PWM信号のP信号は(111
0)とされ、N信号は(0000)とされる。
0)が、(111)であるとき、PWM信号のP信号の
第1相乃至第4相の出力は、それぞれ(0000)とさ
れ、N信号は、(1110)とされる。コンパレータ出
力(C2,C1,C0)が(011)であるとき、PW
M信号のP信号は(1000)とされ、N信号は(11
00)とされる。また、コンパレータ出力(C2,C
1,C0)が(001)であるとき、PWM信号のP信
号は(1100)とされ、N信号は(1000)とされ
る。さらに、コンパレータ出力(C2,C1,C0)が
(000)であるとき、PWM信号のP信号は(111
0)とされ、N信号は(0000)とされる。
【0028】PWMデコーダ56が出力するPWM信号
のうち、P信号はシフトレジスタ57を介して、また、
N信号はシフトレジスタ58を介して、それぞれ順次差
動増幅器59に入力される。差動増幅器59は、シフト
レジスタ57と58を介して、その非反転入力端子と反
転入力端子に入力されるP信号とN信号の差(P−N)
を演算し、図2に示すようなPWM信号を生成する。
のうち、P信号はシフトレジスタ57を介して、また、
N信号はシフトレジスタ58を介して、それぞれ順次差
動増幅器59に入力される。差動増幅器59は、シフト
レジスタ57と58を介して、その非反転入力端子と反
転入力端子に入力されるP信号とN信号の差(P−N)
を演算し、図2に示すようなPWM信号を生成する。
【0029】即ち、P信号が(0000)であり、N信
号が(1110)であるとき、第1相乃至第4相におけ
るレベルが(−1,−1,−1,0)のPWM信号とな
り、P信号が(1000)であり、N信号が(110
0)であるとき、(0,−1,0,0)のPWM信号と
なる。また、P信号が(1100)であり、N信号が
(1000)であるとき、(0,+1,0,0)のPW
M信号となり、P信号が(1110)であり、N信号が
(0000)であるとき、(1,1,1,0)のPWM
信号となる。この+1を例えば+5V、−1を−5V、
0を0Vの、それぞれ各レベルに対応させることができ
る。
号が(1110)であるとき、第1相乃至第4相におけ
るレベルが(−1,−1,−1,0)のPWM信号とな
り、P信号が(1000)であり、N信号が(110
0)であるとき、(0,−1,0,0)のPWM信号と
なる。また、P信号が(1100)であり、N信号が
(1000)であるとき、(0,+1,0,0)のPW
M信号となり、P信号が(1110)であり、N信号が
(0000)であるとき、(1,1,1,0)のPWM
信号となる。この+1を例えば+5V、−1を−5V、
0を0Vの、それぞれ各レベルに対応させることができ
る。
【0030】上述したように、PWM・D/Aコンバー
タ60に供給されるクロックCK2は、同時比較型A/
Dコンバータ46、2の補数デコーダ54、レジスタ5
5に供給されるクロックCK1の4倍の周波数(1/4
の周期)の信号であるから、この1周期分(第1相乃至
第4相の信号)が、積分回路35,40,45にフィー
ドバックされる。従って、これらの積分回路において、
PWM信号の平均値が積分されることになる。
タ60に供給されるクロックCK2は、同時比較型A/
Dコンバータ46、2の補数デコーダ54、レジスタ5
5に供給されるクロックCK1の4倍の周波数(1/4
の周期)の信号であるから、この1周期分(第1相乃至
第4相の信号)が、積分回路35,40,45にフィー
ドバックされる。従って、これらの積分回路において、
PWM信号の平均値が積分されることになる。
【0031】以上のようにして、フィードバック用のD
/Aコンバータ60の精度がクロックの時間軸に対応し
て決定されるため、従来の抵抗を用いた場合におけるト
リミングなどの加工が不要となり、高精度のA/Dコン
バータを実現することが可能となる。
/Aコンバータ60の精度がクロックの時間軸に対応し
て決定されるため、従来の抵抗を用いた場合におけるト
リミングなどの加工が不要となり、高精度のA/Dコン
バータを実現することが可能となる。
【0032】また、A/Dコンバータ46、従って、D
/Aコンバータ60を複数ビット構成とするようにした
ため、A/D変換動作を安定して動作させることができ
るとともに、より低いオーバサンプリングレートで、高
いS/Nを実現することができる。
/Aコンバータ60を複数ビット構成とするようにした
ため、A/D変換動作を安定して動作させることができ
るとともに、より低いオーバサンプリングレートで、高
いS/Nを実現することができる。
【0033】さらにまた、A/Dコンバータ46の最大
(絶対値)出力を、±1((001)または(11
1))ではなく、±3((011)または(101))
として出力するようにしたので、ΔΣ変調器を2次以上
の構成にし、かつ、図示せぬ後段のデジタルデシメーシ
ョンフィルタのゲインが1以下であったとしても、±1
の範囲においては、歪の無いデジタルデータを得ること
ができる。従って、この±1の範囲のデジタルデータだ
けを実質的に用いるようにすることで、フルスケール
(±1)においても、歪の無いデータを得ることが可能
となる。
(絶対値)出力を、±1((001)または(11
1))ではなく、±3((011)または(101))
として出力するようにしたので、ΔΣ変調器を2次以上
の構成にし、かつ、図示せぬ後段のデジタルデシメーシ
ョンフィルタのゲインが1以下であったとしても、±1
の範囲においては、歪の無いデジタルデータを得ること
ができる。従って、この±1の範囲のデジタルデータだ
けを実質的に用いるようにすることで、フルスケール
(±1)においても、歪の無いデータを得ることが可能
となる。
【0034】
【発明の効果】以上の如く、本発明のA/Dコンバータ
によれば、A/D変換手段が出力するアナログ信号に対
応するPWM信号を生成し、積分手段に供給するように
したので、簡単な構成で高いS/Nを実現することがで
きる。
によれば、A/D変換手段が出力するアナログ信号に対
応するPWM信号を生成し、積分手段に供給するように
したので、簡単な構成で高いS/Nを実現することがで
きる。
【図1】本発明のA/Dコンバータの一実施例の構成を
示すブロック図である。
示すブロック図である。
【図2】図1の実施例における各部の入出力を説明する
図である。
図である。
【図3】従来のA/Dコンバータの一例の構成を示すブ
ロック図である。
ロック図である。
1 加算器 2 積分回路 3 バッファアンプ 4 加算器 5 積分回路 6 バッファアンプ 7 加算器 8 積分回路 9 複数ビット同時比較型A/Dコンバータ 10 遅延回路 11 複数ビットD/Aコンバータ 35,40,45 積分回路 46 同時比較型A/Dコンバータ 51乃至53 コンパレータ 54 2の補数デコーダ 55 レジスタ 56 PWMデコーダ 57,58 シフトレジスタ 59 差動増幅器 60 PWM・D/Aコンバータ 71 クロック発生回路
Claims (3)
- 【請求項1】 入力信号を積分する積分手段と、 前記積分手段の出力を、所定の周波数のサンプリングク
ロックで、所定の基準レベルと比較し、デジタル信号を
出力するA/D変換手段と、 前記A/D変換手段の出力をアナログ信号に変換し、前
記積分手段にフィードバックするD/A変換手段とを備
えるA/Dコンバータにおいて、 前記D/A変換手段は、前記A/D変換手段におけるサ
ンプリングクロックより高い周波数のサンプリングクロ
ックで、前記A/D変換手段が出力するアナログ信号に
対応するPWM信号を生成し、前記積分手段に供給する
ことを特徴とするA/Dコンバータ。 - 【請求項2】 前記A/D変換手段は、前記積分手段の
出力を、複数の所定の基準レベルと同時に比較し、複数
ビットのデジタル信号を出力し、 前記A/D変換手段の出力を、その絶対値が1より大き
い値に変換する絶対値変換手段をさらに備えることを特
徴とする請求項1に記載のA/Dコンバータ。 - 【請求項3】 前記D/A変換手段は、 前記A/D変換手段の出力するデジタル信号をPWM信
号に変換するデコーダと、 前記デコーダの出力を保持するシフトレジスタと、 前記シフトレジスタの出力の差を演算する差動増幅器と
を備えることを特徴とする請求項2または3に記載のA
/Dコンバータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11576894A JP3230227B2 (ja) | 1994-05-30 | 1994-05-30 | A/dコンバータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11576894A JP3230227B2 (ja) | 1994-05-30 | 1994-05-30 | A/dコンバータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07321661A true JPH07321661A (ja) | 1995-12-08 |
JP3230227B2 JP3230227B2 (ja) | 2001-11-19 |
Family
ID=14670578
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11576894A Expired - Fee Related JP3230227B2 (ja) | 1994-05-30 | 1994-05-30 | A/dコンバータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3230227B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6642875B2 (en) | 2001-12-26 | 2003-11-04 | Mitsubishi Denki Kabushiki Kaisha | PWM converting circuit, D/A converter and PWM converting method with improved resolution |
WO2011131202A1 (en) * | 2010-04-23 | 2011-10-27 | Pr Electronics A/S | A delta sigma modulator |
-
1994
- 1994-05-30 JP JP11576894A patent/JP3230227B2/ja not_active Expired - Fee Related
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6642875B2 (en) | 2001-12-26 | 2003-11-04 | Mitsubishi Denki Kabushiki Kaisha | PWM converting circuit, D/A converter and PWM converting method with improved resolution |
WO2011131202A1 (en) * | 2010-04-23 | 2011-10-27 | Pr Electronics A/S | A delta sigma modulator |
US8803717B2 (en) | 2010-04-23 | 2014-08-12 | Pr Electronics A/S | Delta sigma modulator |
Also Published As
Publication number | Publication date |
---|---|
JP3230227B2 (ja) | 2001-11-19 |
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