JP3955644B2 - 半導体接続構成体及び方法 - Google Patents
半導体接続構成体及び方法 Download PDFInfo
- Publication number
- JP3955644B2 JP3955644B2 JP33731195A JP33731195A JP3955644B2 JP 3955644 B2 JP3955644 B2 JP 3955644B2 JP 33731195 A JP33731195 A JP 33731195A JP 33731195 A JP33731195 A JP 33731195A JP 3955644 B2 JP3955644 B2 JP 3955644B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- conductive material
- conductive
- tungsten
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
- H01L21/76849—Barrier, adhesion or liner layers formed in openings in a dielectric the layer being positioned on top of the main fill metal
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76865—Selective removal of parts of the layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
- H01L23/53204—Conductive materials
- H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
- H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
- H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の属する技術分野】
本発明は、大略、半導体装置及びその製造方法に関するものであって、更に詳細には、半導体装置のレベル間の電気的接続を形成する構成体及び方法に関するものである。
【0002】
【従来の技術】
集積回路の製造において、集積回路の異なる要素を互いに接続させるために、付着形成させ且つエッチングすることが比較的容易であると共に高度に導電性のアルミニウムからなる相互接続層を使用することが一般的である。この層は、通常、絶縁層の上に乗っており、絶縁層は導電層の上に位置されている。金属相互接続を確立するために導電層表面を露出させるためにアルミニウムを付着形成させる前に絶縁層に開口を形成する。これらの導電層表面は単結晶シリコン表面(トランジスタのソース、ドレイン、コレクタ、ベース及びエミッタ)、多結晶シリコン要素(電界効果トランジスタのゲート)又は別の相互接続層の金属表面とすることが可能である。コンタクト開口は、最初に、例えばアルミニウム又はタングステン等の金属層で充填(即ちプラグ)させて下側に存在する導電層と上側に存在する相互接続アルミニウム層との間に堅実な電気的接続を形成する。
【0003】
然しながら、後の処理ステップにおいてのアルミニウムの相互拡散のためにシリコン上のアルミウムコンタクトでは問題が発生し且つ時間と共に劣化する。アルミニウムは、更に、シリコン内においてスパイクを発生させる場合がある。スパイクを防止すると共にアルミウム相互接続金属とシリコン表面との間での合金化を防止するために、開口をアルミウムでプラグ即ち充填させる前に、コンタクト開口の露出したシリコン表面上に薄い「バリア」又は「シード」金属層を付着形成させる。最も有用で且つ実際的なバリア金属はチタン、又はチタン及びその上に設けた窒化チタン(TiN/Ti)二重膜であり、それはシリコン及び二酸化シリコン表面上に良好に付着形成し且つシリコン表面上のタングステンからなる金属プラグに対する接着剤として作用する。然しながら、TiN/Ti方法は幾つかの欠点を有している。それは開口の垂直な側壁上に容易に且つ一様に付着形成するものではなく、且つ底部上の厚さはスパッタリング又は物理的蒸着を使用した場合には、コンタクト外側の表面上の厚さの僅かな一部である。底部及び側壁被覆は、アルミニウム原子のコンタクト開口内への表面拡散を簡単化させ且つ高いアルミウム付着温度に起因するスパイク発生のより大きな傾向に耐えるために、特に、「ホットアルミニウムプラグ」処理において重要である。このようなアルミニウムプラグに対してコンタクト開口の底部及び側壁上にバリア膜の適切なる付着形成を確保するために、米国特許第4,592,802号及び第5,231,051号に示されるように以前においてはコンタクト開口をステップダウンすることが必要であった。然しながら、このようなコンタクト開口のステップはシリコン構成体の貴重なレイアウト空間を使用してしまうこととなる。
【0004】
この問題は、米国特許第4,592,802号及び5,231,051号に記載されており且つ当該技術分野において公知なプロセスであるCVDタングステンエッチバックプラグを使用することによって部分的に解決される。このプロセスにおいては、コンタクト開口を絶縁層より上側のレベルへタングステンで充填して開口を完全に充填させることを確保する。次いで、絶縁層が露出されるまで付着形成したタングステンをマスクなしでエッチバックする。タングステンのCVDは、通常、コンフォーマルであるから、即ち垂直表面上の付着速度が水平表面上の付着速度とほぼ等しいものであるから、この方法は開口内に完全なプラグを形成する。この方法を使用することによって、アルミニウムプラグとシリコンとの間でのスパイク発生の問題を防止するためにもはやバリア金属層は必要ではなくなる。
【0005】
然しながら、タングステンプラグを使用することによってスパイク発生を防止することが可能であるが、コンタクト開口の底部において尚且つバリア金属層を設けることが望ましい。タングステンプラグの下側に位置したバリア層は、アルミウムの場合におけるようにスパイク発生問題のために望ましいものではなく、「タングステンエンクローチメント(侵入)」又は「ウォームフォーリング(虫の孔開け)」として知られている異なる現象のためである。タングステンとシリコンとは500℃より低い典型的なメタリゼーション温度において容易に反応するものではない。然しながら、タングステンのCVDはWF6 を使用して行なわれ、且つWF6 における弗素が反応において触媒として作用するタングステンの存在下においてシリコンと反応する。このタングステンエンクローチ問題は当該技術分野において公知であり且つ業界の文献において広く報告されている。例えばTiN等のバリア金属層は弗素がシリコン表面と接触することを防止することによってこの問題を解決する。
【0006】
タングステンエンクローチ問題を防止するためにはバリア金属をコンタクト開口の底部において必要とされるに過ぎないが、バリア金属をコンタクト開口の側壁上にも付着形成させることが尚且つ必要であるか又は少なくとも望ましいものである。何故ならば、CVDタングステンは例えばSiO2 等の絶縁層上に容易に付着形成するものではなく又は接着するものではないからである。コンタクト開口の側壁は絶縁層の一部であるから、側壁上の連続的なバリア金属層がコンタクト開口内に完全なプラグを形成するために必要とされるタングステンのコンフォーマル付着形成を確保するために有用である。
【0007】
従って、接続プラグとしてどの金属(アルミニウム又はタングステン)を使用するかに拘らず、現在高度の集積回路に対し約3.5:1乃至高々5:1の大きなアスペクト比を有するコンタクト開口において特にそうであるように、側壁上に連続的なバリア金属層を設けることの必要性が存在している。このために、業界ではコンタクト開口内においてバリア金属をコンフォーマル付着形成させる多大な努力が払われている。この目的のために、集積回路製造業界では最近TiNのCVDプロセスを開発し、それは、コンタクト開口の良好なる側壁カバレッジ(被覆)を与え、殆どの製造業者がTiNのCVDへ移行している。
【0008】
然しながら、全ての表面に対して良好な接着を与え且つコンタクト開口の底部におけるエンクローチメント(侵入)を防止するコンタクト開口内の良好な一貫性のあるバリア膜は新たな困難性を提起している。ある場合においては、マスク不整合及びその他の処理変動のために、コンタクト開口内の金属タングステンプラグ上の金属相互接続層はその開口の全ての部分を完全に被覆するものではない場合がある。そのような場合には、金属相互接続層のエッチング期間中に、エッチング化学物質に露呈されるバリア金属もエッチングされ、その結果ボイドが形成されたり又はコンタクト開口の側壁に沿ってスパイクが発生したりする。
【0009】
アルミニウム又はチタンに対してタングステンの選択的エッチングは容易に行なうことが可能である。例えば、タングステンは、チタン、窒化チタン、アルミニウムと比較して弗素イオンで選択的にエッチングされる。更に、チタン、窒化チタン、アルミニウムは、タングステンと比較して、塩素イオンで選択的にエッチングされる。この選択的エッチングのために、コンタクト開口内のタングステンプラグは、エッチストップとして、窒化チタン、バリア金属を使用して、非常に一様に且つ完全にエッチバックすることが可能である。次いで、例えば、アルミニウム相互接続層の形成期間中に、タングステンプラグをアルミニウムに対するエッチストップとして使用する。このアルミニウムエッチプロセスは地形的なステップ上での残存アルミニウム及び窒化チタンを除去する必要性のために比較的長いものであり、それらはエッチングすることがより困難なものである。
【0010】
本発明者によって判明された問題は、アルミニウムをエッチングするのに好適な塩素エッチングは例えばチタン又は窒化チタン等のバリア金属もエッチングするということである。その結果、アルミニウムをエッチングする場合に、側壁とタングステンプラグとの間のバリア金属もエッチングされる。アルミニウム金属に対するエッチング期間及びオーバーエッチ期間は比較的長いので、側壁上のバリア金属はコンタクト開口の底部に向かっても部分的に侵食される場合がある。このことは、タングステンプラグの下側に位置しているトランジスタのソース又はドレイン等の下側に存在する導電性領域を破壊する場合がある。
【0011】
この問題を防止する1つの方法は、プラグの上においてアルミニウムの相互接続層を充分に長いものとさせ、それがタングステンプラグを完全に被覆し且つ包囲するようにさせることである。最小のエンクロジャ(包囲)はマスク不整合及びその他の処理変動を補償するために相互接続層へ付加されねばならないエキストラな表面積を定義する。プラグ上での幅広とされた部分は、典型的に、小型の幾何学的形状のデバイス(装置)に対する相互接続層の幅の約2倍である場合がある。この拡大された区域は、相互接続層上において中心位置決めされるように設計されるが、それは片側に偏る場合があり、且つマスク不整合及びその他の処理変動を補償するために充分に大きなものとされる場合がある。例えば、相互接続層が1ミクロンの幅を有する場合、コンタクト開口の上側に存在する領域の幅は、タングステンプラグ及びチタン側壁の完全なるカバレッジ(被覆)及びエンクロジャ(包囲)を確保するために2.0ミクロンとする場合がある。コンタクトの上側に幅広の相互接続層又は拡大した領域を設けることは明らかに不利益であり、特に、回路要素及び相互接続層が以前のものよりもより密接して集積化されている今日の集積回路装置においては特にそうである。例えば、今日の0.35ミクロン技術装置においては、相互接続層は0.4乃至0.5ミクロンの幅であるに過ぎず3乃至5レベル(層)に積層されている場合がある。
【0012】
【発明が解決しようとする課題】
従って、本発明は、上述した如き従来技術の欠点を解消し、相互接続層を形成する期間中に侵食されることのないコンタクト開口を与える技術を提供することを目的とする。更に、開口内の金属プラグの付着がコンフォーマルであるように側壁上に付着形成されるバリア金属の殆どを維持するような態様でこのような開口を提供することを目的とする。
【0013】
【課題を解決するための手段】
本発明の原理によれば、コンタクト開口の上側に存在する相互接続層を形成する期間中にコンタクト開口内におけるバリア金属層を保護するための電気的接続構成体及び方法が提供される。
【0014】
本発明によれば、半導体基板の上に集積回路要素の導電層領域を形成する。これらの導電性領域の上に絶縁層を付着形成する。その絶縁層を貫通してコンタクト開口をエッチング形成し、下側に存在する導電層の一部を露出させる。接続プラグを形成するために、絶縁層の上にバリア金属からなる薄い層を付着形成する。それは、下側に存在する導電層の露出区域及びコンタクト開口の側壁上にバリア金属を付着形成させる。開口内の薄いバリア金属層の上に、例えばタングステン等の導電性物質を開口を充填するのに充分な厚さに付着形成させる。次いで、絶縁層上のバリア金属が露出されるまで、マスクなしで付着形成させた導電性物質をエッチバックする。その後の制限した期間の間、付着形成させた導電性物質を更にエッチバックしてコンタクト開口の下側に僅かな凹所を形成する。これは、開口の側壁上の薄いバリア金属層の上部部分を露出させる。次のステップは、絶縁層上のバリア金属の薄い層及び開口内の露出されたバリア金属をエッチングすることである。このステップは、導電性物質の上部近くの側壁及び導電性物質の間のバリア金属層を僅かに侵食させる場合がある。凹所内で且つ露出されたバリア金属層上に、導電性物質を選択的に付着形成させる。この導電性物質の選択的付着形成によってコンタクト開口が被覆され且つコンタクト開口の底部表面及び側壁上のバリア金属の薄い層を爾後のエッチングステップから保護する。例えば、選択的に付着形成したタングステンの上にアルミニウムの相互接続層を形成する期間中に、タングステンと比較してアルミニウムが選択的にエッチングされ、その場合にタングステンはエッチストップとして作用する。バリア金属層が選択的に付着形成したタングステンによって被覆されているので、アルミニウムエッチャントはバリア金属層と接触することはなく、従ってそれはエッチングされることはない。
【0015】
【発明の実施の形態】
図1は本発明者によって認識された問題を示している。相互接続層6をパターン形成するために使用したホトレジスト26は下側に存在する接続区域と不整合状態となる場合がある。例えばアルミニウム等の相互接続層6のエッチング期間中に、例えばタングステン等の付着形成させた金属プラグ4がエッチストップとして使用される。ホトレジスト26は金属プラグ4と不整合であるので、露出されたバリア金属2はアルミニウム6と共にエッチングされる。バリア金属層2は図示したコンタクト開口の側壁に沿って侵食される。このことは、相互接続層6と下側に存在する導電層領域10との間に劣悪な電気的接触を発生させる。残留アルミニウム及びバリア金属を除去するための必要性からアルミニウムエッチングプロセス期間中にオーバーエッチ即ち過剰なエッチングをすることは当該技術分野において一般的である。従って、最悪の場合において、バリア金属2の侵食は、側壁にわたって継続して行なわれ導電層10の一部に到達し、関連する電気的回路を破壊する場合がある。今日の集積回路チップ内には100万を超える電気的回路が存在しているので、当業者にとって明らかなように、例え1個の欠陥性の回路であっても集積回路チップ全体を使用不可能なものとさせる場合がある。エッチングが層10に到達するまでチタンを除去するものではないとしても、側壁から充分なるエッチングが行なわれてプラグ4を開口内において移動させ且つ電気的な問題を発生させる場合がある。
【0016】
図2は上述したエンクロジャ(包囲)基準を使用することによって側部侵食問題を防止するためにコンタクト開口30の上側に形成した従来の相互接続層6の概略平面図を示している。相互接続層6の幅広とさせた部分はコンタクト開口30の上において中心位置決めされている。第二相互接続層12が第一相互接続層6に沿って走行している。この相互接続層の幅はwであるに過ぎないが、コンタクト開口30の両側における最大の不整合eに対する補償として層6の両側にエキストラな幅eを付加せねばならない。このことは、コンタクト開口のレベルにおいての相互接続層6,12の間のピッチp(相互接続層iの幅+間隔s)を増加させ、その結果貴重なレイアウト空間を浪費することとなる。
【0017】
図3は、図2の線3−3に沿ってとった従来の相互接続層6の概略断面図である。理解されるように、エンクロジャ(包囲)条件が絶縁層8の上に形成することの可能な相互接続層6,12の密度を減少させる。何故ならば、各層は幅広とした区域を具備する部分を有しているからである。
【0018】
図4A乃至4Iは、コンタクト開口30の上側に存在する相互接続層6を形成する期間中にライナー物質層2を保護する現在好適な方法を示している。半導体基板14は電気的コンタクトを設けることが所望される導電層領域10を有している(図4A)。一方、層14はポリシリコン又は金属のいずれかからなる相互接続層自身とすることが可能である。二酸化シリコンからなる絶縁層8が基板14の上に設けられている。絶縁層8を貫通してコンタクト開口30を形成する。絶縁層8の上及び開口30内にバリア金属からなる薄い層2を付着形成させる。コンタクト開口30の内側に付着形成されるライナー物質2は、好適には、例えばチタン、窒化チタン、又はチタンの上に窒化チタンを設けた二重膜等のバリア金属である。一方、下側の層に対し改善した付着(接着)及び保護を与える所望の機能を達成するその他の合金又は化合物をライナー層2に対して使用することが可能である。別の実施例においては、例えばTi/TiN/Ti等のバリア金属/バリア金属化合物/バリア金属からなるサンドイッチ構造を使用することも可能である。然しながら、接続プラグ物質22と比較して選択的にエッチングすることの可能な金属又は半金属等の任意の物質を使用することが可能である。付着形成は、バリア金属2をスパッタリングさせるか、又はCVD方法はバリア金属を窒化チタンの選択に制限させるが、比較的新しいプロセスであるバリア金属CVDによって行なうことが可能である。このバリア金属層2は設計条件に依存して約100Åから3000Å以上の範囲の厚さを有することが可能である。バリア金属2の上に、好適にはCVDによってコンフォーマル導電性物質20を付着形成させる(図4B)。一実施例においては、コンフォーマル導電性物質20はタングステンである。別の実施例においては、コンフォーマル導電性物質20はアルミニウムか、又はコンフォーマル付着を行なうことの可能なその他の高度に導電性の物質である。次いで、付着形成した導電性物質20をマスクなしでエッチバックする。このエッチングは、絶縁層8上のバリア金属層2が露出されるまで継続して行なう。次いで、制御した時間の間、コンタクト開口30内の物質20を更にエッチングして開口30下側の所望のレベルの凹所31を形成する(図4C)。この凹所の深さは、好適には以下に説明する理由により50Å乃至1000Åの範囲内である。
【0019】
所望の凹所レベルが形成されると、エッチングを終了し且つバリア金属層2をエッチングする。このバリア金属をエッチングするための多くの使用可能な技術が公知であり、1つの使用可能な技術としては、絶縁層8が露出されるまで塩素イオンを使用してエッチングを行なうプラズマエッチングである(図4D)。タングステンプラグと比較してバリア金属に対して選択性のあるエッチングが好適である。このエッチングプロセスにおいて、開口30の側壁上のバリア金属層2の僅かな凹所33を図4Dに示した如くに形成することが可能であるが、このことは必ずしも必要なものではない。
【0020】
次いで、選択的タングステン付着形成を行なって、コンタクト開口30内の凹所31及び存在している場合には凹所33を充填する(図4E)。この選択的タングステン付着形成はマスクなしで行なう。この場合の付着反応は、タングステンがプラグ20の上には選択的に付着形成されるが絶縁層8の上には付着形成されないように選択される。タングステン又は例えばアルミニウム等のその他の物質の上にタングステンの選択的付着形成を行なうための付着反応は当該技術において公知であり刊行されている文献に記載されている。1つの好適なプロセスはCVDプロセスであって、その場合に、比較的高いH2 対WF6 流れ比でWF6 及びH2 を導入させてタングステン上にタングステンを付着形成させる。好適には、この流れ比は10乃至20の範囲内においてH2 がWF6 よりも一層多い。この環境の下において他の表面上に付着形成される前に露出されているタングステン表面20の上に最大で1000Åまでのタングステン22が選択的に付着形成される。このタングステン22のエッチストップ層22は下側に存在する側壁上のバリア金属層2及び導電層領域10を保護し、且つ後にアルミニウム相互接続層6をエッチングするために使用される塩素イオンに対し完全なるエッチストップとして作用する。凹所31の深さは、保護用タングステン層が形成されるのに充分に深いものであるが、タングステンの上にのみ選択的に付着形成を行なうことが容易に行なえない程度に深いものでないように選択する。従って、今日の技術に基づいた場合には、50Å乃至1000Åの範囲が好適である。マスク及びエッチングステップは不要であり、従ってプロセスが簡単化されている。
【0021】
図4Fを参照して説明すると、選択的に付着形成したタングステン22の上にアルミニウム相互接続層6を形成する期間中に、アルミニウム6は絶縁層8の上にブランケット即ち一様に付着形成される。次いで、選択したアルミニウム領域の上にホトレジストパターン22を形成する(図4G)。ホトレジスト26によって被覆されていない付着形成されたアルミニウムの領域はエッチストップとして作用するタングステン22の上において選択的にエッチングされる(図4H)。図示した如く、ホトレジストパターン26は不整合状態である場合がある。バリア金属層2は選択的に付着形成されたタングステン22によって被覆されているので、アルミニウムエッチャントはバリア金属層2と接触することはない。
【0022】
相互接続層6がアルミニウムである場合には、エッチストップ層22はアルミニウムではない。エッチストップ層22の物質は相互接続層6のエッチングに対しエッチストップとなるように選択されている。従って、一実施例においては、プラグ20はタングステンから形成し、キャップ層22はタングステンであり、且つ相互接続層6はアルミニウムである。別の実施例においては、プラグ20がアルミニウムであり、エッチストップ層22がタングステンであって、相互接続層6がアルミニウムである。
【0023】
導電層10がプラグ物質20と互換性のある別の実施例においては、ライナー層2は使用しない。例えば、導電層20がアルミニウムであり且つプラグ20がアルミニウムであり、従ってライナー層2は必要ではない。この実施例においては、相互接続層6もアルミニウムである。従って、エッチストップ層22は例えばタングステン等のアルミニウムエッチングに対するエッチストップ物質を使用して前述した如くに形成する。
【0024】
次に、図5を参照して説明すると、一実施例においては、相互接続層6と接続構成体2,20,22との間に導電性キャップ層24がオプションとして配置されている。このキャップ層24は、図4Gに示した如く層6の一様付着の前に一様に付着させる。次いで、キャップ層24の上にアルミニウムを一様に付着させ、且つ単一のマスクを使用して両方の層をエッチングする。キャップ層24はコンタクトレベルにおける界面化学的性質を改善するために使用する。このことは、界面における電気抵抗を低下させ、且つ相互接続層6と接続構成体2,20,22との間に良好なる接着を与えることを包含している。キャップ層24の所望の特性はバリア金属のものと類似しているので、上述したいずれのバリア金属もキャップ層24として適切なものである。
【0025】
図6を参照して説明すると、1つの不整合状態にある相互接続層6がコンタクト開口30の上側に存在している。このことは従来技術においては主要な関心事であったが、本発明に基づく接続構成体2,20,22ではこのタイプの不整合を許容することが可能である。何故ならば、開口30の側壁に沿ってのバリア金属2は相互接続層6をパターン形成するために使用するエッチング化学物質から完全に保護されているからである。接続構成体2,20,22の上において相互接続層6の幅広とした部分は存在していないので、第二相互接続層10を図2に示したものと比較して第一相互接続層6へ一層近付けて配置させることが可能である。理解されるように、図6におけるピッチp′は図2におけるピッチpよりも著しく小さく、そのことは、電気的回路及び相互接続層6,10を従来可能であったものよりも一層緊密に集積化させることを可能としている。
【0026】
上述した処理ステップ及び構造は集積回路全体を製造するための全てのステップの完全なる処理の流れを構成するものではない。本発明は当該技術分野において現在使用されている集積回路製造技術に関連して実施することが可能であり、従って、本発明の重要な特徴をより良く理解するのに必要な処理ステップについて重点的に説明している。又、添付の図面は縮尺通りに描いたものではなく、本発明の重要な特徴をより良く示すために適宜拡縮して示してある。
【0027】
本明細書において説明した接続プラグ構成体の製造方法は、下側に存在するシリコン基板の導電性領域へのコンタクトを形成するものとして説明してある。当業者にとって明らかな如く、同一の技術を上側の相互接続層と下側の多結晶シリコン相互接続体との間、又は2つの金属相互接続層の間における接続構成体を製造するために使用することが可能であることは勿論である。
【0028】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ限定されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。例えば、制限した数のバリア金属のタイプについて記載するに過ぎないが、例えばタンタル又はモリブデン等のその他の任意の導電性金属を使用することも可能である。選択的に付着形成した層22は好適にはタングステン又はタングステン合金であるが、相互接続層6と相対的に選択的にエッチストップとすることの可能なその他の任意の導電性物質を使用することも可能である。
【図面の簡単な説明】
【図1】 相互接続層によって被覆されていないコンタクト開口及びバリア金属の侵食の危険性を示した概略断面図。
【図2】 コンタクト開口の上側に形成した従来の相互接続層を示した概略平面図。
【図3】 図2の線3−3に沿ってとった従来の装置の概略断面図。
【図4A】 本発明の原理に基づく一実施例に基づいて接続構成体を製造する一段階における状態を示した概略断面図。
【図4B】 本発明の原理に基づく一実施例に基づいて接続構成体を製造する一段階における状態を示した概略断面図。
【図4C】 本発明の原理に基づく一実施例に基づいて接続構成体を製造する一段階における状態を示した概略断面図。
【図4D】 本発明の原理に基づく一実施例に基づいて接続構成体を製造する一段階における状態を示した概略断面図。
【図4E】 本発明の原理に基づく一実施例に基づいて接続構成体を製造する一段階における状態を示した概略断面図。
【図4F】 本発明の原理に基づく一実施例に基づいて接続構成体を製造する一段階における状態を示した概略断面図。
【図4G】 本発明の原理に基づく一実施例に基づいて接続構成体を製造する一段階における状態を示した概略断面図。
【図4H】 本発明の原理に基づく一実施例に基づいて接続構成体を製造する一段階における状態を示した概略断面図。
【図4I】 本発明の原理に基づく一実施例に基づいて接続構成体を製造する一段階における状態を示した概略断面図。
【図5】 オプションとしてのキャップ層を有する接続構成体を示した概略断面図。
【図6】 接続構成体の上に形成した相互接続層を示した概略平面図。
【符号の説明】
2 ライナー物質層
6 アルミニウム
8 絶縁層
10 導電層領域
14 半導体基板
20 導電性物質
22 エッチストップ層(タングステン)
24 キャップ層
26 ホトレジストパターン
30 コンタクト開口
31 凹所
Claims (23)
- 集積回路装置における電気的接続構成体において、
第一導電層、
前記導電層の上側に設けられており上表面を具備する絶縁層、
前記絶縁層を貫通しており且つ前記導電層の1領域を露出されており側壁を具備する開口、
前記露出された導電層領域を被覆すると共に前記側壁の上部部分は被覆されないように前記側壁の一部のみを被覆するバリア物質からなる薄い層、
前記バリア物質の薄い層の上で前記絶縁層の上表面の下側のレベルで且つ前記薄い層の上表面の上側レベルまで前記開口を充填する第一導電性物質、
前記第一導電性物質及び前記露出されたバリア物質の上に設けられており前記絶縁層の上表面とほぼ同一面状の上表面を有する第二導電性物質からなる層、
を有することを特徴とする構成体。 - 請求項1において、更に、前記第二導電物質層の上側に相互接続層が設けられていることを特徴とする構成体。
- 請求項2において、更に、前記第二導電性物質層と前記相互接続層との間に薄い導電性キャップ層が設けられていることを特徴とする構成体。
- 請求項1において、前記バリア物質の薄い層がチタン、又は窒化チタン、又はチタンの上に窒化チタンを設けた二重膜であることを特徴とする構成体。
- 請求項1において、前記導電層が集積回路要素又はポリシリコンであることを特徴とする構成体。
- 請求項1において、前記導電層が他の集積回路要素への相互接続層であることを特徴とする構成体。
- 請求項1において、前記開口の横方向寸法が、1乃至4ミクロンの範囲内の厚さを有する絶縁層の場合に、約1ミクロンであることを特徴とする構成体。
- 請求項1において、前記第二導電性物質層の厚さが100Å乃至1000Åの範囲内であることを特徴とする構成体。
- 請求項1において、前記第二導電性物質がタングステンであることを特徴とする構成体。
- 請求項9において、前記第二導電性物質の層が比較的高いH2対WF6流れ比でCVDによって形成したものであることを特徴とする構成体。
- 請求項10において、前記H2対WF6流れ比が5乃至20の範囲内であることを特徴とする構成体。
- 請求項1において、前記第一及び第二導電性物質が両方ともタングステンであることを特徴とする構成体。
- 請求項1において、前記第二導電性物質がアルミニウムであることを特徴とする構成体。
- 請求項1において、前記開口の側壁周りの前記第二導電性物質層の下側部分が前記第一導電性物質層の上表面の下側のレベルへ延在していることを特徴とする構成体。
- 集積回路装置において電気的接続構成体を製造する方法において、
導電層を形成し、
前記導電層の上側に絶縁層を形成し、
前記絶縁層を貫通して側壁を具備する開口をエッチング形成し且つ前記導電層の1領域を露出させ、
第一導電性物質を付着形成する前に、前記側壁及び前記露出された導電層領域の上側にバリア金属からなる薄い層を付着形成し、前記開口を充填するために充分な厚さで前記バリア金属からなる薄い層の上に第一導電性物質を付着形成し、
付着形成した第一導電性物質を充分にエッチングして前記開口における第一凹所を形成し、
前記絶縁層の上表面から及び前記開口の側壁の上部部分から前記バリア金属をエッチングして前記第一凹所の底面下側に延在し前記第一導電性物質の上部周りに第二凹所を形成し、
前記第一凹所及び第二凹所内に第二導電性物質を選択的に付着形成させることによって前記第一及び第二凹所を充填させ且つ前記第二凹所の下側のバリア金属が爾後のエッチングステップから保護されるように前記開口の側壁と接触させる、
上記各ステップを有することを特徴とする方法。 - 請求項15において、前記第一及び第二凹所を充填するステップの後に、更に、
相互接続物質の一様付着によって前記第二導電性物質の上側に相互接続層を形成し、
前記第二導電性物質の上側の相互接続層に対して選択性を有するエッチングで前記相互接続層をエッチングする、
上記各ステップを有することを特徴とする方法。 - 請求項16において、更に、前記第二導電性物質と前記相互接続層との間に薄い導電性キャップ層を設けることを特徴とする方法。
- 請求項15において、前記第二導電性物質がタングステンであることを特徴とする方法。
- 請求項18において、前記凹所を充填するステップが、比較的高いH2対WF6流れ比でCVDによってタングステンを選択的に付着形成させることを特徴とする方法。
- 請求項19において、前記H2対WF6流れ比が5乃至20の範囲内であることを特徴とする方法。
- 請求項15において、前記第一及び第二導電性物質が両方ともタングステンであることを特徴とする方法。
- 請求項15において、前記絶縁層の上表面からバリア金属をエッチングするステップの後に、前記第二凹所が、前記第一凹所よりも前記側壁の上部部分の周辺部周りにおいて僅かに一層深いものであることを特徴とする方法。
- 請求項15において、前記選択的に付着形成した第二導電性物質の厚さが100Å乃至1000Åの範囲内であることを特徴とする方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US36621594A | 1994-12-29 | 1994-12-29 | |
US366215 | 1994-12-29 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08236626A JPH08236626A (ja) | 1996-09-13 |
JP3955644B2 true JP3955644B2 (ja) | 2007-08-08 |
Family
ID=23442113
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP33731195A Expired - Lifetime JP3955644B2 (ja) | 1994-12-29 | 1995-12-25 | 半導体接続構成体及び方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5714804A (ja) |
EP (2) | EP0720228B1 (ja) |
JP (1) | JP3955644B2 (ja) |
DE (1) | DE69527344T2 (ja) |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6016012A (en) * | 1996-11-05 | 2000-01-18 | Cypress Semiconductor Corporation | Thin liner layer providing reduced via resistance |
US6355983B2 (en) * | 1997-05-20 | 2002-03-12 | Texas Instruments Incorporated | Surface modified interconnects |
JPH11233628A (ja) * | 1998-02-16 | 1999-08-27 | Mitsubishi Electric Corp | コンタクト構造の製造方法 |
US6870263B1 (en) * | 1998-03-31 | 2005-03-22 | Infineon Technologies Ag | Device interconnection |
US20010055868A1 (en) * | 1998-05-22 | 2001-12-27 | Madan Sudhir K. | Apparatus and method for metal layer streched conducting plugs |
US6372633B1 (en) * | 1998-07-08 | 2002-04-16 | Applied Materials, Inc. | Method and apparatus for forming metal interconnects |
US6255226B1 (en) * | 1998-12-01 | 2001-07-03 | Philips Semiconductor, Inc. | Optimized metal etch process to enable the use of aluminum plugs |
JP3408463B2 (ja) * | 1999-08-17 | 2003-05-19 | 日本電気株式会社 | 半導体装置の製造方法 |
US6261950B1 (en) * | 1999-10-18 | 2001-07-17 | Infineon Technologies Ag | Self-aligned metal caps for interlevel metal connections |
US6534866B1 (en) | 2000-04-13 | 2003-03-18 | Micron Technology, Inc. | Dual damascene interconnect |
JP2002009149A (ja) * | 2000-06-20 | 2002-01-11 | Toshiba Corp | 半導体装置およびその製造方法 |
JP2005203476A (ja) * | 2004-01-14 | 2005-07-28 | Oki Electric Ind Co Ltd | 半導体装置の配線構造及びその製造方法 |
US7670946B2 (en) * | 2006-05-15 | 2010-03-02 | Chartered Semiconductor Manufacturing, Ltd. | Methods to eliminate contact plug sidewall slit |
US7704885B2 (en) * | 2007-05-24 | 2010-04-27 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and method for fabricating the same |
JP2009026989A (ja) * | 2007-07-20 | 2009-02-05 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
JP2009176819A (ja) | 2008-01-22 | 2009-08-06 | Elpida Memory Inc | 半導体装置及びその製造方法 |
JP5613388B2 (ja) * | 2009-07-23 | 2014-10-22 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置の製造方法 |
JP5674433B2 (ja) * | 2010-11-17 | 2015-02-25 | ラピスセミコンダクタ株式会社 | 半導体素子の製造方法 |
CN104022071B (zh) * | 2013-02-28 | 2017-02-08 | 中芯国际集成电路制造(上海)有限公司 | 互连结构的形成方法 |
CN104022070B (zh) * | 2013-02-28 | 2016-08-31 | 中芯国际集成电路制造(上海)有限公司 | 互连结构的形成方法 |
US9721889B1 (en) * | 2016-07-26 | 2017-08-01 | Globalfoundries Inc. | Middle of the line (MOL) metal contacts |
KR20180068595A (ko) * | 2016-12-14 | 2018-06-22 | 삼성전자주식회사 | 반도체 장치 |
US10186456B2 (en) * | 2017-04-20 | 2019-01-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Methods for forming contact plugs with reduced corrosion |
US10141225B2 (en) | 2017-04-28 | 2018-11-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal gates of transistors having reduced resistivity |
KR20210066990A (ko) | 2019-11-28 | 2021-06-08 | 삼성전자주식회사 | 반도체 소자 |
KR20220045314A (ko) | 2020-10-05 | 2022-04-12 | 삼성전자주식회사 | 반도체 장치 및 이의 제조 방법 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2563048B1 (fr) | 1984-04-13 | 1986-05-30 | Efcis | Procede de realisation de contacts d'aluminium a travers une couche isolante epaisse dans un circuit integre |
US4824521A (en) * | 1987-04-01 | 1989-04-25 | Fairchild Semiconductor Corporation | Planarization of metal pillars on uneven substrates |
US5070391A (en) * | 1989-11-30 | 1991-12-03 | Sgs-Thomson Microelectronics, Inc. | Semiconductor contact via structure and method |
DE69119953T2 (de) * | 1990-03-23 | 1997-01-23 | At & T Corp | Halbleiterschaltung-Leiterbahn |
JPH0438875A (ja) * | 1990-06-04 | 1992-02-10 | Toshiba Corp | 半導体装置およびその製造方法 |
DE69034137D1 (de) | 1990-10-01 | 2004-06-03 | St Microelectronics Srl | Herstellung von Kontaktanschlüssen bei der alles überdeckenden CVD-Abscheidung und Rückätzen |
US5270254A (en) * | 1991-03-27 | 1993-12-14 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit metallization with zero contact enclosure requirements and method of making the same |
JPH0791824B2 (ja) * | 1992-01-22 | 1995-10-09 | 強化土エンジニヤリング株式会社 | 地盤注入工法 |
US5300813A (en) * | 1992-02-26 | 1994-04-05 | International Business Machines Corporation | Refractory metal capped low resistivity metal conductor lines and vias |
JP2756887B2 (ja) * | 1992-03-02 | 1998-05-25 | 三菱電機株式会社 | 半導体装置の導電層接続構造およびその製造方法 |
JPH05283362A (ja) * | 1992-04-03 | 1993-10-29 | Sony Corp | 多層配線の形成方法 |
JPH05347274A (ja) * | 1992-06-16 | 1993-12-27 | Sony Corp | 配線の形成方法 |
-
1995
- 1995-12-05 EP EP95308801A patent/EP0720228B1/en not_active Expired - Lifetime
- 1995-12-05 DE DE69527344T patent/DE69527344T2/de not_active Expired - Lifetime
- 1995-12-05 EP EP01100643A patent/EP1098366A1/en not_active Withdrawn
- 1995-12-25 JP JP33731195A patent/JP3955644B2/ja not_active Expired - Lifetime
-
1996
- 1996-11-14 US US08/749,083 patent/US5714804A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US5714804A (en) | 1998-02-03 |
JPH08236626A (ja) | 1996-09-13 |
DE69527344D1 (de) | 2002-08-14 |
EP0720228B1 (en) | 2002-07-10 |
EP0720228A3 (en) | 1997-02-26 |
EP1098366A1 (en) | 2001-05-09 |
DE69527344T2 (de) | 2003-02-27 |
EP0720228A2 (en) | 1996-07-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3955644B2 (ja) | 半導体接続構成体及び方法 | |
EP0720227B1 (en) | Electrical connection structure on an integrated circuit device comprising a plug with an enlarged head | |
US5141897A (en) | Method of making integrated circuit interconnection | |
EP0279588B1 (en) | Contact in a contact hole in a semiconductor and method of producing same | |
US4960732A (en) | Contact plug and interconnect employing a barrier lining and a backfilled conductor material | |
KR100272523B1 (ko) | 반도체소자의배선형성방법 | |
KR20010023696A (ko) | Cvd 장벽층을 갖는 보더리스 비아들 | |
JPH10321561A (ja) | 基板の表面上に金属層を作製する方法 | |
JPH03220751A (ja) | インターレベル・コンタクトを製造する方法、および半導体構造 | |
JP2000228372A (ja) | 半導体装置の製造方法 | |
EP0455341B1 (en) | Semiconductor contact via structure and method | |
EP0448276B1 (en) | Integrated circuit interconnection | |
US5571752A (en) | Method of forming a planar contact with a void | |
KR100338941B1 (ko) | 반도체소자의 컨택 형성방법 | |
JP3027946B2 (ja) | 半導体装置およびその製造方法 | |
US6323126B1 (en) | Tungsten formation process | |
US5834847A (en) | Completely buried contact holes | |
US5948705A (en) | Method of forming interconnection line | |
JPH0837289A (ja) | 半導体装置及びその製造方法 | |
KR0156126B1 (ko) | 반도체장치의 콘택형성방법 | |
KR100197992B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
JP3029749B2 (ja) | 半導体装置およびその製造方法 | |
JPH0831940A (ja) | 半導体装置およびその製造方法 | |
JPH06252272A (ja) | 半導体装置及びその製造方法 | |
KR19980030443A (ko) | 반도체 디바이스의 금속 배선 형성 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050104 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050531 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20050830 |
|
A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20050902 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051129 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070417 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070507 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110511 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120511 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130511 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130511 Year of fee payment: 6 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
EXPY | Cancellation because of completion of term |