JP3951340B2

JP3951340B2 - 半導体基体と、半導体基体および薄膜半導体の製造方法

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Authority: JP
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Priority date: 1997-03-17
Filing date: 1997-03-17
Publication date: 2007-08-01
Anticipated expiration: 2017-03-17
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Description

【０００１】
【発明の属する技術分野】
本発明は、半導体基体と、半導体基体および薄膜半導体の製造方法に関する。
【０００２】
【従来の技術】
各種単体半導体装置、例えばトランジスタ、発光素子、太陽電池等の半導体素子、あるいは複数の半導体素子が共通の基板に形成されてなる半導体集積回路等の半導体装置を構成する場合において、例えばフレキシブル構成とするとか、あるいはいわゆるＳＯＩ(Semiconductor on Insulator)構成とする場合等において薄膜半導体の作製がなされる。
【０００３】
【発明が解決しようとする課題】
本出願人は、例えば特願平９−５３３５４号出願等において、先に半導体基体に対して、その表面に陽極化成によって分離層を有する多孔質層の形成を行い、これの上に半導体膜の成膜を行い、この半導体膜を、多孔質層の分離層において分離して半導体膜による薄膜半導体を得る方法の提案をなした。
この方法による場合、必要充分に薄い例えば単結晶薄膜半導体を容易に得ることができる。
【０００４】
本発明は、例えばこのような薄膜半導体等を得る場合に適用して好適な半導体基体と、この半導体基体、薄膜半導体を、より確実に得ることができるようにした半導体基体と、半導体基体および薄膜半導体の製造方法を提供するものである。
【０００５】
【課題を解決するための手段】
本発明は、半導体基体上に、複数の柱状体が分散して存在する空洞層を介して単結晶半導体層が形成され、この単結晶半導体層上に多孔質層が形成され、この多孔質層上に材料膜の成膜がなされた半導体基体を構成する。
【０００６】
本発明による半導体基体の製造方法は、半導体基体表面に、多段階陽極化成とアニールとによって、複数の柱状体が分散して存在する空洞層と、この空洞層上の単結晶半導体層と、この単結晶半導体層上の多孔質層とを形成する工程とを取って半導体基体を得る。
【０００７】
また、本発明による薄膜半導体の製造方法は、半導体基体表面に、多段階陽極化成とアニールとによって、複数の柱状体が分散して存在する空洞層と、この空洞層上の単結晶半導体層と、この単結晶半導体層上の多孔質層とを形成する工程と、多孔質層上に、半導体膜を成膜する工程と、その後、空洞層において、半導体基体からの半導体膜の分離を行う分離工程とを経て薄膜半導体を得る。
【０００８】
また、本発明による薄膜半導体の製造方法は、半導体基体表面に、多段階陽極化成とアニールとによって、複数の柱状体が分散して存在する空洞層と、この空洞層上の単結晶半導体層と、この単結晶半導体層上の多孔質層とを形成する工程と、多孔質層を除去する工程と、多孔質層の除去によって露呈した単結晶半導体層上に、半導体膜を成膜する工程と、この半導体膜が成膜された単結晶半導体層を、空洞層における分離によって半導体基体から分離する工程とを経て薄膜半導体を得る。
【０００９】
上述したように、本発明による半導体基体は、半導体基体上に、空洞層を介して単結晶半導体層が形成された構成、あるいは、この単結晶半導体層上に多孔質層が形成された構成とするものであり、空洞層は、複数の柱状体が分散して存在する構成とされていて半導体基体に対して、単結晶半導体層が空洞層に存在する柱状体によって適度に連結された状態とすることができることから、単結晶半導体層もしくは多孔質層に対し、成膜等の各種処理において、これらが分離することなく半導体基体に対して一体化された構成とすることができ、しかも、半導体基体からの分離においては、所要の外力によって確実に分離（剥離）することができるものである。
【００１０】
そして、この半導体基体に対する空洞層の形成は、単に半導体基体表面を多段陽極化成および熱処理すなわちアニールによって形成することができることからその製造は容易である。
【００１１】
【発明の実施の形態】
本発明の実施の形態を説明する。
本発明においては、半導体基体表面に、多段階陽極化成とアニールすなわち熱処理とを経ることによって、半導体基体上に、複数の柱状体が分散して存在する空洞層を介して単結晶半導体層が形成され、この単結晶半導体層上に多孔質層が形成された半導体基体を構成する。
そして、１つの実施態様としては、この半導体基体を用いて、その多孔質層上に更に各種の材料膜、例えば金属膜、誘電体膜、あるいは半導体膜、例えばエピタキシャル成長による単結晶膜、もしくは多結晶膜、非晶質膜による例えば半導体膜を成膜する。
【００１２】
この半導体基体を有する半導体基体において、その材料膜例えば半導体膜を、上記空洞層において、半導体基体から分離（剥離）することによって、すなわち、いわば空洞層における柱状体の破砕によって半導体基体から分離することによって薄膜半導体を構成することができる。
【００１３】
また、他の実施態様としては、上述した半導体基体において、その多孔質層の除去を行い、残された単結晶半導体層上に、半導体膜の成膜、例えばエピタキシャル成長による半導体膜の成膜を行い、その後、上述したと同様に、空洞層において半導体膜を単結晶半導体層と共に、半導体基体から分離（剥離）して薄膜半導体を構成することができる。
【００１４】
陽極化成は、公知の方法、例えば伊藤らによる表面技術Ｖｏｌ．４６，Ｎｏ．５，ｐｐ．８〜１３，１９９５〔多孔質Ｓｉの陽極化成〕に示された方法によることができる。すなわち、例えば図１にその概略構成図を示す２重セル法で行うことができる。この方法は、第１および第２の槽１Ａおよび１Ｂを有する２槽構造の電解溶液槽１が用いられる。そして、両槽１Ａおよび１Ｂ間に多孔質層を形成すべき半導体基体１１を配置し、両槽１Ａおよび１Ｂ内に、直流電源２が接続された対の白金電極３Ａおよび３Ｂの各一方が配置される。電解溶液槽１の第１および第２の槽１Ａおよび１Ｂ内には、それぞれ例えばフッ化水素ＨＦとエタノールＣ₂Ｈ₅ＯＨとを含有する電解溶液４、あるいはフッ化水素ＨＦとメタノールＣＨ₃ＯＨとを含有する電解溶液４が収容され、第１および第２の槽１Ａおよび１Ｂにおいて電解溶液４に半導体基体１１の両面が接触するように配置され、かつ両電極３Ａおよび３Ｂが電解溶液４に浸漬配置される。そして、半導体基体１１の多孔質層を形成すべき表面側の槽１Ａ内の電解溶液４に浸漬されている電極３Ａ側を負極側として、直流電源２が接続されて両電極３Ａおよび３Ｂ間に通電がなされる。このようにすると、半導体基体１１側を陽極側、電極３Ａを陰極側とする給電がなされ、これにより、半導体基体１１の電極３Ａ側に対向する表面が侵蝕されて多孔質化する。
【００１５】
この２槽セル法によるときは、オーミック電極を半導体基体に被着形成することが不要となり、このオーミック電極から不純物が半導体基体に導入することが回避される。
【００１６】
しかしながら、陽極化成は、上述した２槽セル法による場合に限られるものではなく、例えば図２に概略構成図を示す単槽セル法によることもできる。この例では単槽の電解溶液槽１が設けられ、その例えば底面に設けた開口１Ｈに対向して、陽極化成を行う半導体基体１１が、Ｏリング５を介して液密に衝合して配置される。電解溶液槽１内には電解溶液４が収容されて、底部に配置された半導体基体１１の陽極構成を行う面に電解溶液４が接触するようになされる。槽１内の電解溶液４中には、例えはＰｔ電極板より成る一方の電極３Ａが浸漬される。半導体基体１１の裏面には例えばカーボン電極より成る他方の電極３Ｂが、できるだけ陽極化成を行う面の全域に亘って対向するように面接触して配置される。そして、電解溶液４中に浸漬された電極３Ａ側を負極側として、両電極３Ａおよび３Ｂ間に直流電源２が挿入されて、通電がなされる。このようにする場合においても、半導体基体１１の電極３Ａと対向する側の面が陽極化成される。
【００１７】
そしてこの陽極化成における条件の選定により、形成される多孔質層、空洞層単結晶半導体層の構造、厚さ等が変化し、分離（剥離）性すなわち分離（剥離）強度が変化する。
【００１８】
半導体基体に対する陽極化成は、少くとも電流密度を異にする２段階以上とする。すなわち、少くとも半導体基体表面を低電流密度で陽極化成する工程と、その後、これより高い電流密度で陽極化成する工程とを採る。
この陽極化成は、例えば低電流密度での陽極化成工程と、更にこの低電流密度よりも高い電流密度での陽極化成工程と、更にこれより高い電流密度での陽極化成工程とを採ることができる。
また、陽極化成において、その高電流密度での陽極化成は、その通電を間欠的に行うようにすることができる。
また、多孔質層を形成する陽極化成における、中間高電流密度での陽極化成において、その電流密度を漸次もしくは階段的に大きくすることができる。
【００１９】
また、陽極化成工程において、電流密度を変更するに際して、電解溶液の組成も変更することができる。
【００２０】
半導体基体は、シリコンＳｉの単結晶基体、或る場合はＳｉ多結晶基体、あるいはＧａＡｓ，ＧａＰ，ＧａＮ，ＳｉＧｅ単結晶等の化合物半導体基体など種々の半導体基体によって構成することができるが、格子整合の上から、例えばＳｉ単結晶薄膜半導体や、Ｓｉ単結晶薄膜による太陽電池などの製造には、Ｓｉ単結晶基体を用いることが好ましい。
【００２１】
化合物半導体による薄膜半導体を形成する場合においては、半導体基体として化合物半導体基体を用いることができ、この場合においてもこれに陽極化成を行えば、同様に表面に多孔質層を有する半導体基体を構成することができる。
【００２２】
また、半導体基体は、ｎ型もしくはｐ型の不純物がドープされた半導体基体あるいは、不純物を含まない半導体基体によって構成することができる。しかし、陽極化成を行う場合は、ｐ型の不純物が高濃度にドープされた低比抵抗の半導体基体いわゆるｐ⁺Ｓｉ基体を用いることが望ましい。この半導体基体としてｐ⁺型Ｓｉ基体を用いるときは、ｐ型不純物の例えばボロンＢが、約１０¹⁹ａｔｏｍｓ／ｃｍ³程度にドープされ、その抵抗が０．０１〜０．０２Ωｃｍ程度のＳｉ基板を用いることが望ましい。そして、このｐ⁺型Ｓｉ基体を陽極化成すると、基板表面とほぼ垂直方向に細長く伸びた微細孔が形成され、結晶性を維持したまま多孔質化するため、望ましい多孔質層が形成される。
したがって、この多孔質層上に、半導体膜のエピタキシャル成長を行うことができる。
【００２３】
半導体基体の形状は、種々の構成を採るこができる。例えば円板状等のウェファ状、あるいは単結晶引上げによる円柱体状インゴットを用いてその周面を基体表面とするなど、種々の形状とすることができる。
【００２４】
半導体基体表面に、多孔質層を形成した後は、常圧あるいは減圧における水素ガス雰囲気中あるいは真空中で加熱するとか、Ｈｅ，Ｎｅ，Ａｒ，Ｋｒ等の周期律表において第８族の希ガス元素雰囲気中で高温アニール例えば７００℃〜１２００℃でアニールする。
このようにすると、上述したように、半導体基体表面に上述した空洞層と、この空洞層を介して単結晶半導体層とこれの上に多孔質層の形成がなされる。
【００２５】
多孔質層上、もしくはこの多孔質層が除去された単結晶半導体層上への成膜は、ＭＯＣＶＤ（有機金属化学的気相成長法）、ＣＶＤ（化学的気相成長）法、ＭＢＥ（分子線エピタキシー）法、スパッタリング等によることができ、単結晶、多結晶、非晶質の各膜として形成することができるし、更に、例えば非晶質膜として形成して後、アニールによって、多結晶もしくは単結晶化することができる。
【００２６】
上述した陽極化成後にアニールによって空洞層および単結晶半導体層を形成して後の多孔質層表面もしくは単結晶半導体層への半導体膜等のエピタキシャル成長は、例えばＣＶＤ法により、７００℃〜１２００℃の温度で行うことができるものであり、この場合アニール温度より低い温度によって成膜を行うことによって、アニール条件の選定によって選定された空洞層および単結晶半導体層の厚さ、空洞層における柱状体の太さ、密度等の空孔率が、半導体膜等の成膜によって変動することを回避できる。
【００２７】
また、この成膜は、半導体基体と同じ物質でもよいし、異なる物質でもよい。例えば、単結晶Ｓｉ半導体基体を用い、その表面に形成した多孔質層にＳｉ、あるいはＧａＡｓ等の化合物半導体、またはＳｉ化合物、例えばＳｉ_1-yＧｅ_yをエピタキシャル成長するとか、これらを適宜組み合わせ積層する等、種々のエピタキシャル成長を行うことができる。
【００２８】
例えば太陽電池を構成する場合は、半導体膜としては、例えば多孔質層側から順に、例えばｐ型の高不純物濃度のｐ⁺半導体層、ｐ型の低不純物濃度のｐ^-半導体層、およびｎ型の高不純物濃度のｎ⁺半導体層の順にエピタキシャル成長させた複層半導体膜とすることができる。これらの層の不純物濃度、膜厚は特に制限されないが、例えばｐ⁺型半導体層は、膜厚が０〜１μｍの範囲、典型的には０．５μｍ程度、ボロンＢの濃度が１０¹⁸〜１０²⁰atoms/cm³の範囲、典型的には約１０¹⁹atoms/cm³程度、ｐ型半導体層は、膜厚が１〜３０μｍの範囲、典型的には５μｍ程度、ボロン濃度が１０¹⁴〜１０¹⁷atoms/cm³の範囲、典型的には約１０¹⁶atoms/cm³程度、ｎ⁺型半導体層は、膜厚が０．１〜１μｍの範囲、典型的には０．５μｍ程度、リンＰまたは砒素Ａｓの濃度が１０¹⁸〜１０²⁰atoms/cm³の範囲、典型的には約１０¹⁹atoms/cm³程度とすることが好ましい。
【００２９】
また、半導体膜を、多孔質層側からｐ⁺型Ｓｉ層、ｐ型Ｓｉ_1-xＧｅ_xグレーディッド層、アンドープのＳｉ_1-yＧｅ_y層、ｎ型Ｓｉ_1-xＧｅ_xグレーディッド層、およびｎ⁺型シリコン層の順にエピタキシャル成長させた半導体膜とし、これによってダブルヘテロ構造の太陽電池を作製することができる。このダブルヘテロ構造を構成する各層の典型的な例示としては、ｐ⁺型Ｓｉ層としては、不純物濃度が１０¹⁹atoms/cm³程度、膜厚が０．５μｍ程度、ｐ型Ｓｉ_1-xＧｅ_xグレーディッド層としては、不純物濃度が１０¹⁶atoms/cm³程度、膜厚が１μｍ程度、アンドープのＳｉ_1-yＧｅ_y層としては、ｙが０．７、膜厚が１μｍ程度、ｎ型Ｓｉ_1-xＧｅ_xグレーディッド層としては、不純物濃度が１０¹⁶atoms/cm³程度、膜厚が１μｍ程度、およびｎ⁺型Ｓｉ層としては、不純物濃度が１０¹⁰ｃｍ^-3程度、膜厚が０．５μｍ程度とすることが好ましい。なお、ｐ型、ｎ型Ｓｉ_1-xＧｅ_xグレーディッド層中のＧｅの組成比ｘは、それぞれ両側に存する層のｘ＝０からアンドープのＳｉ_1-yＧｅ_yのｙまで、漸次増大するようにすることが好ましい。これにより、各界面において格子定数が整合することから、良好な結晶性を得ることができる。因みに、このようなダブルヘテロ構造の太陽電池では、その中央のアンドープのＳｉ_1-yＧｅ_y層にキャリアおよび光を有効に閉じこめることができるため、高い変換効率を得ることができる。
【００３０】
また、上述した半導体膜におけるｎ型もしくはｐ型の不純物の導入は、その成膜時、例えばエピタキシャル成長時にドーピングすることができる。あるいは、半導体膜の成膜後に、イオン注入、拡散等によって不純物の導入を全面もしくは選択的に行うこともできる。この場合、その使用目的に応じて、導電型、不純物の濃度、種類の選択がなされる。
【００３１】
多孔質層を除去して、単結晶半導体層上に、半導体膜の成膜を行う場合の、多孔質層の除去は、半導体基体がＳｉである場合、上述した高温アニールにより形成された多孔質層をエッチングする機能を持つガス、例えば液化塩化水素（化学式：ＨＣｌ）ガスを少量流すことによってエッチング除去する。
このように、高温アニールのなされた多孔質層に対しＨＣｌガスによるエッチングを行うときは、このエッチングによって多孔質層が除去されて露呈した単結晶半導体層の表面は、きわめて清浄となる。
そして、このように清浄化された単結晶半導体層に対して例えばＳｉの成膜例えばエピタキシャル成長を行うときは、上述した高温アニールと、ＨＣｌガスによるエッチングと、エピタキシャル成長とは、同一エピタキシャル成長炉内において連続的に行うことができることから、単結晶半導体層のエピタキシャル成長面が酸化されるとか、異物が介入するとかの不都合が回避されることから、すぐれた成膜例えば特性のよいエピタキシャル成長膜を形成することができる。そして、その作業工程も簡易化される。
【００３２】
しかしながら、多孔質層の除去は、上述したアニールの後に、炉から取出して例えばＲＩＥ（反応性イオンエッチング）、化学的ウエットエッチング、機械的化学的エッチングいわゆるＣＭＰ（Chemical Mechanical Polishing)等によって除去する方法を採ることもできる。
【００３３】
また、半導体膜の成膜において、Ｓｉをエピタキシャル成長する場合、この半導体膜を、例えば半導体集積回路等の薄膜半導体とする場合におけるように、表面が平滑性を有する半導体膜として成膜することが望まれる場合においては、このＳｉのエピタキシャル成長は、塩素ガス系の原料ガス例えばＳｉ₂ Ｈ₂ Ｃｌ₂ 、ＳｉＨＣｌ₃、ＳｉＣｌ₄等を用いることが望ましい。そして、例えば太陽電池におけるように、受光効率を高めるように、その表面に微細凹凸を形成することが望まれる場合は、エピタキシャル成長面に対し塩酸によるエッチングを行って表面に微細凹凸を形成し、その後、シラン系原料ガス例えばＳｉＨ₄、Ｓｉ₂ Ｈ₆、Ｓｉ₃Ｈ₈等を用いたエピタキシャル成長を行うことによって微細凹凸の形成が可能となる。
【００３４】
また、上述した単層もしくは複数層の成膜を、半導体基体から分離するに当たっては、この成膜上に、高分子シート等のフレキシブル基板もしくは剛性に富んだガラス基板、樹脂基板あるいは例えば所要のプリント配線がなされたフレキシブル等の担持基板を接合して、この担持基板と共に、空洞層において半導体基体からの分離を行うようにすることができる。この場合、その成膜が半導体膜であり、その担持基板が絶縁基板であるとか、その接合面に絶縁層が形成された半導体基板、あるいは導電性基板等によって構成するときは、ＳＯＩ構成の薄膜半導体を作製することができる。
【００３５】
また、空洞層における分離は、例えば、超音波印加によって分離させるとか、真空吸着によって分離することができる。
【００３６】
一方、残された半導体基体は、再び上述した薄膜半導体の製造に繰り返して使用するとか、上述したＳＯＩの担持基板として用いるとか、あるいは上述した繰り返し使用によって薄くなった半導体基体は、これ自体を薄膜半導体として用いることができる。
【００３７】
上述したアニール、および半導体膜の成膜時のいずれにおいても、半導体基体を所定の基体温度に加熱する方法としては、いわゆるサセプタ加熱方式によることもできるし、半導体基体自体に直接電流を流して加熱する通電加熱方式等を採ることができる。
【００３８】
次に、本発明の実施例を挙げて説明する。しかしながら、本発明は、この実施例に限定されるものではない。
まず、本発明による半導体基体とその製造方法の実施例について説明する。
【００３９】
〔実施例１〕
図３は、この実施例１の製造工程図を示す。
先ず、半導体基体、例えば高濃度にボロンＢがドープされて、比抵抗例えば０．０１〜０．０２Ωｃｍとされた単結晶Ｓｉによるウエファ状半導体基体１１を用意した（図３Ａ）。
【００４０】
そして、この半導体基体１１に対して多段階陽極化成を行って半導体基体１１の表面に多孔質層を形成した。
この実施例においては、図２で説明した１槽構造の陽極化成装置を用いて陽極化成を暗所で行った。この場合、電解溶液は、ＨＦ：Ｃ₂Ｈ₅ＯＨ＝１：１を用いた。そして、両電極３Ａおよび３Ｂ間に直流電流を通電した。
【００４１】
先ず、電流密度を、０ｍＡ／ｃｍ²から１ｍＡ／ｃｍ²へと約１分掛けて傾斜的に増加させて行き、この１ｍＡ／ｃｍ²の低電流で８分間通電する低電流通電を行った。これにより多孔率が低い多孔質の表面層１２Ｓが形成された（図３Ｂ）。
【００４２】
次に、電流密度を、１ｍＡ／ｃｍ²から７ｍＡ／ｃｍ²へと約３０秒掛けて傾斜的に増加させて行き、この７ｍＡ／ｃｍ²の中電流で８分間通電する中電流通電を行った。これにより多孔率が表面層１２Ｓに比しては高い中間多孔率層１２Ｍが形成された多孔質層１２が形成された（図３Ｃ）。
【００４３】
次に、電流密度を、先の両通電電流密度より高い８０ｍＡ／ｃｍ²に高めて０．３秒間通電し、その後通電を停止して１分間経過して後、再び８０ｍＡ／ｃｍ²に高めて０．３秒間通電し、更にその後通電を停止して１分間経過して後、更に８０ｍＡ／ｃｍ²に高めて０．３秒間の通電する間欠的高電流通電を行った。
その後、この半導体基体を常圧Ｓｉエピタキシャル成長装置によって、Ｈ₂ 雰囲気中で熱処理すなわちアニールした。このアニールは、室温から１１２０℃に約２０分間掛けて昇温し、この温度で約５０分間保持した。このようにすると、多孔質層１２の表面層１２Ｓの表面が平坦で滑らかになり、多孔質層１２内の、多孔質層と半導体基体１１との界面（この界面とは、半導体基体１１の陽極化成前における初期の表面から所要の深さ位置の多孔質層１２が生成されずに残された半導体基体１１の表面を指称するものであり、以下同様である。）側に位置して、多孔質層１２の面に沿って広がる空洞層１３が発生するとともに、空洞層１３上に単結晶半導体層１４が生じた（図３Ｄ）。この空洞層１３には、複数の柱状体１５が、分散して植立するように発生していわば半導体基体１１の界面に対して単結晶半導体層１４を半導体基体１１に対して連結する連結柱として機能すると共に、空洞層１３に所要の分離性を保持する亀裂を形成する。
【００４４】
このようにして多孔質層１２下に単結晶半導体層１４が形成され、これと半導体基体１１との間に、空洞層１３による亀裂が発生して機械的に脆弱化された半導体基体この例では半導体基板１６が構成される。
【００４５】
〔実施例２〕
この実施例においては、アニール条件が実施例１と相違する以外は、図３で説明した実施例１と同様の工程によって、半導体基板１６を作製した。すなわち、この実施例２においては、図３Ａ〜図３Ｃで説明した工程によって多孔質層１２を形成した半導体基体を、常圧Ｓｉエピタキシャル成長装置によって、Ｈ₂ 雰囲気中で室温から１１２０℃に約２０分間掛けて昇温し、この温度で、この実施例２においては、実施例１に比し長時間の約８時間のアニールを行った。この場合においても、多孔質層１２の表面層１２Ｓの表面が平坦で滑らかになり、図３Ｄに示すように、多孔質層１２下、すなわち多孔質層と半導体基体１１のとの界面に空洞層１３が発生するとともに、空洞層１３上に単結晶半導体層１４が生じた。そして、この空洞層１３には、複数の柱状体１５が、分散発生する。この柱状体は、アニール時間を、実施例１に比して長くした、この実施例２による場合、その幅、すなわち太さが大となり、また単結晶半導体層１４の厚さが増した。
【００４６】
〔実施例３〕
この実施例においては、実施例１によって得た半導体基板１６上に半導体膜の成膜を行った場合である。すなわち、この実施例３においても、図３Ａ〜図３Ｄで示した実施例１と同様の工程を採って半導体基板１６を構成した。
そして、この半導体基板１６上に、図４にその概略断面図を示すように、この半導体基板１６の、多孔質層１２上に材料膜１７の成膜を行った。この実施例においては、Ｓｉ半導体膜１７をエピタキシャル成長した。このエピタキシャル成長は、上述した１１２０℃の５０分間のアニールの後、１０６０℃に降温して、ＳｉＨ₄およびＢ₂ Ｈ₆ガスによる高濃度ボロンドープのＣＶＤ（化学的気相成長）を１０分間行い、その後、これより低い濃度のボロンドープのＣＶＤを４０分間行ってｐ型の厚さ約１０μｍのＳｉ半導体膜１７をエピタキシャル成長した。図４において、図３Ｄと対応する部分には同一符号を付して重複説明を省略する。
【００４７】
〔実施例４〕
この実施例においては、実施例２によって得た半導体基板１６上に半導体膜の成膜を行った場合である。すなわち、この実施例４においては、実施例３とは半導体基板１６を製造するに際してのアニール時間が、約８時間とされ、実施例３における半導体基板１６を製造するに際してのアニール時間５０分に比して長時間とした以外は、実施例３と同様の工程を採った。すなわち、この実施例４においては、実施例２で得た半導体基板１６上に、実施例３と同様に、図４に示すように、多孔質層１２上に材料膜１７として、Ｓｉ半導体膜１７を上述した１１２０℃のアニールの後、１０６０℃に降温して、ＳｉＨ₄およびＢ₂ Ｈ₆ガスによる高濃度ボロンドープのＣＶＤ（化学的気相成長）を１０分間行い、その後、これより低い濃度のボロンドープのＣＶＤを４０分間行ってｐ型の厚さ約１０μｍのＳｉ半導体膜１７をエピタキシャル成長した。
【００４８】
上述の実施例３と実施例４によって作製したそれぞれＳｉ半導体膜１７を有する半導体基板１６各断面像を高分解能ＳＥＭ（Secondary Electron Microscopy)で観察した。実施例３によるサンプルＡと、実施例４によるサンプルＢによるＳＥＭによる断面像を、図５および図６に示す。これらサンプルＡおよびＢは、断面が（１１０）面で、上部方向が＜００１＞方位である。
【００４９】
これら、サンプルＡとサンプルＢとを比較すると、上述した陽極化成処理における低電流通電と中電流通電とで形成された多孔質層の各層の、穴形状が、上述の各アニールによる再結晶化によって、それぞれ図７および図８に、サンプルＡおよびＢのそれぞれの断面拡大ＳＥＭ像を示すように、その断面が四角形、五角形、六角形の形状で、それらの各頂点が若干丸みを帯ていることがわかった。そして、この詳細を調べたところ、基本的には、図９に示すように、全ての穴が、面方位＜１１１＞を各面とした６つの頂点を持つ８面体であり、これらの頂点の内のいくつかが、図１０に示すように、面方位＜００１＞の面となるようにＳｉ原子が埋められることがわかった。
【００５０】
一方、単結晶半導体層１４の膜厚は、Ｈ₂ アニール時間を５０分としたサンプルＡにおいては、約２μｍとなり、Ｈ₂ アニール時間を約８時間としたサンプルＢにおいては、約３．５〜４μｍとなった。すなわち、アニール時間を長くする程、単結晶半導体層１４の膜厚は大となった。よって、これは多孔質Ｓｉ層が固相エピタキシャル成長したものと考えられる。
【００５１】
また、空洞層１３については、その半導体基体１１と単結晶Ｓｉ半導体層１４とを連結する柱状体１５の太さは、Ｈ₂ アニール時間を５０分としたサンプルＡでは約６μｍ以下のものが混在して発生し、これに比し、Ｈ₂ アニール時間を長くした、すなわち約８時間としたサンプルＢにおいては、太さが約１５μｍ以下の柱状体が混在して発生した。すなわち、アニール時間を長くする程、空洞層１３における柱状体１５が太くなる。
【００５２】
これらの事柄から、単結晶半導体層１４の膜厚を大とするには、アニール時間を長くすればよいが、このとき、空洞層１３における柱状体１５が太くなることから、分離強度が大、すなわち分離しにくくなることから、これらの兼ね合いを考慮してアニール時間の選定を行う。
【００５３】
そして、上述した実施例３および４による半導体基体を用いて、その半導体膜１７を、空洞層１３において柱状体１５の破壊によって、半導体基体１１から分離して、半導体膜１７による薄膜半導体を得ることができる。
この半導体膜１７の、半導体基体１１からの分離に先立って、半導体膜１７上に絶縁層を有する担持基板もしくは絶縁性を有する担持基板を接合して、この担持基板と共に半導体膜１７を、半導体基体１１から分離することによってＳＯＩ基板を得ることもできる。この場合の実施例を実施例５として図１１を参照して説明する。
【００５４】
〔実施例５〕
この実施例では、実施例３または実施例４における図４に示した材料膜１７のＳｉのエピタキシャル半導体膜１７上に、例えばＳｉＯ₂による絶縁層１８が被着形成されたＳｉ基板による担持基板１９を接合する（図１１Ａ）。この接合は、接着剤による接着もしくは表面の親水性化して接合する方法、それぞれの基板をはりあわせて後に熱アニーリングする方法（いわゆるウエファボンディング方法）等によることができる。
その後、空洞層１３における破断によって、半導体膜１７を、担持基板１９と共に、半導体基体１１より分離する。このとき、半導体基体１１から分離、すなわち剥離された半導体膜１７には、多孔質層１２が残存するので、これを必要に応じてエッチング除去する。このようにすると、担持基板１９に絶縁層１８を介して半導体膜１７による薄膜半導体２７が形成されたＳＯＩ基板２０が得られる（図１１Ｂ）。
【００５５】
実施例３〜５においては、多孔質層１２上に、材料膜１７の成膜、上述の実施例ではＳｉ半導体膜をエピタキシャル成長した場合であるが、上述した多孔質層１２の形成を行って後に、アニールによる空洞層１３および単結晶半導体層１４の形成を行い、その後に、多孔質層１２をエッチング除去して単結晶半導体層１４を外部に露呈し、この露呈された単結晶半導体層１４上に、半導体膜１７の成膜を行うことができる。この場合の実施例を、実施例６として図１２を参照して説明する。
【００５６】
〔実施例６〕
この実施例においては、実施例２で説明した方法によって、半導体基体１１の表面に、多段の陽極化成を行うことによって多孔質層１２を形成し、その後、常圧Ｓｉエピタキシャル成長装置において、Ｈ₂ 雰囲気中で室温から１１２０℃まで約２０分間で昇温し、この１１２０℃で約８時間のアニールを行って多孔質層１２に空洞層１３の生成と、これの上に単結晶半導体層１４を生成する処理を行う（図１２Ａ）。
【００５７】
続いて、エピタキシャル成長装置内に、アニール温度と同程度の温度すなわち１１２０℃で液化塩化水素（化学式：ＨＣｌ）によるＨＣｌガスを導入する。このようにすると、多孔質層１２すなわち多孔質Ｓｉ層がエッチング除去され、これの下の単結晶半導体層１４が外部に露呈する（図１２Ｂ）。
続いてその後、１０６０℃に降温してＳｉＨ₄ガスを用いた高濃度ボロンドープのＳｉエピタキシャル成長を３０分間行って、半導体膜１７の成膜を行った（図１２Ｃ）。この成膜によって形成された半導体膜１７の厚さは８μｍであった。
【００５８】
この半導体膜１７上に、接着剤２１を介して、例えばフレキシブル性を有する樹脂基板による担持基板１９を接合する（図１２Ｄ）。
この担持基板１９に接合された半導体膜１７を、空洞層１３における破断によって、担持基板１９と共に、半導体基体１１より分離して、担持基板１９によって保持された半導体膜１７による薄膜半導体２７を有するＳＯＩ基板２０が得られる（図１２Ｅ）。このとき、半導体基体１１から分離された、すなわち剥離された半導体膜１７の表面が、空洞層１３における破壊によって凹凸面とされていることから、表面平滑化を必要とするときは、この剥離面の平滑化のエッチング処理等を行う。
【００５９】
この実施例６によって形成されたＳＯＩ基板２０は、その担持基板１９としてフレキシブル性を有する場合は、フレキシブルＳＯＩ基板２０として構成することができる。しかしながら、担持基板１９として、例えば剛性を有する絶縁基板あるいは実施例５と同様に絶縁層を有する半導体基板等を用いることによって、剛性を有するＳＯＩを形成することができる。
【００６０】
また、本発明は、その薄膜半導体に、各種半導体素子を形成することによって半導体集積回路装置を構成することができる。
この場合の実施例を、実施例７として挙げ、図１３を参照して説明する。
【００６１】
〔実施例７〕
この例においては、実施例６と同様の工程を採って、図１２Ｃで示すように半導体基板１１上の空洞層１３を介して形成された単結晶半導体層１４上に、エピタキシャル成長した半導体膜１７が形成された半導体基体を用意する（図１３Ａ）。
【００６２】
エピタキシャル成長された半導体膜１７に、通常の半導体製造プロセスによって、回路素子を形成する。この実施例では、ＭＯＳ−ＦＥＴ（絶縁ゲート電界効果型トランジスタ）によるＣＭＯＳ（Complementary ＭＯＳ) を有する集積回路を形成した場合で、この場合、半導体膜１７の素子間分離を行うべき部分に、局部的酸化いわゆる LOCOS（Local Oxidation of Silicon）によって分離絶縁層５１を形成した。そして、ＭＯＳ−ＦＥＴの形成部に、例えば半導体膜１７の表面熱酸化によってゲート絶縁膜５２を形成し、これの上にゲート電極５３を形成する。このゲート電極５３の形成は、例えばＣＶＤ（化学的気相成長）法によって多結晶Ｓｉを全面的に形成し、フォトリソグラフィによるパターンエッチングによってこれを所要のパターンとしてゲート電極５３を形成する。次に、半導体膜１７のゲート電極５３下の両側に、このゲート電極５３をマスクとして比較的低濃度にｐ型もしくはｎ型の不純物をイオン注入して低濃度のソースおよびドレイン領域を形成する。その後、ゲート電極５３の側面に例えばＳｉＯ₂によるサイドウオール５４を周知の方法で形成する。そして、このサイドウオール５４を含んでゲート電極５３をマスクにその両側に同様のｐ型もしくはｎ型の不純物を高濃度にイオン注入して、これによって形成した高濃度のソースおよびドレイン領域と、先に形成した低濃度のソースおよびドレイン領域とによって、ソースおよびドレイン領域とする半導体領域５５を形成する。このようにしてＬＤＤ（Lightly Doped Drain)型ＭＯＳ−ＦＥＴを形成する。
【００６３】
その後、全面的に例えばＳｉＯ₂による第１の層間絶縁層５６を堆積し、平坦化した後、これの上に第１の配線層５７を形成する。この第１の配線層５７は、第１の層間絶縁層５６に穿設したコンタクトホールを通じて、回路素子の所定の半導体領域５５に電気的にコンタクトする。さらに、全面的に、例えばＳｉＯ₂による第２の層間絶縁層５８を形成し、これの上に第２の配線層５９を形成する。この第２の配線層５９は、第２の層間絶縁層５８に穿設したコンタクトホールを通じて、例えば下層の第１の配線層の所定部に電気的にコンタクトする（図１３Ｂ）。
【００６４】
このように、半導体膜１７に形成した集積回路を、半導体基体１１から分離する。まず、接着剤２１を介して例えばフレキシブル樹脂基板よりなる担持基板１９を集積回路が形成された半導体膜１７上、したがって、第２の配線層５９が形成された第２の層間絶縁層５８上に接合すなわち貼着する（図１３Ｃ）。このときの担持基板１９の接着強度は、多孔質層１２による半導体基体１１からの分離強度よりも強い強度、すなわち分離に際して担持基板１９に剥離が生じない程度の接着強度とする。
【００６５】
次に、半導体基体１１と担持基板１９との間に両者を引き離す方向の外力を与える。このようにすると、前述したように脆弱化された空洞層１３において、柱状体１５の破壊が生じ、半導体膜１７が単結晶半導体層１４と共に半導体基体１１から分離される。
このようにして分離され、集積回路が構成された半導体膜１７が形成された単結晶半導体層１４の表面、すなわち半導体基体１１からの分離面に例えば樹脂膜を塗布して、この面の保護を行う保護膜６２を形成する（図１３Ｄ）。
【００６６】
このようにすると、担持基板１９に、回路素子が形成された半導体膜１７による薄膜半導体が形成された集積回路装置が構成される。この集積回路装置は、担持基板１９が、フレキシブルな基板である場合は、フレキシブルな集積回路装置として構成することができる。しかしながら、担持基板１９が剛性を有するすなわちリジッドな基板とするときはリジッドな集積回路装置を構成することができる。
【００６７】
上述した集積回路装置においては、回路素子がＣＭＯＳである場合を例示したが、言うまでもなく、回路素子としては、ＣＭＯＳに限られず、種々の回路素子によることができ、種々の集積回路装置に適用することができる。
【００６８】
更に、本発明は、太陽電池を得る場合に適用することができる。この場合の一実施例を、実施例８として図１４および図１５を参照して説明する。
【００６９】
〔実施例８〕
この実施例においては、受光面側電極からの端子導出、すなわち導電線の導出を、容易に行うことができるようにしたものである。
この実施例においても、Ｓｉ単結晶半導体基体１１を用意し、その表面を実施例１で説明したと同様の方法による陽極化成を行って表面層１２Ｓと、これに菱高い多孔率を有する中間多孔率層１２Ｍが形成された多孔質層１２を形成する。そして、この半導体基体１１を、常圧Ｓｉエピタキシャル成長装置によって、Ｈ₂ 雰囲気中で熱処理すなわちアニールした。このアニールは、室温から１１２０℃に約２０分間掛けて昇温し、この温度で約３０分間保持した。このようにすると、多孔質層１２の表面層１２Ｓの表面が平坦で滑らかになり、多孔質層１２内の、多孔質層と半導体基体１１との界面側に、単結晶半導体層１４が発生すると共に、複数の柱状体１５が、分散して植立する空洞層１３が発生する（図１４Ａ）。
その後、多孔質層１２を、ＨＣｌによってエッチングして単結晶半導体層１４を外部に露呈し、これの上に、常圧Ｓｉエピタキシャル成長装置に、ＳｉＨ₄ガスとＢ₂Ｈ₆ガスとを用いたエピタキシャル成長を３分間行って、ボロンＢが１０¹⁹atoms/cm³にドープされたｐ⁺Ｓｉによる第１の半導体層１７１を形成し、次に、Ｂ₂Ｈ₆ガスの流量を変更して、Ｓｉエピタキシャル成長を２０分間行って、ボロンＢが１０¹⁶atoms/cm³にドープされた低濃度のｐ^-Ｓｉによる第２の半導体層１７２を形成し、更にＢ₂Ｈ₆ガスに換えてＰＨ₃ガスを供給して、エピタキシャル成長を４分間行って、第２の半導体膜１３２上に、リンＰが１０¹⁹atoms/cm³の高濃度にドープされたｎ⁺Ｓｉによる第３の半導体層１７３を形成して、第１〜第３の半導体層１７１〜１７３よりなるｐ⁺−ｐ^-−ｎ⁺構造の半導体膜１７を形成した（図１４Ｂ）。
【００７０】
次に、この実施例においては、エピタキシャル半導体膜１３上に表面熱酸化によってＳｉＯ₂膜すなわち透明の絶縁膜２６を形成し、フォトリソグラフィによるパターンエッチングを行って電極ないしは配線とのコンタクトを行う開口２６Ｗを形成する。この開口２６Ｗは、所要の間隔を保持して図において紙面と直交する方向に伸びるストライプ状に平行配列して形成することができる。このように形成したＳｉＯ₂膜により、界面でのキャリア発生や再結合を極力少なくすることが可能である。
そして、全面的に金属膜の蒸着を行い、フォトリソグラフィによるパターンエッチングを行って所要のパターン、この例では、ストライプ状の開口２６Ｗに沿ってストライプ状の電極ないしは配線３７を形成する（図１４Ｂ）。この電極ないしは配線３７を形成する金属膜は、例えば厚さ３０ｎｍのＴｉ膜、厚さ５０ｎｍのＰｄ、厚さ１００ｎｍのＡｇを順次蒸着し、さらにこれの上にＡｇメッキを行って形成した多層構造膜によって構成し得る。その後、４００℃で２０〜３０分間のアニールを行った。
【００７１】
次に、この実施例においては、ストライプ状の電極ないしは配線３７上に、それぞれこれらに沿って導電線４１、この実施例では金属ワイヤを接合し、これの上に透明の接着剤２１によって、透明基板４２を接合する（図１４Ｃ）。電極ないしは配線３７への導電線４１の接合は、半田付けによることができる。そして、これら導電線４１は、その一端もしくは両端を、電極ないしは配線３７よりそれぞれ長くして外方に導出する。
【００７２】
その後、半導体基体１１と透明基板４２とに、互いに引き離す外力を与える。このようにすると、脆弱な空洞層１３において、半導体膜１７および単結晶半導体層１４が半導体基体１１より、剥離（分離）され、透明基板４２上に、半導体膜１７が接合された薄膜半導体２３が得られる（図１５Ｄ）。
【００７３】
この場合、薄膜半導体２３の裏面には、多孔質層１２が残存するが、これの上に銀ペーストを塗布し、更に金属板を接合して他方の裏面電極２４を構成する。このようにして、プリント基板２０にｐ⁺−ｐ^-−ｎ⁺構造の薄膜半導体２３が形成された太陽電池が構成される（図１５Ｅ）。この金属電極２４は、太陽電池裏面の保護膜としても機能する。
【００７４】
このようにして形成した太陽電池は、受光側電極ないしは配線３７が、透明基板４２によって覆われているにもかかわらず、これからの電気的外部導出が導電線４１によってなされていることから、外部との電気的接続が容易になされる。また、例えば上述の実施例におけるように、エピタキシャル半導体膜１３に対し、すなわち太陽電池の活性部に対しそれぞれコンタクトされた複数の各電極ないしは配線３７からそれぞれ導電線４１の導出を行うようにしたことから、太陽電池の直列抵抗を充分小とすることができる。
【００７５】
また、このように導電線４１を外部に導出したことから、複数の太陽電池を相互に接続する場合、この接続を容易に行うことができる。
【００７６】
上述の各実施例３〜８において、空洞層１３における分離後に残された半導体基体１１は、再びそれぞれの薄膜半導体、半導体集積回路装置、太陽電池等を構成する陽極化成を行う半導体基体１１として繰り返し利用を行うことができる。また、この繰り返し利用によってその厚さが薄くなった半導体基体１１は、これ自体に回路素子もしくは集積回路を形成する薄膜半導体もしくは半導体集積回路装置を構成することができる。
【００７７】
また、あるいは、上述のようにして分離によって残された半導体基体１１を、例えば薄膜半導体の担持基板１９として用いることができる。この場合の一実施例を実施例９として図１６を参照して説明する。
【００７８】
〔実施例９〕
この実施例においても、実施例１で用いたと同様のＳｉ単結晶半導体基体１１を用意した（図１６Ａ）。
この半導体基体１１の表面を実施例１で説明したと同様の方法によって陽極化成を行って表面層１２Ｓと、これに比し高い多孔率を有する中間多孔率層１２Ｍが形成された多孔質層１２を形成した（図１６Ｂ）。そして、この半導体基体１１を、常圧Ｓｉエピタキシャル成長装置によって、Ｈ₂ 雰囲気中で熱処理すなわちアニールした。このアニールは、室温から１１２０℃に約２０分間掛けて昇温し、この温度で約３０分間保持した。このようにすると、多孔質層１２内の、多孔質層と半導体基体１１との界面側に、単結晶半導体層１４が発生すると共に、複数の柱状体１５が、分散して植立する空洞層１３が発生する（図１６Ｃ）。
このようにして初期の半導体基体１１の表面に、空洞層１３、単結晶半導体層１４、多孔質層１２の形成がなされ、これより下層においては、半導体基体１１Ｓ₁として残る。
【００７９】
その後、多孔質層１２を、ＨＣｌによってエッチングして単結晶半導体層１４を外部に露呈する（図１６Ｄ）。
このように外部に露呈した単結晶半導体層１４上に、例えばＳｉによる半導体膜１７をエピタキシャル成長する。そして、このＳｉ半導体膜１７の表面に、絶縁層１８を、例えばＳｉ半導体膜１７の表面熱酸化によって形成する。（図１６Ｅ）。
そして、この絶縁層１８上にＳｉ担持基板１９の接合を行う（図１６Ｆ）。この接合は、例えば予めＳｉ担持基板１９をアルカリ洗浄して表面を親水性としておき、これを絶縁層１８が形成された半導体膜１７上に合致させ、この状態で、例えば拡散炉において、Ｈ₂ 雰囲気中で１０００℃、３０分のアニールを行うことによって接合することができる。
【００８０】
その後、担持基板１９に接合された半導体膜１７を単結晶半導体層１４と共に、脆弱な空洞層１３の破壊によって半導体基体１１から分離する（図１６Ｇ）。このようにすると、担持基板１９に絶縁層１８を介して半導体膜１７および単結晶半導体層１４が接合された薄膜半導体を有するＳＯＩ基板２０が形成されるとともに、これと分離された上述の空洞層１３より下層の半導体基体１１Ｓ₁が分離される。
【００８１】
このようにして、図１６Ａ〜図１６Ｇで説明した一連の工程による作業の複数を、順次直列的に、あるいは並列的に行う。つまり、図１６Ａ〜図１６Ｇで説明した一連の工程による第１の作業と、同様に図１６Ａ〜図１６Ｇで説明した一連の工程による他の第２の作業、更に同様に図１６Ａ〜図１６Ｇで説明した一連の工程による第３の作業・・・を行うものであり、この場合、第１の作業における図１６Ｆで示した担持基板１９を、これより前、あるいは一部並行して行った他の上述したと同様の一連の作業で分離された半導体基体１１ｓ₀によって構成する。そして、第２の作業における図１６Ｆで示した担持基板１９を、これより前、あるいは並行して行った第１の作業で分離された半導体基体１１ｓ₁によって構成する。
【００８２】
このようにして、例えばＳＯＩ基板の製造において、他の作業で生じた半導体基体１１の残されたすなわち分離によって生じた半導体基体１１ｓ（１１ｓ₀，１１ｓ₁・・・）を、担持基板１９として利用するものである。
【００８３】
尚、この場合の担持基板１９として用いる半導体基体１１ｓは、上述したような１回の図１６Ａ〜図１６Ｇで説明した一連の工程によって発生した半導体基体を用いる場合に限られるものではなく、分離された半導体基体１１ｓを再び初期の半導体基体１１として用いて複数回の上述の一連の作業を行って所要の厚さに減少した半導体基体１１ｓに関して担持基板１９として利用することもできる。
【００８４】
尚、本発明における空洞層１３および単結晶半導体層１４の形成のアニールは、常圧あるいは減圧におけるＨ₂ ガス雰囲気中でのアニールのみならず、前述したように、真空中、あるいはＨｅ，Ｎｅ，Ａｒ，Ｋｒ等の周期律表において第８族元素ガス中でのアニールによることができる。
【００８５】
また、上述した各例では陽極化成を行う装置としては、図２の単槽構造を用いた場合であるが、図１で説明した２槽構造の陽極化成装置を用いることができる。
【００８６】
上述の陽極化成において、大電流通電、長時間通電等によって半導体例えばＳｉの基体側からの剥離が生じ、このＳｉくずが電解液槽に付着する場合がある。この場合は、基体１１をとり出して後、電解液に換えて槽内にフッ硝酸を注入することによって不要なＳｉ等の半導体くずをエッチング除去することができる。
また、上述した各例においては半導体膜１７および単結晶半導体層１４の半導体基体１１からの分離を、互いに引き離す外力を与えて剥離した場合であり、この場合前述したように真空吸着によって行うことができる。また、あるいは超音波振動によって空洞層の破壊によって分離することができる。
【００８７】
また、陽極化成を、フッ化水素とエタノールを含有する電解溶液、あるいは、フッ化水素とメタノールの混合液中で行うことにより、多孔質層を容易に形成することができる。この場合、陽極化成の電流密度を変える際に、この電解溶液の組成も変えることにより、多孔率の調整範囲が更に大きくなる。
【００８８】
また、陽極化成中に光を照射することによる、多孔質層の表面の凹凸の発生が著しくなり、エピタキシャル半導体膜の結晶性が悪くなるが、上述の実施例におけるように、陽極化成を暗所で行うことにより、この凹凸を軽減ないしは回避できて、良好な結晶性を有するエピタキシャル半導体膜を形成することができる。
【００８９】
また、上述したように、本発明においては、単結晶半導体層１４、もしくはこの単結晶半導体層１４とこれの上に形成した半導体膜１７、あるいは多孔質層１２上に形成した半導体膜１７によって、例えば薄膜半導体の形成を行うものであり、各半導体膜１７は、エピタキシャル成長によって形成した場合であるが、特にこの半導体膜１７を単結晶半導体層１４上にエピタキシャル成長するときは、結晶性にすぐれた半導体膜１７を形成することができる。しかしながら、半導体膜１７としてはエピタキシャル成長膜に限られるものではなく、前述したように、多結晶層、非晶質層、さらにあるいはこれらの混在によって形成することもできるものである。
【００９０】
また、半導体膜１７として、シリコンＳｉ膜を成膜する場合、表面平滑性にすぐれたＳｉ膜を得るにはＳｉ供給の原料ガスとしては塩素系ガスのＳｉＣｌ₄，ＳｉＨＣｌ₃，Ｓｉ₂Ｈ₂Ｃｌ₂等による成膜が好ましく、例えば太陽電池におけるよう受光効率を高めるために表面に微細凹凸を発生させるには、半導体膜の成膜に先立ってＨＣｌによるエッチングを行って後、シラン系ガスＳｉＨ₄，Ｓ₂Ｈ₆等による成膜を行うことが好ましい。
【００９１】
上述した本発明による半導体基体（半導体基板１６）においては、半導体基体１１に、柱状体１５が、いわば支持柱として存在する空洞層１３を介して単結晶半導体層１４が形成された構造を有するものであるが、この空洞層１３の強度は、その連結柱状体１５の太さ等の選定によって確実に設定できることから、或る場合は、この空洞層１３もしくは柱状体１５自体の各種使用態様が可能となり、またこの空洞層１３を例えば単結晶半導体層１４との剥離分離層として用いる場合においても、例えばハンドリングにおいて、この空洞層１３が不用意に破壊するような不都合を効果的に回避でき、また、分離を必要とするに際してはこの空洞層１３の全域に渡って確実にその分離を行うことができるという過不足のない強度に選定することができるものである。したがって、この半導体基板１６を用いて薄膜半導体や、これによるＳＯＩ、太陽電池、集積回路等の半導体装置を、容易かつ確実に、したがって、高い歩留りをもって構成することができる。
【００９２】
また、本発明製造方法によれば、多孔質層の形成とアニールによって空洞層１３と単結晶半導体層１４との形成を行うものであるが、この多孔質層の形成条件や、アニール条件の選定によって、空洞層１３の強度、すなわち例えば柱状体の太さ等の選定ができることから、半導体基板１６の使用目的に応じて、その分離強度を容易、かつ確実に選定することができる。
【００９３】
そして、本発明方法においては、前述したように、陽極化成後にアニールによって空洞層および単結晶半導体層を形成して後の多孔質層表面もしくは単結晶半導体層への半導体膜等のエピタキシャル成長は、例えばＣＶＤ法により、７００℃〜１２００℃の温度で行うことができるので、この場合アニール温度より低い温度によって成膜を行うことによって、アニール条件の選定によって選定された空洞層および単結晶半導体層の厚さ、空洞層における柱状体の太さ、密度等の空孔率が、半導体膜等の成膜によって変動することを回避できる。
【００９４】
また、本発明製造方法によれば、半導体基板１６を構成する半導体基体１１は、空洞層１３における単結晶半導体層１４、半導体膜１７の半導体基体１１からの分離の後の、残された半導体基体に関しては、再び例えばその表面を電解研磨等によって研磨することによって、半導体基板１６を得るための半導体基体１１として繰り返す使用するとか、半導体基板１６の形成によって減じた厚さを、エピタキシャル成長によって補う等によって、多数回の繰り返し使用を可能にするとか、更に前述したように、担持基板１９として用いることができることから、安価に製造できる。
【００９５】
また、本発明製造方法によれば、半導体膜上に担持基板１９として、プリント基板などの基板を接合して基板と半導体膜とを一体化させた後、半導体基体１１からの剥離を行うという方法を採ることができるので、この担持基板１９の種類には制限はなく、金属板、セラミック、ガラス、樹脂等、従来からの半導体技術の常識では到底考えられなかったような基板上に薄膜単結晶半導体を形成するとか、太陽電池を形成できる。
【００９６】
【発明の効果】
上述したように、本発明によれば、各種使用目的、態様に応じた最適強度、構造の半導体基体を容易、かつ安価に提供できるものである。
したがって、各種半導体装置を量産的に、歩留り良く、高い収率をもって、したがって、低コストをもって製造できるという工業的に重要な効果を奏することができるものである。
【図面の簡単な説明】
【図１】本発明方法を実施する陽極化成装置の一例の構成図である。
【図２】本発明方法を実施する陽極化成装置の他の例の構成図である。
【図３】Ａ〜Ｄは、本発明による半導体基体を得る一製造方法の工程図である。
【図４】本発明による半導体基体の一例の断面図である。
【図５】本発明による半導体基体の一例のＳＥＭ像である。
【図６】本発明による半導体基体の他の例のＳＥＭ像である。
【図７】本発明による半導体基体の一例の更に拡大されたＳＥＭ像である。
【図８】本発明による半導体基体の他の例の更に拡大されたＳＥＭ像である。
【図９】本発明の説明に供する空洞層の穴の構造を示す図である。
【図１０】本発明の説明に供する空洞層の穴の構造を示す図である。
【図１１】ＡおよびＢは、本発明による薄膜半導体の製造方法の一例の工程図である。
【図１２】Ａ〜Ｅは、本発明によるＳＯＩ基板の製造方法の一例の工程図である。
【図１３】Ａ〜Ｄは、本発明による集積回路装置の製造方法の一例の工程図である。
【図１４】Ａ〜Ｃは、本発明による太陽電池の製造方法の一例の工程図（その１）である。
【図１５】ＤおよびＥは、本発明による太陽電池の製造方法の一例の工程図（その２）である。
【図１６】Ａ〜Ｇは、本発明によるＳＯＩ基板の製造方法の他の例の工程図である。
【符号の説明】
１電解溶液槽、１Ａ第１の槽、１Ｂ第２の槽、１Ｈ開口、２直流電源、３Ａ，３Ｂ電極、１１半導体基体、１２多孔質層、１３空洞層、１４単結晶半導体層、１５柱状体、１６半導体基板、１７半導体膜（もしくは材料膜）、１８絶縁層、１９担持基板、２０ＳＯＩ基板、２１接着剤、２６絶縁膜、２７薄膜半導体、３７電極ないしは配線、４１導電線、５１分離絶縁層、５２ゲート絶縁膜、５３ゲート電極、５４サイドウオール、５５半導体領域、５６第１の層間絶縁層、５７第１の配線層、５８第２の層間絶縁層、５９第２の配線層、第１の半導体膜、１３２第２の半導体膜、１３３第３の半導体膜、１７１第１の半導体膜、１７２第２の半導体膜、１７３第３の半導体膜

Claims

半導体基体上に、複数の柱状体が分散して存在する空洞層を介して単結晶半導体層が形成され、該単結晶半導体層上に多孔質層が形成され、該多孔質層上に、所要の材料膜の成膜がなされた
ことを特徴とする半導体基体。