JP3963030B2 - 薄膜半導体の製造方法 - Google Patents
薄膜半導体の製造方法 Download PDFInfo
- Publication number
- JP3963030B2 JP3963030B2 JP07379097A JP7379097A JP3963030B2 JP 3963030 B2 JP3963030 B2 JP 3963030B2 JP 07379097 A JP07379097 A JP 07379097A JP 7379097 A JP7379097 A JP 7379097A JP 3963030 B2 JP3963030 B2 JP 3963030B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- layer
- film
- substrate
- manufacturing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E10/00—Energy generation through renewable energy sources
- Y02E10/50—Photovoltaic [PV] energy
Landscapes
- Light Receiving Elements (AREA)
- Photovoltaic Devices (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、いわゆるＳＯＩ(Semiconductor on Insulator)構造による薄膜半導体を得る場合に適用して好適な薄膜半導体の製造方法に係わる。
【０００２】
【従来の技術】
例えば各種単体半導体装置、例えばトランジスタ、発光素子、太陽電池、更にこれら半導体素子が複数形成されてなる半導体集積回路等の半導体装置を構成する場合において、しばしばＳＯＩ構造等の薄膜半導体構造をとする。
【０００３】
このようなＳＯＩ構造の薄膜半導体を製造する方法としては、例えば２枚の半導体基板の、例えば一方の半導体基板に絶縁層を形成して置き、この絶縁層を介して両半導体基板を接合して一方の半導体基板を所要の厚さに研磨してこの肉薄化された半導体基板による薄膜半導体が形成されたＳＯＩ型の薄膜半導体を得る方法等が知られている。しかしがら、この方法によるときは、半導体基板の研磨による材料の損失が大であること、また薄膜化の厚さの制御に問題が生じる。
【０００４】
あるいは、２枚の半導体基板の接合によるものの、その一方の基板に予め所要の深さに酸素のイオン注入層を形成し、両半導体基板の接合後にアニールを施すことによってこのイオン注入層において分離するという方法の提案もなされている。しかしながら、この方法によるときは、薄膜半導体の厚さが、イオン注入の深さに依存することから、比較的膜厚の大きい薄膜半導体を得難いとか、イオン注入に伴う製造装置が大掛かりになる。
【０００５】
【発明が解決しようとする課題】
本発明は、このような例えば薄膜半導体および薄膜半導体装置等を、容易に、量産的に製造することのできる方法を先に例えば特願平９−５３３５４号出願、特願平９−６３１３５号出願等において提供した。これらの方法は、半導体基体表面に高多孔率層を分離層とする多孔質層、あるいは空洞層による分離層を形成し、この分離層における分離によって薄膜半導体等を得るというものである。
【０００６】
本発明においては、この方法による特徴に加え、さらに上述した従来のＳＯＩ構造による薄膜半導体の製造方法における諸問題、すなわち材料の損失、膜厚の高精度の制御等の課題の解決を図った薄膜半導体の製造方法を提供する。
【０００７】
【課題を解決するための手段】
本発明においては、半導体基体表面に、低電流密度の第１陽極化成処理により、低多孔率の多孔質層を形成する工程と、高電流密度の第２陽極化成処理により、上記半導体基体に、分離層となる高多孔率の多孔質層を形成する工程と、半導体基体表面の低多孔率の多孔質層上に半導体膜を成膜する工程と、この半導体膜を有する半導体基体を、上記半導体膜側において支持基板とアニールによって接合する接合工程と、支持基板と半導体基体とを引き離す応力を外部から加えることにより、分離層において、上記支持基板に接合された半導体膜を、上記半導体基体から分離する分離工程とを経て薄膜半導体を製造する。
【０００８】
上述した本発明方法によれば、半導体基体表面自体を陽極化成によって変化させて分離層を形成するものであるので、分離層の形成を容易に、大掛かりな装置を必要とせずに形成することができる。
【０００９】
また、本発明方法においては、最終的に形成する薄膜半導体は、半導体膜によって構成されるものであり、この成膜による半導体膜の厚さの制御は高精度をもって行うことができることから、最終的に得る薄膜半導体の厚さは、過不足なく十分に薄く、あるいはいわゆる厚膜半導体と称される程度に厚い膜厚とすることもできる。
【００１０】
また、本発明方法によれば、半導体基体に、分離層となる高多孔率の多孔質層の形成を行い、これの上に半導体膜の成膜をなすものであるので、半導体基体を研磨して薄膜化する場合における半導体材料の損失、すなわち無駄を回避することができる。
【００１１】
さらに、この半導体基体は、半導体膜の分離後においては、他の半導体基体上に形成された半導体膜に対する支持基板として用いることができ、全く材料の無駄を回避できるものである。
【００１２】
【発明の実施の形態】
本発明においては、上述したように、半導体基体表面を陽極化成処理工程を経て、互いに多孔率（ポロシティ）が異なる２層以上の層からな分離層が形成された多孔質層を形成する工程と、半導体膜の成膜工程と、この半導体膜を有する半導体基体を、半導体膜側において支持基板とアニールによって接合する接合工程と、分離層によって、支持基板に接合された半導体膜を、半導体基体から分離する分離工程とを経て支持基板上に半導体膜が形成された、いわゆるＳＯＩ構造の薄膜半導体を製造する。
【００１３】
支持基板が導電性を有する場合において、支持基板と、これに接合される半導体膜との間に、絶縁層を介在させて置き、支持基板と半導体膜との絶縁性を保持する。
この絶縁層は、半導体膜の表面の熱酸化によって形成することができる。
【００１４】
また、上述した分離工程後には、半導体膜に残された多孔質層を除去する工程を採ることができる。
この多孔質層の除去を行う場合においては、多孔質層と半導体膜との間に、この半導体膜とエッチング性を異にする材料膜を介在させて、薄膜半導体を構成する半導体膜を確実に残して多孔質層の除去を行う。
【００１５】
上述した半導体基体表面を陽極化成処理工程を経て、分離層が形成された多孔質層を形成する工程と、半導体膜の成膜工程と、この半導体膜を有する半導体基体を、半導体膜側において支持基板とアニールによって接合する接合工程と、分離層によって、支持基板に接合された半導体膜を、半導体基体から分離する分離工程とを経て支持基板上に半導体膜が形成された薄膜半導体を製造する方法をそれぞれ適用した少なくとも第１および第２の製造工程を採り、第１の製造工程における半導体膜の分離がなされた半導体基板を、第２の製造工程における支持基板として用いるようにすることができる。
【００１６】
このように、半導体膜の分離がなされた半導体基板を、他の薄膜半導体の製造方法における支持基板として用いる場合において、この半導体基板に残された多孔質層を除去する。
【００１７】
上述した少なくとも第１および第２の製造工程を採る場合において、少なくとも上記第１の製造工程における半導体基板として両面研磨がなされた半導体基板を用いて一方の研磨面に上記陽極化成処理工程を経て分離層を有する多孔質層を形成し、第２の製造工程における支持基板として、上記第１の製造工程において用いられ半導体膜と分離された半導体基板を用い、この半導体基板の他方の研磨面を、第２の製造工程における上記半導体基板の上記半導体膜を有する側の面への接合面とする方法を採ることができる。
【００１８】
本発明方法で用いられる半導体基体、および成膜される半導体膜は、Ｓｉ，ＧａＡｓ，ＧａＰ，ＧａＮ，ＳｉＧｅによって構成することができ、半導体基体はこれらの単結晶あるいは多結晶体によって、また成膜される半導体膜は単結晶膜、多結晶膜、非晶質膜等とすることができる。しかしながら、成膜される半導体膜を、単結晶膜とするときは、半導体基体と成膜される半導体膜は、互いに同一系統の材料もしくは格子定数が同等の材料によって構成することが好ましい。
【００１９】
半導体基体に対する陽極化成は、フッ化水素とエタノールを含有する電解溶液中、あるいはフッ化水素とメタノールを含有する電解溶液中で行うことができる。
【００２０】
この陽極化成は、公知の方法、例えば伊藤らによる表面技術Ｖｏｌ．４６，Ｎｏ．５，ｐｐ．８〜１３，１９９５〔多孔質Ｓｉの陽極化成〕に示された方法によることができる。すなわち、例えば図１にその概略構成図を示す２重セル法で行うことができる。この方法は、第１および第２の槽１Ａおよび１Ｂを有する２槽構造の電解溶液槽１が用いられる。そして、両槽１Ａおよび１Ｂ間に多孔質層を形成すべき半導体基体１１を配置し、両槽１Ａおよび１Ｂ内に、直流電源２が接続された対の白金電極３Ａおよび３Ｂの各一方が配置される。電解溶液槽１の第１および第２の槽１Ａおよび１Ｂ内には、それぞれ例えばフッ化水素ＨＦとエタノールＣ2 Ｈ5 ＯＨとを含有する電解溶液４、あるいはフッ化水素ＨＦとメタノールＣＨ3 ＯＨとを含有する電解溶液４が収容され、第１および第２の槽１Ａおよび１Ｂにおいて電解溶液４に半導体基体１１の両面が接触するように配置され、かつ両電極３Ａおよび３Ｂが電解溶液４に浸漬配置される。そして、半導体基体１１の多孔質層を形成すべき表面側の槽１Ａ内の電解溶液４に浸漬されている電極３Ａ側を負極側として、直流電源２が接続されて両電極３Ａおよび３Ｂ間に通電がなされる。このようにすると、半導体基体１１側を陽極側、電極３Ａを陰極側とする給電がなされ、これにより、半導体基体１１の電極３Ａ側に対向する表面が侵蝕されて多孔質化する。
【００２１】
この２槽セル法によるときは、オーミック電極を半導体基体に被着形成することが不要となり、このオーミック電極から不純物が半導体基体に導入することが回避される。
【００２２】
陽極化成は、上述した２槽セル法による場合に限られるものではなく、例えば図２に概略構成図を示す単槽セル法によることもできる。この例では単槽の電解溶液槽１が設けられ、その例えば底面に設けた開口１Ｈに対向して、陽極化成を行う半導体基体１１が、Ｏリング５を介して液密に衝合して配置される。電解溶液槽１内には電解溶液４が収容されて、底部に配置された半導体基体１１の陽極構成を行う面に電解溶液４が接触するようになされる。槽１内の電解溶液４中には、例えはＰｔ電極板より成る一方の電極３Ａが浸漬される。半導体基体１１の裏面には例えばカーボン電極より成る他方の電極３Ｂが、できるだけ陽極化成を行う面の全域に亘って対向するように面接触して配置される。そして、電解溶液４中に浸漬された電極３Ａ側を負極側として、両電極３Ａおよび３Ｂ間に直流電源２が挿入されて、通電がなされる。このようにする場合においても、半導体基体１１の電極３Ａと対向する側の面が陽極化成される。
【００２３】
そしてこの陽極化成における条件の選定により、形成される多孔質層の構造が変化するものであり、これによってこれの上に形成する半導体膜の結晶性および剥離性が変化する。
【００２４】
また、上述の陽極化成において、光遮断をなして暗所において行うときは、多孔質層の表面の凹凸を小とすることができる。したがって、これの上に半導体膜のエピタキシャル成長を行うときは、結晶性に優れたエピタキシャル成長を行うことができる。
【００２５】
本発明方法においては、前述したように、多孔率を異にする２層以上の層からなる多孔質層を形成するものであり、この場合、陽極化成処理において、電流密度が異なる２段階以上の多段階陽極化成法を採用する。具体的には、表面に多孔率が低いすなわち口径の小さい微細孔による比較的緻密な低多孔率の多孔質層を作製するため、まず、低電流密度で第１陽極化成を施す。多孔質層の膜厚は時間に比例するので、所望する膜厚になるような時間で陽極化成を行う。その後、かなり高い電流密度で第２陽極化成を行えば、最初に形成された低多孔率の多孔質層によって少くとも表面層が形成され、これより下側（内側）に多孔率の大きい高多孔率の多孔層が形成される。すなわち、少くとも多孔率の低い低多孔率質層と、多孔率の高い高多孔率層を有する多孔質層が形成される。
【００２６】
あるいは、最初に低電流密度の第１陽極化成を行い、次いで第１陽極化成よりもやや高い電流密度の第２陽極化成を行い、更にこれより高い電流密度の第３の陽極化成の３段階の陽極化成によって多孔質層の形成を行うことができる。
このように、３段階とする陽極化成を行う場合、第１陽極化成で形成される多孔率が低い表面層はそのまま低い多孔率を保ち、第２陽極化成で多孔率がやや高い中間多孔率層、すなわちバッファー層が、表面層より下側（内側）、すなわち多孔質層の表面から半導体基体との界面寄り側に形成され、更に第３陽極化成で中間多孔率層の中間部もしくはこれの下に、例えば分離層となる高多孔率層が形成される。
【００２７】
多孔質層を形成した後は、常圧あるいは減圧における水素ガス雰囲気中あるいは真空中で加熱するとか、Ｈｅ，Ｎｅ，Ａｒ，Ｋ等の第８族元素ガス中で加熱することが好ましい。また、この加熱工程の前に、多孔質層を熱酸化することが好ましい。
【００２８】
この多孔質層は、その結晶性を維持したまま多孔質される。したがって、この多孔質層上に、材料膜として、例えば半導体膜をエピタキシャル成長によって成膜することができる。材料膜、例えば半導体膜の成膜は、ＭＯＣＶＤ（有機金属化学的気相成長法）、ＣＶＤ（化学的気相成長）法、ＭＢＥ（分子線エピタキシー）法、スパッタリング等によることができ、単結晶、多結晶、非晶質の各膜として形成することができるし、更に、例えば非晶質膜として形成して後、アニールによって、多結晶もしくは単結晶化することができる。
また、この半導体膜は、単層の半導体膜によって構成することもできるが、太陽電池を構成する場合等においては、２層以上の複層半導体膜とすることができる。
【００２９】
このように、半導体基体上にエピタキシャル成長した材料膜、例えば半導体膜を半導体基体から剥離するが、この剥離に先立って半導体膜上に、例えば支持基板フレキシブル樹脂シート等による支持基板を接合してこの支持基板と半導体膜とを一体化した後、半導体膜を支持基板と共に、半導体基体から、この半導体基体に形成した多孔質層を介して剥離することができる。
【００３０】
この支持基板は、フレキシブルシートに限られるものでなくガラス基板、樹脂基板あるいは例えば所要のプリント配線がなされたフレキシブル、もしくは剛性、いわゆる堅い（リジッド）な透明プリント基板によって構成することもできるものである。
【００３１】
一方、残された半導体基体は、再び上述した薄膜体、例えば薄膜半導体の製造に繰り返して使用される。また、この繰り返し使用されて薄くなった半導体基体は、これ自体を薄膜半導体として用いることができる。
【００３２】
尚、本発明においては、各温度はパイロメータによって測定したものである。
【００３３】
次に、本発明を、実施例を挙げて説明する。しかしながら、本発明は、この実施例に限定されるものではない。
各実施例における電解溶液を構成するＨＦは４９％溶液、Ｃ2 Ｈ5 ＯＨは工業エタノールを用いた。
【００３４】
〔実施例１〕
図３および図４の製造工程図を参照して説明する。
この実施例においては、高濃度にボロンＢがドープされて、比抵抗例えば０．０１〜０．０２Ωｃｍとされた単結晶Ｓｉによるウエファ状の半導体基体１１を用意した（図３Ａ）。
【００３５】
そして、この半導体基体１１の表面を暗所中で陽極化成して半導体基体１１の表面に多孔質層を形成した。この場合図１で説明した２槽構造の陽極化成装置を用い、第１および第２の槽１Ａおよび１Ｂ内にＨＦ：Ｃ2 Ｈ5 ＯＨ＝１：１による電解溶液を注入した。そして電解溶液中に浸漬配置したＰｔ電極３Ａおよび３Ｂ間に直流電源２によって電流を流した。
【００３６】
先ず、電流密度１ｍＡ／ｃｍ2 の低電流で８分間通電した。このようにすると、その微細孔の口径が小さい緻密な多孔質の表面層１２Ｓが形成される（図３Ｂ）。
一旦通電を止めた後、電流密度７ｍＡ／ｃｍ2 で８分間通電した。このように最初に行った陽極化成に比し高い電流の通電による陽極化成を行うと、表面層１２Ｓの微細孔に比し口径が大きい、表面層１２Ｓに比して多孔率が高い中間多孔率層１２Ｍによるバッファ層が、表面層１２Ｓの下層すなわち表面層１２Ｓより内側に表面層１２Ｓの面に沿って形成される（図３Ｃ）。
更に、一旦通電を止めた後、更に高電流密度の８０ｍＡ／ｃｍ2 の高電流密度で０．３秒間の通電を行い、その後１分間の通電停止を行って、再び８０ｍＡ／ｃｍ2 の電流密度で０．３秒間の通電を行い、その後１分間の通電停止を行って、更に再び８０ｍＡ／ｃｍ2 の電流密度で０．３秒間の通電を行った。このようにすると、中間多孔率層１２Ｍ内に、すなわち中間多孔率層１２Ｍによって上下に挟み込まれた位置に、この中間多孔率層１２Ｍに比して高い多孔率とされた高多孔率層１２Ｈすなわち分離層が中間層１２Ｍの面方向に沿って形成された（図３Ｄ）。このようにして、表面層１２Ｓと、中間多孔率層１２Ｍと、高多孔率層１２Ｈとの重ね合せによる多孔質層１２が形成された。
【００３７】
この多孔質層１２が形成された半導体基体１１を、常圧Ｓｉエピタキシャル成長装置内で先ず、Ｈ2 雰囲気中でアニールした。このアニールは、室温から１０３０℃までの加熱昇温時間を約２０分とし、その後この１０３０℃に約３０分間保持して行った。このＨ2 中アニールにより、多孔質層１２の表面は平坦で滑らかになった。また、このアニールによって多孔率層１２Ｈと中間多孔率層１２Ｍとの界面付近の分離強度が一層弱められ、確実な分離がなされる分離層となった。
【００３８】
その後、上述のアニール温度１０３０℃から１０００℃に降温して、ＳｉＨ4 ガスと、Ｂ2 Ｈ6 ガスとを供給してＣＶＤ（化学的気相成長）法によるＳｉのエピタキシャル成長を４分間行って多孔質層１２の表面層１２Ｓ上に、厚さ約１．１μｍで不純物濃度が約１×１０19atoms/cm3 の高濃度のｐ型すなわちｐ+ による半導体層による材料膜３３を成膜し、続いてこれの上に、同様のエピタキシャル成長によるが、そのＢ2 Ｈ6 によるボロンＢの低濃度ドープによるエピタキシャル成長を４分間行って材料膜３３上に、厚さ１．１μｍで不純物濃度が約１×１０16atoms/cm3 の半導体膜１３を成膜する（図４Ａ）。この材料膜３３は、半導体膜１３とは、後述する多孔質層１２のエッチャントのＫＯＨに対するエッチング性が相違するものであり、このエッチャントに対し、半導体膜１３より十分高いエッチング性を有する。
【００３９】
その後、半導体膜１３の表面を熱酸化して絶縁層１４を形成し、これの上にＳｉ基板による支持基板１５を接合する（図４Ｂ）。この接合は、支持基板１５としてのＳｉ基板をアルカリ洗浄を行って表面を親水性にして、ＳｉＯ2 絶縁層１４上に衝合し、拡散炉すなわち加熱炉中で、Ｎ2 雰囲気中で１１００℃、３０分間のアニールを行った。これによって、半導体基体１１とＳｉ支持基板１５とが接合合体された。
【００４０】
支持基体１１と、半導体基体１１とを引き離す応力を外部から加える。このようにすると、脆弱な分離層、すなわち高多孔率層１２Ｈにおいて、分離（剥離）が生じ、半導体膜１３が、半導体基体１１より支持基板１５と共に分離される（図４Ｃ）。
【００４１】
その後、支持基板１５に一体化された半導体膜１３上に残された多孔質層１２をエッチング除去する。このエッチングはＫＯＨ水溶液によって行うことができる。このエッチャントは、Ｓｉ多孔質層１２と、上述の高濃度ｐ+ 層による材料膜３３がエッチングされ、この材料膜３３に比しＫＯＨエッチャントに対してエッチング性が低いｐ- 層による半導体膜１３が、残されて外部に露呈する（図４Ｄ）。このようにして露呈された半導体膜１３の表面は、平滑性にすぐれたエッチング面となる。
【００４２】
このようにして支持基板１５上に絶縁層１４を介して半導体膜１３を有するＳＯＩ構造の薄膜半導体２３を得た。
【００４３】
〔実施例２〕
この実施例においては、それぞれ実施例１と同様の一連の製造工程を採る第１の製造工程と、第２の製造工程とを行う。そして、第１の製造工程において、半導体膜１３の分離がなされて残された図４Ｃに示す半導体基体１１に対し、これの上に残された多孔質層１２を例えばＫＯＨエッチャントによって除去し、研磨して、この半導体基体１１を、第２の製造工程における図４Ｂで示す支持基板１５として用いて、その研磨面を半導体膜１３のＳｉＯ2 絶縁層１４に、実施例１で説明したと同様の方法によって接合する。そして、実施例１で説明したと同様の方法を採って、この第２の製造工程によって図４Ｄに示すＳＯＩ構造の薄膜半導体を得る。
【００４４】
尚、この実施例２において、陽極化成がなされる半導体基体１１として、予め両面が研磨された半導体基体１１を用いることによって、第１の製造工程において、半導体膜１３の分離がなされて残された図４Ｃに示す半導体基体１１を、第２の製造工程における図４Ｂで示す支持基板１５として用いるに当たり、その陽極化成がなされず、しかもすでに研磨のなされた側の研磨面を半導体膜１３のＳｉＯ2 絶縁層１４に、実施例１で説明したと同様の方法によって接合することができる。このように、両面研磨した半導体基体１１を構成する場合、その陽極化成処理は、図２で説明した単槽の陽極化成処理装置を用いることによって、多孔質膜の形成面とは反対側の研磨面の表面性をより良好に保持できる。
【００４５】
〔実施例３〕
この実施例においては、実施例１と同様に、比抵抗例えば０．０１〜０．０２Ωｃｍとされた単結晶Ｓｉによるウエファ状の半導体基体１１を用意し（図３Ａ）、暗所中で図１で説明した２槽構造の陽極化成装置を用い、第１および第２の槽１Ａおよび１Ｂ内にＨＦ：Ｃ2 Ｈ5 ＯＨ＝１：１による電解溶液を注入して電極３Ａおよび３Ｂ間に直流電源２によって電流を流した。
【００４６】
この場合においても、先ず、電流密度１ｍＡ／ｃｍ2 の低電流で８分間通電して微細孔の口径が小さい緻密な多孔質の表面層１２Ｓを形し（図３Ｂ）、一旦通電を止めた後、電流密度７ｍＡ／ｃｍ2 で８分間通電した。このようにして表面層１２Ｓの微細孔に比し口径が大きい、表面層１２Ｓに比して多孔率が高い中間多孔率層１２Ｍによるバッファ層を、表面層１２Ｓの下層すなわち表面層１２Ｓより内側に表面層１２Ｓの面に沿って形成する（図３Ｃ）。更に、一旦通電を止めた後、更に高電流密度の８０ｍＡ／ｃｍ2 の高電流密度で０．３秒間の通電を行い、その後１分間の通電停止を行って、再び８０ｍＡ／ｃｍ2 の電流密度で０．３秒間の通電を行い、その後１分間の通電停止を行って、更に再び８０ｍＡ／ｃｍ2 の電流密度で０．３秒間の通電を行った。このようにすると、中間多孔率層１２Ｍ内に、すなわち中間多孔率層１２Ｍによって上下に挟み込まれた位置に、この中間多孔率層１２Ｍに比して高い多孔率とされた高多孔率層１２Ｈすなわち分離層が中間層１２Ｍの面方向に沿って形成された（図３Ｄ）。このようにして、表面層１２Ｓと、中間多孔率層１２Ｍと、高多孔率層１２Ｈとの重ね合せによる多孔質層１２が形成された。
【００４７】
この多孔質層１２が形成された半導体基体１１を、この実施例においては、８０Torrの減圧エピタキシャル成長装置を用いて雰囲気中でアニールした。このアニールは、室温から１０３０℃までの加熱昇温時間を約２０分とし、その後この１０３０℃に約３０分間保持して行った。このＨ2 中アニールにより、多孔質層１２の表面は平坦で滑らかになった。また、このアニールによって多孔率層１２Ｈと中間多孔率層１２Ｍとの界面付近の分離強度が一層弱められ、確実な分離がなされる分離層となった。
【００４８】
その後、上述のアニール温度から９００℃に降温して、ＳｉＨ4 ガスと、ＧｅＨ4 ガスとを供給してＣＶＤ法によるＳｉＧｅ層による材料膜３３を形成した。そして、続いて供給ガスとしてＳｉＨ4 ガスと、Ｂ2 Ｈ6 ガスとに変更してエピタキシャル成長を行ってボロンＢの低濃度ドープによる不純物濃度が約１×１０16atoms/cm3 の半導体膜１３をエピタキシャル成長によって成膜する（図４Ａ）。この材料膜３３は、半導体膜１３とは、後述する多孔質層１２のエッチャントのフッ硝酸に対するエッチング性が相違するものであり、このエッチャントに対し、半導体膜１３より十分高いエッチング性を有する。
【００４９】
その後、半導体膜１３の表面を熱酸化して絶縁層１４を形成し、これの上にＳｉ基板による支持基板１５を接合する（図４Ｂ）。この接合は、支持基板１５としてのＳｉ基板をアルカリ洗浄を行って表面を親水性にして、ＳｉＯ2 絶縁層１４上に衝合し、拡散炉すなわち加熱炉中で、Ｎ2 雰囲気中で１１００℃、３０分間のアニールを行った。これによって、半導体基体１１とＳｉ支持基板１５とが接合合体された。
【００５０】
支持基体１１と、半導体基体１１とを引き離す応力を外部から加える。このようにすると、脆弱な分離層、すなわち高多孔率層１２Ｈにおいて、分離（剥離）が生じ、半導体膜１３が、半導体基体１１より支持基板１５と共に分離される（図４Ｃ）。
【００５１】
その後、支持基板１５に一体化された半導体膜１３上に残された多孔質層１２をエッチング除去する。このエッチングはフッ硝酸によって行うことができる。このエッチャントは、Ｓｉ多孔質層１２と、上述のＳｉＧｅ層による材料膜３３がエッチングされ、この材料膜３３に比しＫＯＨエッチャントに対してエッチング性が低いｐ- 層による半導体膜１３が、残されて外部に露呈する（図４Ｄ）。このようにして露呈された半導体膜１３の表面は、やや平滑性に劣ることから、この場合、化学研磨によって表面の平滑化を行うことができる。
【００５２】
このようにして支持基板１５上に絶縁層１４を介して半導体膜１３を有するＳＯＩ構造の薄膜半導体２３を得た。
【００５３】
〔実施例４〕
この実施例においても、それぞれ実施例３と同様の一連の製造工程を採る第１の製造工程と、第２の製造工程とを行う。そして、第１の製造工程において、半導体膜１３の分離がなされて残された図４Ｃに示す半導体基体１１に対し、これの上に残された多孔質層１２を例えばＫＯＨエッチャントによって除去し、研磨して、この半導体基体１１を、第２の製造工程における図４Ｂで示す支持基板１５として用いて、その研磨面を半導体膜１３のＳｉＯ2 絶縁層１４に、実施例１で説明したと同様の方法によって接合する。そして、実施例１で説明したと同様の方法を採って、この第２の製造工程によって図４Ｄに示すＳＯＩ構造の薄膜半導体を得る。
【００５４】
尚、この実施例４においても、陽極化成がなされる半導体基体１１として、予め両面が研磨された半導体基体１１を用いることによって、第１の製造工程において、半導体膜１３の分離がなされて残された図４Ｃに示す半導体基体１１を、第２の製造工程における図４Ｂで示す支持基板１５として用いるに当たり、その陽極化成がなされず、しかもすでに研磨のなされた側の研磨面を半導体膜１３のＳｉＯ2 絶縁層１４に、実施例１で説明したと同様の方法によって接合することができる。この場合においても、図２の陽極化成処理装置を用いることができる。
【００５５】
また、上述した実施例では、多孔質層１２に高多孔率層１２Ｈによる分離層を形成し、多孔質層１２上に半導体膜１３の成膜を行った場合であるが、陽極化成の条件の選定と、さらにその後のアニール条件との選定によって、多孔質層を形成して後に、この多孔質層の下層側に、複数の柱状体が分散されて連結された分離層となる空洞層と、これの上に単結晶半導体層とを発生させた半導体基体１１に対して半導体膜の成膜を行う方法を採ることができる。
【００５６】
この場合、単結晶半導体層上の多孔質層上に例えば半導体膜の成膜を行って空洞層による分離層によって半導体膜を半導体基体から分離するとか、あるいは多孔質層をエッチング除去して、この多孔質層の除去によって外部に露呈した単結晶半導体層に、半導体膜のエピタキシャル成長を行って、この半導体膜を、上述の空洞層による分離層において分離する。
【００５７】
このようにして、例えば薄膜半導体、ＳＯＩ構成による薄膜半導体を得る場合等において、上述した本発明を適用することができる。
【００５８】
この場合においても、分離によって残された半導体基体１１を、支持基板として用いることができる。この場合の一実施例を実施例５として図５を参照して説明する。
【００５９】
〔実施例５〕
先ず、半導体基体、例えば高濃度にボロンＢがドープされて、比抵抗例えば０．０１〜０．０２Ωｃｍとされた単結晶Ｓｉによる両面が研磨されたウエファ状半導体基体１１を用意した（図５Ａ）。
【００６０】
そして、この半導体基体１１に対して多段階陽極化成を行って半導体基体１１の表面に多孔質層を形成した。
この実施例においては、図２で説明した１槽構造の陽極化成装置を用いて陽極化成を暗所で行った。この場合、電解溶液は、ＨＦ：Ｃ2 Ｈ5 ＯＨ＝１：１を用いた。そして、両電極３Ａおよび３Ｂ間に直流電流を通電した。
【００６１】
先ず、電流密度を、０ｍＡ／ｃｍ2 から１ｍＡ／ｃｍ2 へと約１分掛けて傾斜的に増加させて行き、この１ｍＡ／ｃｍ2 の低電流で８分間通電する低電流通電を行った。これにより多孔率が低い多孔質の表面層１２Ｓが形成された。
次に、電流密度を、１ｍＡ／ｃｍ2 から７ｍＡ／ｃｍ2 へと約３０秒掛けて傾斜的に増加させて行き、この７ｍＡ／ｃｍ2 の中電流で８分間通電する中電流通電を行った。これにより多孔率が表面層１２Ｓに比しては高い中間多孔率層１２Ｍが形成された多孔質層１２が形成された（図５Ｂ）。
【００６２】
次に、電流密度を、先の両通電電流密度より高い８０ｍＡ／ｃｍ2 に高めて０．３秒間通電し、その後通電を停止して１分間経過して後、再び８０ｍＡ／ｃｍ2 に高めて０．３秒間通電し、更にその後通電を停止して１分間経過して後、更に８０ｍＡ／ｃｍ2 に高めて０．３秒間の通電する間欠的高電流通電を行った。その後、この半導体基体を常圧Ｓｉエピタキシャル成長装置によって、Ｈ2 雰囲気中で熱処理すなわちアニールした。このアニールは、室温から１１２０℃に約２０分間掛けて昇温し、この温度で約５０分間保持した。このようにすると、多孔質層１２の表面層１２Ｓの表面が平坦で滑らかになり、多孔質層１２内の、多孔質層と半導体基体１１との界面側に位置して、多孔質層１２の面に沿って広がる空洞層４０が発生するとともに、空洞層４０上に単結晶半導体層４１が生じた（図５Ｃ）。この空洞層４０には、複数の柱状体４２が、分散して植立するように発生していわば半導体基体１１の界面に対して単結晶半導体層４１を半導体基体１１に対して連結する連結柱として機能すると共に、空洞層４０に所要の分離性を保持する分離層として機能を奏せしめる。
【００６３】
その後、多孔質層１２を、ＨＣｌによってエッチングして単結晶半導体層４１を外部に露呈する（図５Ｄ）。
このように外部に露呈した単結晶半導体層４１上に、例えばＳｉによる半導体膜１３をエピタキシャル成長する。そして、このＳｉ半導体膜１３の表面に、絶縁層１４を、例えばＳｉ半導体膜１３の表面熱酸化によって形成する（図５Ｅ）。
そして、この絶縁層１４上にＳｉ基体による支持基板１５の接合を行う（図５Ｆ）。この接合は、例えば予めＳｉ支持基板１５をアルカリ洗浄して表面を親水性としておき、これを絶縁層１４が形成された半導体膜１３上に合致させ、この状態で、例えば拡散炉において、Ｈ2 雰囲気中で１０００℃、３０分のアニールを行うことによって接合することができる。
【００６４】
その後、支持基板１５に接合された半導体膜１３を単結晶半導体層４１と共に、脆弱な空洞層４０の破壊によって半導体基体１１から分離する（図５Ｇ）。このようにすると、支持基板１５に絶縁層１４を介して半導体膜１３および単結晶半導体層４１が接合されたＳＯＩ構造の薄膜半導体が形成されるとともに、これと分離された上述の空洞層４０より下層の半導体基体１１Ｓ1 が分離される。
【００６５】
このようにして、図５Ａ〜図５Ｇで説明した一連の工程による製造工程の複数を、順次直列的に、あるいは並列的に行う。つまり、図５Ａ〜図５Ｇで説明した一連の工程による第１の製造工程と、同様に図５Ａ〜図５Ｇで説明した一連の工程による他の第２の製造工程、更に同様に図５Ａ〜図５Ｇで説明した一連の工程による他の第３の製造工程・・・を行うものであり、この場合、第１の製造工程における図５Ｆで示した支持基板１５を、これより前、あるいは一部並行して行った他の上述したと同様の一連の工程で分離された半導体基体１１ｓ0 によって構成する。そして、第２の一連の工程における図５Ｆで示した支持基板１５を、これより前、あるいは平行して行った第１の一連の工程で分離された半導体基体１１ｓ1 によって構成する。
【００６６】
このようにして、他の一連の製造工程で生じた半導体基体１１の残されたすなわち分離によって生じた半導体基体１１ｓ（１１ｓ0 ，１１ｓ1 ・・・）を、支持基板１５として利用するものである。
【００６７】
しかしながら、支持基板１５は、上述したような１回の図５Ａ〜図５Ｇで説明した一連の工程によって発生した半導体基体を用いる場合に限られるものではなく、分離された半導体基体１１ｓを再び初期の半導体基体１１として用いて複数回の上述の一連の作業を行って所要の厚さに減少した半導体基体１１ｓに関して支持基板１５として利用することもできる。
【００６８】
尚、本発明における空洞層４０および単結晶半導体層４１の形成のアニールは、常圧あるいは減圧におけるＨ2 ガス雰囲気中でのアニールのみならず、前述したように、真空中、あるいはＨｅ，Ｎｅ，Ａｒ，Ｋｒ等の周期律表において第８族元素ガス中でのアニールによることができる。
【００６９】
上述の陽極化成において、大電流通電、長時間通電等によって半導体例えばＳｉの基体側からの剥離が生じ、このＳｉくずが電解液槽に付着する場合がある。この場合は、基体１１をとり出して後、電解液に換えて槽内にフッ硝酸を注入することによって不要なＳｉ等の半導体くずをエッチング除去することができる。
【００７０】
また、上述した各例においては半導体膜１３の半導体基体１１からの分離を、互いに引き離す外力を与えて剥離した場合であり、この場合前述したように真空吸着によって行うことができる。また、あるいは超音波振動によって空洞層や高多孔率層による分離層における分離をすることができる。
【００７１】
また、陽極化成を、フッ化水素とエタノールを含有する電解溶液、あるいは、フッ化水素とメタノールの混合液中で行うことにより、多孔質層を容易に形成することができる。この場合、陽極化成の電流密度を変える際に、この電解溶液の組成も変えることにより、多孔率の調整範囲が更に大きくなる。
【００７２】
また、陽極化成中に光を照射することによる、多孔質層の表面の凹凸の発生が著しくなり、エピタキシャル半導体膜の結晶性が悪くなるが、上述の実施例におけるように、陽極化成を暗所で行うことにより、この凹凸を軽減ないしは回避できて、良好な結晶性を有するエピタキシャル半導体膜を形成することができる。
【００７３】
また、半導体膜１３として、シリコンＳｉ膜を成膜する場合、表面平滑性にすぐれたＳｉ膜を得るにはＳｉ供給の原料ガスとしては塩素系ガスのＳｉＣｌ4 ，ＳｉＨＣｌ3 ，Ｓｉ2 Ｈ2 Ｃｌ2 等による成膜が好ましく、例えば太陽電池におけるよう受光効率を高めるために表面に微細凹凸を発生させるには、半導体膜の成膜に先立ってＨＣｌによるエッチングを行って後、シラン系ガスＳｉＨ4 ，Ｓ2 Ｈ6 等による成膜を行うことが好ましい。
また、本発明製造方法によれば、多孔質層の形成とアニールによって分離層の形成を行うものであるが、この多孔質層の形成条件や、アニール条件の選定によって、分離層の強度を選定できることから、半導体基板の使用目的に応じて、その分離強度を容易、かつ確実に選定することができる。
【００７４】
尚、上述した例では、支持基板１５として、Ｓｉ基板を用いた場合であるが、例えば実施例１、実施例３において他の基板、例えばフレキシブル樹脂基板、もしくは剛性（リジッド）を有する絶縁基板等を用いることができる。しかしながら、支持基板１５を、半導体膜１３と同一材料によって構成するときは、その熱膨張率が同等であることによる熱歪みによる撓みや剥離の発生を回避できる利点がある。
【００７５】
また、上述した各実施例において、その半導体膜１３に、各種半導体素子等の回路素子を形成することによって薄膜半導体構成による半導体集積回路装置を構成するとか、半導体膜１３を複数の例えば導電型を異にする複数の半導体層が積層された複合半導体層構成とすることによって太陽電池を構成することもできるなど本発明製造方法によれば、各種の半導体装置を製造する場合に適用することができる。
【００７６】
上述した本発明方法によれば、半導体基体表面自体を陽極化成によって変化させて分離層を形成するものであるので、分離層の形成を容易に、大掛かりな装置を必要とせずに形成することができる。
【００７７】
また、本発明方法においては、最終的に形成する薄膜半導体は、半導体膜によって構成されるものであり、この成膜による半導体膜の厚さの制御は高精度をもって行うことができることから、最終的に得る薄膜半導体の厚さは、過不足なく十分に薄く、あるいはいわゆる厚膜半導体と称される程度に厚い膜厚とすることもできる。
【００７８】
また、本発明方法によれば、半導体基体に、分離層の形成を行い、これの上に半導体膜の成膜をなすものであるので、半導体基体を研磨して薄膜化する場合おける半導体材料の損失、すなわち無駄を回避することができる。
【００７９】
さらに、この半導体基体は、半導体膜の分離後においては、他の半導体基体上に形成された半導体膜に対する支持基板として用いることができ、全く材料の無駄を回避できるものである。
【００８０】
【発明の効果】
上述したように、本発明方法によれば、分離層の形成を容易に、大掛かりな装置を必要とせずに形成することができる。
また、薄膜半導体の厚さは、過不足なく十分に薄く、あるいはいわゆる厚膜半導体と称される程度に厚い膜厚とすることもできる。
また、本発明方法によれば、半導体基体に、分離層の形成を行い、これの上に半導体膜の成膜をなすものであるので、半導体基体を研磨して薄膜化する場合における半導体材料の損失、すなわち無駄を回避することができる。
さらに、この半導体基体は、半導体膜の分離後においては、他の半導体基体上に形成された半導体膜に対する支持基板として用いることができ、全く材料の無駄を回避できるものである。
したがって、本発明製造方法によればコストの低減化をはかることができる。
【図面の簡単な説明】
【図１】本発明方法に用いる陽極化成装置の一例の断面図である。
【図２】本発明方法に用いる陽極化成装置の他の例の断面図である。
【図３】Ａ〜Ｄは本発明方法の一例の工程図（その１）である。
【図４】Ａ〜Ｄは本発明方法の一例の工程図（その２）である。
【図５】Ａ〜Ｇは本発明方法の他の一例の工程図である。
【符号の説明】
１ 電解溶液槽、１Ａ 第１の槽、１Ｂ 第２の槽、２ 直流電源、３Ａ，３Ｂ 電極、４ 電解溶液、１１ 半導体基体、１２ 多孔質層、１２Ｓ 表面層、１２Ｍ 中間多孔率層、１２Ｈ 高多孔率層、１３ 半導体膜、１５ 支持基板、４０ 空洞層、４１ 単結晶半導体層、４２ 柱状体
【発明の属する技術分野】
本発明は、いわゆるＳＯＩ(Semiconductor on Insulator)構造による薄膜半導体を得る場合に適用して好適な薄膜半導体の製造方法に係わる。
【０００２】
【従来の技術】
例えば各種単体半導体装置、例えばトランジスタ、発光素子、太陽電池、更にこれら半導体素子が複数形成されてなる半導体集積回路等の半導体装置を構成する場合において、しばしばＳＯＩ構造等の薄膜半導体構造をとする。
【０００３】
このようなＳＯＩ構造の薄膜半導体を製造する方法としては、例えば２枚の半導体基板の、例えば一方の半導体基板に絶縁層を形成して置き、この絶縁層を介して両半導体基板を接合して一方の半導体基板を所要の厚さに研磨してこの肉薄化された半導体基板による薄膜半導体が形成されたＳＯＩ型の薄膜半導体を得る方法等が知られている。しかしがら、この方法によるときは、半導体基板の研磨による材料の損失が大であること、また薄膜化の厚さの制御に問題が生じる。
【０００４】
あるいは、２枚の半導体基板の接合によるものの、その一方の基板に予め所要の深さに酸素のイオン注入層を形成し、両半導体基板の接合後にアニールを施すことによってこのイオン注入層において分離するという方法の提案もなされている。しかしながら、この方法によるときは、薄膜半導体の厚さが、イオン注入の深さに依存することから、比較的膜厚の大きい薄膜半導体を得難いとか、イオン注入に伴う製造装置が大掛かりになる。
【０００５】
【発明が解決しようとする課題】
本発明は、このような例えば薄膜半導体および薄膜半導体装置等を、容易に、量産的に製造することのできる方法を先に例えば特願平９−５３３５４号出願、特願平９−６３１３５号出願等において提供した。これらの方法は、半導体基体表面に高多孔率層を分離層とする多孔質層、あるいは空洞層による分離層を形成し、この分離層における分離によって薄膜半導体等を得るというものである。
【０００６】
本発明においては、この方法による特徴に加え、さらに上述した従来のＳＯＩ構造による薄膜半導体の製造方法における諸問題、すなわち材料の損失、膜厚の高精度の制御等の課題の解決を図った薄膜半導体の製造方法を提供する。
【０００７】
【課題を解決するための手段】
本発明においては、半導体基体表面に、低電流密度の第１陽極化成処理により、低多孔率の多孔質層を形成する工程と、高電流密度の第２陽極化成処理により、上記半導体基体に、分離層となる高多孔率の多孔質層を形成する工程と、半導体基体表面の低多孔率の多孔質層上に半導体膜を成膜する工程と、この半導体膜を有する半導体基体を、上記半導体膜側において支持基板とアニールによって接合する接合工程と、支持基板と半導体基体とを引き離す応力を外部から加えることにより、分離層において、上記支持基板に接合された半導体膜を、上記半導体基体から分離する分離工程とを経て薄膜半導体を製造する。
【０００８】
上述した本発明方法によれば、半導体基体表面自体を陽極化成によって変化させて分離層を形成するものであるので、分離層の形成を容易に、大掛かりな装置を必要とせずに形成することができる。
【０００９】
また、本発明方法においては、最終的に形成する薄膜半導体は、半導体膜によって構成されるものであり、この成膜による半導体膜の厚さの制御は高精度をもって行うことができることから、最終的に得る薄膜半導体の厚さは、過不足なく十分に薄く、あるいはいわゆる厚膜半導体と称される程度に厚い膜厚とすることもできる。
【００１０】
また、本発明方法によれば、半導体基体に、分離層となる高多孔率の多孔質層の形成を行い、これの上に半導体膜の成膜をなすものであるので、半導体基体を研磨して薄膜化する場合における半導体材料の損失、すなわち無駄を回避することができる。
【００１１】
さらに、この半導体基体は、半導体膜の分離後においては、他の半導体基体上に形成された半導体膜に対する支持基板として用いることができ、全く材料の無駄を回避できるものである。
【００１２】
【発明の実施の形態】
本発明においては、上述したように、半導体基体表面を陽極化成処理工程を経て、互いに多孔率（ポロシティ）が異なる２層以上の層からな分離層が形成された多孔質層を形成する工程と、半導体膜の成膜工程と、この半導体膜を有する半導体基体を、半導体膜側において支持基板とアニールによって接合する接合工程と、分離層によって、支持基板に接合された半導体膜を、半導体基体から分離する分離工程とを経て支持基板上に半導体膜が形成された、いわゆるＳＯＩ構造の薄膜半導体を製造する。
【００１３】
支持基板が導電性を有する場合において、支持基板と、これに接合される半導体膜との間に、絶縁層を介在させて置き、支持基板と半導体膜との絶縁性を保持する。
この絶縁層は、半導体膜の表面の熱酸化によって形成することができる。
【００１４】
また、上述した分離工程後には、半導体膜に残された多孔質層を除去する工程を採ることができる。
この多孔質層の除去を行う場合においては、多孔質層と半導体膜との間に、この半導体膜とエッチング性を異にする材料膜を介在させて、薄膜半導体を構成する半導体膜を確実に残して多孔質層の除去を行う。
【００１５】
上述した半導体基体表面を陽極化成処理工程を経て、分離層が形成された多孔質層を形成する工程と、半導体膜の成膜工程と、この半導体膜を有する半導体基体を、半導体膜側において支持基板とアニールによって接合する接合工程と、分離層によって、支持基板に接合された半導体膜を、半導体基体から分離する分離工程とを経て支持基板上に半導体膜が形成された薄膜半導体を製造する方法をそれぞれ適用した少なくとも第１および第２の製造工程を採り、第１の製造工程における半導体膜の分離がなされた半導体基板を、第２の製造工程における支持基板として用いるようにすることができる。
【００１６】
このように、半導体膜の分離がなされた半導体基板を、他の薄膜半導体の製造方法における支持基板として用いる場合において、この半導体基板に残された多孔質層を除去する。
【００１７】
上述した少なくとも第１および第２の製造工程を採る場合において、少なくとも上記第１の製造工程における半導体基板として両面研磨がなされた半導体基板を用いて一方の研磨面に上記陽極化成処理工程を経て分離層を有する多孔質層を形成し、第２の製造工程における支持基板として、上記第１の製造工程において用いられ半導体膜と分離された半導体基板を用い、この半導体基板の他方の研磨面を、第２の製造工程における上記半導体基板の上記半導体膜を有する側の面への接合面とする方法を採ることができる。
【００１８】
本発明方法で用いられる半導体基体、および成膜される半導体膜は、Ｓｉ，ＧａＡｓ，ＧａＰ，ＧａＮ，ＳｉＧｅによって構成することができ、半導体基体はこれらの単結晶あるいは多結晶体によって、また成膜される半導体膜は単結晶膜、多結晶膜、非晶質膜等とすることができる。しかしながら、成膜される半導体膜を、単結晶膜とするときは、半導体基体と成膜される半導体膜は、互いに同一系統の材料もしくは格子定数が同等の材料によって構成することが好ましい。
【００１９】
半導体基体に対する陽極化成は、フッ化水素とエタノールを含有する電解溶液中、あるいはフッ化水素とメタノールを含有する電解溶液中で行うことができる。
【００２０】
この陽極化成は、公知の方法、例えば伊藤らによる表面技術Ｖｏｌ．４６，Ｎｏ．５，ｐｐ．８〜１３，１９９５〔多孔質Ｓｉの陽極化成〕に示された方法によることができる。すなわち、例えば図１にその概略構成図を示す２重セル法で行うことができる。この方法は、第１および第２の槽１Ａおよび１Ｂを有する２槽構造の電解溶液槽１が用いられる。そして、両槽１Ａおよび１Ｂ間に多孔質層を形成すべき半導体基体１１を配置し、両槽１Ａおよび１Ｂ内に、直流電源２が接続された対の白金電極３Ａおよび３Ｂの各一方が配置される。電解溶液槽１の第１および第２の槽１Ａおよび１Ｂ内には、それぞれ例えばフッ化水素ＨＦとエタノールＣ2 Ｈ5 ＯＨとを含有する電解溶液４、あるいはフッ化水素ＨＦとメタノールＣＨ3 ＯＨとを含有する電解溶液４が収容され、第１および第２の槽１Ａおよび１Ｂにおいて電解溶液４に半導体基体１１の両面が接触するように配置され、かつ両電極３Ａおよび３Ｂが電解溶液４に浸漬配置される。そして、半導体基体１１の多孔質層を形成すべき表面側の槽１Ａ内の電解溶液４に浸漬されている電極３Ａ側を負極側として、直流電源２が接続されて両電極３Ａおよび３Ｂ間に通電がなされる。このようにすると、半導体基体１１側を陽極側、電極３Ａを陰極側とする給電がなされ、これにより、半導体基体１１の電極３Ａ側に対向する表面が侵蝕されて多孔質化する。
【００２１】
この２槽セル法によるときは、オーミック電極を半導体基体に被着形成することが不要となり、このオーミック電極から不純物が半導体基体に導入することが回避される。
【００２２】
陽極化成は、上述した２槽セル法による場合に限られるものではなく、例えば図２に概略構成図を示す単槽セル法によることもできる。この例では単槽の電解溶液槽１が設けられ、その例えば底面に設けた開口１Ｈに対向して、陽極化成を行う半導体基体１１が、Ｏリング５を介して液密に衝合して配置される。電解溶液槽１内には電解溶液４が収容されて、底部に配置された半導体基体１１の陽極構成を行う面に電解溶液４が接触するようになされる。槽１内の電解溶液４中には、例えはＰｔ電極板より成る一方の電極３Ａが浸漬される。半導体基体１１の裏面には例えばカーボン電極より成る他方の電極３Ｂが、できるだけ陽極化成を行う面の全域に亘って対向するように面接触して配置される。そして、電解溶液４中に浸漬された電極３Ａ側を負極側として、両電極３Ａおよび３Ｂ間に直流電源２が挿入されて、通電がなされる。このようにする場合においても、半導体基体１１の電極３Ａと対向する側の面が陽極化成される。
【００２３】
そしてこの陽極化成における条件の選定により、形成される多孔質層の構造が変化するものであり、これによってこれの上に形成する半導体膜の結晶性および剥離性が変化する。
【００２４】
また、上述の陽極化成において、光遮断をなして暗所において行うときは、多孔質層の表面の凹凸を小とすることができる。したがって、これの上に半導体膜のエピタキシャル成長を行うときは、結晶性に優れたエピタキシャル成長を行うことができる。
【００２５】
本発明方法においては、前述したように、多孔率を異にする２層以上の層からなる多孔質層を形成するものであり、この場合、陽極化成処理において、電流密度が異なる２段階以上の多段階陽極化成法を採用する。具体的には、表面に多孔率が低いすなわち口径の小さい微細孔による比較的緻密な低多孔率の多孔質層を作製するため、まず、低電流密度で第１陽極化成を施す。多孔質層の膜厚は時間に比例するので、所望する膜厚になるような時間で陽極化成を行う。その後、かなり高い電流密度で第２陽極化成を行えば、最初に形成された低多孔率の多孔質層によって少くとも表面層が形成され、これより下側（内側）に多孔率の大きい高多孔率の多孔層が形成される。すなわち、少くとも多孔率の低い低多孔率質層と、多孔率の高い高多孔率層を有する多孔質層が形成される。
【００２６】
あるいは、最初に低電流密度の第１陽極化成を行い、次いで第１陽極化成よりもやや高い電流密度の第２陽極化成を行い、更にこれより高い電流密度の第３の陽極化成の３段階の陽極化成によって多孔質層の形成を行うことができる。
このように、３段階とする陽極化成を行う場合、第１陽極化成で形成される多孔率が低い表面層はそのまま低い多孔率を保ち、第２陽極化成で多孔率がやや高い中間多孔率層、すなわちバッファー層が、表面層より下側（内側）、すなわち多孔質層の表面から半導体基体との界面寄り側に形成され、更に第３陽極化成で中間多孔率層の中間部もしくはこれの下に、例えば分離層となる高多孔率層が形成される。
【００２７】
多孔質層を形成した後は、常圧あるいは減圧における水素ガス雰囲気中あるいは真空中で加熱するとか、Ｈｅ，Ｎｅ，Ａｒ，Ｋ等の第８族元素ガス中で加熱することが好ましい。また、この加熱工程の前に、多孔質層を熱酸化することが好ましい。
【００２８】
この多孔質層は、その結晶性を維持したまま多孔質される。したがって、この多孔質層上に、材料膜として、例えば半導体膜をエピタキシャル成長によって成膜することができる。材料膜、例えば半導体膜の成膜は、ＭＯＣＶＤ（有機金属化学的気相成長法）、ＣＶＤ（化学的気相成長）法、ＭＢＥ（分子線エピタキシー）法、スパッタリング等によることができ、単結晶、多結晶、非晶質の各膜として形成することができるし、更に、例えば非晶質膜として形成して後、アニールによって、多結晶もしくは単結晶化することができる。
また、この半導体膜は、単層の半導体膜によって構成することもできるが、太陽電池を構成する場合等においては、２層以上の複層半導体膜とすることができる。
【００２９】
このように、半導体基体上にエピタキシャル成長した材料膜、例えば半導体膜を半導体基体から剥離するが、この剥離に先立って半導体膜上に、例えば支持基板フレキシブル樹脂シート等による支持基板を接合してこの支持基板と半導体膜とを一体化した後、半導体膜を支持基板と共に、半導体基体から、この半導体基体に形成した多孔質層を介して剥離することができる。
【００３０】
この支持基板は、フレキシブルシートに限られるものでなくガラス基板、樹脂基板あるいは例えば所要のプリント配線がなされたフレキシブル、もしくは剛性、いわゆる堅い（リジッド）な透明プリント基板によって構成することもできるものである。
【００３１】
一方、残された半導体基体は、再び上述した薄膜体、例えば薄膜半導体の製造に繰り返して使用される。また、この繰り返し使用されて薄くなった半導体基体は、これ自体を薄膜半導体として用いることができる。
【００３２】
尚、本発明においては、各温度はパイロメータによって測定したものである。
【００３３】
次に、本発明を、実施例を挙げて説明する。しかしながら、本発明は、この実施例に限定されるものではない。
各実施例における電解溶液を構成するＨＦは４９％溶液、Ｃ2 Ｈ5 ＯＨは工業エタノールを用いた。
【００３４】
〔実施例１〕
図３および図４の製造工程図を参照して説明する。
この実施例においては、高濃度にボロンＢがドープされて、比抵抗例えば０．０１〜０．０２Ωｃｍとされた単結晶Ｓｉによるウエファ状の半導体基体１１を用意した（図３Ａ）。
【００３５】
そして、この半導体基体１１の表面を暗所中で陽極化成して半導体基体１１の表面に多孔質層を形成した。この場合図１で説明した２槽構造の陽極化成装置を用い、第１および第２の槽１Ａおよび１Ｂ内にＨＦ：Ｃ2 Ｈ5 ＯＨ＝１：１による電解溶液を注入した。そして電解溶液中に浸漬配置したＰｔ電極３Ａおよび３Ｂ間に直流電源２によって電流を流した。
【００３６】
先ず、電流密度１ｍＡ／ｃｍ2 の低電流で８分間通電した。このようにすると、その微細孔の口径が小さい緻密な多孔質の表面層１２Ｓが形成される（図３Ｂ）。
一旦通電を止めた後、電流密度７ｍＡ／ｃｍ2 で８分間通電した。このように最初に行った陽極化成に比し高い電流の通電による陽極化成を行うと、表面層１２Ｓの微細孔に比し口径が大きい、表面層１２Ｓに比して多孔率が高い中間多孔率層１２Ｍによるバッファ層が、表面層１２Ｓの下層すなわち表面層１２Ｓより内側に表面層１２Ｓの面に沿って形成される（図３Ｃ）。
更に、一旦通電を止めた後、更に高電流密度の８０ｍＡ／ｃｍ2 の高電流密度で０．３秒間の通電を行い、その後１分間の通電停止を行って、再び８０ｍＡ／ｃｍ2 の電流密度で０．３秒間の通電を行い、その後１分間の通電停止を行って、更に再び８０ｍＡ／ｃｍ2 の電流密度で０．３秒間の通電を行った。このようにすると、中間多孔率層１２Ｍ内に、すなわち中間多孔率層１２Ｍによって上下に挟み込まれた位置に、この中間多孔率層１２Ｍに比して高い多孔率とされた高多孔率層１２Ｈすなわち分離層が中間層１２Ｍの面方向に沿って形成された（図３Ｄ）。このようにして、表面層１２Ｓと、中間多孔率層１２Ｍと、高多孔率層１２Ｈとの重ね合せによる多孔質層１２が形成された。
【００３７】
この多孔質層１２が形成された半導体基体１１を、常圧Ｓｉエピタキシャル成長装置内で先ず、Ｈ2 雰囲気中でアニールした。このアニールは、室温から１０３０℃までの加熱昇温時間を約２０分とし、その後この１０３０℃に約３０分間保持して行った。このＨ2 中アニールにより、多孔質層１２の表面は平坦で滑らかになった。また、このアニールによって多孔率層１２Ｈと中間多孔率層１２Ｍとの界面付近の分離強度が一層弱められ、確実な分離がなされる分離層となった。
【００３８】
その後、上述のアニール温度１０３０℃から１０００℃に降温して、ＳｉＨ4 ガスと、Ｂ2 Ｈ6 ガスとを供給してＣＶＤ（化学的気相成長）法によるＳｉのエピタキシャル成長を４分間行って多孔質層１２の表面層１２Ｓ上に、厚さ約１．１μｍで不純物濃度が約１×１０19atoms/cm3 の高濃度のｐ型すなわちｐ+ による半導体層による材料膜３３を成膜し、続いてこれの上に、同様のエピタキシャル成長によるが、そのＢ2 Ｈ6 によるボロンＢの低濃度ドープによるエピタキシャル成長を４分間行って材料膜３３上に、厚さ１．１μｍで不純物濃度が約１×１０16atoms/cm3 の半導体膜１３を成膜する（図４Ａ）。この材料膜３３は、半導体膜１３とは、後述する多孔質層１２のエッチャントのＫＯＨに対するエッチング性が相違するものであり、このエッチャントに対し、半導体膜１３より十分高いエッチング性を有する。
【００３９】
その後、半導体膜１３の表面を熱酸化して絶縁層１４を形成し、これの上にＳｉ基板による支持基板１５を接合する（図４Ｂ）。この接合は、支持基板１５としてのＳｉ基板をアルカリ洗浄を行って表面を親水性にして、ＳｉＯ2 絶縁層１４上に衝合し、拡散炉すなわち加熱炉中で、Ｎ2 雰囲気中で１１００℃、３０分間のアニールを行った。これによって、半導体基体１１とＳｉ支持基板１５とが接合合体された。
【００４０】
支持基体１１と、半導体基体１１とを引き離す応力を外部から加える。このようにすると、脆弱な分離層、すなわち高多孔率層１２Ｈにおいて、分離（剥離）が生じ、半導体膜１３が、半導体基体１１より支持基板１５と共に分離される（図４Ｃ）。
【００４１】
その後、支持基板１５に一体化された半導体膜１３上に残された多孔質層１２をエッチング除去する。このエッチングはＫＯＨ水溶液によって行うことができる。このエッチャントは、Ｓｉ多孔質層１２と、上述の高濃度ｐ+ 層による材料膜３３がエッチングされ、この材料膜３３に比しＫＯＨエッチャントに対してエッチング性が低いｐ- 層による半導体膜１３が、残されて外部に露呈する（図４Ｄ）。このようにして露呈された半導体膜１３の表面は、平滑性にすぐれたエッチング面となる。
【００４２】
このようにして支持基板１５上に絶縁層１４を介して半導体膜１３を有するＳＯＩ構造の薄膜半導体２３を得た。
【００４３】
〔実施例２〕
この実施例においては、それぞれ実施例１と同様の一連の製造工程を採る第１の製造工程と、第２の製造工程とを行う。そして、第１の製造工程において、半導体膜１３の分離がなされて残された図４Ｃに示す半導体基体１１に対し、これの上に残された多孔質層１２を例えばＫＯＨエッチャントによって除去し、研磨して、この半導体基体１１を、第２の製造工程における図４Ｂで示す支持基板１５として用いて、その研磨面を半導体膜１３のＳｉＯ2 絶縁層１４に、実施例１で説明したと同様の方法によって接合する。そして、実施例１で説明したと同様の方法を採って、この第２の製造工程によって図４Ｄに示すＳＯＩ構造の薄膜半導体を得る。
【００４４】
尚、この実施例２において、陽極化成がなされる半導体基体１１として、予め両面が研磨された半導体基体１１を用いることによって、第１の製造工程において、半導体膜１３の分離がなされて残された図４Ｃに示す半導体基体１１を、第２の製造工程における図４Ｂで示す支持基板１５として用いるに当たり、その陽極化成がなされず、しかもすでに研磨のなされた側の研磨面を半導体膜１３のＳｉＯ2 絶縁層１４に、実施例１で説明したと同様の方法によって接合することができる。このように、両面研磨した半導体基体１１を構成する場合、その陽極化成処理は、図２で説明した単槽の陽極化成処理装置を用いることによって、多孔質膜の形成面とは反対側の研磨面の表面性をより良好に保持できる。
【００４５】
〔実施例３〕
この実施例においては、実施例１と同様に、比抵抗例えば０．０１〜０．０２Ωｃｍとされた単結晶Ｓｉによるウエファ状の半導体基体１１を用意し（図３Ａ）、暗所中で図１で説明した２槽構造の陽極化成装置を用い、第１および第２の槽１Ａおよび１Ｂ内にＨＦ：Ｃ2 Ｈ5 ＯＨ＝１：１による電解溶液を注入して電極３Ａおよび３Ｂ間に直流電源２によって電流を流した。
【００４６】
この場合においても、先ず、電流密度１ｍＡ／ｃｍ2 の低電流で８分間通電して微細孔の口径が小さい緻密な多孔質の表面層１２Ｓを形し（図３Ｂ）、一旦通電を止めた後、電流密度７ｍＡ／ｃｍ2 で８分間通電した。このようにして表面層１２Ｓの微細孔に比し口径が大きい、表面層１２Ｓに比して多孔率が高い中間多孔率層１２Ｍによるバッファ層を、表面層１２Ｓの下層すなわち表面層１２Ｓより内側に表面層１２Ｓの面に沿って形成する（図３Ｃ）。更に、一旦通電を止めた後、更に高電流密度の８０ｍＡ／ｃｍ2 の高電流密度で０．３秒間の通電を行い、その後１分間の通電停止を行って、再び８０ｍＡ／ｃｍ2 の電流密度で０．３秒間の通電を行い、その後１分間の通電停止を行って、更に再び８０ｍＡ／ｃｍ2 の電流密度で０．３秒間の通電を行った。このようにすると、中間多孔率層１２Ｍ内に、すなわち中間多孔率層１２Ｍによって上下に挟み込まれた位置に、この中間多孔率層１２Ｍに比して高い多孔率とされた高多孔率層１２Ｈすなわち分離層が中間層１２Ｍの面方向に沿って形成された（図３Ｄ）。このようにして、表面層１２Ｓと、中間多孔率層１２Ｍと、高多孔率層１２Ｈとの重ね合せによる多孔質層１２が形成された。
【００４７】
この多孔質層１２が形成された半導体基体１１を、この実施例においては、８０Torrの減圧エピタキシャル成長装置を用いて雰囲気中でアニールした。このアニールは、室温から１０３０℃までの加熱昇温時間を約２０分とし、その後この１０３０℃に約３０分間保持して行った。このＨ2 中アニールにより、多孔質層１２の表面は平坦で滑らかになった。また、このアニールによって多孔率層１２Ｈと中間多孔率層１２Ｍとの界面付近の分離強度が一層弱められ、確実な分離がなされる分離層となった。
【００４８】
その後、上述のアニール温度から９００℃に降温して、ＳｉＨ4 ガスと、ＧｅＨ4 ガスとを供給してＣＶＤ法によるＳｉＧｅ層による材料膜３３を形成した。そして、続いて供給ガスとしてＳｉＨ4 ガスと、Ｂ2 Ｈ6 ガスとに変更してエピタキシャル成長を行ってボロンＢの低濃度ドープによる不純物濃度が約１×１０16atoms/cm3 の半導体膜１３をエピタキシャル成長によって成膜する（図４Ａ）。この材料膜３３は、半導体膜１３とは、後述する多孔質層１２のエッチャントのフッ硝酸に対するエッチング性が相違するものであり、このエッチャントに対し、半導体膜１３より十分高いエッチング性を有する。
【００４９】
その後、半導体膜１３の表面を熱酸化して絶縁層１４を形成し、これの上にＳｉ基板による支持基板１５を接合する（図４Ｂ）。この接合は、支持基板１５としてのＳｉ基板をアルカリ洗浄を行って表面を親水性にして、ＳｉＯ2 絶縁層１４上に衝合し、拡散炉すなわち加熱炉中で、Ｎ2 雰囲気中で１１００℃、３０分間のアニールを行った。これによって、半導体基体１１とＳｉ支持基板１５とが接合合体された。
【００５０】
支持基体１１と、半導体基体１１とを引き離す応力を外部から加える。このようにすると、脆弱な分離層、すなわち高多孔率層１２Ｈにおいて、分離（剥離）が生じ、半導体膜１３が、半導体基体１１より支持基板１５と共に分離される（図４Ｃ）。
【００５１】
その後、支持基板１５に一体化された半導体膜１３上に残された多孔質層１２をエッチング除去する。このエッチングはフッ硝酸によって行うことができる。このエッチャントは、Ｓｉ多孔質層１２と、上述のＳｉＧｅ層による材料膜３３がエッチングされ、この材料膜３３に比しＫＯＨエッチャントに対してエッチング性が低いｐ- 層による半導体膜１３が、残されて外部に露呈する（図４Ｄ）。このようにして露呈された半導体膜１３の表面は、やや平滑性に劣ることから、この場合、化学研磨によって表面の平滑化を行うことができる。
【００５２】
このようにして支持基板１５上に絶縁層１４を介して半導体膜１３を有するＳＯＩ構造の薄膜半導体２３を得た。
【００５３】
〔実施例４〕
この実施例においても、それぞれ実施例３と同様の一連の製造工程を採る第１の製造工程と、第２の製造工程とを行う。そして、第１の製造工程において、半導体膜１３の分離がなされて残された図４Ｃに示す半導体基体１１に対し、これの上に残された多孔質層１２を例えばＫＯＨエッチャントによって除去し、研磨して、この半導体基体１１を、第２の製造工程における図４Ｂで示す支持基板１５として用いて、その研磨面を半導体膜１３のＳｉＯ2 絶縁層１４に、実施例１で説明したと同様の方法によって接合する。そして、実施例１で説明したと同様の方法を採って、この第２の製造工程によって図４Ｄに示すＳＯＩ構造の薄膜半導体を得る。
【００５４】
尚、この実施例４においても、陽極化成がなされる半導体基体１１として、予め両面が研磨された半導体基体１１を用いることによって、第１の製造工程において、半導体膜１３の分離がなされて残された図４Ｃに示す半導体基体１１を、第２の製造工程における図４Ｂで示す支持基板１５として用いるに当たり、その陽極化成がなされず、しかもすでに研磨のなされた側の研磨面を半導体膜１３のＳｉＯ2 絶縁層１４に、実施例１で説明したと同様の方法によって接合することができる。この場合においても、図２の陽極化成処理装置を用いることができる。
【００５５】
また、上述した実施例では、多孔質層１２に高多孔率層１２Ｈによる分離層を形成し、多孔質層１２上に半導体膜１３の成膜を行った場合であるが、陽極化成の条件の選定と、さらにその後のアニール条件との選定によって、多孔質層を形成して後に、この多孔質層の下層側に、複数の柱状体が分散されて連結された分離層となる空洞層と、これの上に単結晶半導体層とを発生させた半導体基体１１に対して半導体膜の成膜を行う方法を採ることができる。
【００５６】
この場合、単結晶半導体層上の多孔質層上に例えば半導体膜の成膜を行って空洞層による分離層によって半導体膜を半導体基体から分離するとか、あるいは多孔質層をエッチング除去して、この多孔質層の除去によって外部に露呈した単結晶半導体層に、半導体膜のエピタキシャル成長を行って、この半導体膜を、上述の空洞層による分離層において分離する。
【００５７】
このようにして、例えば薄膜半導体、ＳＯＩ構成による薄膜半導体を得る場合等において、上述した本発明を適用することができる。
【００５８】
この場合においても、分離によって残された半導体基体１１を、支持基板として用いることができる。この場合の一実施例を実施例５として図５を参照して説明する。
【００５９】
〔実施例５〕
先ず、半導体基体、例えば高濃度にボロンＢがドープされて、比抵抗例えば０．０１〜０．０２Ωｃｍとされた単結晶Ｓｉによる両面が研磨されたウエファ状半導体基体１１を用意した（図５Ａ）。
【００６０】
そして、この半導体基体１１に対して多段階陽極化成を行って半導体基体１１の表面に多孔質層を形成した。
この実施例においては、図２で説明した１槽構造の陽極化成装置を用いて陽極化成を暗所で行った。この場合、電解溶液は、ＨＦ：Ｃ2 Ｈ5 ＯＨ＝１：１を用いた。そして、両電極３Ａおよび３Ｂ間に直流電流を通電した。
【００６１】
先ず、電流密度を、０ｍＡ／ｃｍ2 から１ｍＡ／ｃｍ2 へと約１分掛けて傾斜的に増加させて行き、この１ｍＡ／ｃｍ2 の低電流で８分間通電する低電流通電を行った。これにより多孔率が低い多孔質の表面層１２Ｓが形成された。
次に、電流密度を、１ｍＡ／ｃｍ2 から７ｍＡ／ｃｍ2 へと約３０秒掛けて傾斜的に増加させて行き、この７ｍＡ／ｃｍ2 の中電流で８分間通電する中電流通電を行った。これにより多孔率が表面層１２Ｓに比しては高い中間多孔率層１２Ｍが形成された多孔質層１２が形成された（図５Ｂ）。
【００６２】
次に、電流密度を、先の両通電電流密度より高い８０ｍＡ／ｃｍ2 に高めて０．３秒間通電し、その後通電を停止して１分間経過して後、再び８０ｍＡ／ｃｍ2 に高めて０．３秒間通電し、更にその後通電を停止して１分間経過して後、更に８０ｍＡ／ｃｍ2 に高めて０．３秒間の通電する間欠的高電流通電を行った。その後、この半導体基体を常圧Ｓｉエピタキシャル成長装置によって、Ｈ2 雰囲気中で熱処理すなわちアニールした。このアニールは、室温から１１２０℃に約２０分間掛けて昇温し、この温度で約５０分間保持した。このようにすると、多孔質層１２の表面層１２Ｓの表面が平坦で滑らかになり、多孔質層１２内の、多孔質層と半導体基体１１との界面側に位置して、多孔質層１２の面に沿って広がる空洞層４０が発生するとともに、空洞層４０上に単結晶半導体層４１が生じた（図５Ｃ）。この空洞層４０には、複数の柱状体４２が、分散して植立するように発生していわば半導体基体１１の界面に対して単結晶半導体層４１を半導体基体１１に対して連結する連結柱として機能すると共に、空洞層４０に所要の分離性を保持する分離層として機能を奏せしめる。
【００６３】
その後、多孔質層１２を、ＨＣｌによってエッチングして単結晶半導体層４１を外部に露呈する（図５Ｄ）。
このように外部に露呈した単結晶半導体層４１上に、例えばＳｉによる半導体膜１３をエピタキシャル成長する。そして、このＳｉ半導体膜１３の表面に、絶縁層１４を、例えばＳｉ半導体膜１３の表面熱酸化によって形成する（図５Ｅ）。
そして、この絶縁層１４上にＳｉ基体による支持基板１５の接合を行う（図５Ｆ）。この接合は、例えば予めＳｉ支持基板１５をアルカリ洗浄して表面を親水性としておき、これを絶縁層１４が形成された半導体膜１３上に合致させ、この状態で、例えば拡散炉において、Ｈ2 雰囲気中で１０００℃、３０分のアニールを行うことによって接合することができる。
【００６４】
その後、支持基板１５に接合された半導体膜１３を単結晶半導体層４１と共に、脆弱な空洞層４０の破壊によって半導体基体１１から分離する（図５Ｇ）。このようにすると、支持基板１５に絶縁層１４を介して半導体膜１３および単結晶半導体層４１が接合されたＳＯＩ構造の薄膜半導体が形成されるとともに、これと分離された上述の空洞層４０より下層の半導体基体１１Ｓ1 が分離される。
【００６５】
このようにして、図５Ａ〜図５Ｇで説明した一連の工程による製造工程の複数を、順次直列的に、あるいは並列的に行う。つまり、図５Ａ〜図５Ｇで説明した一連の工程による第１の製造工程と、同様に図５Ａ〜図５Ｇで説明した一連の工程による他の第２の製造工程、更に同様に図５Ａ〜図５Ｇで説明した一連の工程による他の第３の製造工程・・・を行うものであり、この場合、第１の製造工程における図５Ｆで示した支持基板１５を、これより前、あるいは一部並行して行った他の上述したと同様の一連の工程で分離された半導体基体１１ｓ0 によって構成する。そして、第２の一連の工程における図５Ｆで示した支持基板１５を、これより前、あるいは平行して行った第１の一連の工程で分離された半導体基体１１ｓ1 によって構成する。
【００６６】
このようにして、他の一連の製造工程で生じた半導体基体１１の残されたすなわち分離によって生じた半導体基体１１ｓ（１１ｓ0 ，１１ｓ1 ・・・）を、支持基板１５として利用するものである。
【００６７】
しかしながら、支持基板１５は、上述したような１回の図５Ａ〜図５Ｇで説明した一連の工程によって発生した半導体基体を用いる場合に限られるものではなく、分離された半導体基体１１ｓを再び初期の半導体基体１１として用いて複数回の上述の一連の作業を行って所要の厚さに減少した半導体基体１１ｓに関して支持基板１５として利用することもできる。
【００６８】
尚、本発明における空洞層４０および単結晶半導体層４１の形成のアニールは、常圧あるいは減圧におけるＨ2 ガス雰囲気中でのアニールのみならず、前述したように、真空中、あるいはＨｅ，Ｎｅ，Ａｒ，Ｋｒ等の周期律表において第８族元素ガス中でのアニールによることができる。
【００６９】
上述の陽極化成において、大電流通電、長時間通電等によって半導体例えばＳｉの基体側からの剥離が生じ、このＳｉくずが電解液槽に付着する場合がある。この場合は、基体１１をとり出して後、電解液に換えて槽内にフッ硝酸を注入することによって不要なＳｉ等の半導体くずをエッチング除去することができる。
【００７０】
また、上述した各例においては半導体膜１３の半導体基体１１からの分離を、互いに引き離す外力を与えて剥離した場合であり、この場合前述したように真空吸着によって行うことができる。また、あるいは超音波振動によって空洞層や高多孔率層による分離層における分離をすることができる。
【００７１】
また、陽極化成を、フッ化水素とエタノールを含有する電解溶液、あるいは、フッ化水素とメタノールの混合液中で行うことにより、多孔質層を容易に形成することができる。この場合、陽極化成の電流密度を変える際に、この電解溶液の組成も変えることにより、多孔率の調整範囲が更に大きくなる。
【００７２】
また、陽極化成中に光を照射することによる、多孔質層の表面の凹凸の発生が著しくなり、エピタキシャル半導体膜の結晶性が悪くなるが、上述の実施例におけるように、陽極化成を暗所で行うことにより、この凹凸を軽減ないしは回避できて、良好な結晶性を有するエピタキシャル半導体膜を形成することができる。
【００７３】
また、半導体膜１３として、シリコンＳｉ膜を成膜する場合、表面平滑性にすぐれたＳｉ膜を得るにはＳｉ供給の原料ガスとしては塩素系ガスのＳｉＣｌ4 ，ＳｉＨＣｌ3 ，Ｓｉ2 Ｈ2 Ｃｌ2 等による成膜が好ましく、例えば太陽電池におけるよう受光効率を高めるために表面に微細凹凸を発生させるには、半導体膜の成膜に先立ってＨＣｌによるエッチングを行って後、シラン系ガスＳｉＨ4 ，Ｓ2 Ｈ6 等による成膜を行うことが好ましい。
また、本発明製造方法によれば、多孔質層の形成とアニールによって分離層の形成を行うものであるが、この多孔質層の形成条件や、アニール条件の選定によって、分離層の強度を選定できることから、半導体基板の使用目的に応じて、その分離強度を容易、かつ確実に選定することができる。
【００７４】
尚、上述した例では、支持基板１５として、Ｓｉ基板を用いた場合であるが、例えば実施例１、実施例３において他の基板、例えばフレキシブル樹脂基板、もしくは剛性（リジッド）を有する絶縁基板等を用いることができる。しかしながら、支持基板１５を、半導体膜１３と同一材料によって構成するときは、その熱膨張率が同等であることによる熱歪みによる撓みや剥離の発生を回避できる利点がある。
【００７５】
また、上述した各実施例において、その半導体膜１３に、各種半導体素子等の回路素子を形成することによって薄膜半導体構成による半導体集積回路装置を構成するとか、半導体膜１３を複数の例えば導電型を異にする複数の半導体層が積層された複合半導体層構成とすることによって太陽電池を構成することもできるなど本発明製造方法によれば、各種の半導体装置を製造する場合に適用することができる。
【００７６】
上述した本発明方法によれば、半導体基体表面自体を陽極化成によって変化させて分離層を形成するものであるので、分離層の形成を容易に、大掛かりな装置を必要とせずに形成することができる。
【００７７】
また、本発明方法においては、最終的に形成する薄膜半導体は、半導体膜によって構成されるものであり、この成膜による半導体膜の厚さの制御は高精度をもって行うことができることから、最終的に得る薄膜半導体の厚さは、過不足なく十分に薄く、あるいはいわゆる厚膜半導体と称される程度に厚い膜厚とすることもできる。
【００７８】
また、本発明方法によれば、半導体基体に、分離層の形成を行い、これの上に半導体膜の成膜をなすものであるので、半導体基体を研磨して薄膜化する場合おける半導体材料の損失、すなわち無駄を回避することができる。
【００７９】
さらに、この半導体基体は、半導体膜の分離後においては、他の半導体基体上に形成された半導体膜に対する支持基板として用いることができ、全く材料の無駄を回避できるものである。
【００８０】
【発明の効果】
上述したように、本発明方法によれば、分離層の形成を容易に、大掛かりな装置を必要とせずに形成することができる。
また、薄膜半導体の厚さは、過不足なく十分に薄く、あるいはいわゆる厚膜半導体と称される程度に厚い膜厚とすることもできる。
また、本発明方法によれば、半導体基体に、分離層の形成を行い、これの上に半導体膜の成膜をなすものであるので、半導体基体を研磨して薄膜化する場合における半導体材料の損失、すなわち無駄を回避することができる。
さらに、この半導体基体は、半導体膜の分離後においては、他の半導体基体上に形成された半導体膜に対する支持基板として用いることができ、全く材料の無駄を回避できるものである。
したがって、本発明製造方法によればコストの低減化をはかることができる。
【図面の簡単な説明】
【図１】本発明方法に用いる陽極化成装置の一例の断面図である。
【図２】本発明方法に用いる陽極化成装置の他の例の断面図である。
【図３】Ａ〜Ｄは本発明方法の一例の工程図（その１）である。
【図４】Ａ〜Ｄは本発明方法の一例の工程図（その２）である。
【図５】Ａ〜Ｇは本発明方法の他の一例の工程図である。
【符号の説明】
１ 電解溶液槽、１Ａ 第１の槽、１Ｂ 第２の槽、２ 直流電源、３Ａ，３Ｂ 電極、４ 電解溶液、１１ 半導体基体、１２ 多孔質層、１２Ｓ 表面層、１２Ｍ 中間多孔率層、１２Ｈ 高多孔率層、１３ 半導体膜、１５ 支持基板、４０ 空洞層、４１ 単結晶半導体層、４２ 柱状体
Claims (8)
- 半導体基体表面に、低電流密度の第１陽極化成処理により、低多孔率の多孔質層を形成する工程と、
高電流密度の第２陽極化成処理により、上記半導体基体に、分離層となる高多孔率の多孔質層を形成する工程と、
上記半導体基体表面の上記低多孔率の多孔質層上に、半導体膜を成膜する工程と、
該半導体膜を有する上記半導体基体を、上記半導体膜側において支持基板とアニールによって接合する接合工程と、
上記支持基板と上記半導体基体とを引き離す応力を外部から加えることにより、上記分離層において、上記支持基板に接合された半導体膜を、上記半導体基体から分離する分離工程とを有する
ことを特徴とする薄膜半導体の製造方法。 - 上記支持基板と、これに接合される上記半導体膜との間に、絶縁層を介在させたことを特徴とする請求項１に記載の薄膜半導体の製造方法。
- 上記分離工程後に、上記半導体膜に残された多孔質層を除去する工程を有することを特徴とする請求項１に記載の薄膜半導体の製造方法。
- 上記低多孔率の多孔質層と上記半導体膜の間に、該半導体膜とエッチング性を異にする材料膜を介在させることを特徴とする請求項３に記載の薄膜半導体の製造方法。
- 上記絶縁層の形成を、上記半導体膜の表面熱酸化によって形成することを特徴とする請求項２に記載の薄膜半導体の製造方法。
- 上記請求項１に記載の薄膜半導体の製造方法による第１の製造工程と、
上記請求項１に記載の薄膜半導体の製造方法による第２の製造工程とを、少なくとも有し、
上記第１の製造工程における半導体膜の分離がなされた半導体基板を、上記第２の薄膜半導体の製造方法における支持基板として用いる
ことを特徴とする薄膜半導体の製造方法。 - 上記第１の製造工程において半導体膜の分離がなされた半導体基板を、これに残された多孔質層を除去して、上記第２の製造方法における支持基板として用いることを特徴とする請求項６に記載の薄膜半導体の製造方法。
- 上記請求項１に記載の薄膜半導体の製造方法による第１の製造工程と、
上記請求項１に記載の薄膜半導体の製造方法による第２の製造工程とを、少なくとも有し、
少なくとも上記第１の製造工程における半導体基板として両面研磨がなされた半導体基板を用いて一方の研磨面に上記陽極化成処理工程を経て分離層を有する多孔質層を形成し、
上記第２の製造工程における上記支持基板として、上記第１の製造工程において用いられ上記半導体膜と分離された半導体基板を用い、該半導体基板の他方の研磨面を、上記第２の製造工程における上記半導体基板の上記半導体膜を有する側の面への接合面とした
ことを特徴とする薄膜半導体の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07379097A JP3963030B2 (ja) | 1997-03-26 | 1997-03-26 | 薄膜半導体の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07379097A JP3963030B2 (ja) | 1997-03-26 | 1997-03-26 | 薄膜半導体の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10270670A JPH10270670A (ja) | 1998-10-09 |
| JP3963030B2 true JP3963030B2 (ja) | 2007-08-22 |
Family
ID=13528349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07379097A Expired - Fee Related JP3963030B2 (ja) | 1997-03-26 | 1997-03-26 | 薄膜半導体の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3963030B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3754818B2 (ja) * | 1997-03-27 | 2006-03-15 | キヤノン株式会社 | 半導体基板の作製方法 |
| US6555443B1 (en) * | 1998-11-11 | 2003-04-29 | Robert Bosch Gmbh | Method for production of a thin film and a thin-film solar cell, in particular, on a carrier substrate |
| JP4604307B2 (ja) | 2000-01-27 | 2011-01-05 | ソニー株式会社 | 撮像装置とその製造方法及びカメラシステム |
| JP4574833B2 (ja) * | 2000-11-10 | 2010-11-04 | 浜松ホトニクス株式会社 | 半導体光検出器の作製方法 |
| KR100442105B1 (ko) * | 2001-12-03 | 2004-07-27 | 삼성전자주식회사 | 소이형 기판 형성 방법 |
-
1997
- 1997-03-26 JP JP07379097A patent/JP3963030B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10270670A (ja) | 1998-10-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4826587B2 (ja) | 薄膜半導体の製造方法 | |
| US6448155B1 (en) | Production method of semiconductor base material and production method of solar cell | |
| US7022585B2 (en) | Method for making thin film devices intended for solar cells or silicon-on-insulator (SOI) applications | |
| JP4075021B2 (ja) | 半導体基板の製造方法および薄膜半導体部材の製造方法 | |
| JP3261685B2 (ja) | 半導体素子基体及びその作製方法 | |
| US20030008473A1 (en) | Anodizing method and apparatus and semiconductor substrate manufacturing method | |
| JPH07302889A (ja) | 半導体基板の作製方法 | |
| JPH10135500A (ja) | 薄膜半導体、太陽電池および発光素子の製造方法 | |
| KR19980080688A (ko) | 반도체기판 및 그 제작방법 | |
| JP2001291850A (ja) | 結晶シリコン薄膜の製造方法 | |
| JPH09255487A (ja) | 薄膜半導体の製造方法 | |
| JP3963030B2 (ja) | 薄膜半導体の製造方法 | |
| JP4035862B2 (ja) | 半導体基板の製造方法 | |
| JP3951340B2 (ja) | 半導体基体と、半導体基体および薄膜半導体の製造方法 | |
| JPH10326884A (ja) | 半導体基板及びその作製方法とその複合部材 | |
| JP3297600B2 (ja) | 半導体基板の作製方法 | |
| JP4770706B2 (ja) | 薄膜半導体の製造方法 | |
| JP4161380B2 (ja) | 薄膜半導体および半導体装置の製造方法 | |
| JP2000349265A (ja) | 半導体部材の作製方法 | |
| JPH1079330A (ja) | 薄膜半導体の製造方法 | |
| EP1385200B1 (en) | Method for making thin film devices intended for solar cells or SOI applications | |
| JP3755857B2 (ja) | 半導体基板の作製方法および基板から半導体層を分離する方法 | |
| JP5360127B2 (ja) | 薄膜半導体の製造方法 | |
| JP5440550B2 (ja) | 薄膜半導体の製造方法 | |
| JPH1126470A (ja) | 半導体基板、半導体装置および太陽電池、半導体基板の製造方法および薄膜半導体の製造方法、半導体基板に対する処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040401 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070206 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070403 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070501 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070514 |
|
| LAPS | Cancellation because of no payment of annual fees |