JP3946886B2 - タイミングリカバリpllの制御方法及び信号処理回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、記録媒体からプリアンブルを読み出した信号にクロック信号を引き込むタイミングリカバリPLLと、クロック信号に基づいて記録媒体から読み出されたデータの符号再生を行う判定帰還型等化器を備えた信号処理回路及びその回路の制御方法に関するものである。
【0002】
近年、記録媒体は、記録される情報の高密度化が進められるとともに、情報を読み出す速度の高速化が進められている。判定帰還型等化器は、記録媒体から読み出されたデータを、タイミングリカバリPLLにて生成されるクロック信号に基づいて符号再生する。そのタイミングリカバリPLLは、記録媒体に記録された引き込みパターン(プリアンブルデータ)に基づいて、判定帰還型等化器から出力される再生データのタイミングにクロック信号のタイミングを合わせる、所謂引き込み動作を行う。そのような判定帰還型等化器には、高速動作、高記録密度のための制御とともに、動作の安定化が要求されている。そのため、タイミングリカバリPLLにおいても、引き込み動作の安定化を図る必要がある。
【0003】
【従来の技術】
図5は、従来の信号処理回路の一部回路図を示す。この信号処理回路10は、アナログ−デジタル変換器(ADC)11、判定帰還型等化器12、係数レジスタ13,14、PLL位相誤差検出回路15、タイミングリカバリPLL(TR−PLL)16、制御回路17を含む。
【0004】
ADC11は、TR−PLL16から入力されるクロック信号CLKに基づいて記録媒体から読み出されたデータであるアナログ信号をサンプリングすることにより、アナログ信号をデジタル信号に変換する。ADC11は、その変換結果を判定帰還型等化器12に出力する。
【0005】
判定帰還型等化器(DFE:Decision Feedback Equalizer )12は、フォワード(FW)フィルタ21、加算器22、コンパレータ23、シフトレジスタ24、フィードバック(FB)フィルタ25、インバータ回路26、スイッチ27,28,29を備える。
【0006】
ADC11から出力されるデジタル信号は、FWフィルタ21に入力される。FWフィルタ21には、第1スイッチ27を介して係数レジスタ13,14が接続される。第1係数レジスタ13には、スタートアップ時、即ち読み出し動作の初期においてFWフィルタ21にて用いる第1フィルタ係数(スタート値)が予め格納される。第2係数レジスタ14には、通常動作時(プリアンブルデータ検出後)においてFWフィルタ21にて用いる第2フィルタ係数(通常値)が予め格納される。FWフィルタ21には、第1スイッチ27の切り替えにより、スタート値のフィルタ係数又は通常値のフィルタ係数が入力される。
【0007】
FWフィルタ21は、第1フィルタ係数を用いて、読み出し動作の初期期間において、クロック信号CLKに基づいてADC11から入力される入力信号のS/N比を最大にするような波形の信号生成を行う。また、FWフィルタ21は、第2フィルタ値を用いて、通常動作時に、上記期間と同様に信号生成を行う。これにより、FWフィルタ21は、フィルタリング後の信号S1を加算器22に出力する。
【0008】
加算器22は、FWフィルタ21の出力信号S1に、FBフィルタ25から出力される帰還信号S2の反転信号を加算演算する。即ち、加算器22は、出力信号S1から帰還信号S2を減算演算する減算器として作用する。加算器22は、演算結果を信号S3としてコンパレータ23に出力する。
【0009】
コンパレータ23は、信号S3の電圧と基準電圧REFを比較し、その比較結果に基づく符号情報、即ち「1」又は「0」の判定信号S4を、第2スイッチ28を介してシフトレジスタ24に出力する。
【0010】
シフトレジスタ24は、コンパレータ23から出力される判定信号S4を、クロック信号CLKに同期してサンプリングし、そのサンプリングデータを順次記憶する。これにより、シフトレジスタ24は、標本化された過去の複数ビットのデータを記憶する。
【0011】
シフトレジスタ24に記憶されたデータ、詳しくはシフトレジスタの第1ビット目のレジスタに記憶されたデータ、即ちコンパレータ23から出力される判定信号S4は、再生信号として出力される。記録媒体に書き込まれたデータである。即ち、DFE12は、記録媒体に書き込まれたデータを符号再生する。この再生信号DATAは、データ復号処理が施され、マイコン等の外部装置に出力される。
【0012】
FBフィルタ25は、シフトレジスタ24から入力される信号中に含まれる符号間干渉を取り除くように動作する。FBフィルタ25は、シフトレジスタ24に記憶された複数ビットのデータに基づく帰還信号S2を出力する。その帰還信号S2は、第3スイッチ29を介して加算器22に出力する。
【0013】
加算器22の出力信号S3は、PLL位相誤差検出回路(以下、誤差検出回路という)15に出力される。誤差検出回路15には、シフトレジスタ24への入力信号S6が入力される。この入力信号S6は、第2スイッチ28の切り替え動作により、コンパレータ23の出力信号S4、又はインバータ回路26の出力信号S5が入力される。
【0014】
誤差検出回路15は、加算器22の演算結果とコンパレータ23から出力される符号情報、即ち信号S3,S6に基づいて、読み出し信号の位相と、TR−PLL16にて生成されるクロック信号CLKの位相の誤差を検出し、その検出結果に応じた制御信号S7をTR−PLL16に出力する。TR−PLL16は、入力される制御信号S7に基づいて、生成するクロック信号CLKの位相を読み出し信号の位相に引き込む、所謂位相引き込みを行う。このクロック信号CLKにより、シフトレジスタ24は、コンパレータ23の出力信号をクロック信号CLKのエッジに応答してサンプリングする。これにより、シフトレジスタ24は、リード信号RDのビット転送速度でサンプリングすることにより、磁気ディスクの記録データに対応する判定信号を記憶する。
【0015】
制御回路17は、シフトレジスタ24から出力される信号DATAの状態と、読み出し動作の開始から読み出したバイト数に基づいて、各スイッチ27〜29の制御を行う。プリアンブルは所定のビット数が連続する繰り返しパターンのデータであり、記録媒体には、予め所定のデータ数のプリアンブルデータが格納されている。従って、読み出したプリアンブルデータのデータ数に基づいて、制御回路17は、所定のタイミングにて各スイッチ27〜29を制御するように構成されている。
【0016】
詳述すると、制御回路17は、次のようにしてデータの読み出し時における制御を行う。
(1) 読み出し動作開始時において、制御回路17は、第1スイッチ27を第1係数レジスタ側、第2スイッチ28をコンパレータ側、第3スイッチ29をオフ、に制御する。これにより、FWフィルタ21は、第1係数レジスタ13から入力される第1フィルタ係数(スタート値)を用いてADC11からの入力信号を波形整形する。この時、第3スイッチ29がオフであるため、加算器22は、FWフィルタ21の出力信号S1を出力する。従って、誤差検出回路15は、このDFE12に入力される読み出し信号に基づく制御信号をTR−PLL16に出力する。このようにして、TR−PLL16は、読み出し信号に基づいて位相引き込みを行う。
【0017】
(2) 制御回路17は、シフトレジスタ24から入力される信号DATAに基づいて、プリアンブルデータの特徴を示すビット列(この場合は、”+++”又は”---”)を所定回数(例えば3回)入力すると、次の制御を行う。即ち、制御回路17は、第1スイッチ27を第2係数レジスタ側、第2スイッチ28をインバータ側、第3スイッチ29をオン、に制御する。尚、”+”はサンプリングしたリード信号RDの電圧が基準電圧REFよりも高いことを示し、”−”はそれが低いことを示す。
【0018】
FWフィルタ21は、第2係数レジスタ14から入力される第2フィルタ係数(通常値)を用いてADC11からの入力信号を波形整形する。シフトレジスタ24の出力信号は、インバータ回路26により反転される。シフトレジスタ24は、その反転信号を第2スイッチ28を介して入力する。従って、シフトレジスタ24は、プリアンブルデータの特徴を示すビット列”+++---”を、繰り返し記憶する。これにより、シフトレジスタ24は、その記憶データをプリアンブルデータに初期化する。
【0019】
加算器22は、オンした第3スイッチ29を介してFBフィルタ25から出力される出力信号S2を入力する。即ち、制御回路17は、DFE12のフィードバックループをオンに制御する。これにより、加算器22は、リード信号RDに基づいてFWフィルタ21から出力される信号S1と、FBフィルタ25を介して帰還される信号S2を演算し、その演算結果を信号S3としてコンパレータ及び誤差検出回路15に出力する。
【0020】
(3) 制御回路17は、上記(2) に示す制御の後、シフトレジスタ24から入力されるデータ数をカウントする。そして、制御回路17は、そのカウント値に基づいて、所定データ数経過後(例えば5バイト後)に、TR−PLL16における周波数引き込みをイネーブルにする。
【0021】
(4) 制御回路17は、上記(3) に示す制御の後、シフトレジスタ24から入力されるデータ数をカウントする。そして、制御回路17は、そのカウント値に基づいて、所定データ数経過後(例えば6バイト後)に、第1スイッチ27を第2係数レジスタ側、第2スイッチ28をコンパレータ側、第3スイッチ29をオン、に制御する。
【0022】
このようにして、TR−PLL16は、クロック信号CLKの位相引き込みを行う。そして、DFE12は、クロック信号CLKに基づいて、符号間干渉を取り除いた再生信号を出力する。
【0023】
【発明が解決しようとする課題】
ところで、上記の方法では、プリアンブル後のデータをリードする前に、FWフィルタ21の係数を、データリード用の第2フィルタ係数に変更することが必要である。このことは、TR−PLL16の引き込み動作の途中において、FWフィルタ21の特性を大きく変更する。しかしながら、FWフィルタ21は多段構成であるため、変更された係数のみに基づくデータが出力されるまでに時間がかかる。この間にFWフィルタ21から出力される信号S1は、TR−PLL16の状態を不安定にし、疑似ロックを引き起こす要因となる。このため、第1スイッチ27を切り換えてから第2フィルタ係数に基づく信号S1が出力されるまでの間、TR−PLL16の動作を停止させる必要がある。このことは、引き込み期間を長くし、処理時間の短縮を妨げる要因となる。
【0024】
本発明は上記問題点を解決するためになされたものであって、その目的はタイミングリカバリPLLの疑似ロックを防ぐとともに、引き込み期間の長期化を防ぐことができるタイミングリカバリPLLの制御方法及び信号処理回路を提供することにある。
【0025】
【課題を解決するための手段】
請求項1に記載の発明によれば、プリアンブル信号が検出されない場合に加算器の演算結果と所定レベルの基準信号とを比較し、第2の基準信号以上の演算結果が2個連続した場合に、その現象をトリガとして第2の符号情報を作成する。その第2の符号情報と演算結果に基づいてクロック信号に対するリード信号の位相誤差が検出され、その検出結果に基づいてクロック信号の位相引き込みが行われるため、タイミングリカバリPLLは疑似ロックに陥らない。
【0026】
請求項2に記載の発明によれば、プリアンブル検出回路では、判定帰還型等化器の加算器から出力される演算結果と第1の基準信号とが比較され、その比較結果に基づいてリード信号がプリアンブル信号か否かが判定され、その判定結果に基づく検出信号が出力される。符号情報作成回路では、演算結果と第2の基準信号とが比較され、第2の基準信号以上の演算結果が2個連続した場合に、その現象をトリガとして第2の符号情報を作成する。位相誤差検出回路では、セレクタにて選択符号情報として選択された第1の符号情報又は第2の符号情報,演算結果,第3の基準信号に基づいてリード信号の位相誤差が検出される。その位相誤差に基づいてタイミングリカバリPLLにてクロック信号の位相引き込みが行われるため、タイミングリカバリPLLは疑似ロックに陥らない。
【0028】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図1〜図4に従って説明する。
尚、説明の便宜上、図5と同様の構成については同一の符号を付してその説明を一部省略する。
【0029】
図1は、ハードディスク装置の概略構成を示す。
ハードディスク装置31は、ホストコンピュータ32に接続されている。ハードディスク装置31は、ホストコンピュータ32の書き込み要求に応答し、ホストコンピュータ32から入力される記録データを記録媒体としての磁気ディスク33に記録する。また、ハードディスク装置31は、ホストコンピュータ32の読み出し要求に応答し、磁気ディスク33に記録された格納データを読み出し、ホストコンピュータ32に出力する。
【0030】
ハードディスク装置31は、磁気ディスク33、第1,第2モータM1,M2、ヘッド装置34、信号処理回路35、サーボ回路36、マイクロプロセッサ(MPU)37、メモリ(RAM)38、ハードディスクコントローラ(HDC)39、インタフェース回路40を含む。各回路35〜40は、バス41に接続されている。
【0031】
磁気ディスク33は、第1モータM1により一定の回転数にて回転駆動される。ヘッド装置34は、第2モータM2により磁気ディスク33の半径方向に位置制御される。ヘッド装置34は、磁気ディスク33に記録された情報を読み出してリード信号RDとして信号処理回路35に出力する。
【0032】
信号処理回路(リード/ライトチャネルICと呼ばれる)35は、リード信号RDを、そのリード信号RDに同期してサンプリングしてディジタル信号に変換する。信号処理回路35は、変換後のディジタル信号に復号処理を施し、その処理後の信号を出力する。
【0033】
サーボ回路36は、バス41を介して信号処理回路35の出力信号が入力される。サーボ回路36は、第1モータM1を制御し、磁気ディスク33を一定速度にて回転駆動させる。サーボ回路36は、出力信号に含まれるサーボのための情報に基づいて、第2モータM2を制御し、ヘッド装置34を目的のトラックにオントラックさせる。
【0034】
MPU37は、RAM38に予め記憶されたプログラムデータに基づいて、ホストコンピュータ32から入力される書き込み/読み出し処理等のためのコマンドを解析し、バス41を介してHDC39等に制御のための信号を出力する。HDC39は、MPU37から入力される信号に基づいて、信号処理回路35、サーボ回路36を制御する。HDC39は、バス41を介して信号処理回路35の出力信号を入力する。
【0035】
HDC39は、入力されたデータを所定のバイト数よりなるセクタ単位に組み立て、その組み立てたセクタ毎に例えばECC(Error Correcting Code )誤り訂正処理等の処理を行い、その処理後のデータをバス41を介してインタフェース回路40に出力する。インタフェース回路40は、所定の通信方式に基づいてHDC39の出力データを変換して読み出しデータとしてホストコンピュータ32へ出力する。
【0036】
図2は、信号処理回路35を構成するデータ読み出し回路のブロック回路図を示す。
信号処理回路35は、アナログ−デジタル変換回路(ADC)11、判定帰還型等化器(DFE:Decision Feedback Equalizer)51、プリアンブル(PR)検出回路52、符号情報作成回路53、セレクタ54、PLL位相誤差検出回路(以下、誤差検出回路という)55、タイミングリカバリPLL(TR−PLL)56を含む。
【0037】
ADC11は、TR−PLL56から入力されるクロック信号CLKに基づいて記録媒体から読み出されたデータであるアナログ信号をサンプリングすることにより、リード信号RDをデジタル信号に変換する。ADC11は、その変換結果を判定帰還型等化器51に出力する。
【0038】
DFE51は、フォワード(FW)フィルタ(前置フィルタ)61、加算器62、シフトレジスタ63、フィードバック(FB)フィルタ(帰還フィルタ)64、スイッチ65を含む。
【0039】
ADC11から出力されるデジタル信号は、FWフィルタ61に入力される。FWフィルタ61は、任意の伝達特性を持つデジタルフィルタであり、リードデータ用のフィルタ係数が設定されている。FWフィルタ61は、クロック信号CLKに基づいて、フィルタ係数を用いてADC11から入力される入力信号のS/N比を最大にするような波形の信号生成を行う。FWフィルタ61は、フィルタリング後の信号S11を加算器62に出力する。
【0040】
加算器62は、図5に示す従来の加算器22とコンパレータ23の機能を併せ持つ。即ち、加算器62は、FWフィルタ61の出力信号S11に、FBフィルタ64から出力される帰還信号S12の反転信号を加算演算する。即ち、加算器62は、出力信号S11から帰還信号S12を減算演算する減算器として作用する。加算器62は、その演算結果としての信号S13をPR検出回路52,符号情報作成回路53,誤差検出回路55に出力する。
【0041】
更に、加算器62は、演算結果の値と基準電圧REF(図示略)を比較し、その比較結果に基づく符号情報、即ち「1」又は「0」の第1符号信号S14をシフトレジスタ63,セレクタ54に出力する。
【0042】
シフトレジスタ63は、加算器62から出力される第1符号信号S14を、クロック信号CLKに同期して順次記憶する。これにより、シフトレジスタ63は、標本化された過去の複数ビットのデータを記憶する。
【0043】
シフトレジスタ63に記憶されたデータ、詳しくはシフトレジスタの第1ビット目のレジスタに記憶されたデータ、即ち加算器62から出力される第1符号信号S14は、再生信号DATAとして出力される。これは、記録媒体に書き込まれたデータである。即ち、DFE51は、記録媒体に書き込まれたデータを符号再生する。この再生信号DATAは、データ復号処理が施され、マイコン等の装置に出力される。
【0044】
FBフィルタ64は、シフトレジスタ63から入力される信号中に含まれる符号間干渉を取り除くように動作する。FBフィルタ64は、シフトレジスタ63に記憶された複数ビットのデータに基づく帰還信号S12を出力する。その帰還信号S12は、スイッチ65を介して加算器62に出力される。
【0045】
PR検出回路52には、加算器62の演算結果である信号S13と第1基準信号REF1が入力される。この第1基準信号REF1は所定の一定レベルであり、そのレベルは演算結果に基づく符号判定の誤りを低減するために設定される。即ち、演算結果の符号をゼロ(0)以上か否かにより判定する方法では、ノイズ等の影響によって、判定を誤る場合がある。そのため、第1基準信号REF1のレベルを、ノイズ等の影響を受けないレベルとすることで、判定誤りを防ぐわけである。尚、第1基準信号REF1のレベルは、本実施形態では図3に示すように、ゼロ(0)よりも高い一定レベルに設定されている。尚、第1基準信号REF1のレベルをゼロよりも低い一定レベルに設定してもよい。
【0046】
図3は、加算器62の演算結果である信号S13の波形を正方向のみ表現したものである。そして、左側から順番に、クロック信号CLKに基づくサンプリングタイミングが正常(信号S13の位相とほぼ一致している)な場合の波形、サンプリングタイミングがバラツキの範囲内にある場合の波形、TR−PLL56において疑似ロックの可能性が大きい場合の波形、を示す。
【0047】
PR検出回路52は、演算結果と第1基準信号REF1を比較し、その比較結果に基づいて、リード信号RDがプリアンブルデータを読み出した信号であるか否かを検出する。詳述すれば、PR検出回路52は、比較結果に基づいて、プリアンブルデータの特徴を示すビット列(この場合は、”+++”又は”---”)を所定回数(例えば3回)入力すると、そのビット列をプリアンブルと判定する。尚、”+”はサンプリングしたリード信号RDの電圧が基準電圧REFよりも高いことを示し、”−”はそれが低いことを示す。そして、PR検出回路52は、その検出結果に基づいて、プリアンブルを検出した場合にはHレベルの検出信号K1を、それを検出しない場合にはLレベルの検出信号K1を出力する。尚、検出信号K1のレベルは適宜変更されてもよい。
【0048】
符号情報作成回路53には、加算器62の演算結果である信号S13と第2基準信号REF2が入力される。第2基準信号REF2のレベルは、TR−PLL56において疑似ロックの可能性が大きいリード信号RDのサンプリングポイントにおけるレベルに基づいて設定される。
【0049】
即ち、図3の左側,中央に示すように、位相がほぼ一致している、又はバラツキの範囲内にある波形の場合、連続する3個の演算結果の値が第1基準信号REF1のレベルよりも大きくなり、且つ2個目の演算結果の値が両側の演算結果の値よりも大きくなる。
【0050】
更に位相ずれが大きくなると、図3の右側に示すように、連続する2個の演算結果の値がほぼ同じ値となる。この連続する2個の演算結果を検出するように、第2基準信号REF2のレベルが設定される。このように設定された第2基準信号REF2に対して、図3の左側,中央に示す波形は、連続する3個のうちの中央(2個目)のサンプリングポイントにおける値が第2基準信号REF2のレベルよりも大きくなる。
【0051】
従って、符号情報作成回路53は、演算結果と第2基準信号REF2を比較し、その比較結果に基づいて演算結果の正・負を判定する。符号情報作成回路53は、判定結果に基づいて第2基準信号REF2のレベル以上の値を持つサンプリングポイントが2個連続した場合に、それらサンプリングポイントに基づいてプリアンブルデータに対応する符号情報を作成し、その符号情報を第2符号信号S15として出力する。
【0052】
即ち、符号情報作成回路53は、判定結果に基づいて第2基準信号REF2のレベル以上の値を持つサンプリングポイントの入力をトリガとする。そして、符号情報作成回路53は、そのトリガに応答して第2基準信号REF2よりも大きな値を持つ2個連続したサンプリングポイントに基づいてプリアンブルデータに対応する符号情報を持つ第2符号信号S15を出力する。
【0053】
セレクタ54には、第1,第2符号信号S14,S15、検出信号K1が入力される。セレクタ54は、検出信号K1に応答して、符号信号S14,S15の一方を選択し、その選択した信号を選択符号信号S16として誤差検出回路55に出力する。詳しくは、セレクタ54は、Hレベルの検出信号K1に応答して第1符号信号S14を選択し、Lレベルの検出信号K1に応答して第2符号信号S15を選択する。
【0054】
符号信号S14,S15は、それぞれ加算器62の符号情報、符号情報作成回路53の符号情報である。即ち、セレクタ54は、検出信号K1に応答して、加算器62の符号情報又は符号情報作成回路53の符号情報を選択し、その選択符号情報を選択符号信号S16として誤差検出回路55に出力する。
【0055】
誤差検出回路55には、演算結果としての信号S13、選択符号情報としての選択符号信号S16、第3基準信号REF3が入力される。第3基準信号REF3は、理想的なプリアンブルに対応してFWフィルタ61から出力される出力信号S11の特定ポイントにおける値を持つ。特定ポイントは、プリアンブルデータを読み出したリード信号RDの位相とクロック信号CLKの位相が一致している理想的な状態において、そのクロック信号CLKに基づいてリード信号RDをサンプリングしたポイントである。これらポイントのレベルは、プリアンブルデータに対応する特徴を持つ。第3基準信号REF3は、プリアンブルデータの特徴に対応するレベルに設定されている。
【0056】
即ち、第3基準信号REF3と信号S13の差がリード信号RDとクロック信号CLKの位相誤差に対応する。従って、誤差検出回路55は、演算結果である信号S13の値と第3基準信号REF3のレベルの差を、リード信号RDとクロック信号CLKの位相誤差とする。そして、誤差検出回路55は、その位相誤差と選択符号情報(選択符号信号S16)に基づく量(パルス幅)をパルス信号(制御信号)S17をTR−PLL56に出力する。
【0057】
TR−PLL56は、入力される制御信号S17に基づいて、生成するクロック信号CLKの位相をリード信号RDの位相に引き込む、所謂位相引き込みを行う。詳述すると、TR−PLL56は、ループフィルタ66と電圧制御発振器(VCO)67を含む。ループフィルタ66は、誤差検出回路55から出力されるパルス信号S17を平滑した直流電圧を出力信号S18としてVCO67に出力する。VCO67は、ループフィルタ66の出力信号S18の電圧値に応じた周波数を持つクロック信号CLKを生成する。
【0058】
上記のようにして、誤差検出回路55は、加算器62の出力信号S13とクロック信号CLKの位相差に応じてループフィルタ44の出力信号S18の電圧値を上昇/下降させる。これにより、TR−PLL56は、VCO67から出力されるクロック信号CLKの周波数を、プリアンブルデータを読み出している時のリード信号RDの周波数に一致させようとする、所謂引き込み動作する。
【0059】
このクロック信号CLKにより、シフトレジスタ63は、加算器62から出力される第1符号信号S14をクロック信号CLKのエッジに応答してサンプリングする。これにより、シフトレジスタ63は、リード信号RDのビット転送速度でサンプリングすることにより、前記磁気ディスク33の記録データに対応する第1符号信号S14を記憶する。
【0060】
このようにして、TR−PLL56は、プリアンブルデータを読み出した信号に対してクロック信号CLKの位相引き込みを行う。そして、DFE51は、クロック信号CLKに基づいて、リード信号RDから符号間干渉を取り除いた再生信号DATAを出力する。
【0061】
次に、上記の信号処理回路35の作用を、図4に従って説明する。
図4は、信号処理回路35の動作フローチャートを示す。
先ず、プリアンブルパターンがFWフィルタ61、加算器62を介して、PR検出回路52に入力される(ステップ1)。PR検出回路52は、リード動作を開始し、入力された信号がプリアンブルデータか否かを判定する(ステップ2)。PR検出回路52は、プリアンブルを検出(ステップ3)した場合、その加算結果に基づく検出信号K1を出力する。この検出信号K1に基づいて、セレクタ54は、加算器62から出力される符号情報である第1符号信号S14を、選択符号信号S16として誤差検出回路55に出力する。これにより、誤差検出回路55は、加算器62から出力される第1符号情報に基づいてTR−PLL56を制御するノーマルモードとなる(ステップ4)。即ち、誤差検出回路55は、加算器62の演算結果と符号情報(正・負)から位相誤差を検出し、その検出結果に基づく制御信号S17をTR−PLL56のループフィルタ66へ出力する(ステップ5)。このようにして、TR−PLL56の位相制御が行われる。
【0062】
一方、ステップ3においてプリアンブルが検出されなかった場合、符号情報作成回路53は、加算器62の演算結果(信号S13)が一定レベル(第2基準信号REF2)以上か否かを判定し、その判定結果をトリガとして、位相誤差検出用の符号情報(正・負の情報)を発生する疑似ロック対策モードとなる(ステップ6)。その符号情報に基づく第2符号信号S15は、セレクタ54を介して誤差検出回路55に入力される。誤差検出回路55は、第2符号信号S15,加算器55の演算結果(信号S13),第3基準信号REF3に基づいて検出した位相誤差にてTR−PLL56を制御する(ステップ7)。即ち、誤差検出回路55は、位相誤差を検出し、その検出結果に基づく制御信号S17をTR−PLL56のループフィルタ66へ出力する(ステップ8)。TR−PLL56は、制御信号S17に基づいて、クロック信号CLKの位相を合わせる。
【0063】
このようにして、サンプルタイミングが修正されることにより、PR検出回路52で、プリアンブルが検出されるようになる。そのプリアンブルが検出された後、ノーマルモードに切り替えられ、誤差検出回路55は加算器62から出力される符号情報(第1符号信号S14)と演算結果(信号S13)により位相誤差を検出する。
【0064】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
(1)プリアンブル検出回路52は、DFE51の加算器62から出力される演算結果と第1基準信号REF1とを比較し、その比較結果に基づく検出信号K1を出力する。符号情報作成回路53は、演算結果と第2基準信号REF2とを比較し、その比較結果をトリガとして第2符号信号S14を生成する。位相誤差検出回路55は、セレクタ54にて選択符号信号S16として選択された第1符号信号S14又は第2符号信号S15と、演算結果である信号S13及び第3基準信号REF3に基づいてリード信号RDの位相誤差を検出し、その検出結果に基づく制御信号S17を出力する。その制御信号S17に基づいて、タイミングリカバリPLL56は、クロック信号CLKの位相引き込みを行うようにした。その結果、FWフィルタ61の係数を変更する必要がなく、TR−PLL56の疑似ロックを防ぎ、安定度を高めることができる。このことは、引き込み帰還の長期化を防ぐと共に、高精度符号再生に寄与するところが大きい。
【0065】
【発明の効果】
以上詳述したように、請求項1に記載の発明によれば、タイミングリカバリPLLの疑似ロックを防ぐとともに、引き込み期間の長期化を防ぐことが可能なタイミングリカバリPLLの制御方法を提供することができる。
【0066】
また、請求項2に記載の発明によれば、タイミングリカバリPLLの疑似ロックを防ぐとともに、引き込み期間の長期化を防ぐことが可能な信号処理回路を提供することができる。
【図面の簡単な説明】
【図1】 一実施形態のハードディスク装置の概略構成図。
【図2】 一実施形態の信号処理回路のブロック回路図。
【図3】 加算器の演算結果と符号情報の説明図。
【図4】 信号処理回路の動作を示すフローチャート。
【図5】 従来の信号処理回路のブロック回路図。
【符号の説明】
35 信号処理回路
51 判定帰還型等化器(DFE)
52 プリアンブル検出回路
53 符号情報作成回路
54 セレクタ
55 PLL位相誤差検出回路
56 タイミングリカバリPLL
62 加算器
CLK クロック信号
K1 検出信号
RD リード信号
REF1 第1基準信号
REF2 第2基準信号
REF3 第3基準信号
S13 演算結果としての信号
S14 第1の符号情報としての第1符号信号
S15 第2の符号情報としての第2符号信号
S16 選択符号情報としての選択符号信号
S17 制御信号
Claims (2)
- 判定帰還型等化器の加算器から出力される演算結果と第1の符号情報に基づいて、記録媒体の情報を読み出したリード信号のうち、前記情報としてプリアンブルデータを読み出したプリアンブル信号に対してクロック信号の位相引き込みを行うタイミングリカバリPLLの制御方法であって、
前記リード信号が前記プリアンブル信号か否かを検出し、その検出結果に基づいてプリアンブル信号を検出しない場合に前記演算結果と所定レベルの基準信号とを比較し、該基準信号以上の前記演算結果が2個連続した場合に、その現象をトリガとして前記演算結果に基づいて前記プリアンブル信号に対応する第2の符号情報を生成し、該第2の符号情報と前記演算結果に基づいて前記クロック信号に対する前記リード信号の位相誤差を検出し、その検出結果に基づいて前記クロック信号の位相引き込みを行うことを特徴とするタイミングリカバリPLLの制御方法。 - 記録媒体からプリアンブルデータを読み出したリード信号に対してクロック信号の位相引き込みを行うタイミングリカバリPLLと、前記クロック信号に基づいて前記記録媒体から記録データを読み出したリード信号から符号間干渉を取り除いた再生信号を出力する判定帰還型等化器と、を備えた信号処理回路であって、
前記判定帰還型等化器は、前記リード信号に基づく演算結果と第1の符号情報を出力する加算器を備え、
前記演算結果と第1の基準信号とを比較し、その比較結果に基づいて前記リード信号がプリアンブル信号か否かを判定し、その判定結果に基づく検出信号を出力するプリアンブル検出回路と、
前記演算結果と第2の基準信号とを比較し、前記第2の基準信号以上の前記演算結果が2個連続した場合に、その現象をトリガとし、該トリガにより前記演算結果に基づいて前記プリアンブルデータに対応する第2の符号情報を生成する符号情報作成回路と、
前記検出信号に基づいて前記第1の符号情報又は前記第2の符号情報を選択し、その選択符号情報を出力するセレクタと、
前記選択符号情報と前記演算結果と第3の基準信号とに基づいて前記クロック信号に対する前記リード信号の位相誤差を検出し、その検出結果に基づく制御信号を出力する位相誤差検出回路と、を備え、
前記タイミングリカバリPLLは、前記制御信号に基づいて前記クロック信号の位相引き込みを行うことを特徴とする信号処理回路。
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