JP3943767B2 - 電圧比検出回路 - Google Patents
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Description
【発明の属する技術分野】
本発明は、電圧比検出回路に関する。
【0002】
【従来の技術】
パルス幅変調(PWM:Pulse Width Modulation)回路においては、出力パルス幅制御に用いるPWM制御入力信号の一つである電圧比信号を生成する電圧比検出回路が使用される。
【0003】
図2は、PWM回路の構成を示したブロック図である。
【0004】
図2に示したPWM回路は、基準電圧V1と入力電圧V2との電圧比を検出し、電圧比信号を生成する電圧比検出回路21と、電圧比信号と所定周期の三角波信号とに基づき、電圧比信号に応じたパルス幅のPWM波形信号を生成するパルス発生回路22とから構成されている。
【0005】
パルス発生回路22は、電圧比信号の電位と所定周期の三角波信号の電位とを比較する比較器CMP21により構成されている。比較器21は、電圧比信号と所定周期の三角波信号とが入力されると、両信号の電位を比較し、電圧比信号の電位が三角波信号の電位より高い期間はHレベル、電圧比信号の電位が三角波信号の電位より低い期間はLレベルの電位をとるPWM波形信号を生成して出力する。
【0006】
図3は、従来の電圧比検出回路の構成を示した回路図である。
【0007】
図3に示した従来の電圧比検出回路は、基準電圧V1と入力電圧V2との電圧比に応じた増幅信号を出力する増幅器AMP31と、増幅器AMP31の出力ノードに一端が接続された抵抗Raと、ベースが抵抗Raの他端に接続され、エミッタが接地電位ノードGNDに接続されたnpnバイポーラトランジスタTr31と、トランジスタTr31のベース・エミッタ間に接続された抵抗Rbと、電圧 比信号出力ノードOUTとトランジスタTr31のコレクタとの間に接続された抵抗Rcと、電圧比信号出力ノードOUTの電位を所定範囲内に制限するリミッ タ回路31と、電圧比信号出力ノードOUTに電流出力ノードが接続された定電流源Iinと、電圧比信号出力ノードOUTと接地電位ノードGNDとの間に接続されたキャパシタCaとから構成されている。
【0008】
この従来の電圧比検出回路の増幅器AMP31に入力電圧V2が入力されると、基準電圧V1と入力電圧V2との電圧比に応じた増幅信号が出力され、抵抗Raを介してトランジスタTr31のベース電流が流れる。これによりトランジス タTr31のコレクタ電流icは、V2>V1のときはic>Iinとなって出力電圧Vxを大きくし、V1>V2のときはic<Iinとなって出力電圧Vxを小さく していく。但し、出力電圧Vxの範囲は、リミッタ回路31により制限される。
キャパシタCaの電極間電圧が、出力電圧Vxの電圧比信号として電圧比信号出力ノードOUTからパルス発生回路に出力される。
【0009】
【発明が解決しようとする課題】
しかしながら、上述した従来の電圧比検出回路においては、電圧比信号として出力される出力電圧Vxが回路のCR時定数に依存する構成であるために、出力 電圧Vxが入力電圧V2に応じた正確な値で出力されるまでに時間的遅れが生じ 、PWM回路の出力パルス幅制御精度の低下を招くという問題点があった。
【0010】
本発明は上記問題点に鑑みてなされたもので、その目的は、信号入力から信号出力までの時間的遅れを排除し、PWM回路の出力パルス幅制御速度及び精度を向上させることが可能な構成の電圧比検出回路を提供することである。
【0011】
【課題を解決するための手段】
本発明に係る電圧比検出回路によれば、
基準電圧が正相入力ノードに入力され、出力ノードと逆相入力ノードとの間に第1のダイオード接続pnpバイポーラトランジスタが接続された第1の増幅器と、前記第1の増幅器の逆相入力ノードと接地電位ノードとの間に接続された第1の抵抗と、前記第1の増幅器の出力ノードと接地電位ノードとの間に順に直列接続された第2の抵抗及び第2のダイオード接続pnpバイポーラトランジスタとから構成され、前記第2の抵抗と前記第2のダイオード接続pnpバイポーラトランジスタのエミッタとの接続ノードが基準電圧対数変換信号出力ノードとされた基準電圧対数変換回路と、
入力電圧が正相入力ノードに入力され、出力ノードと逆相入力ノードとの間に第3のダイオード接続pnpバイポーラトランジスタが接続された第2の増幅器と、前記第2の増幅器の逆相入力ノードと接地電位ノードとの間に接続された第3の抵抗と、前記第2の増幅器の出力ノードと接地電位ノードとの間に順に直列接続された第4の抵抗及び第4のダイオード接続pnpバイポーラトランジスタとから構成され、前記第4の抵抗と前記第4のダイオード接続pnpバイポーラトランジスタのエミッタとの接続ノードが入力電圧対数変換信号出力ノードとされた入力電圧対数変換回路と、
定電流源と、ベースが前記入力電圧対数変換信号出力ノードに接続され、エミッタが前記定電流源の電流出力ノードに接続された第5のpnpバイポーラトランジスタと、ベースが前記基準電圧対数変換信号出力ノードに接続され、エミッタが前記定電流源の電流出力ノードに接続された第6のpnpバイポーラトランジスタと、前記第5のpnpバイポーラトランジスタのコレクタと接地電位ノードとの間に接続された第5の抵抗と、前記第6のpnpバイポーラトランジスタのコレクタと接地電位ノードとの間に接続された第6の抵抗とから構成され、前記第5のpnpバイポーラトランジスタのコレクタと前記第5の抵抗との接続ノード又は前記第6のpnpバイポーラトランジスタのコレクタと前記第6の抵抗との接続ノードが電圧比信号出力ノードとされた差動増幅回路と、
を備えたことを特徴とし、
この構成により、基準電圧及び入力電圧を対数変換し、対数変換出力を比較することにより、基準電圧と入力電圧との電圧比信号を出力しているので、回路構成にキャパシタが不要で、電圧比信号出力が回路のCR時定数に依存することがなく、入力電圧に応じた電圧比信号が出力されるまでに時間的遅れが生じない。従って、本発明に係る電圧比検出回路を用いてPWM回路を構成すると、PWM回路の出力パルス幅制御速度及び精度の向上を図ることができる。
【0012】
【発明の実施の形態】
以下、本発明に係る電圧比検出回路の実施の形態について、図面を参照しながら説明する。
【0013】
図1は、本発明に係る電圧比検出回路の実施の一形態の構成を示した回路図である。
【0014】
図1に示した本発明に係る電圧比検出回路は、基準電圧V1を対数変換する対数変換回路であるブロック1と、入力電圧V2を対数変換する対数変換回路であるブロック2と、ブロック1及びブロック2の出力を比較することにより、基準電圧V1と入力電圧V2との電圧比信号を出力する差動増幅回路であるブロック3とから構成されている。
【0015】
ブロック1は、基準電圧V1が正相入力ノードに入力され、出力ノードと逆相入力ノードとの間にダイオード接続pnpバイポーラトランジスタTr1が接続された増幅器AMP1と、増幅器AMP1の逆相入力ノードと接地電位ノードGNDとの間に接続された抵抗R1と、増幅器AMP1の出力ノードと接地電位ノードGNDとの間に順に直列接続された抵抗R2及びダイオード接続pnpバイポーラトランジスタTr2とから構成されており、抵抗R2とトランジスタTr2のエミッタとの接続ノードがブロック1の出力ノードとなっている。
【0016】
ブロック2は、ブロック1と同様の回路構成である。即ち、ブロック2は、入力電圧V2が正相入力ノードに入力され、出力ノードと逆相入力ノードとの間にダイオード接続pnpバイポーラトランジスタTr3が接続された増幅器AMP2と、増幅器AMP2の逆相入力ノードと接地電位ノードGNDとの間に接続された抵抗R3と、増幅器AMP2の出力ノードと接地電位ノードGNDとの間に順に直列接続された抵抗R4及びダイオード接続pnpバイポーラトランジスタTr4とから構成されており、抵抗R4とトランジスタTr4のエミッタとの接続ノードがブロック2の出力ノードとなっている。
【0017】
ブロック3は、定電流源Iinと、ベースがブロック2の出力ノードに接続され、エミッタが定電流源Iinの電流出力ノードに接続されたpnpバイポーラトランジスタTr5と、ベースがブロック1の出力ノードに接続され、エミッタが定電流源Iinの電流出力ノードに接続されたpnpバイポーラトランジスタTr6と、トランジスタTr5のコレクタと接地電位ノードGNDとの間に接続された抵抗R5と、トランジスタTr6のコレクタと接地電位ノードGNDとの間に接続された抵抗R6とから構成されており、トランジスタTr6のコレクタと抵抗R6との接続ノードがブロック3の出力ノードであり、電圧比検出回路の電圧比信号出力ノードOUTとなっている。
【0018】
但し、抵抗R1,R2,R3,R4の抵抗値は総て等しく、pnpバイポーラトランジスタTr1,Tr2,Tr3,Tr4,Tr5,Tr6は総て同特性で熱電圧VT、飽和電流ISが等しく、順方向電流増幅率hFE>>1であるものとする。また、抵抗R5は、抵抗値が|VBE5(pnpバイポーラトランジスタTr5 のベース・エミッタ間電圧)|/Iin(定電流源の電流値)以下、抵抗R6は、抵抗値が|VBE6(pnpバイポーラトランジスタTr6のベース・エミッタ間 電圧)|/Iin(定電流源の電流値)以下であるのが望ましく、抵抗R1,R2,R3,R4,R5,R6の抵抗値が総て等しければさらに望ましい。
【0019】
また、増幅器AMP1の逆相入力ノードの電位をV1A、トランジスタTr1のエミッタ電位をV1B、トランジスタTr2のエミッタ電位(トランジスタTr6のベース電位)をV1C、増幅器AMP2の逆相入力ノードの電位をV2A、トランジスタTr3のエミッタ電位をV2B、トランジスタTr4のエミッタ電位(トランジスタTr5のベース電位)をV2C、トランジスタTr5及びTr6のエミッタ電位をV3とし、抵抗R5,R6の両端の電圧をそれぞれVA,VBとする。さらに、抵抗R1,R2を流れる電流をそれぞれi1,i2、トランジスタTr5,Tr6のベース電流をそれぞれib5,ib6、コレクタ電流をそれぞれic5,ic6とする。
【0020】
以下、本発明に係る電圧比検出回路の動作について説明する。基準電圧V1及び入力電圧V2は、増幅器AMP1及びAMP2の供給電圧範囲内の電圧であるものとする。
【0021】
ブロック1とブロック2とは同様の回路構成であり、動作も同様であるので、ブロック1の動作について説明する。増幅器AMP1のイマジナリショートよりV1=V1Aが成り立つ。トランジスタのアーリ電圧>>VCE(エミッタ・コレクタ間電圧)、順方向電流増幅率hFE>>1の条件の下では、トランジスタTr1のベース・エミッタ間電圧VBE1は、以下の式で表される。
【0022】
但し、ic1はトランジスタTr1のコレクタ電流である。ここで、i1,i2>>ib5,ib6であるとすると、i1=i2,V1C=VBE1となり、
V1C=|VBE1|=VT×ln(V1/(R1×IS))
となる。
【0023】
ブロック2についても同様に、
V2C=|VBE3|=VT×ln(V2/(R3×IS))
となる。
【0024】
以上より、ic5>>ib5,ic6>>ib6であるとすると、以下の関係が得られることになる。
【0025】
また、トランジスタTr5,Tr6のコレクタ電流ic5,ic6の和は定電流源Iinの電流値にほぼ等しいと考えてよいから、コレクタ電流ic5,ic6は、一定電流値Iinを(V1/(V1+V2)):(V2/(V1+V2))の比で分割した電流となる。そこで、Iin=Vin/R,R5=R6=Rと設定すると、
VA=Vin×V1/(V1+V2)
VB=Vin×V2/(V1+V2)
を得ることができる。即ち、電圧比検出回路の電圧比信号出力ノードOUTの電位はVB=Vin×V2/(V1+V2)となり、基準電圧V1+入力電圧V2に 対する入力電圧V2の比を表す電圧比信号が得られたことになる。
【0026】
この電圧比信号VB=Vin×V2/(V1+V2)を図2に示したPWM回路 のパルス発生回路22に入力すると、パルス発生回路22の比較器21は、電圧比信号の電位と所定周期の三角波信号の電位とを比較し、電圧比信号の電位が三角波信号の電位より高い期間はHレベル、電圧比信号の電位が三角波信号の電位より低い期間はLレベルの電位をとるPWM波形信号を生成して出力する。尚、必要に応じて、トランジスタTr5のコレクタと抵抗R5との接続ノードを電圧比検出回路の電圧比信号出力ノードOUTとして、電位VAを電圧比信号として 出力してもよい。
【0027】
以上説明したように、本発明に係る電圧比検出回路においては、基準電圧V1及び入力電圧V2を対数変換し、対数変換出力を比較することにより、基準電圧V1と入力電圧V2との電圧比信号を出力しているので、回路構成にキャパシタが不要で、電圧比信号出力が回路のCR時定数に依存することがなく、入力電圧に応じた電圧比信号が出力されるまでに時間的遅れが生じない。
【0028】
【発明の効果】
本発明に係る電圧比検出回路によれば、
基準電圧が正相入力ノードに入力され、出力ノードと逆相入力ノードとの間に第1のダイオード接続pnpバイポーラトランジスタが接続された第1の増幅器と、前記第1の増幅器の逆相入力ノードと接地電位ノードとの間に接続された第1の抵抗と、前記第1の増幅器の出力ノードと接地電位ノードとの間に順に直列接続された第2の抵抗及び第2のダイオード接続pnpバイポーラトランジスタとから構成され、前記第2の抵抗と前記第2のダイオード接続pnpバイポーラトランジスタのエミッタとの接続ノードが基準電圧対数変換信号出力ノードとされた基準電圧対数変換回路と、
入力電圧が正相入力ノードに入力され、出力ノードと逆相入力ノードとの間に第3のダイオード接続pnpバイポーラトランジスタが接続された第2の増幅器と、前記第2の増幅器の逆相入力ノードと接地電位ノードとの間に接続された第3の抵抗と、前記第2の増幅器の出力ノードと接地電位ノードとの間に順に直列接続された第4の抵抗及び第4のダイオード接続pnpバイポーラトランジスタとから構成され、前記第4の抵抗と前記第4のダイオード接続pnpバイポーラトランジスタのエミッタとの接続ノードが入力電圧対数変換信号出力ノードとされた入力電圧対数変換回路と、
定電流源と、ベースが前記入力電圧対数変換信号出力ノードに接続され、エミッタが前記定電流源の電流出力ノードに接続された第5のpnpバイポーラトランジスタと、ベースが前記基準電圧対数変換信号出力ノードに接続され、エミッタが前記定電流源の電流出力ノードに接続された第6のpnpバイポーラトランジスタと、前記第5のpnpバイポーラトランジスタのコレクタと接地電位ノードとの間に接続された第5の抵抗と、前記第6のpnpバイポーラトランジスタのコレクタと接地電位ノードとの間に接続された第6の抵抗とから構成され、前記第5のpnpバイポーラトランジスタのコレクタと前記第5の抵抗との接続ノード又は前記第6のpnpバイポーラトランジスタのコレクタと前記第6の抵抗との接続ノードが電圧比信号出力ノードとされた差動増幅回路と、
を備えたので、基準電圧及び入力電圧を対数変換し、対数変換出力を比較することにより、基準電圧と入力電圧との電圧比信号を出力することができる。即ち、本発明に係る電圧比検出回路の回路構成にはキャパシタが不要であり、電圧比信号出力が回路のCR時定数に依存することがなく、入力電圧に応じた電圧比信号が出力されるまでに時間的遅れが生じない。従って、本発明に係る電圧比検出回路を用いてPWM回路を構成すると、PWM回路の出力パルス幅制御速度及び精度の向上を図ることができる。
【図面の簡単な説明】
【図1】本発明に係る電圧比検出回路の実施の一形態の構成を示した回路図。
【図2】PWM回路の構成を示したブロック図。
【図3】従来の電圧比検出回路の構成を示した回路図。
【符号の説明】
Tr1,Tr2,Tr3,Tr4,Tr5,Tr6 pnpバイポーラトランジスタ
Tr31 npnバイポーラトランジスタ
AMP1,AMP2,AMP31 増幅器
R1,R2,R3,R4,R5,R6,Ra,Rb,Rc 抵抗
Iin 定電流源
Ca キャパシタ
21 電圧比検出回路
22 パルス発生回路
31 リミッタ回路
Claims (5)
- 基準電圧が正相入力ノードに入力され、出力ノードと逆相入力ノードとの間に第1のダイオード接続pnpバイポーラトランジスタが接続された第1の増幅器と、前記第1の増幅器の逆相入力ノードと接地電位ノードとの間に接続された第1の抵抗と、前記第1の増幅器の出力ノードと接地電位ノードとの間に順に直列接続された第2の抵抗及び第2のダイオード接続pnpバイポーラトランジスタとから構成され、前記第2の抵抗と前記第2のダイオード接続pnpバイポーラトランジスタのエミッタとの接続ノードが基準電圧対数変換信号出力ノードとされた基準電圧対数変換回路と、
入力電圧が正相入力ノードに入力され、出力ノードと逆相入力ノードとの間に第3のダイオード接続pnpバイポーラトランジスタが接続された第2の増幅器と、前記第2の増幅器の逆相入力ノードと接地電位ノードとの間に接続された第3の抵抗と、前記第2の増幅器の出力ノードと接地電位ノードとの間に順に直列接続された第4の抵抗及び第4のダイオード接続pnpバイポーラトランジスタとから構成され、前記第4の抵抗と前記第4のダイオード接続pnpバイポーラトランジスタのエミッタとの接続ノードが入力電圧対数変換信号出力ノードとされた入力電圧対数変換回路と、
定電流源と、ベースが前記入力電圧対数変換信号出力ノードに接続され、エミッタが前記定電流源の電流出力ノードに接続された第5のpnpバイポーラトランジスタと、ベースが前記基準電圧対数変換信号出力ノードに接続され、エミッタが前記定電流源の電流出力ノードに接続された第6のpnpバイポーラトランジスタと、前記第5のpnpバイポーラトランジスタのコレクタと接地電位ノードとの間に接続された第5の抵抗と、前記第6のpnpバイポーラトランジスタのコレクタと接地電位ノードとの間に接続された第6の抵抗とから構成され、前記第5のpnpバイポーラトランジスタのコレクタと前記第5の抵抗との接続ノード又は前記第6のpnpバイポーラトランジスタのコレクタと前記第6の抵抗との接続ノードが電圧比信号出力ノードとされた差動増幅回路と、
を備えたことを特徴とする電圧比検出回路。 - 前記第1乃至第6のpnpバイポーラトランジスタは、総て同一の特性を有するものであることを特徴とする請求項1に記載の電圧比検出回路。
- 前記第1乃至第4の抵抗は、総て抵抗値が等しいものであることを特徴とする請求項1又は2に記載の電圧比検出回路。
- 前記第5の抵抗は、抵抗値が|VBE5(前記第5のpnpバイポーラトランジ スタのベース・エミッタ間電圧)|/Iin(前記定電流源の電流値)以下であり、前記第6の抵抗は、抵抗値が|VBE6(前記第6のpnpバイポーラトランジ スタのベース・エミッタ間電圧)|/Iin(前記定電流源の電流値)以下であることを特徴とする請求項3に記載の電圧比検出回路。
- 前記第1乃至第6の抵抗は、総て抵抗値が等しいものであることを特徴とする請求項4に記載の電圧比検出回路。
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