JP3943767B2 - 電圧比検出回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、電圧比検出回路に関する。
【０００２】
【従来の技術】
パルス幅変調（ＰＷＭ：Pulse Width Modulation）回路においては、出力パルス幅制御に用いるＰＷＭ制御入力信号の一つである電圧比信号を生成する電圧比検出回路が使用される。
【０００３】
図２は、ＰＷＭ回路の構成を示したブロック図である。
【０００４】
図２に示したＰＷＭ回路は、基準電圧Ｖ１と入力電圧Ｖ２との電圧比を検出し、電圧比信号を生成する電圧比検出回路２１と、電圧比信号と所定周期の三角波信号とに基づき、電圧比信号に応じたパルス幅のＰＷＭ波形信号を生成するパルス発生回路２２とから構成されている。
【０００５】
パルス発生回路２２は、電圧比信号の電位と所定周期の三角波信号の電位とを比較する比較器ＣＭＰ２１により構成されている。比較器２１は、電圧比信号と所定周期の三角波信号とが入力されると、両信号の電位を比較し、電圧比信号の電位が三角波信号の電位より高い期間はＨレベル、電圧比信号の電位が三角波信号の電位より低い期間はＬレベルの電位をとるＰＷＭ波形信号を生成して出力する。
【０００６】
図３は、従来の電圧比検出回路の構成を示した回路図である。
【０００７】
図３に示した従来の電圧比検出回路は、基準電圧Ｖ１と入力電圧Ｖ２との電圧比に応じた増幅信号を出力する増幅器ＡＭＰ３１と、増幅器ＡＭＰ３１の出力ノードに一端が接続された抵抗Ｒaと、ベースが抵抗Ｒaの他端に接続され、エミッタが接地電位ノードＧＮＤに接続されたｎｐｎバイポーラトランジスタＴｒ３１と、トランジスタＴｒ３１のベース・エミッタ間に接続された抵抗Ｒbと、電圧 比信号出力ノードＯＵＴとトランジスタＴｒ３１のコレクタとの間に接続された抵抗Ｒcと、電圧比信号出力ノードＯＵＴの電位を所定範囲内に制限するリミッ タ回路３１と、電圧比信号出力ノードＯＵＴに電流出力ノードが接続された定電流源Ｉinと、電圧比信号出力ノードＯＵＴと接地電位ノードＧＮＤとの間に接続されたキャパシタＣaとから構成されている。
【０００８】
この従来の電圧比検出回路の増幅器ＡＭＰ３１に入力電圧Ｖ２が入力されると、基準電圧Ｖ１と入力電圧Ｖ２との電圧比に応じた増幅信号が出力され、抵抗Ｒaを介してトランジスタＴｒ３１のベース電流が流れる。これによりトランジス タＴｒ３１のコレクタ電流ｉcは、Ｖ２＞Ｖ１のときはｉc＞Ｉinとなって出力電圧Ｖxを大きくし、Ｖ１＞Ｖ２のときはｉc＜Ｉinとなって出力電圧Ｖxを小さく していく。但し、出力電圧Ｖxの範囲は、リミッタ回路３１により制限される。
キャパシタＣaの電極間電圧が、出力電圧Ｖxの電圧比信号として電圧比信号出力ノードＯＵＴからパルス発生回路に出力される。
【０００９】
【発明が解決しようとする課題】
しかしながら、上述した従来の電圧比検出回路においては、電圧比信号として出力される出力電圧Ｖxが回路のＣＲ時定数に依存する構成であるために、出力 電圧Ｖxが入力電圧Ｖ２に応じた正確な値で出力されるまでに時間的遅れが生じ 、ＰＷＭ回路の出力パルス幅制御精度の低下を招くという問題点があった。
【００１０】
本発明は上記問題点に鑑みてなされたもので、その目的は、信号入力から信号出力までの時間的遅れを排除し、ＰＷＭ回路の出力パルス幅制御速度及び精度を向上させることが可能な構成の電圧比検出回路を提供することである。
【００１１】
【課題を解決するための手段】
本発明に係る電圧比検出回路によれば、
基準電圧が正相入力ノードに入力され、出力ノードと逆相入力ノードとの間に第１のダイオード接続ｐｎｐバイポーラトランジスタが接続された第１の増幅器と、前記第１の増幅器の逆相入力ノードと接地電位ノードとの間に接続された第１の抵抗と、前記第１の増幅器の出力ノードと接地電位ノードとの間に順に直列接続された第２の抵抗及び第２のダイオード接続ｐｎｐバイポーラトランジスタとから構成され、前記第２の抵抗と前記第２のダイオード接続ｐｎｐバイポーラトランジスタのエミッタとの接続ノードが基準電圧対数変換信号出力ノードとされた基準電圧対数変換回路と、
入力電圧が正相入力ノードに入力され、出力ノードと逆相入力ノードとの間に第３のダイオード接続ｐｎｐバイポーラトランジスタが接続された第２の増幅器と、前記第２の増幅器の逆相入力ノードと接地電位ノードとの間に接続された第３の抵抗と、前記第２の増幅器の出力ノードと接地電位ノードとの間に順に直列接続された第４の抵抗及び第４のダイオード接続ｐｎｐバイポーラトランジスタとから構成され、前記第４の抵抗と前記第４のダイオード接続ｐｎｐバイポーラトランジスタのエミッタとの接続ノードが入力電圧対数変換信号出力ノードとされた入力電圧対数変換回路と、
定電流源と、ベースが前記入力電圧対数変換信号出力ノードに接続され、エミッタが前記定電流源の電流出力ノードに接続された第５のｐｎｐバイポーラトランジスタと、ベースが前記基準電圧対数変換信号出力ノードに接続され、エミッタが前記定電流源の電流出力ノードに接続された第６のｐｎｐバイポーラトランジスタと、前記第５のｐｎｐバイポーラトランジスタのコレクタと接地電位ノードとの間に接続された第５の抵抗と、前記第６のｐｎｐバイポーラトランジスタのコレクタと接地電位ノードとの間に接続された第６の抵抗とから構成され、前記第５のｐｎｐバイポーラトランジスタのコレクタと前記第５の抵抗との接続ノード又は前記第６のｐｎｐバイポーラトランジスタのコレクタと前記第６の抵抗との接続ノードが電圧比信号出力ノードとされた差動増幅回路と、
を備えたことを特徴とし、
この構成により、基準電圧及び入力電圧を対数変換し、対数変換出力を比較することにより、基準電圧と入力電圧との電圧比信号を出力しているので、回路構成にキャパシタが不要で、電圧比信号出力が回路のＣＲ時定数に依存することがなく、入力電圧に応じた電圧比信号が出力されるまでに時間的遅れが生じない。従って、本発明に係る電圧比検出回路を用いてＰＷＭ回路を構成すると、ＰＷＭ回路の出力パルス幅制御速度及び精度の向上を図ることができる。
【００１２】
【発明の実施の形態】
以下、本発明に係る電圧比検出回路の実施の形態について、図面を参照しながら説明する。
【００１３】
図１は、本発明に係る電圧比検出回路の実施の一形態の構成を示した回路図である。
【００１４】
図１に示した本発明に係る電圧比検出回路は、基準電圧Ｖ１を対数変換する対数変換回路であるブロック１と、入力電圧Ｖ２を対数変換する対数変換回路であるブロック２と、ブロック１及びブロック２の出力を比較することにより、基準電圧Ｖ１と入力電圧Ｖ２との電圧比信号を出力する差動増幅回路であるブロック３とから構成されている。
【００１５】
ブロック１は、基準電圧Ｖ１が正相入力ノードに入力され、出力ノードと逆相入力ノードとの間にダイオード接続ｐｎｐバイポーラトランジスタＴｒ１が接続された増幅器ＡＭＰ１と、増幅器ＡＭＰ１の逆相入力ノードと接地電位ノードＧＮＤとの間に接続された抵抗Ｒ１と、増幅器ＡＭＰ１の出力ノードと接地電位ノードＧＮＤとの間に順に直列接続された抵抗Ｒ２及びダイオード接続ｐｎｐバイポーラトランジスタＴｒ２とから構成されており、抵抗Ｒ２とトランジスタＴｒ２のエミッタとの接続ノードがブロック１の出力ノードとなっている。
【００１６】
ブロック２は、ブロック１と同様の回路構成である。即ち、ブロック２は、入力電圧Ｖ２が正相入力ノードに入力され、出力ノードと逆相入力ノードとの間にダイオード接続ｐｎｐバイポーラトランジスタＴｒ３が接続された増幅器ＡＭＰ２と、増幅器ＡＭＰ２の逆相入力ノードと接地電位ノードＧＮＤとの間に接続された抵抗Ｒ３と、増幅器ＡＭＰ２の出力ノードと接地電位ノードＧＮＤとの間に順に直列接続された抵抗Ｒ４及びダイオード接続ｐｎｐバイポーラトランジスタＴｒ４とから構成されており、抵抗Ｒ４とトランジスタＴｒ４のエミッタとの接続ノードがブロック２の出力ノードとなっている。
【００１７】
ブロック３は、定電流源Ｉinと、ベースがブロック２の出力ノードに接続され、エミッタが定電流源Ｉinの電流出力ノードに接続されたｐｎｐバイポーラトランジスタＴｒ５と、ベースがブロック１の出力ノードに接続され、エミッタが定電流源Ｉinの電流出力ノードに接続されたｐｎｐバイポーラトランジスタＴｒ６と、トランジスタＴｒ５のコレクタと接地電位ノードＧＮＤとの間に接続された抵抗Ｒ５と、トランジスタＴｒ６のコレクタと接地電位ノードＧＮＤとの間に接続された抵抗Ｒ６とから構成されており、トランジスタＴｒ６のコレクタと抵抗Ｒ６との接続ノードがブロック３の出力ノードであり、電圧比検出回路の電圧比信号出力ノードＯＵＴとなっている。
【００１８】
但し、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗値は総て等しく、ｐｎｐバイポーラトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ５，Ｔｒ６は総て同特性で熱電圧ＶT、飽和電流ＩSが等しく、順方向電流増幅率ｈFE>>１であるものとする。また、抵抗Ｒ５は、抵抗値が｜ＶBE5（ｐｎｐバイポーラトランジスタＴｒ５ のベース・エミッタ間電圧）｜／Ｉin（定電流源の電流値）以下、抵抗Ｒ６は、抵抗値が｜ＶBE6（ｐｎｐバイポーラトランジスタＴｒ６のベース・エミッタ間 電圧）｜／Ｉin（定電流源の電流値）以下であるのが望ましく、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６の抵抗値が総て等しければさらに望ましい。
【００１９】
また、増幅器ＡＭＰ１の逆相入力ノードの電位をＶ1A、トランジスタＴｒ１のエミッタ電位をＶ1B、トランジスタＴｒ２のエミッタ電位（トランジスタＴｒ６のベース電位）をＶ1C、増幅器ＡＭＰ２の逆相入力ノードの電位をＶ2A、トランジスタＴｒ３のエミッタ電位をＶ2B、トランジスタＴｒ４のエミッタ電位（トランジスタＴｒ５のベース電位）をＶ2C、トランジスタＴｒ５及びＴｒ６のエミッタ電位をＶ３とし、抵抗Ｒ５，Ｒ６の両端の電圧をそれぞれＶA，ＶBとする。さらに、抵抗Ｒ１，Ｒ２を流れる電流をそれぞれｉ1，ｉ2、トランジスタＴｒ５，Ｔｒ６のベース電流をそれぞれｉb5，ｉb6、コレクタ電流をそれぞれｉc5，ｉc6とする。
【００２０】
以下、本発明に係る電圧比検出回路の動作について説明する。基準電圧Ｖ１及び入力電圧Ｖ２は、増幅器ＡＭＰ１及びＡＭＰ２の供給電圧範囲内の電圧であるものとする。
【００２１】
ブロック１とブロック２とは同様の回路構成であり、動作も同様であるので、ブロック１の動作について説明する。増幅器ＡＭＰ１のイマジナリショートよりＶ１＝Ｖ1Aが成り立つ。トランジスタのアーリ電圧>>ＶCE（エミッタ・コレクタ間電圧）、順方向電流増幅率ｈFE>>１の条件の下では、トランジスタＴｒ１のベース・エミッタ間電圧ＶBE1は、以下の式で表される。
【００２２】
但し、ｉc1はトランジスタＴｒ１のコレクタ電流である。ここで、ｉ1，ｉ2>>ｉb5，ｉb6であるとすると、ｉ1＝ｉ2，Ｖ1C＝ＶBE1となり、
Ｖ1C＝｜ＶBE1｜＝ＶT×ln（Ｖ１／（Ｒ１×ＩS））
となる。
【００２３】
ブロック２についても同様に、
Ｖ2C＝｜ＶBE3｜＝ＶT×ln（Ｖ２／（Ｒ３×ＩS））
となる。
【００２４】
以上より、ｉc5>>ｉb5，ｉc6>>ｉb6であるとすると、以下の関係が得られることになる。
【００２５】
また、トランジスタＴｒ５，Ｔｒ６のコレクタ電流ｉc5，ｉc6の和は定電流源Ｉinの電流値にほぼ等しいと考えてよいから、コレクタ電流ｉc5，ｉc6は、一定電流値Ｉinを（Ｖ１／（Ｖ１＋Ｖ２））：（Ｖ２／（Ｖ１＋Ｖ２））の比で分割した電流となる。そこで、Ｉin＝Ｖin／Ｒ，Ｒ５＝Ｒ６＝Ｒと設定すると、
ＶA＝Ｖin×Ｖ１／（Ｖ１＋Ｖ２）
ＶB＝Ｖin×Ｖ２／（Ｖ１＋Ｖ２）
を得ることができる。即ち、電圧比検出回路の電圧比信号出力ノードＯＵＴの電位はＶB＝Ｖin×Ｖ２／（Ｖ１＋Ｖ２）となり、基準電圧Ｖ１＋入力電圧Ｖ２に 対する入力電圧Ｖ２の比を表す電圧比信号が得られたことになる。
【００２６】
この電圧比信号ＶB＝Ｖin×Ｖ２／（Ｖ１＋Ｖ２）を図２に示したＰＷＭ回路 のパルス発生回路２２に入力すると、パルス発生回路２２の比較器２１は、電圧比信号の電位と所定周期の三角波信号の電位とを比較し、電圧比信号の電位が三角波信号の電位より高い期間はＨレベル、電圧比信号の電位が三角波信号の電位より低い期間はＬレベルの電位をとるＰＷＭ波形信号を生成して出力する。尚、必要に応じて、トランジスタＴｒ５のコレクタと抵抗Ｒ５との接続ノードを電圧比検出回路の電圧比信号出力ノードＯＵＴとして、電位ＶAを電圧比信号として 出力してもよい。
【００２７】
以上説明したように、本発明に係る電圧比検出回路においては、基準電圧Ｖ１及び入力電圧Ｖ２を対数変換し、対数変換出力を比較することにより、基準電圧Ｖ１と入力電圧Ｖ２との電圧比信号を出力しているので、回路構成にキャパシタが不要で、電圧比信号出力が回路のＣＲ時定数に依存することがなく、入力電圧に応じた電圧比信号が出力されるまでに時間的遅れが生じない。
【００２８】
【発明の効果】
本発明に係る電圧比検出回路によれば、
基準電圧が正相入力ノードに入力され、出力ノードと逆相入力ノードとの間に第１のダイオード接続ｐｎｐバイポーラトランジスタが接続された第１の増幅器と、前記第１の増幅器の逆相入力ノードと接地電位ノードとの間に接続された第１の抵抗と、前記第１の増幅器の出力ノードと接地電位ノードとの間に順に直列接続された第２の抵抗及び第２のダイオード接続ｐｎｐバイポーラトランジスタとから構成され、前記第２の抵抗と前記第２のダイオード接続ｐｎｐバイポーラトランジスタのエミッタとの接続ノードが基準電圧対数変換信号出力ノードとされた基準電圧対数変換回路と、
入力電圧が正相入力ノードに入力され、出力ノードと逆相入力ノードとの間に第３のダイオード接続ｐｎｐバイポーラトランジスタが接続された第２の増幅器と、前記第２の増幅器の逆相入力ノードと接地電位ノードとの間に接続された第３の抵抗と、前記第２の増幅器の出力ノードと接地電位ノードとの間に順に直列接続された第４の抵抗及び第４のダイオード接続ｐｎｐバイポーラトランジスタとから構成され、前記第４の抵抗と前記第４のダイオード接続ｐｎｐバイポーラトランジスタのエミッタとの接続ノードが入力電圧対数変換信号出力ノードとされた入力電圧対数変換回路と、
定電流源と、ベースが前記入力電圧対数変換信号出力ノードに接続され、エミッタが前記定電流源の電流出力ノードに接続された第５のｐｎｐバイポーラトランジスタと、ベースが前記基準電圧対数変換信号出力ノードに接続され、エミッタが前記定電流源の電流出力ノードに接続された第６のｐｎｐバイポーラトランジスタと、前記第５のｐｎｐバイポーラトランジスタのコレクタと接地電位ノードとの間に接続された第５の抵抗と、前記第６のｐｎｐバイポーラトランジスタのコレクタと接地電位ノードとの間に接続された第６の抵抗とから構成され、前記第５のｐｎｐバイポーラトランジスタのコレクタと前記第５の抵抗との接続ノード又は前記第６のｐｎｐバイポーラトランジスタのコレクタと前記第６の抵抗との接続ノードが電圧比信号出力ノードとされた差動増幅回路と、
を備えたので、基準電圧及び入力電圧を対数変換し、対数変換出力を比較することにより、基準電圧と入力電圧との電圧比信号を出力することができる。即ち、本発明に係る電圧比検出回路の回路構成にはキャパシタが不要であり、電圧比信号出力が回路のＣＲ時定数に依存することがなく、入力電圧に応じた電圧比信号が出力されるまでに時間的遅れが生じない。従って、本発明に係る電圧比検出回路を用いてＰＷＭ回路を構成すると、ＰＷＭ回路の出力パルス幅制御速度及び精度の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る電圧比検出回路の実施の一形態の構成を示した回路図。
【図２】ＰＷＭ回路の構成を示したブロック図。
【図３】従来の電圧比検出回路の構成を示した回路図。
【符号の説明】
Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ５，Ｔｒ６ ｐｎｐバイポーラトランジスタ
Ｔｒ３１ ｎｐｎバイポーラトランジスタ
ＡＭＰ１，ＡＭＰ２，ＡＭＰ３１ 増幅器
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒa，Ｒb，Ｒc 抵抗
Ｉin 定電流源
Ｃa キャパシタ
２１ 電圧比検出回路
２２ パルス発生回路
３１ リミッタ回路
【発明の属する技術分野】
本発明は、電圧比検出回路に関する。
【０００２】
【従来の技術】
パルス幅変調（ＰＷＭ：Pulse Width Modulation）回路においては、出力パルス幅制御に用いるＰＷＭ制御入力信号の一つである電圧比信号を生成する電圧比検出回路が使用される。
【０００３】
図２は、ＰＷＭ回路の構成を示したブロック図である。
【０００４】
図２に示したＰＷＭ回路は、基準電圧Ｖ１と入力電圧Ｖ２との電圧比を検出し、電圧比信号を生成する電圧比検出回路２１と、電圧比信号と所定周期の三角波信号とに基づき、電圧比信号に応じたパルス幅のＰＷＭ波形信号を生成するパルス発生回路２２とから構成されている。
【０００５】
パルス発生回路２２は、電圧比信号の電位と所定周期の三角波信号の電位とを比較する比較器ＣＭＰ２１により構成されている。比較器２１は、電圧比信号と所定周期の三角波信号とが入力されると、両信号の電位を比較し、電圧比信号の電位が三角波信号の電位より高い期間はＨレベル、電圧比信号の電位が三角波信号の電位より低い期間はＬレベルの電位をとるＰＷＭ波形信号を生成して出力する。
【０００６】
図３は、従来の電圧比検出回路の構成を示した回路図である。
【０００７】
図３に示した従来の電圧比検出回路は、基準電圧Ｖ１と入力電圧Ｖ２との電圧比に応じた増幅信号を出力する増幅器ＡＭＰ３１と、増幅器ＡＭＰ３１の出力ノードに一端が接続された抵抗Ｒaと、ベースが抵抗Ｒaの他端に接続され、エミッタが接地電位ノードＧＮＤに接続されたｎｐｎバイポーラトランジスタＴｒ３１と、トランジスタＴｒ３１のベース・エミッタ間に接続された抵抗Ｒbと、電圧 比信号出力ノードＯＵＴとトランジスタＴｒ３１のコレクタとの間に接続された抵抗Ｒcと、電圧比信号出力ノードＯＵＴの電位を所定範囲内に制限するリミッ タ回路３１と、電圧比信号出力ノードＯＵＴに電流出力ノードが接続された定電流源Ｉinと、電圧比信号出力ノードＯＵＴと接地電位ノードＧＮＤとの間に接続されたキャパシタＣaとから構成されている。
【０００８】
この従来の電圧比検出回路の増幅器ＡＭＰ３１に入力電圧Ｖ２が入力されると、基準電圧Ｖ１と入力電圧Ｖ２との電圧比に応じた増幅信号が出力され、抵抗Ｒaを介してトランジスタＴｒ３１のベース電流が流れる。これによりトランジス タＴｒ３１のコレクタ電流ｉcは、Ｖ２＞Ｖ１のときはｉc＞Ｉinとなって出力電圧Ｖxを大きくし、Ｖ１＞Ｖ２のときはｉc＜Ｉinとなって出力電圧Ｖxを小さく していく。但し、出力電圧Ｖxの範囲は、リミッタ回路３１により制限される。
キャパシタＣaの電極間電圧が、出力電圧Ｖxの電圧比信号として電圧比信号出力ノードＯＵＴからパルス発生回路に出力される。
【０００９】
【発明が解決しようとする課題】
しかしながら、上述した従来の電圧比検出回路においては、電圧比信号として出力される出力電圧Ｖxが回路のＣＲ時定数に依存する構成であるために、出力 電圧Ｖxが入力電圧Ｖ２に応じた正確な値で出力されるまでに時間的遅れが生じ 、ＰＷＭ回路の出力パルス幅制御精度の低下を招くという問題点があった。
【００１０】
本発明は上記問題点に鑑みてなされたもので、その目的は、信号入力から信号出力までの時間的遅れを排除し、ＰＷＭ回路の出力パルス幅制御速度及び精度を向上させることが可能な構成の電圧比検出回路を提供することである。
【００１１】
【課題を解決するための手段】
本発明に係る電圧比検出回路によれば、
基準電圧が正相入力ノードに入力され、出力ノードと逆相入力ノードとの間に第１のダイオード接続ｐｎｐバイポーラトランジスタが接続された第１の増幅器と、前記第１の増幅器の逆相入力ノードと接地電位ノードとの間に接続された第１の抵抗と、前記第１の増幅器の出力ノードと接地電位ノードとの間に順に直列接続された第２の抵抗及び第２のダイオード接続ｐｎｐバイポーラトランジスタとから構成され、前記第２の抵抗と前記第２のダイオード接続ｐｎｐバイポーラトランジスタのエミッタとの接続ノードが基準電圧対数変換信号出力ノードとされた基準電圧対数変換回路と、
入力電圧が正相入力ノードに入力され、出力ノードと逆相入力ノードとの間に第３のダイオード接続ｐｎｐバイポーラトランジスタが接続された第２の増幅器と、前記第２の増幅器の逆相入力ノードと接地電位ノードとの間に接続された第３の抵抗と、前記第２の増幅器の出力ノードと接地電位ノードとの間に順に直列接続された第４の抵抗及び第４のダイオード接続ｐｎｐバイポーラトランジスタとから構成され、前記第４の抵抗と前記第４のダイオード接続ｐｎｐバイポーラトランジスタのエミッタとの接続ノードが入力電圧対数変換信号出力ノードとされた入力電圧対数変換回路と、
定電流源と、ベースが前記入力電圧対数変換信号出力ノードに接続され、エミッタが前記定電流源の電流出力ノードに接続された第５のｐｎｐバイポーラトランジスタと、ベースが前記基準電圧対数変換信号出力ノードに接続され、エミッタが前記定電流源の電流出力ノードに接続された第６のｐｎｐバイポーラトランジスタと、前記第５のｐｎｐバイポーラトランジスタのコレクタと接地電位ノードとの間に接続された第５の抵抗と、前記第６のｐｎｐバイポーラトランジスタのコレクタと接地電位ノードとの間に接続された第６の抵抗とから構成され、前記第５のｐｎｐバイポーラトランジスタのコレクタと前記第５の抵抗との接続ノード又は前記第６のｐｎｐバイポーラトランジスタのコレクタと前記第６の抵抗との接続ノードが電圧比信号出力ノードとされた差動増幅回路と、
を備えたことを特徴とし、
この構成により、基準電圧及び入力電圧を対数変換し、対数変換出力を比較することにより、基準電圧と入力電圧との電圧比信号を出力しているので、回路構成にキャパシタが不要で、電圧比信号出力が回路のＣＲ時定数に依存することがなく、入力電圧に応じた電圧比信号が出力されるまでに時間的遅れが生じない。従って、本発明に係る電圧比検出回路を用いてＰＷＭ回路を構成すると、ＰＷＭ回路の出力パルス幅制御速度及び精度の向上を図ることができる。
【００１２】
【発明の実施の形態】
以下、本発明に係る電圧比検出回路の実施の形態について、図面を参照しながら説明する。
【００１３】
図１は、本発明に係る電圧比検出回路の実施の一形態の構成を示した回路図である。
【００１４】
図１に示した本発明に係る電圧比検出回路は、基準電圧Ｖ１を対数変換する対数変換回路であるブロック１と、入力電圧Ｖ２を対数変換する対数変換回路であるブロック２と、ブロック１及びブロック２の出力を比較することにより、基準電圧Ｖ１と入力電圧Ｖ２との電圧比信号を出力する差動増幅回路であるブロック３とから構成されている。
【００１５】
ブロック１は、基準電圧Ｖ１が正相入力ノードに入力され、出力ノードと逆相入力ノードとの間にダイオード接続ｐｎｐバイポーラトランジスタＴｒ１が接続された増幅器ＡＭＰ１と、増幅器ＡＭＰ１の逆相入力ノードと接地電位ノードＧＮＤとの間に接続された抵抗Ｒ１と、増幅器ＡＭＰ１の出力ノードと接地電位ノードＧＮＤとの間に順に直列接続された抵抗Ｒ２及びダイオード接続ｐｎｐバイポーラトランジスタＴｒ２とから構成されており、抵抗Ｒ２とトランジスタＴｒ２のエミッタとの接続ノードがブロック１の出力ノードとなっている。
【００１６】
ブロック２は、ブロック１と同様の回路構成である。即ち、ブロック２は、入力電圧Ｖ２が正相入力ノードに入力され、出力ノードと逆相入力ノードとの間にダイオード接続ｐｎｐバイポーラトランジスタＴｒ３が接続された増幅器ＡＭＰ２と、増幅器ＡＭＰ２の逆相入力ノードと接地電位ノードＧＮＤとの間に接続された抵抗Ｒ３と、増幅器ＡＭＰ２の出力ノードと接地電位ノードＧＮＤとの間に順に直列接続された抵抗Ｒ４及びダイオード接続ｐｎｐバイポーラトランジスタＴｒ４とから構成されており、抵抗Ｒ４とトランジスタＴｒ４のエミッタとの接続ノードがブロック２の出力ノードとなっている。
【００１７】
ブロック３は、定電流源Ｉinと、ベースがブロック２の出力ノードに接続され、エミッタが定電流源Ｉinの電流出力ノードに接続されたｐｎｐバイポーラトランジスタＴｒ５と、ベースがブロック１の出力ノードに接続され、エミッタが定電流源Ｉinの電流出力ノードに接続されたｐｎｐバイポーラトランジスタＴｒ６と、トランジスタＴｒ５のコレクタと接地電位ノードＧＮＤとの間に接続された抵抗Ｒ５と、トランジスタＴｒ６のコレクタと接地電位ノードＧＮＤとの間に接続された抵抗Ｒ６とから構成されており、トランジスタＴｒ６のコレクタと抵抗Ｒ６との接続ノードがブロック３の出力ノードであり、電圧比検出回路の電圧比信号出力ノードＯＵＴとなっている。
【００１８】
但し、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４の抵抗値は総て等しく、ｐｎｐバイポーラトランジスタＴｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ５，Ｔｒ６は総て同特性で熱電圧ＶT、飽和電流ＩSが等しく、順方向電流増幅率ｈFE>>１であるものとする。また、抵抗Ｒ５は、抵抗値が｜ＶBE5（ｐｎｐバイポーラトランジスタＴｒ５ のベース・エミッタ間電圧）｜／Ｉin（定電流源の電流値）以下、抵抗Ｒ６は、抵抗値が｜ＶBE6（ｐｎｐバイポーラトランジスタＴｒ６のベース・エミッタ間 電圧）｜／Ｉin（定電流源の電流値）以下であるのが望ましく、抵抗Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６の抵抗値が総て等しければさらに望ましい。
【００１９】
また、増幅器ＡＭＰ１の逆相入力ノードの電位をＶ1A、トランジスタＴｒ１のエミッタ電位をＶ1B、トランジスタＴｒ２のエミッタ電位（トランジスタＴｒ６のベース電位）をＶ1C、増幅器ＡＭＰ２の逆相入力ノードの電位をＶ2A、トランジスタＴｒ３のエミッタ電位をＶ2B、トランジスタＴｒ４のエミッタ電位（トランジスタＴｒ５のベース電位）をＶ2C、トランジスタＴｒ５及びＴｒ６のエミッタ電位をＶ３とし、抵抗Ｒ５，Ｒ６の両端の電圧をそれぞれＶA，ＶBとする。さらに、抵抗Ｒ１，Ｒ２を流れる電流をそれぞれｉ1，ｉ2、トランジスタＴｒ５，Ｔｒ６のベース電流をそれぞれｉb5，ｉb6、コレクタ電流をそれぞれｉc5，ｉc6とする。
【００２０】
以下、本発明に係る電圧比検出回路の動作について説明する。基準電圧Ｖ１及び入力電圧Ｖ２は、増幅器ＡＭＰ１及びＡＭＰ２の供給電圧範囲内の電圧であるものとする。
【００２１】
ブロック１とブロック２とは同様の回路構成であり、動作も同様であるので、ブロック１の動作について説明する。増幅器ＡＭＰ１のイマジナリショートよりＶ１＝Ｖ1Aが成り立つ。トランジスタのアーリ電圧>>ＶCE（エミッタ・コレクタ間電圧）、順方向電流増幅率ｈFE>>１の条件の下では、トランジスタＴｒ１のベース・エミッタ間電圧ＶBE1は、以下の式で表される。
【００２２】
Ｖ1C＝｜ＶBE1｜＝ＶT×ln（Ｖ１／（Ｒ１×ＩS））
となる。
【００２３】
ブロック２についても同様に、
Ｖ2C＝｜ＶBE3｜＝ＶT×ln（Ｖ２／（Ｒ３×ＩS））
となる。
【００２４】
以上より、ｉc5>>ｉb5，ｉc6>>ｉb6であるとすると、以下の関係が得られることになる。
【００２５】
ＶA＝Ｖin×Ｖ１／（Ｖ１＋Ｖ２）
ＶB＝Ｖin×Ｖ２／（Ｖ１＋Ｖ２）
を得ることができる。即ち、電圧比検出回路の電圧比信号出力ノードＯＵＴの電位はＶB＝Ｖin×Ｖ２／（Ｖ１＋Ｖ２）となり、基準電圧Ｖ１＋入力電圧Ｖ２に 対する入力電圧Ｖ２の比を表す電圧比信号が得られたことになる。
【００２６】
この電圧比信号ＶB＝Ｖin×Ｖ２／（Ｖ１＋Ｖ２）を図２に示したＰＷＭ回路 のパルス発生回路２２に入力すると、パルス発生回路２２の比較器２１は、電圧比信号の電位と所定周期の三角波信号の電位とを比較し、電圧比信号の電位が三角波信号の電位より高い期間はＨレベル、電圧比信号の電位が三角波信号の電位より低い期間はＬレベルの電位をとるＰＷＭ波形信号を生成して出力する。尚、必要に応じて、トランジスタＴｒ５のコレクタと抵抗Ｒ５との接続ノードを電圧比検出回路の電圧比信号出力ノードＯＵＴとして、電位ＶAを電圧比信号として 出力してもよい。
【００２７】
以上説明したように、本発明に係る電圧比検出回路においては、基準電圧Ｖ１及び入力電圧Ｖ２を対数変換し、対数変換出力を比較することにより、基準電圧Ｖ１と入力電圧Ｖ２との電圧比信号を出力しているので、回路構成にキャパシタが不要で、電圧比信号出力が回路のＣＲ時定数に依存することがなく、入力電圧に応じた電圧比信号が出力されるまでに時間的遅れが生じない。
【００２８】
【発明の効果】
本発明に係る電圧比検出回路によれば、
基準電圧が正相入力ノードに入力され、出力ノードと逆相入力ノードとの間に第１のダイオード接続ｐｎｐバイポーラトランジスタが接続された第１の増幅器と、前記第１の増幅器の逆相入力ノードと接地電位ノードとの間に接続された第１の抵抗と、前記第１の増幅器の出力ノードと接地電位ノードとの間に順に直列接続された第２の抵抗及び第２のダイオード接続ｐｎｐバイポーラトランジスタとから構成され、前記第２の抵抗と前記第２のダイオード接続ｐｎｐバイポーラトランジスタのエミッタとの接続ノードが基準電圧対数変換信号出力ノードとされた基準電圧対数変換回路と、
入力電圧が正相入力ノードに入力され、出力ノードと逆相入力ノードとの間に第３のダイオード接続ｐｎｐバイポーラトランジスタが接続された第２の増幅器と、前記第２の増幅器の逆相入力ノードと接地電位ノードとの間に接続された第３の抵抗と、前記第２の増幅器の出力ノードと接地電位ノードとの間に順に直列接続された第４の抵抗及び第４のダイオード接続ｐｎｐバイポーラトランジスタとから構成され、前記第４の抵抗と前記第４のダイオード接続ｐｎｐバイポーラトランジスタのエミッタとの接続ノードが入力電圧対数変換信号出力ノードとされた入力電圧対数変換回路と、
定電流源と、ベースが前記入力電圧対数変換信号出力ノードに接続され、エミッタが前記定電流源の電流出力ノードに接続された第５のｐｎｐバイポーラトランジスタと、ベースが前記基準電圧対数変換信号出力ノードに接続され、エミッタが前記定電流源の電流出力ノードに接続された第６のｐｎｐバイポーラトランジスタと、前記第５のｐｎｐバイポーラトランジスタのコレクタと接地電位ノードとの間に接続された第５の抵抗と、前記第６のｐｎｐバイポーラトランジスタのコレクタと接地電位ノードとの間に接続された第６の抵抗とから構成され、前記第５のｐｎｐバイポーラトランジスタのコレクタと前記第５の抵抗との接続ノード又は前記第６のｐｎｐバイポーラトランジスタのコレクタと前記第６の抵抗との接続ノードが電圧比信号出力ノードとされた差動増幅回路と、
を備えたので、基準電圧及び入力電圧を対数変換し、対数変換出力を比較することにより、基準電圧と入力電圧との電圧比信号を出力することができる。即ち、本発明に係る電圧比検出回路の回路構成にはキャパシタが不要であり、電圧比信号出力が回路のＣＲ時定数に依存することがなく、入力電圧に応じた電圧比信号が出力されるまでに時間的遅れが生じない。従って、本発明に係る電圧比検出回路を用いてＰＷＭ回路を構成すると、ＰＷＭ回路の出力パルス幅制御速度及び精度の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明に係る電圧比検出回路の実施の一形態の構成を示した回路図。
【図２】ＰＷＭ回路の構成を示したブロック図。
【図３】従来の電圧比検出回路の構成を示した回路図。
【符号の説明】
Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４，Ｔｒ５，Ｔｒ６ ｐｎｐバイポーラトランジスタ
Ｔｒ３１ ｎｐｎバイポーラトランジスタ
ＡＭＰ１，ＡＭＰ２，ＡＭＰ３１ 増幅器
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒa，Ｒb，Ｒc 抵抗
Ｉin 定電流源
Ｃa キャパシタ
２１ 電圧比検出回路
２２ パルス発生回路
３１ リミッタ回路
Claims (5)
- 基準電圧が正相入力ノードに入力され、出力ノードと逆相入力ノードとの間に第１のダイオード接続ｐｎｐバイポーラトランジスタが接続された第１の増幅器と、前記第１の増幅器の逆相入力ノードと接地電位ノードとの間に接続された第１の抵抗と、前記第１の増幅器の出力ノードと接地電位ノードとの間に順に直列接続された第２の抵抗及び第２のダイオード接続ｐｎｐバイポーラトランジスタとから構成され、前記第２の抵抗と前記第２のダイオード接続ｐｎｐバイポーラトランジスタのエミッタとの接続ノードが基準電圧対数変換信号出力ノードとされた基準電圧対数変換回路と、
入力電圧が正相入力ノードに入力され、出力ノードと逆相入力ノードとの間に第３のダイオード接続ｐｎｐバイポーラトランジスタが接続された第２の増幅器と、前記第２の増幅器の逆相入力ノードと接地電位ノードとの間に接続された第３の抵抗と、前記第２の増幅器の出力ノードと接地電位ノードとの間に順に直列接続された第４の抵抗及び第４のダイオード接続ｐｎｐバイポーラトランジスタとから構成され、前記第４の抵抗と前記第４のダイオード接続ｐｎｐバイポーラトランジスタのエミッタとの接続ノードが入力電圧対数変換信号出力ノードとされた入力電圧対数変換回路と、
定電流源と、ベースが前記入力電圧対数変換信号出力ノードに接続され、エミッタが前記定電流源の電流出力ノードに接続された第５のｐｎｐバイポーラトランジスタと、ベースが前記基準電圧対数変換信号出力ノードに接続され、エミッタが前記定電流源の電流出力ノードに接続された第６のｐｎｐバイポーラトランジスタと、前記第５のｐｎｐバイポーラトランジスタのコレクタと接地電位ノードとの間に接続された第５の抵抗と、前記第６のｐｎｐバイポーラトランジスタのコレクタと接地電位ノードとの間に接続された第６の抵抗とから構成され、前記第５のｐｎｐバイポーラトランジスタのコレクタと前記第５の抵抗との接続ノード又は前記第６のｐｎｐバイポーラトランジスタのコレクタと前記第６の抵抗との接続ノードが電圧比信号出力ノードとされた差動増幅回路と、
を備えたことを特徴とする電圧比検出回路。 - 前記第１乃至第６のｐｎｐバイポーラトランジスタは、総て同一の特性を有するものであることを特徴とする請求項１に記載の電圧比検出回路。
- 前記第１乃至第４の抵抗は、総て抵抗値が等しいものであることを特徴とする請求項１又は２に記載の電圧比検出回路。
- 前記第５の抵抗は、抵抗値が｜ＶBE5（前記第５のｐｎｐバイポーラトランジ スタのベース・エミッタ間電圧）｜／Ｉin（前記定電流源の電流値）以下であり、前記第６の抵抗は、抵抗値が｜ＶBE6（前記第６のｐｎｐバイポーラトランジ スタのベース・エミッタ間電圧）｜／Ｉin（前記定電流源の電流値）以下であることを特徴とする請求項３に記載の電圧比検出回路。
- 前記第１乃至第６の抵抗は、総て抵抗値が等しいものであることを特徴とする請求項４に記載の電圧比検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19215799A JP3943767B2 (ja) | 1999-07-06 | 1999-07-06 | 電圧比検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001024490A JP2001024490A (ja) | 2001-01-26 |
| JP3943767B2 true JP3943767B2 (ja) | 2007-07-11 |
Family
ID=16286653
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19215799A Expired - Fee Related JP3943767B2 (ja) | 1999-07-06 | 1999-07-06 | 電圧比検出回路 |
Country Status (1)
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| JP (1) | JP3943767B2 (ja) |
-
1999
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|---|---|
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Legal Events
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| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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