JP3939961B2 - 車両用電子制御装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、エンジン制御並びに電子スロットル制御を実施する制御CPUとその制御CPUの動作を監視する監視CPUとを備える車両用電子制御装置に関するものである。
【0002】
【従来の技術】
車載エンジンの制御を司る車両用電子制御装置(エンジンECU)として、メイン及びサブの2つのCPUを持つ構成が知られている。図11にその構成を示す。図11に示すエンジンECU20において、メインCPU21は噴射制御及び点火制御を実施し、サブCPU22は電子スロットル制御を実施する。WD回路23はメインCPU21の動作を監視するものであり、メインCPU21から出力されるウオッチドッグパルス(WDパルス)を入力し、該WDパルスの周期性が崩れるとメインCPU21にリセットをかける。
【0003】
また、メインCPU21は、サブCPU22の動作(すなわち、スロットル制御の状態)を監視する。つまり、メインCPU21は、サブCPU22から出力されるWDパルスを入力し、このWDパルスの周期性が崩れるとサブCPU22にリセットをかける。また、メインCPU21は、サブCPU22からの通信が正常に行われているか否かを判定し、通信異常が生じるとサブCPU22にリセットをかける。サブCPU22がリセットされる時、メインCPU21が所定のフェイルセーフ処理を実施する。
【0004】
一方、メインCPU21からサブCPU22への通信に異常が生じた場合には、それをサブCPU22が検出し、メインCPU21への通信を停止する。これにより、メインCPU21は、サブCPU22の通信異常を検出してサブCPU22にリセットをかける。このとき、メインCPU21が所定のフェイルセーフ処理を実施する。その後、サブCPU22のリセットを複数繰り返しても通信異常が継続していれば、メインCPU21がWDパルスの出力を停止し、それに伴いWD回路23がメインCPU21にリセットをかける。すなわち、メインCPU21の通信異常時には、WD回路23によりメインCPU21にリセットがかかるようになっていた。
【0005】
【発明が解決しようとする課題】
ところで近年では、CPUの高機能・大容量化により、従来2つのCPUを使用して実現してきたエンジン制御(噴射・点火制御)と電子スロットル制御とを1つの制御CPUで構成し、エンジンECUのコストダウンを図ることが考えられる。このような1CPU構成のエンジンECUでは、電子スロットル制御の状態を監視するための監視CPUが別途必要になる。この場合、監視CPUは監視専用であるため低機能(安価)なものが採用され、制御CPU側が全ての主導権を持つ構成となっていた。
【0006】
こうした構成のECUにおいて、前記図11で説明したのと同様に、制御CPU(メインCPU)の通信異常時にWD回路により制御CPUにリセットをかける場合を考える。この場合、WD回路により制御CPUにリセットがかかるのを待って所定のフェイルセーフ処理が実施されるため、フェイルセーフ開始が遅れてしまう可能性があった。
【0007】
つまり、制御CPUの通信異常時には、監視CPUが制御CPUへの通信を停止し、それに伴い制御CPUが監視CPUにリセットをかける。そしてその後、監視CPUを複数回リセットしても通信異常が解消されないと、制御CPUがWDパルスの出力を止め、WD回路により制御CPUがリセットされる。本構成の場合、前記図11の従来技術と異なり、監視CPU(サブCPU)がリセットされるタイミングではフェイルセーフ処理が開始されず、制御CPU(メインCPU)がリセットされるタイミングでフェイルセーフが開始される。それ故、フェイルセーフ開始が遅れてしまう。
【0008】
本発明は、上記問題に着目してなされたものであって、エンジン制御並びに電子スロットル制御を実施する制御CPUとその動作を監視する監視CPUとを備える車両用電子制御装置において、異常発生に際し制御CPUにいち早くリセットをかけることができる構成を提供することを目的とする。
【0009】
【課題を解決するための手段】
請求項1に記載の発明において、制御CPUは、車両におけるエンジン制御並びに電子スロットル制御を実施する。また、制御CPUに相互に通信可能に接続された監視CPUは、電子スロットル制御に関するデータを制御CPUより受信し、スロットル制御動作を監視する。また、監視回路は、制御CPUより所定周期で反転するウオッチドッグパルスを入力し、その周期性が崩れると制御CPUのリセット端子にリセット信号を出力する。また特に、監視CPUは、制御CPUよりデータを正しく受信したかどうかを判定し、正しく受信しなかった場合、同監視CPUからのリセット信号を前記リセット端子に出力することにより制御CPUに対してリセットをかける。そして、制御CPUは、監視CPUでの監視結果に従ってフェイルセーフ処理を実施する。本構成によれば、監視CPUでデータが正しく受信されず異常発生した際、制御CPUにいち早くリセットをかけることができる。従って、制御CPUによる電子スロットル制御状態が不確かな状態に陥ったと考えられる場合等において、フェイルセーフ等の処置が早期に実施できるようになる。また、監視CPUから出力されるリセット信号も同じく前記リセット端子に取り込まれる構成としたので、構成の簡素化が可能となる。なお、監視CPUにより制御CPUがリセットされる時、それに伴い制御CPUにより監視CPUがリセットされることとなる。
【0010】
制御CPUから監視CPUへの通信を所定の時間周期で実施する車両用電子制御装置では、以下のようにして監視CPUが制御CPUに対してリセットをかけると良い。つまり、
・請求項2に記載の発明では、監視CPUは、制御CPUから所定時間以上データを受信しない場合、制御CPUに対してリセットをかける。
・請求項3に記載の発明では、制御CPUは、監視CPUへのデータ送信の都度、前回送信時とは異なる通信監視用データを付してデータ送信を行い、監視CPUは、前記通信監視用データが更新されているかどうかにより通信異常を判定する。この請求項3の発明では請求項4に記載したように、前記通信監視用データはデータ送信の都度更新されるカウンタ値であると良い。
【0011】
また、請求項5に記載したように、監視CPUが受信割り込み機能を持たず、制御CPUからのデータ送信に同期して制御CPUへデータを返信するCSI( Clocked Serial Interface )方式にてそれら制御CPU及び監視CPU間の通信が行われる場合、データ受信の有無により制御CPUの異常を検出することが困難になる。これに対し、請求項3,4の発明を用いることで、通信監視用データにより制御CPUの異常が容易に検出できる。それ故に、制御CPUに対して望み通りにリセットをかけることができる。
【0013】
【発明の実施の形態】
(第1の実施の形態)
以下、この発明を具体化した第1の実施の形態を図面に従って説明する。
【0014】
図1は、本実施の形態におけるエンジンECUの構成を示すブロック図である。図1において、エンジンECU10は、エンジンの噴射制御、点火制御及び電子スロットル制御を実施するための制御CPU11と、電子スロットル制御に関する監視制御を実施するための監視CPU12と、制御CPU11の動作を監視するためのWD回路13とを備える。制御CPU11と監視CPU12とは相互に通信可能に接続されている。制御CPU11は、A/D変換器14を介してスロットル開度やアクセル開度を入力する他に、エンジン回転数、吸気管内圧力等々のエンジン運転情報を随時入力し、当該運転情報に基づき図示しない燃料噴射弁、イグナイタ、スロットルアクチュエータの駆動を制御する。なお、スロットル開度やアクセル開度のA/D値は監視CPU12にも入力される。
【0015】
制御CPU11は、監視CPU12の動作を監視するための監視制御を実施する。すなわち、監視CPU12は、制御CPU11に対して所定周期で反転するWDパルスを出力し、制御CPU11は、監視CPU12からのWDパルスが所定時間以上反転しなかった場合に監視CPU12に対してリセット信号を出力する。或いは、制御CPU11は、監視CPU12から正常にデータを受信しない場合に監視CPU12に対してリセット信号を出力する。
【0016】
また、制御CPU11は、監視CPU12に対してスロットル開度、アクセル開度、フェイルセーフ実施フラグ等、スロットル制御に関するデータを送信する。このとき、監視CPU12は、スロットル制御の監視処理として、例えばA/D変換器14を通じて入力したスロットル開度やアクセル開度のデータと、制御CPU11より受信した同じくスロットル開度やアクセル開度のデータとを比較し、それらが一致するかどうかによりスロットル制御状態の異常を検出する。そして、その監視結果を制御CPU11に対して返信する。
【0017】
また、制御CPU11は、監視CPU12での監視結果に従い、スロットル制御の異常発生時に所定のフェイルセーフ処理を実施する。フェイルセーフ処理として具体的には、車両の退避走行(リンプホーム)を実現すべく、一部の気筒の燃料噴射を休止させる減筒制御や点火時期を遅角させる点火遅角制御等を実施する。
【0018】
更に、制御CPU11は、WD回路13に対して所定周期で反転するWDパルスを出力する。WD回路13は「監視回路」を構成するものであり、制御CPU11からのWDパルスが所定時間以上反転しなかった場合に制御CPU11に対してリセット信号を出力する。
【0019】
本実施の形態では特に、監視CPU12が制御CPU11に対して直接リセットをかけることが可能な構成としており、制御CPU11との通信が正しく行われない場合、監視CPU12が制御CPU11に対してリセット信号を出力する。また本構成では、WD回路13からリセット信号を取り込むためのリセット端子に、監視CPU12からのリセット信号を取り込むようにしている。これにより、WD回路13又は監視CPU12の何れかから制御CPU11にリセット信号が入力される場合、該リセット信号により制御CPU11がリセットされると共に、制御CPU11により監視CPU12も同時にリセットされる。
【0020】
次に、制御CPU11と監視CPU12との間のCPU間通信の詳細を説明する。図2及び図3は制御CPU11の処理を示すフローチャートであり、図4及び図5は監視CPU12の処理を示すフローチャートである。
【0021】
本実施の形態では、制御CPU11は監視CPU12に対して定期的(例えば4msec毎)にデータ送信を行い、監視CPU12は制御CPU11からデータを受信した際、受信割り込みにて制御CPU11へデータ送信を行う。図2及び図4の4msec処理は各CPU11,12により4msec周期で実施され、図3及び図5の受信完了処理は各CPU11,12の受信割り込みにて実施される。以下、図2〜図5の処理を順に説明する。
【0022】
制御CPU11による4msec処理(図2)において、先ずステップ101では、通信停止時間カウンタCS1を1インクリメントし、続くステップ102では、通信停止時間カウンタCS1が所定時間相当の値(本実施の形態では48msec相当の値)よりも大きくなったか否かを判別する。YESの場合、監視CPU12の通信異常であるとみなし、ステップ103で通信異常フラグXNG1をONする。また、ステップ104では、受信データ異常回数カウンタCE1が所定回数(本実施の形態では20回)よりも大きいか否かを判別する。CE1>20回の場合、監視CPU12の通信異常であるとみなし、ステップ105で通信異常フラグXNG1をONする。
【0023】
その後、ステップ106では、通信異常フラグXNG1がOFFであるか否かを判別し、XNG1=OFFであることを条件に、ステップ107で監視CPU12に対してデータを送信する。XNG1=ONの場合にはステップ108に進み、監視CPU12に対してリセット信号を出力し、当該CPU12にリセットをかける。
【0024】
また、制御CPU11による受信完了処理(図3)において、ステップ201では、通信停止時間カウンタCS1を0にクリアし、ステップ202では、受信データが異常であるか否かを判別する。このとき、受信データの異常検出は、周知のサムチェック、或いはパリティチェック等により実施される。受信データ正常の場合ステップ203に進み、受信データ異常回数カウンタCE1を0にクリアする。また、受信データ異常の場合ステップ204に進み、受信データ異常回数カウンタCE1を1インクリメントする。
【0025】
一方、監視CPU12による4msec処理(図4)において、先ずステップ301では、通信停止時間カウンタCS2を1インクリメントし、続くステップ302では、通信停止時間カウンタCS2が所定時間相当の値(本実施の形態では48msec相当の値)よりも大きくなったか否かを判別する。YESの場合、制御CPU11の通信異常であるとみなし、ステップ303で通信異常フラグXNG2をONする。また、ステップ304では、受信データ異常回数カウンタCE2が所定回数(本実施の形態では20回)よりも大きいか否かを判別する。CE2>20回の場合、制御CPU11の通信異常であるとみなし、ステップ305で通信異常フラグXNG2をONする。
【0026】
その後、ステップ306では、通信異常フラグXNG2がONであるか否かを判別する。XNG2=ONの場合ステップ307に進み、制御CPU11に対してリセット信号を出力し、当該CPU11にリセットをかける。
【0027】
また、監視CPU12による受信完了処理(図5)において、ステップ401では、通信異常フラグXNG2がOFFであるか否かを判別し、XNG2=OFFであることを条件に、ステップ402でデータ送信を実施する。ステップ403では、通信停止時間カウンタCS2を0にクリアする。その後、ステップ404では、受信データが異常であるか否かを判別する。受信データ正常の場合ステップ405に進み、受信データ異常回数カウンタCE2を0にクリアする。また、受信データ異常の場合ステップ406に進み、受信データ異常回数カウンタCE2を1インクリメントする。
【0028】
図6,図7は、上記図2〜図5の処理をより具体的に説明するためのタイムチャートである。図6,図7において、(a)は制御CPU11の動作を、(b)は監視CPU12の動作を示し、更に図6のタイミングt1,図7のタイミングt11以前は通信異常が発生していない状態を、図6のタイミングt1,図7のタイミングt11以後は通信異常が発生した後の状態を示す。なお、図6は、断線等により制御CPU11から監視CPU12への通信が途絶えた場合の異常を例示している。また、図7は、制御CPU11から監視CPU12への通信は可能であるものの通信データが異常となる場合を例示している。
【0029】
図6において、タイミングt1以前、制御CPU11と監視CPU12間では4msec周期でデータが送受信され、その都度、通信停止時間カウンタCS1,CS2がカウントアップされると共に、続く受信完了処理(図3,図5の処理)にてこれらCS1,CS2が0にクリアされる。この期間では通信異常フラグXNG1,XNG2がOFFのまま保持される。
【0030】
タイミングt1で制御CPU11から監視CPU12への通信が途絶えると、監視CPU12で通信データが受信できなくなる。故に、監視CPU12での受信完了処理(図5の処理)が実施できないことから、通信停止時間カウンタCS2がクリアされずにカウントアップされる。またこのとき、監視CPU12によるデータ送信も止まるため、制御CPU11側での通信停止時間カウンタCS1も同様にカウントアップされる。この場合、監視CPU12側での通信停止時間カウンタCS2の方が早くカウントアップされ、CS2値が48msec相当の値に達すると(タイミングt2)、通信異常フラグXNG2がONされ、それに伴い監視CPU12により制御CPU11がリセットされる。制御CPU11にリセットがかかる時、制御CPU11により監視CPU12にもリセットがかかる。リセット後に各CPU11,12が再起動される時、カウンタ、フラグ等が初期化される。
【0031】
一方、図7において、タイミングt11以降、制御CPU11からの受信データの異常が検出されると、受信データ異常回数カウンタCE2がカウントアップされる。そして、CE2値が20回になると、監視CPU12により制御CPU11がリセットされる。制御CPU11にリセットがかかる時、制御CPU11により監視CPU12にもリセットがかかる。
【0032】
因みに、説明は省略するが、監視CPU12から制御CPU11への通信に異常が発生した場合、通信停止時間カウンタCS1がクリアされずにカウントアップされ、CS1値が48msec相当の値に達すると通信異常フラグXNG1がONされる。それに伴い、制御CPU11により監視CPU12にリセットがかかる。
【0033】
以上詳述した本実施の形態によれば、制御CPU11よりデータを正しく受信しなかった場合、監視CPU12が制御CPU11に対してリセットをかけるので、異常発生時において制御CPU11にいち早くリセットをかけることができる。従って、制御CPU11によるスロットル制御状態が不確かな状態に陥ったと考えられる場合等において、フェイルセーフ等の処置が早期に実施できるようになる。
【0034】
(第2の実施の形態)
次に、本発明における第2の実施の形態について、上述した第1の実施の形態との相違点を中心に説明する。本実施の形態では、制御CPU11と監視CPU12との間の通信として、いわゆるCSI(Clocked Serial Interface)方式を採用し、各CPU11,12間においてクロック同期でデータの送受信を行うこととしている。この場合、CSI方式では送信と受信とが独立しておらず、監視CPU12は制御CPU11からクロックとデータが来た時、ハード的に制御CPU11へデータを返信する。つまり、監視CPU12は受信割り込み機能を持っておらず、そのためにデータ受信の有無により制御CPU11の異常を検出することが困難になる。そこで本実施の形態では、データ送信の都度変更される通信監視用データを付してデータ送信を行い、監視CPU12は、通信監視用データが更新されているかどうかにより通信異常を判定する。
【0035】
図8は、制御CPU11による4msec処理を示すフローチャートであり、図9は監視CPU12による4msec処理を示すフローチャートである。なお、制御CPU11は、図8の4msec処理の他、前述した図3の受信完了処理を実施する。但し本実施の形態ではCSI通信を採用したことから、監視CPU12による受信完了処理は実施されない。以下、図8,図9の処理を順に説明する。
【0036】
制御CPU11による4msec処理(図8)において、先ずステップ501では、「通信監視用データ」としての通信回数カウンタCMSを1インクリメントし、続くステップ502では、監視CPU12に対してデータを送信する。このとき、前記通信回数カウンタCMSを付加してデータ送信を行う。その後、ステップ503では、通信停止時間カウンタCS1を1インクリメントする。続くステップ504,505では、通信停止時間カウンタCS1が所定時間相当の値(本実施の形態では48msec相当の値)よりも大きい場合に監視CPU12の通信異常であるとみなし、通信異常フラグXNG1をONする。また、ステップ506,507では、受信データ異常回数カウンタCE1が所定回数(本実施の形態では20回)よりも大きい場合に監視CPU12の通信異常であるとみなし、通信異常フラグXNG1をONする。
【0037】
その後、ステップ508,509では、通信異常フラグXNG1がONである場合に監視CPU12に対してリセット信号を出力し、当該CPU12にリセットをかける。
【0038】
一方、監視CPU12による4msec処理(図9)において、先ずステップ601では、通信回数カウンタCMSの今回値と前回値とが一致するか否かを判別する。一致しない場合ステップ602に進み、通信停止時間カウンタCS2を0にクリアし、一致する場合ステップ603に進み、通信停止時間カウンタCS2を1インクリメントする。その後、ステップ604では、通信回数カウンタCMSの今回値を前回値として更新する。
【0039】
その後、ステップ605,606では、通信停止時間カウンタCS2が所定時間相当の値(本実施の形態では100msec相当の値)よりも大きい場合に制御CPU11の通信異常であるとみなし、通信異常フラグXNG2をONする。
【0040】
また、ステップ607〜609では、サムチェックやパリティチェック等により受信データが異常であるか否かを判別し、受信データ正常の場合、受信データ異常回数カウンタCE2を0にクリアし、受信データ異常の場合、受信データ異常回数カウンタCE2を1インクリメントする。ステップ610,611では、受信データ異常回数カウンタCE2が所定回数(本実施の形態では20回)よりも大きい場合に制御CPU11の通信異常であるとみなし、通信異常フラグXNG2をONする。
【0041】
その後、ステップ612,613では、通信異常フラグXNG2がONである場合に制御CPU11に対してリセット信号を出力し、当該CPU11にリセットをかける。
【0042】
図10は、上記図8及び図9の処理をより具体的に説明するためのタイムチャートである。図10において、(a)は制御CPU11の動作を、(b)は監視CPU12の動作を示し、更にタイミングt21以前は通信異常が発生していない状態を、タイミングt21以後は通信異常が発生した後の状態を示す。なお、図10は、制御CPU11から監視CPU12への通信が途絶えた場合の異常を例示している。
【0043】
制御CPU11において、通信回数カウンタCMSは4msec周期でカウントアップされる。タイミングt21以前、監視CPU12では、制御CPU11でのCMS動作を正しく受信するため、通信停止時間カウンタCS2がカウントアップされることはなく、この期間では、通信異常フラグXNG1,XNG2がOFFのまま保持される。
【0044】
タイミングt21で制御CPU11から監視CPU12への通信が途絶えると、監視CPU12で通信データが受信できなくなる。故に、監視CPU12での通信回数カウンタCMSのカウントアップ動作が止まり、これに代わって通信停止時間カウンタCS2がカウントアップされ始める。そして、通信停止時間カウンタCS2が100msec相当の値に達すると(タイミングt22)、通信異常フラグXNG2がONされ、それに伴い監視CPU12により制御CPU11がリセットされる。制御CPU11にリセットがかかる時、制御CPU11により監視CPU12にもリセットがかかる。リセット後に各CPU11,12が再起動される時、カウンタ、フラグ等が初期化される。
【0045】
以上第2の実施の形態によれば、上記第1の実施の形態と同様に、異常発生時において制御CPU11にいち早くリセットをかけることができる。特に本実施の形態では、監視CPU12が受信割り込み機能を持たない構成であっても、制御CPU11の異常が容易に検出できる。
【0046】
なお、上記第2の実施の形態では、「通信監視用データ」として通信回数カウンタCMSを用い、該カウンタCMSにより制御CPU11の通信異常を検出したが、「通信監視用データ」として、フラグ情報を用いるなど、他の構成を用いても良い。また、通信回数カウンタCMSを用いる場合において、カウンタ値更新の幅を適宜変更することも可能である。要は、通信の都度変化するよう通信監視用データが構成されれば良い。
【0047】
各CPU11,12にバックアップ用メモリとしてのスタンバイRAMを各々設け、通信異常フラグXNG1,XNG2をスタンバイRAMに格納する構成としても良い。この場合、通信異常が所定回検出された時に最終的に通信異常と判断され、警告ランプ等により異常発生の旨がユーザに警告される。この構成により、通信異常の誤検出が防止できる。
【図面の簡単な説明】
【図1】発明の実施の形態におけるエンジンECUの構成を示すブロック図。
【図2】制御CPUによる4msec処理を示すフローチャート。
【図3】制御CPUによる受信完了処理を示すフローチャート。
【図4】監視CPUによる4msec処理を示すフローチャート。
【図5】監視CPUによる受信完了処理を示すフローチャート。
【図6】通信動作を具体的に示すタイムチャート。
【図7】通信動作を具体的に示すタイムチャート。
【図8】制御CPUによる4msec処理を示すフローチャート。
【図9】監視CPUによる4msec処理を示すフローチャート。
【図10】通信動作を具体的に示すタイムチャート。
【図11】従来技術におけるエンジンECUの構成を示すブロック図。
【符号の説明】
10…エンジンECU、11…制御CPU、12…監視CPU。
Claims (5)
- 車両におけるエンジン制御機能並びに電子スロットル制御機能を有する制御CPUと、該制御CPUに相互に通信可能に接続されて電子スロットル制御に関するデータを制御CPUより受信してスロットル制御動作を監視する監視CPUと、制御CPUより所定周期で反転するウオッチドッグパルスを入力し、その周期性が崩れると制御CPUのリセット端子にリセット信号を出力する監視回路とを備える車両用電子制御装置において、
監視CPUは、制御CPUよりデータを正しく受信したかどうかを判定し、正しく受信しなかった場合、同監視CPUからのリセット信号を前記リセット端子に出力することにより制御CPUに対してリセットをかけ、制御CPUは、監視CPUでの監視結果に従ってフェイルセーフ処理を実施することを特徴とする車両用電子制御装置。 - 制御CPUから監視CPUへの通信を所定の時間周期で実施する車両用電子制御装置において、監視CPUは、制御CPUから所定時間以上データを受信しない場合、制御CPUに対してリセットをかける請求項1記載の車両用電子制御装置。
- 制御CPUから監視CPUへの通信を所定の時間周期で実施する車両用電子制御装置において、制御CPUは、監視CPUへのデータ送信の都度、前回送信時とは異なる通信監視用データを付してデータ送信を行い、監視CPUは、前記通信監視用データが更新されているかどうかにより通信異常を判定する請求項1記載の車両用電子制御装置。
- 請求項3記載の車両用電子制御装置において、前記通信監視用データは、データ送信の都度更新されるカウンタ値である車両用電子制御装置。
- 請求項3又は4記載の車両用電子制御装置において、監視CPUが受信割り込み機能を持たず、制御CPUからのデータ送信に同期して制御CPUへデータを返信するCSI( Clocked Serial Interface )方式にてそれら制御CPU及び監視CPU間の通信が行われる車両用電子制御装置。
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