JP3936419B2 - アレー回路制御用の内部電圧を用いた昇圧電源電圧発生装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体メモリ装置の昇圧電源電圧発生装置に係り、特にアレー回路制御用の内部電圧を用いた半導体メモリ装置の昇圧電源発生装置に関する。
【0002】
【従来の技術】
半導体メモリ装置が高集積化されチップの面積が大きくなるに伴い、外部の電圧レベルを下げることによりチップから費やされる消費電力を一定に保たせるための努力が行われつつあった。
【0003】
添付した図1は半導体メモリ装置の一般的な構造を示した図面であり、その構成は多数のメモリセルアレーブロック10と、多数のメモリセルアレーブロック10のうち一つのメモリセルアレーブロックを選択するためにワードラインを選択するローデコーダー12と、ビットラインを選択するカラムデコーダー14及び内部信号の動作を制御する周辺回路部16とに分けられる。
【0004】
一般的に、半導体メモリ装置の印加電圧は周辺回路に印加される内部電源電圧のVREFP(Peripheral REFerence Voltage)とメモリアレー回路に印加される内部電圧電源のVREFA(Array REFerence Voltage)とに分けて必要に応じて各内部電源電圧レベルを調整して用いる。
【0005】
この二つの電圧は外部から供給される外部電源電圧VCCを供されて半導体内部回路の一定領域では一定な電圧レベルを有するように設計される。
【0006】
ところが、この内部電源電圧は状況により電圧レベルが変わり得る。即ち、周辺回路に印加される内部電源電圧のVREFP電圧は半導体メモリ装置の速度と密接な関係があるので収容可能な電流の範囲内でできる限り電圧を高めようとし、メモリアレー回路に印加される内部電源電圧のVREFA電圧は半導体メモリ装置の電流と密接な関係を有するのでできる限り低い電圧を保とうとする。
【0007】
図2は従来の昇圧電源電圧VPPを発生する回路を示したブロック図であり、レベル感知部20と、パルス生成部22及びポンピング部24とからなる。周辺回路の内部電源のVREFP電圧を用いて生成される昇圧電源電圧VPPは半導体メモリセルアレーのワードラインを制御する。
【0008】
図2に示されたように、周辺回路に内部電源のVREFP電圧を印加した後、VPPが一定レベルに至るまで、パルス発生部22とポンピング部24は引き続き動作する。もし、昇圧電源電圧VPPレベルが所定のレベルに至ると、レベル感知部20ではこれを感知してパルス生成部22の動作を停止させ、従ってポンピング部24の動作も停止される。
【0009】
次いで、図2の各ブロックから出力される信号の入出力関係を説明すると次の通りである。
【0010】
レベル感知部20では昇圧電源電圧VPPを入力してVPPOSCE発振電圧を出力し、パルス生成部22では入力されたVPPOSCE発振電圧の制御に応じてVPPDRV駆動電圧を出力する。かつ、パルス生成部22の出力であるVPPDRV電圧はポンピング部24に入力され、一定な昇圧電源電圧VPPになるまで引き続きポンピング動作を施す。
【0011】
従って、前記のように生成された昇圧電源電圧VPPは半導体メモリセルアレーのワードラインを制御してメモリセルを制御するようになる。
【0012】
図3は一般的な半導体メモリ装置のセルトランジスタを示した図面である。図3に示されたように、ワードラインと連結されたセルトランジスタ30を制御するに必要な昇圧電源電圧のレベルは、セルトランジスタ30の読取り/書込み動作時十分なアクティブリストアのためには周辺回路用の電圧VREFPとセルの臨界電圧VTと所定のマージンを合わせた程度の電圧レベルを保つべきである。
【0013】
図4は図2に示されたレベル感知部20の詳細な構成を示した図面であり、周辺回路制御用の電圧であるVREFP電圧を供給してVPPOSCE電圧を出力させる。
【0014】
従来技術のレベル感知端において、メモリセルのワードラインを制御する電圧である内部昇圧電源電圧VPPは周辺回路用の内部電源電圧VREFPを用いて生成する。
【0015】
ところが、周辺回路用の内部電源電圧VREFPを用いて昇圧電源電圧VPP発生器を設計する場合、半導体メモリ装置の速度を高めるためにこの周辺回路用の内部電源電圧VREFPのレベルを上げると次のような二つの問題点が発生する。
【0016】
第1、チップ内部のワードラインを制御する昇圧電源電圧VPPのレベルが必要なレベルより上がり過ぎて正常的な動作時ワードラインに過度な電圧を供給するようになる。即ち、周辺回路用の内部電源電圧VREFPレベルとメモリアレー用の内部電源電圧VREFAレベル間の差が小さい時には差し支えないが、二つのレベル間の差が大きい時には問題が発生する。
【0017】
第2、必要なレベル以上に昇圧電源電圧レベルを保たなければならないので昇圧電源電圧発生器が過度なポンピング動作を施し、過多な電流が費やされる。
【0018】
【発明が解決しょうとする課題】
本発明は前述した従来の問題点を解決するために案出されたものであり、半導体メモリ装置のメモリアレー用の内部電源電圧VREFAを用いてチップのあらゆる動作モードで昇圧電源電圧レベルが必要以上のレベルに上がらないように制御する半導体メモリ装置の昇圧電源電圧発生装置を提供するにその目的がある。
【0019】
【課題を解決するための手段】
前記目的を達成するために本発明は、多数のメモリセルアレーブロック領域と、前記メモリセルアレーブロック領域間に位置した周辺回路領域とに分けられ、前記メモリセルアレー領域内へ供給される内部電源電圧(VREFA)と、前記周辺回路領域へ供給される内部電源電圧(VREFP)とを分離して用いる半導体メモリ装置のレベル感知部及びパルス生成部と、ポンピング部とから構成され所定レベルの昇圧電源電圧(VPP)を生成する昇圧電源発生装置であって、前記レベル感知部に前記メモリセルアレーブロック領域内へ供給される内部電源電圧を供給し、前記メモリアレー用内部電源電圧(VREFA)は前記周辺回路用内部電源電圧(VREFP)より小さい昇圧電源発生装置において、前記レベル感知部は一端子にアレー用の内部電源電圧(VREFA)が供給され、ゲート端に接地電圧が印加される第1PMOSトランジスタと、ゲート端に前記アレー用の内部電源電圧(VREFA)が供給され一端子に接地電圧が印加される第1NMOSトランジスタと、前記第1PMOSトランジスタの他の端子と前記第1NMOSトランジスタの他の端子間に直列で連結され、共通ゲートノードに昇圧電源電圧(VPP)が印加される第2及び第3NMOSトランジスタと、前記第2NMOSトランジスタの他の端子と前記第3NMOSトランジスタの他の端子が接続されるノードに共通ゲートノードが連結され、前記アレー用の内部電源電圧(VREFA)が一端子に供給される第2PMOSトランジスタと、前記第2PMOSトランジスタの連結された共通ゲートノードにゲートが連結され、接地電圧端子に一端子が連結され、前記第2PMOSトランジスタと他の端子が連結され前記パルス生成部を制御する発振電圧(VPPOSCE)が出力される第4NMOSトランジスタとを含むことを特徴とする。
【0023】
【発明の実施の形態】
以下、本発明の実施例を添付した図面に基づき更に詳細に説明する。図5は本発明によるアレー回路制御用の内部電圧を用いた図2に示された昇圧電源発生装置のレベル感知部20の詳細な構成を示した図面であり、昇圧電源発生装置のレベル感知部のソース端に印加される電圧として、従来の周辺回路に印加される内部電圧のVREFP電圧の代りにアレー回路に印加される内部電源電圧のVREFA電圧を印加する。前記VREFA電圧は前記VREFP電圧より小さいため、一定な昇圧電源電圧のレベルを保つことができる。
【0024】
レベル感知部の構成を見ると、ソース端にアレーブロックに供給される内部電源電圧VREFAが供給され、ゲート端に接地電圧の印加される第1PMOSトランジスタ50と、ゲート端にアレーブロックに供給される内部電源電圧VREFAが供給され、一端子に接地電圧が印加される第1NMOSトランジスタ52と、第1PMOSトランジスタ50と第1NMOSトランジスタ52とに直列で連結され、共通ゲートノード端55に昇圧電源電圧VPPが印加される第2及び第3NMOSトランジスタ54,56と、第2及び第3NMOSトランジスタ54,56が共通で接続されるノード58に共通ゲート接続ノード60が連結され、アレー回路に供給される内部電源電圧VREFA端と接地電圧間に直列で連結された第2PMOSトランジスタ62と第4NMOSトランジスタ64とから構成される。
【0025】
VPPOSCEは第2PMOSトランジスタ62と第4NMOSトランジスタ64の共通ノード66から出力される。
【0026】
また、アレー回路に印加される内部電源電圧VREFAはパルス生成部22とポンピング部24にも印加されて本発明の目的を達成するが、動作において類似なので詳細な説明は省略する。
【0027】
【発明の効果】
本発明によるアレー回路制御用の内部電圧を用いた昇圧電源発生装置はレベル感知部のソース端に印加される電圧としてアレー回路に供給される内部電圧のVREFA電圧を印加することにより、いつも一定な昇圧電源電圧のレベルを保つことができる。
【図面の簡単な説明】
【図1】 半導体メモリ装置の一般的な構造を示した。
【図2】 従来の昇圧電源電圧VPPを発生する回路を示した。
【図3】 一般的な半導体メモリ装置のセルトランジスタを示した。
【図4】 図2に示された周辺回路用の内部電圧を用いた従来のレベル感知部の詳細な構成を示した。
【図5】 本発明によるアレー回路制御用の内部電圧を用いた昇圧電源発生装置のレベル感知部の詳細な構成を示した。
【符号の説明】
10 メモリセルアレーブロック、12 ローデコーダー、14 カラムデコーダー、16 周辺回路部、20 レベル感知部、22 パルス生成部、24 ポンピング部、30 セルトランジスタ、50 第1PMOSトランジスタ、52第1NMOSトランジスタ、54 第2NMOSトランジスタ、55 共通ゲートノード端、56 第3NMOSトランジスタ、58 ノード、60 共通ゲート接続ノード、62 第2PMOSトランジスタ、64 第4NMOSトランジスタ、66 共通ノード
Claims (1)
- 多数のメモリセルアレーブロック領域と、前記メモリセルアレーブロック領域間に位置した周辺回路領域とに分けられ、前記メモリセルアレー領域内へ供給される内部電源電圧(VREFA)と、前記周辺回路領域へ供給される内部電源電圧(VREFP)とを分離して用いる半導体メモリ装置のレベル感知部及びパルス生成部と、ポンピング部とから構成され所定レベルの昇圧電源電圧(VPP)を生成する昇圧電源発生装置であって、前記レベル感知部に前記メモリセルアレーブロック領域内へ供給される内部電源電圧を供給し、前記メモリアレー用内部電源電圧(VREFA)は前記周辺回路用内部電源電圧(VREFP)より小さい昇圧電源発生装置において、
前記レベル感知部は一端子にアレー用の内部電源電圧(VREFA)が供給され、ゲート端に接地電圧が印加される第1PMOSトランジスタと、
ゲート端に前記アレー用の内部電源電圧(VREFA)が供給され一端子に接地電圧が印加される第1NMOSトランジスタと、
前記第1PMOSトランジスタの他の端子と前記第1NMOSトランジスタの他の端子間に直列で連結され、共通ゲートノードに昇圧電源電圧(VPP)が印加される第2及び第3NMOSトランジスタと、
前記第2NMOSトランジスタの他の端子と前記第3NMOSトランジスタの他の端子が接続されるノードに共通ゲートノードが連結され、前記アレー用の内部電源電圧(VREFA)が一端子に供給される第2PMOSトランジスタと、
前記第2PMOSトランジスタの連結された共通ゲートノードにゲートが連結され、接地電圧端子に一端子が連結され、前記第2PMOSトランジスタと他の端子が連結され前記パルス生成部を制御する発振電圧(VPPOSCE)が出力される第4NMOSトランジスタとを含むことを特徴とする昇圧電源発生装置。
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