JP3932842B2

JP3932842B2 - 炭化珪素半導体装置及びその製造方法

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Publication number: JP3932842B2
Application number: JP2001260211A
Authority: JP
Inventors: クマールラジェシュ; 剛山本; 淳小島
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-08-29
Filing date: 2001-08-29
Publication date: 2007-06-20
Anticipated expiration: 2021-08-29
Also published as: JP2003069041A

Description

【０００１】
【発明の属する技術分野】
本発明は、Ｊ−ＦＥＴを備えた炭化珪素半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、Ｊ−ＦＥＴを備えた炭化珪素半導体装置として、特開平２０００−３１２００８号公報に示されるものがある。図９に、この公報に示されるＮチャネル型のＪ−ＦＥＴの断面構成を示す。図９に示されるように、Ｎチャネル型のＪ−ＦＥＴは、炭化珪素からなるＮ⁺型基板Ｊ１の上にＮ^-型ドリフト層Ｊ２を成長させた基板を用いて形成される。Ｎ^-型エピ層Ｊ２の表層部にはＰ型の第１ゲート領域Ｊ３がイオン注入にて形成され、この第１ゲート領域Ｊ３を貫通し、Ｎ^-型ドリフト層Ｊ２に達するトレンチＪ４が形成されている。
【０００３】
トレンチＪ４内を含み第１ゲート領域Ｊ３の表面には、Ｎ^-型チャネル層Ｊ５がエピタキシャル成長され、トレンチＪ４内においてＮ^-型チャネル層Ｊ５の表面にはＰ型の第２ゲート領域Ｊ６が形成されている。また、Ｎ^-型チャネル層Ｊ５のうち第１、第２ゲート領域Ｊ３、Ｊ６によって挟まれていない部位にイオン注入にてＮ⁺型ソース領域Ｊ７が形成されている。
【０００４】
そして、第１、第２ゲート領域Ｊ３、Ｊ６に電気的に接続されるゲート電極Ｊ８およびＮ⁺型ソース領域Ｊ７に電気的に接続されるソース電極Ｊ９が備えられ、Ｎ⁺型基板Ｊ１の裏面側にドレイン電極Ｊ１０が備えられて図９に示すＪ−ＦＥＴが構成されている。
【０００５】
このような構成のＪ−ＦＥＴは、ゲート電極Ｊ８に対して印加する電圧を制御することにより、Ｎ^-型チャネル層Ｊ５に延びる空乏層の延び量を制御し、チャネルを形成することで、チャネルを通じてソース−ドレイン間に電流を流すように動作する。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記従来公報に示されるＪ−ＦＥＴでは、Ｎ⁺型ソース領域Ｊ７をイオン注入によって形成するようにしているため、結晶欠陥が形成され易く、Ｐ⁺型の第１ゲート領域Ｊ３との間に形成されるＰＮジャンクションの耐圧低下、リーク発生の要因となる。
【０００７】
また、トレンチＪ４の形成工程、第２ゲート領域Ｊ６のパターニング工程、Ｎ⁺型ソース領域Ｊ７の形成工程等においてフォト工程が用いられることになり、フォト工程が多用されることになるため、セルの微細化が困難になるという問題がある。
【０００８】
本発明は上記点に鑑みて、ソース領域とゲート領域との間における耐圧低下、リーク発生を防止できる炭化珪素半導体装置及びその製造方法を提供することを目的とする。また、微細化が容易に行える構造の炭化珪素半導体装置及びその製造方法を提供することも目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、第１導電型の炭化珪素からなる基板（１）と、基板（１）上に形成され、基板（１）よりも低濃度とされた炭化珪素からなる第１導電型のドリフト層（２）と、ドリフト層（２）の表面に形成された第２導電型の第１ゲート領域（３）と、第１ゲート領域（３）の表面に形成された第１導電型の第１電界緩和領域（４）と、第１電界緩和領域（４）の上に形成され、第１電界緩和領域（４）よりも高濃度な炭化珪素からなる第１導電型のソース領域（５）と、ソース領域（５）、第１電界緩和領域（４）および第１ゲート領域（３）を貫通し、ドリフト層（２）に達するトレンチ（６）と、トレンチ（６）の内壁側面に形成された、炭化珪素からなる第１導電型のチャネル層（７）と、トレンチ（６）内において、チャネル層（７）の表面に形成された第２ゲート領域（８）と、第１ゲート領域（３）と電気的に接続された第１ゲート電極（１３）と、第２ゲート領域（８）と電気的に接続された第２ゲート電極（９）と、ソース領域（５）と電気的に接続されたソース電極（１０）と、基板（１）の裏面側に形成されたドレイン電極（１２）とを有したＪ−ＦＥＴが備えられていることを特徴としている。
【００１０】
このように、ＰＮジャンクションが形成されるソース領域と第１ゲート領域の間に、不純物濃度が低くされた第１電界緩和領域を設けている。このため、ＰＮジャンクションに形成される電界を緩和することができ、炭化珪素半導体装置の耐圧を向上させることができる。そして、請求項５に示すように、この第１電界緩和領域をエピタキシャル成長によって形成すれば、ソース領域とゲート領域との間における耐圧低下、リーク発生を防止できる。これにより、より炭化珪素半導体装置の耐圧を向上させることができる。
【００１１】
例えば、請求項２に示すように、第２ゲート領域（８）を、第１ゲート領域とほぼ同等の濃度で構成された第２導電型の炭化珪素によって構成することができる。また、請求項３に示すように、第２ゲート領域（８）を、第２導電型の化合物半導体で構成することもできる。このような化合物半導体を用いる場合、炭化珪素と比べてバンドギャップが広いことから、炭化珪素のビルトインポテンシャルの理論値よりも大きな電圧で第２ゲート領域を駆動しても、寄生ダイオードがＯＮしないようにできる。例えば、化合物半導体としてＡｌＮを用いた場合には、３．４Ｖまでの駆動電圧とすることが可能となり、炭化珪素のビルトインポテンシャルの理論限界である約２．９Ｖよりも大きい。これにより、より制御性よく炭化珪素半導体装置を駆動することが可能となる。
【００１２】
さらに、請求項４に示すように、第２ゲート領域（８）を絶縁体もしくは半絶縁体で構成することも可能である。
【００１３】
請求項６に記載の発明では、第１電界緩和領域（４）およびソース領域は、第１ゲート領域（３）の表面において、該第１ゲート領域（３）から離れるにつれて高濃度となるように形成された第１導電型の半導体層（４０）によって構成され、該半導体層（４０）のうちの低濃度部分によって第１電界緩和領域（４）が構成され、高濃度部分によってソース領域（５）が構成されていることを特徴としている。このような構成によりソース領域および第１電界緩和領域を構成することもできる。
【００１４】
請求項７に記載の発明では、ドリフト層（２）のうちトレンチ（６）の下層部に位置する部位には、第２電界緩和領域（６０）が備えられていることを特徴としている。このような第２電界緩和領域を備えると、トレンチの底面、特にコーナー部で生じる電界集中を緩和することができ、炭化珪素半導体装置の耐圧を向上させることが可能である。なお、請求項８に示すように、第２電界緩和領域（６０）は第２導電型の半導体層もしくはアモルファス化された半導体層によって構成される。
【００１５】
請求項９乃至１８に記載の発明は、請求項１乃至８における炭化珪素半導体装置の製造方法に関する。これらの方法により、請求項１乃至８に示す炭化珪素半導体装置を製造することができる。
【００１６】
請求項１２に記載の発明では、チャネル層（７）を形成する工程および第２ゲート領域（８）を形成する工程では、トレンチ（６）内およびソース領域（５）の表面に、第１導電型層（２４）をエピタキシャル成長させる工程と、第１導電型層（２４）の上に、トレンチ（６）を埋め込むように第２導電型層（２５）をエピタキシャル成長させる工程と、第２導電型層（２５）および第１導電型層（２４）をエッチバックすることにより、ソース領域（５）を露出させる工程とを有していることを特徴としている。
【００１７】
このように、エッチバックによってチャネル層および第２ゲート領域を形成するようにすれば、トレンチを形成する時にしかフォト工程を行っていない。このため、従来と比べてフォト工程を少なくすることができ、微細化に適した構造の炭化珪素半導体装置とすることができる。
【００１８】
なお、請求項１４に記載の発明は、第２ゲート領域（８）を絶縁体もしくは半絶縁体からなる絶縁体層（５０）で構成するものであり、請求項１２と同様の効果を得ることができると共に、絶縁体層をスピンコート等で形成できるため、エピタキシャル成長で第２ゲート領域を形成する場合よりも、より製造工程の簡略化を図ることができる。
【００１９】
請求項１７に記載の発明では、トレンチ（６）を形成する工程は、トレンチ（６）の底面にイオン注入を行うことで、第２電界緩和領域（６０）を形成する工程を有していることを特徴としている。このように、トレンチの底面にイオン注入を行うことで、第２電界緩和領域を形成することができる。
【００２０】
この場合、請求項１８に示すように、トレンチ（６）をエッチングする際に用いるマスク材をそのままイオン注入用マスクとして用いれば、マスクを兼用することができ、製造工程の簡略化を図ることができる。
【００２１】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００２２】
【発明の実施の形態】
（第１実施形態）
図１に、本発明の第１実施形態における炭化珪素半導体装置に備えられるＪ−ＦＥＴの断面構成を示す。以下、図１に基づきＪ−ＦＥＴの構成について説明する。
【００２３】
図１に示すように、例えば１×１０¹⁹ｃｍ^-3以上の高い不純物濃度とされたＮ⁺型基板１が用いられ、このＮ⁺型基板１の主表面上に、例えば１×１０¹⁵〜５×１０¹⁶ｃｍ^-3の低い不純物濃度とされたＮ^-型ドリフト層２が形成されている。また、Ｎ^-型ドリフト層２の表面にはＰ⁺型層からなる第１ゲート領域３がエピタキシャル成長されている。この第１ゲート領域３は、例えば５×１０¹⁷〜５×１０¹⁹ｃｍ^-3の高い不純物濃度とされている。
【００２４】
さらに、第１ゲート領域３の表面には、Ｎ^-型領域４がエピタキシャル成長され、また、Ｎ^-型領域４の表面には、例えば１×１０¹⁸〜５×１０¹⁹ｃｍ^-3の高い不純物濃度とされたＮ⁺型ソース領域５がエピタキシャル成長されている。Ｎ^-型領域４は、Ｎ⁺型ソース領域５とＰ⁺型の第１ゲート領域３との間に挟まれることで、高濃度なＰＮジャンクション間の電界緩和を行うものである。以下、Ｎ^-型領域４を電界緩和領域（第１の電界緩和領域）という。この電界緩和領域４の厚さは例えば０．５μｍ以下とされ、その不純物濃度はＮ⁺型ソース領域５よりも低くされている。
【００２５】
また、Ｎ⁺型ソース領域５の表面から、Ｎ⁺型ソース領域５、電界緩和領域４および第１ゲート領域３を貫通し、Ｎ^-型ドリフト領域２に達するトレンチ６が形成されている。このトレンチ６の内壁にはＮ^-型ドリフト領域２とほぼ同等の不純物濃度とされたＮ^-型チャネル層７がエピタキシャル成長されており、このＮ^-型チャネル層７の表面にはトレンチ６を埋め込むように、第１ゲート領域３とほぼ同等の不純物濃度とされたＰ⁺型の第２ゲート領域８がエピタキシャル成長されている。これらＮ^-型チャネル層７と第２ゲート領域８の表面は、Ｎ⁺型ソース領域５の表面と同一面となっている。
【００２６】
第２ゲート領域８の表面には、第２ゲート電極９が電気的に接続されており、この第２ゲート電極９を覆うように層間絶縁膜１０が形成されている。また、層間絶縁膜１０に形成されたコンタクトホールを介してＮ⁺型ソース領域５と電気的に接続されたソース電極１１が形成されている。そして、Ｎ⁺型基板１の裏面側にはドレイン電極１２が形成され、図１に示す構造が構成されている。
【００２７】
なお、図１とは別断面において、第１ゲート領域３も第１ゲート電極１３と電気的に接続され、第１ゲート電極１３を介して第１ゲート領域３への印加電圧を制御できるようになっている。
【００２８】
このように構成されたＪ−ＦＥＴはノーマリオフで作動する。この作動は、第１ゲート電極１３および第２ゲート電極９の接続態様によって異なっており、以下のように行われる。
【００２９】
▲１▼第１、第２ゲート電極１３、９との電位が制御可能な態様の場合には、第１、第２ゲート電極１３、９の電位に基づいて第１、第２ゲート領域３、８の双方からＮ^-型チャネル層７側に延びる空乏層の延び量を制御するダブルゲート駆動が行われる。例えば、第１、第２ゲート電極１３、９に電圧を印加していない時には、Ｎ^-型チャネル層７が第１、第２ゲート領域３、８の双方から延びる空乏層によってピンチオフされる。これにより、ソース−ドレイン間の電流がオフされる。そして、第１、第２ゲート領域３、８とＮ^-型チャネル層７との間に順バイアスをかけると、Ｎ^-型チャネル層７に延びる空乏層の延び量が縮小される。これにより、チャネルが設定されて、ソース−ドレイン間に電流が流される。
【００３０】
▲２▼第１ゲート電極１３の電位のみが独立して制御可能で、第２ゲート電極９の電位が例えばソース電極１１と同電位とされる態様の場合には、第１ゲート電極１３の電位に基づいて第１ゲート領域３側からＮ^-型チャネル層７側に延びる空乏層の延び量を制御するシングルゲート駆動が行われる。この場合にも基本的にはダブルゲート駆動の場合と同様の作動を行うが、チャネルの設定が第１ゲート領域３側から延びる空乏層のみによって行われることになる。
【００３１】
▲３▼第２ゲート電極９の電位のみが独立して制御可能で、第１ゲート電極１３の電位が例えばソース電極１１と同電位とされる態様の場合には、第２ゲート電極９の電位に基づいて第２ゲート領域８側からＮ^-型チャネル層７側に延びる空乏層の延び量を制御するシングルゲート駆動が行われる。この場合にも基本的にはダブルゲート駆動の場合と同様の作動を行うが、チャネルの設定が第２ゲート領域８側から延びる空乏層のみによって行われることになる。
【００３２】
次に、図１に示す炭化珪素半導体装置の製造方法について、図２、図３に示す炭化珪素半導体装置の製造工程を参照して説明する。
【００３３】
まず、図２（ａ）に示す工程では、（０００１）Ｓｉ面で切り出された厚さ４００μｍ程度の３Ｃ、４Ｈ、６Ｈもしくは１５Ｒ−ＳｉＣからなるＮ⁺型基板１を用意し、このＮ⁺型基板１の表面に厚さ１０μｍ程度のＮ^-型ドリフト層２、厚さ１μｍ程度のＰ⁺型層２０、厚さ０．５μｍ程度のＮ^-型層２１および厚さ２〜３μｍ程度のＮ⁺型層２２を順にエピタキシャル成長させる。
【００３４】
次いで、図２（ｂ）に示す工程では、Ｎ⁺型層２２の表面にマスク材となるＬＴＯ膜２３を成膜したのち、フォトリソグラフィによりＬＴＯ膜２３をパターニングし、ＬＴＯ膜２３の所定位置を開口させる。そして、ＬＴＯ膜２３をマスクとしたエッチング、例えばＲＩＥ（Reactive Ion Etching）を行い、Ｎ⁺型層２２、Ｎ^-型層２１およびＰ⁺型層２０を貫通し、Ｎ^-型ドリフト層２に達する深さ４．５〜５μｍ程度のトレンチ６を形成する。このとき、トレンチ６の底面に対して側壁面が成す角度が６０〜９０℃程度となるようにするのが望ましい。これにより、トレンチ６によってＰ⁺型層２０、Ｎ^-型層２１およびＮ⁺型層２２が分断され、Ｐ⁺型層２０にて第１ゲート領域３が構成され、Ｎ^-型層２１にて電界緩和領域４が構成され、Ｎ⁺型層２２にてＮ⁺型ソース領域５が構成される。
【００３５】
続いて、フッ酸等によりＬＴＯ膜２３を除去した後、図２（ｃ）に示す工程として、トレンチ６の内壁及びＮ⁺型ソース領域５の表面に厚さ０．５μｍ程度のＮ^-型層２４をエピタキシャル成長させる。そして、図３（ａ）に示す工程では、Ｎ^-型層２４の表面にＰ⁺型層２５をエピタキシャル成長させ、Ｐ⁺型層２５によってトレンチ６が埋め込まれるようにする。
【００３６】
次いで、図３（ｂ）に示す工程では、ＣＭＰ（Chemical Mechanical Polishing)により、Ｐ⁺型層２５およびＮ^-型層２４をエッチバックし、Ｎ⁺型ソース領域５を露出させる。これにより、トレンチ６内にのみＰ⁺型層２５およびＮ^-型層２４が残された構成となり、Ｐ⁺型層２５によって第２ゲート領域８が構成されると共に、Ｎ^-型層２４によってＮ^-型チャネル層７が構成される。
【００３７】
そして、図３（ｃ）に示す工程では、基板表面にＰ型半導体とオーミック接触が行えるＡｌやＴｉ等からなる金属膜を配置したのち、その金属膜をパターニングして第２ゲート電極９を形成すると共に、図３（ｃ）とは別断面において第１ゲート電極１３を形成する。その後、基板表面に層間絶縁膜１０を形成したのち、層間絶縁膜１０にコンタクトホールを開ける。また、Ｎ型半導体とオーミック接触が行えるＮｉ等からなる金属膜を配置し、ソース電極１１を形成する。そして、Ｎ⁺型基板１の裏面側にドレイン電極１２を形成した後、シンター工程を行うことで、図１に示すＪ−ＦＥＴを備えた炭化珪素半導体装置が完成する。
【００３８】
以上説明したように、本実施形態に示す炭化珪素半導体装置においては、Ｎ⁺型ソース領域５をエピタキシャル成長によって形成している。このため、Ｎ⁺型ソース領域５に結晶欠陥が形成され難く、Ｐ⁺型の第１ゲート領域３との間に形成されるＰＮジャンクションの耐圧低下、リーク発生を防止することができ、炭化珪素半導体装置の耐圧低下を防止することができる。
【００３９】
また、ＰＮジャンクションが形成されるＮ⁺型ソース領域５とＰ⁺型の第１ゲート領域３との間に、不純物濃度が低くされた電界緩和領域４を設けている。このため、ＰＮジャンクションに形成される電界を緩和することができ、より炭化珪素半導体装置の耐圧を向上させることができる。
【００４０】
また、本実施形態では、エピタキシャル成長させた第１ゲート領域３、電界緩和領域４およびＮ⁺型ソース領域５を貫通するようにトレンチ６を設けるようにしている。そして、トレンチ６内にエピタキシャル成長によってＮ^-型チャネル層７を形成し、その上に第２ゲート領域８を形成するようにしている。このため、すべての寸法がエピタキシャル成長させた各層の膜厚によって規定され、自己整合的に決定される。このため、特性の安定した炭化珪素半導体装置とすることができる。
【００４１】
さらに、本実施形態では、電極形成工程や層間絶縁膜形成工程を除くと、トレンチ６を形成する時にしかフォト工程を行っていない。このため、従来と比べてフォト工程を少なくすることができ、微細化に適した構造の炭化珪素半導体装置とすることができる。
【００４２】
（第２実施形態）
本実施形態では、第１実施形態の図１で示した炭化珪素半導体装置を他の製造方法で形成する場合について説明する。図４に、本実施形態における炭化珪素半導体装置の製造工程を示す。なお、本実施形態の製造方法は、ほぼ第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ図４に示してある。
【００４３】
まず、図４（ａ）に示す工程では、第１実施形態の図２（ａ）と同様にして、Ｎ⁺型基板１の主表面上にＮ^-型ドリフト層２、Ｐ⁺型層２０をエピタキシャル成長させる。その後、Ｐ⁺型層２０の上に、Ｎ^-型層３０を２〜３μｍ程度の厚さでエピタキシャル成長させる。
【００４４】
次いで、図４（ｂ）に示す工程では、Ｎ^-型層３０の表面からＮ型不純物（例えば窒素やリン）のイオン注入を行い、Ｎ^-型層３０の上層部を高濃度化し、Ｎ⁺型層３１を形成する。このとき、Ｎ⁺型層３１の厚さを例えば１〜１．５μｍで形成する。この後、第１実施形態で示した図２（ｂ）以降の工程を行うことにより、残ったＮ^-型層３０にて電界緩和領域４が構成され、Ｎ⁺型層３１にてＮ⁺型ソース領域５が構成されて、図１に示す炭化珪素半導体装置が完成する。
【００４５】
このように、Ｎ^-型層３０にイオン注入することで形成したＮ⁺型層３１でＮ⁺型ソース領域５を構成することも可能である。この場合、Ｎ⁺型ソース領域５がイオン注入によって形成されることになり、結晶欠陥が形成され得るが、Ｎ⁺型ソース領域５と第１ゲート領域３との間に、結晶欠陥が形成されにくいエピタキシャル成長にて形成されたＮ^-型層３０からなる電界緩和領域４が備えられているため、ＰＮジャンクションの耐圧低下、リーク発生を防止することができ、第１実施形態と同様の効果を得ることができる。
【００４６】
（第３実施形態）
本実施形態も、第１実施形態の図１で示した炭化珪素半導体装置を他の製造方法で形成する場合について説明する。図５に、本実施形態における炭化珪素半導体装置の製造工程を示す。なお、本実施形態の製造方法は、ほぼ第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ図５に示してある。
【００４７】
まず、図５に示す工程では、第１実施形態の図２（ａ）と同様にして、Ｎ⁺型基板１の主表面上にＮ^-型ドリフト層２、Ｐ⁺型層２０をエピタキシャル成長させる。その後、Ｐ⁺型層２０の上に、Ｎ型層４０を２〜３μｍ程度の厚さでエピタキシャル成長させる。このとき、エピタキシャル成長中の雰囲気を適宜変更することで、Ｎ型層４０が、Ｐ⁺型層２０の表面から順に不純物濃度が高濃度となるようなグラデュエーションとなり、Ｐ⁺型層２０と接する部分が低濃度となるようにする。
【００４８】
この後、第１実施形態で示した図２（ｂ）以降の工程を行うことにより、Ｎ型層４０の下層に位置する低濃度部分にて電界緩和領域４が構成され、Ｎ型層４０の上層に位置する高濃度部分にてＮ⁺型ソース領域５が構成されて、図１に示す炭化珪素半導体装置が完成する。
【００４９】
このように、不純物濃度にグラデュエーションを設けたＮ型層４０を用いても第１実施形態と同様の炭化珪素半導体装置を形成することができる。この場合においても、Ｎ型層４０をエピタキシャル成長で形成しているため、第１実施形態と同様の効果を得ることができる。
【００５０】
（第４実施形態）
第１実施形態で示した図１の炭化珪素半導体装置のうち、第２ゲート領域８を絶縁体もしくは半絶縁体で構成するようにすることもできる。この場合、絶縁体や半絶縁体とＮ^-型チャネル層７との間の仕事関数差によって第２ゲート領域８から延びる空乏層の延び量が決定されるため、第１、第２ゲート領域３、８から延びる空乏層によってＮ^-型チャネル層７内をピンチオフし、第１ゲート領域３への印加電圧に基づいて第１ゲート領域３からの空乏層の延び量を制御し、チャネルを制御するという動作を行うことになる。
【００５１】
このように、第２ゲート領域８を絶縁体や半絶縁体で構成することも可能である。このような構成としても、第１実施形態と同様の効果を得ることができる。
【００５２】
図６に、本実施形態の炭化珪素半導体装置の製造工程を示す。本実施形態の炭化珪素半導体装置の製造方法は、基本的には第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００５３】
まず、第１実施形態に示した図２（ａ）〜（ｃ）と同様の工程を行い、トレンチ６内にＮ^-型層２４をエピタキシャル成長させる。その後、図６（ａ）に示す工程では、図３（ａ）に示す工程において成膜したＰ⁺型層２５に変えて、絶縁体層５０を成膜する。このとき、絶縁体層５０をエピタキシャル成長かスピンコート等で形成できる。スピンコートで形成した場合には、第１実施形態のようにＰ⁺型層２５をエピタキシャル成長させる場合と比べて製造工程を簡略化することができる。
【００５４】
続いて、図６（ｂ）に示す工程では、Ｎ^-型層２４をストッパとして絶縁体層５０を平坦化する。その後、時間制御によってＮ^-型層２４をエッチバックし、Ｎ⁺型ソース領域５を露出させる。
【００５５】
そして、図６（ｃ）に示す工程では、基板表面にＰ型半導体とオーミック接触が行えるＡｌやＴｉ等からなる金属膜を配置したのち、その金属膜をパターニングして、図３（ｃ）とは別断面において第１ゲート電極１３を形成する。その後、基板表面に層間絶縁膜１０を形成したのち、層間絶縁膜１０にコンタクトホールを開け、Ｎ型半導体とオーミック接触が行えるＮｉ等からなる金属膜を配置して、ソース電極１１を形成する。この後は、ドレイン電極１２の形成工程等を行うことで、本実施形態における炭化珪素半導体装置が完成する。
【００５６】
なお、ここでは、第１実施形態の第２ゲート領域８を絶縁体で構成する場合について説明したが、勿論、第２、第３実施形態に対して適用することも可能である。
【００５７】
（第５実施形態）
第１実施形態に示す構造において、第２ゲート領域８を炭化珪素ではなくＰ⁺型の化合物半導体で構成することもできる。化合物半導体としては、例えばＡｌＮやＧａＮもしくはＡｌＧａＮ等を用いることができる。
【００５８】
このような化合物半導体は、炭化珪素と比べてバンドギャップが広いことから、炭化珪素のビルトインポテンシャルの理論値よりも大きな電圧で第２ゲート領域８を駆動しても、寄生ダイオードがＯＮしないようにできる。例えば、化合物半導体としてＡｌＮを用いた場合には、３．４Ｖまでの駆動電圧とすることが可能となり、炭化珪素のビルトインポテンシャルの理論限界である約２．９Ｖよりも大きい。これにより、より制御性よく炭化珪素半導体装置を駆動することが可能となる。
【００５９】
なお、本実施形態における炭化珪素半導体装置の製造方法は第１実施形態に対して第２ゲート領域８の材質を変更するのみでよく、図２、図３に示した製造工程がそのまま適用される。
【００６０】
（第６実施形態）
図７に、本発明の第６実施形態におけるＪ−ＦＥＴを備えた炭化珪素半導体装置の断面構成を示す。本実施形態は、第１実施形態に示す炭化珪素半導体装置に対して、トレンチ６の底面の下層部に電界緩和領域（第２の電界緩和領域）６０を備えたものである。その他の構成については、第１実施形態と同様である。
【００６１】
ここで示した電界緩和領域６０は、例えばＰ型の炭化珪素又はアモルファス化した炭化珪素で構成されている。このような電界緩和領域６０を備えると、トレンチ６の底面、特にコーナー部で生じる電界集中を緩和することができ、炭化珪素半導体装置の耐圧を向上させることが可能である。
【００６２】
図８に、本実施形態の炭化珪素半導体装置の製造工程を示す。本実施形態の炭化珪素半導体装置の製造方法は、基本的には第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００６３】
まず、第１実施形態で示した図２（ａ）、（ｂ）に示す工程を行い、トレンチ６を形成する。その後、図８に示す工程では、トレンチ６を形成する際に用いたＬＴＯ膜２３をそのままマスクとして用いたイオン注入を行う。このとき、Ｐ型不純物（例えばＢやＡｌ）を注入しても良いし、炭化珪素に対して不活性なイオン（例えばＣやＡｒやＮｅ）等を注入することで注入された領域をアモルファス化させるようにしても良い。これにより、トレンチ６の底部の下層部に電界緩和層６０が形成される。この後は、第１実施形態で示した図２（ｃ）、図３（ａ）〜（ｃ）に示す工程を行い、図７に示す本実施形態の炭化珪素半導体装置が完成する。
【００６４】
なお、図７では電界緩和領域６０がトレンチ６の底面に接するように示されているが、接していても良いし、トレンチ６の底面との間に隙間を持って形成されていても良い。
【００６５】
（他の実施形態）
なお、上記各実施形態では、Ｎ^-型チャネル層７がチャネルとなるようなＮチャネルのＪ−ＦＥＴを備えた炭化珪素半導体装置について説明したが、炭化珪素半導体装置の各構成要素の導電型を反転させたＰチャネルのＪ−ＦＥＴを備えた炭化珪素半導体装置についても本発明を適用することが可能である。
【００６６】
また、上記実施形態では、ノーマリオフ型のＪ−ＦＥＴを例に挙げて説明したが、ノーマリオフ型に限らず、ノーマリオン型のＪ−ＦＥＴであっても適用可能である。この場合、例えば、Ｎ^-型チャネル層７の不純物濃度を５×１０¹⁶〜１×１０¹⁷ｃｍ^-3程度とすることもできる。
【図面の簡単な説明】
【図１】本発明の第１実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図２】図１に示す炭化珪素半導体装置の製造工程を示す図である。
【図３】図２に続く炭化珪素半導体装置の製造工程を示す図である。
【図４】本発明の第２実施形態における炭化珪素半導体装置の製造工程を示す図である。
【図５】本発明の第３実施形態における炭化珪素半導体装置の製造工程を示す図である。
【図６】本発明の第４実施形態における炭化珪素半導体装置の製造工程を示す図である。
【図７】本発明の第６実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図８】図７に示す炭化珪素半導体装置の製造工程を示す図である。
【図９】従来の炭化珪素半導体装置の断面構成を示した図である。
【符号の説明】
１…Ｎ⁺型基板、２…Ｎ^-型ドリフト層、３…第１ゲート領域、４…電界緩和領域、５…Ｎ⁺型ソース領域、６…トレンチ、７…Ｎ^-型チャネル層、８…第２ゲート領域、９…第２ゲート電極、１１…ソース電極、１２…ドレイン電極、１３…第１ゲート電極。

Claims

第１導電型の炭化珪素からなる基板（１）と、
前記基板（１）上に形成され、前記基板（１）よりも低濃度とされた炭化珪素からなる第１導電型のドリフト層（２）と、
前記ドリフト層（２）の表面に形成された第２導電型の第１ゲート領域（３）と、
前記第１ゲート領域（３）の表面に形成された第１導電型の第１電界緩和領域（４）と、
前記第１電界緩和領域（４）の上に形成され、前記第１電界緩和領域（４）よりも高濃度な炭化珪素からなる第１導電型のソース領域（５）と、
前記ソース領域（５）、前記第１電界緩和領域（４）および前記第１ゲート領域（３）を貫通し、前記ドリフト層（２）に達するトレンチ（６）と、
前記トレンチ（６）の内壁側面に形成された、炭化珪素からなる第１導電型のチャネル層（７）と、
前記トレンチ（６）内において、前記チャネル層（７）の表面に形成された第２ゲート領域（８）と、
前記第１ゲート領域（３）と電気的に接続された第１ゲート電極（１３）と、
前記第２ゲート領域（８）と電気的に接続された第２ゲート電極（９）と、
前記ソース領域（５）と電気的に接続されたソース電極（１０）と、
前記基板（１）の裏面側に形成されたドレイン電極（１２）とを有したＪ−ＦＥＴが備えられていることを特徴とする炭化珪素半導体装置。
前記第２ゲート領域（８）は、前記第１ゲート領域とほぼ同等の濃度で構成された第２導電型の炭化珪素によって構成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
前記第２ゲート領域（８）は、第２導電型の化合物半導体で構成されていることを特徴とする請求項１に記載の炭化珪素半導体装置。
第１導電型の炭化珪素からなる基板（１）と、
前記基板（１）上に形成され、前記基板（１）よりも低濃度とされた炭化珪素からなる第１導電型のドリフト層（２）と、
前記ドリフト層（２）の表面に形成された第２導電型の第１ゲート領域（３）と、
前記第１ゲート領域（３）の表面に形成された第１導電型の第１電界緩和領域（４）と、
前記第１電界緩和領域（４）の上に形成され、前記第１電界緩和領域（４）よりも高濃度な炭化珪素からなる第１導電型のソース領域（５）と、
前記ソース領域（５）、前記第１電界緩和領域（４）および前記第１ゲート領域（３）を貫通し、前記ドリフト層（２）に達するトレンチ（６）と、
前記トレンチ（６）の内壁側面に形成された、炭化珪素からなる第１導電型のチャネル層（７）と、
前記トレンチ（６）内において、前記チャネル層（７）の表面に形成された絶縁体もしくは半絶縁体からなる第２ゲート領域（８）と、
前記第１ゲート領域（３）と電気的に接続された第１ゲート電極（１３）と、
前記ソース領域（５）と電気的に接続されたソース電極（１０）と、
前記基板（１）の裏面側に形成されたドレイン電極（１２）とを有したＪ−ＦＥＴが備えられていることを特徴とする炭化珪素半導体装置。
前記第１電界緩和領域（４）はエピタキシャル成長によって形成されていることを特徴とする請求項１乃至４のいずれか１つに記載の炭化珪素半導体装置。
前記第１電界緩和領域（４）および前記ソース領域は、前記第１ゲート領域（３）の表面において、該第１ゲート領域（３）から離れるにつれて高濃度となるように形成された第１導電型の半導体層（４０）によって構成され、該半導体層（４０）のうちの低濃度部分によって前記第１電界緩和領域（４）が構成され、高濃度部分によって前記ソース領域（５）が構成されていることを特徴とする請求項１乃至５のいずれか１つに記載の炭化珪素半導体装置。
前記ドリフト層（２）のうち前記トレンチ（６）の下層部に位置する部位には、第２電界緩和領域（６０）が備えられていることを特徴とする請求項１乃至６のいずれか１つに記載の炭化珪素半導体装置。
前記第２電界緩和領域（６０）は第２導電型の半導体層もしくはアモルファス化された半導体層によって構成されていることを特徴とする請求項７に記載の炭化珪素半導体装置。
第１導電型の炭化珪素からなる基板（１）を用意する工程と、
前記基板（１）上に、該基板（１）よりも低濃度な炭化珪素からなる第１導電型のドリフト層（２）を形成する工程と、
前記ドリフト層（２）の表面に第２導電型の第１ゲート領域（３）を形成する工程と、
前記第１ゲート領域（３）の表面に炭化珪素からなる第１導電型の第１電界緩和領域（４）をエピタキシャル成長により形成する工程と、
前記第１電界緩和領域（４）の上に、前記第１電界緩和領域（４）よりも高濃度な炭化珪素からなる第１導電型のソース領域（５）を形成する工程と、
前記ソース領域（５）、前記第１電界緩和領域（４）および前記第１ゲート領域（３）を貫通し、前記ドリフト層（２）に達するトレンチ（６）を形成する工程と、
前記トレンチ（６）の内壁側面に、炭化珪素からなる第１導電型のチャネル層（７）を形成する工程と、
前記トレンチ（６）内において、前記チャネル層（７）の表面に第２ゲート領域（８）を形成する工程と、
前記第１ゲート領域（３）と電気的に接続される第１ゲート電極（１３）を形成する工程と、
前記第２ゲート領域（８）と電気的に接続される第２ゲート電極（９）を形成する工程と、
前記ソース領域（５）と電気的に接続されるソース電極（１０）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１２）を形成する工程とを有することを特徴とする炭化珪素半導体装置の製造方法。
前記第２ゲート領域（８）を形成する工程では、前記第２ゲート領域を前記第１ゲート領域とほぼ同等の濃度となる炭化珪素で形成することを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。
前記第２ゲート領域（８）を形成する工程では、前記第２ゲート領域を化合物半導体で形成することを特徴とする請求項９に記載の炭化珪素半導体装置の製造方法。
前記チャネル層（７）を形成する工程および前記第２ゲート領域（８）を形成する工程では、
前記トレンチ（６）内および前記ソース領域（５）の表面に、第１導電型層（２４）をエピタキシャル成長させる工程と、
前記第１導電型層（２４）の上に、前記トレンチ（６）を埋め込むように第２導電型層（２５）をエピタキシャル成長させる工程と、
前記第２導電型層（２５）および前記第１導電型層（２４）をエッチバックすることにより、前記ソース領域（５）を露出させる工程とを有していることを特徴とする請求項９乃至１１のいずれか１つに記載の炭化珪素半導体装置の製造方法。
第１導電型の炭化珪素からなる基板（１）を用意する工程と、
前記基板（１）上に、該基板（１）よりも低濃度な炭化珪素からなる第１導電型のドリフト層（２）を形成する工程と、
前記ドリフト層（２）の表面に第２導電型の第１ゲート領域（３）を形成する工程と、
前記第１ゲート領域（３）の表面に炭化珪素からなる第１導電型の第１電界緩和領域（４）をエピタキシャル成長により形成する工程と、
前記第１電界緩和領域（４）の上に、前記第１電界緩和領域（４）よりも高濃度な炭化珪素からなる第１導電型のソース領域（５）を形成する工程と、
前記ソース領域（５）、前記第１電界緩和領域（４）および前記第１ゲート領域（３）を貫通し、前記ドリフト層（２）に達するトレンチ（６）を形成する工程と、
前記トレンチ（６）の内壁側面に、炭化珪素からなる第１導電型のチャネル層（７）を形成する工程と、
前記トレンチ（６）内において、前記チャネル層（７）の表面に絶縁体からなる第２ゲート領域（８）を形成する工程と、
前記第１ゲート領域（３）と電気的に接続される第１ゲート電極（１３）を形成する工程と、
前記ソース領域（５）と電気的に接続されるソース電極（１０）を形成する工程と、
前記基板（１）の裏面側にドレイン電極（１２）を形成する工程とを有することを特徴とする炭化珪素半導体装置の製造方法。
前記チャネル層（７）を形成する工程および前記第２ゲート領域（８）を形成する工程では、
前記トレンチ（６）内および前記ソース領域（５）の表面に、第１導電型層（２４）をエピタキシャル成長させる工程と、
前記第１導電型層（２４）の上に、前記トレンチ（６）を埋め込むように絶縁体もしくは半絶縁体からなる絶縁体層（５０）を成膜する工程と、
前記絶縁体層（５０）および前記第１導電型層（２４）を平坦化することにより、前記ソース領域（５）を露出させる工程とを有していることを特徴とする請求項９乃至１１のいずれか１つに記載の炭化珪素半導体装置の製造方法。
前記第１電界緩和領域（４）を形成する工程および前記ソース領域（５）を形成する工程では、
前記第１ゲート領域（３）の表面に、前記第１電界緩和領域（４）と同等な濃度となる第１導電型の半導体層（３０）をエピタキシャル成長させる工程と、
前記半導体層（３０）の上層部に第１導電型不純物をイオン注入することで、前記半導体層（３０）の上層部を高濃度とし、該半導体層（３０）のうちの高濃度とされた部分で前記ソース領域（５）を構成し、低濃度の部分で前記第１電界緩和層（４）を構成することを特徴とする請求項９乃至１４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
前記第１電界緩和領域（４）を形成する工程および前記ソース領域（５）を形成する工程では、
前記第１ゲート領域（３）の表面に、該第１ゲート領域（３）から離れるにつれて高濃度となるように第１導電型の半導体層（４０）を形成し、該半導体層（４０）のうちの低濃度部分によって前記第１電界緩和領域（４）を構成し、高濃度部分によって前記ソース領域（５）を構成することを特徴とする請求項９乃至１４のいずれか１つに記載の炭化珪素半導体装置の製造方法。
前記トレンチ（６）を形成する工程は、
前記トレンチ（６）の底面にイオン注入を行うことで、第２電界緩和領域（６０）を形成する工程を有していることを特徴とする請求項９乃至１６のいずれか１つに記載の炭化珪素半導体装置の製造方法。
前記トレンチ（６）を形成する工程では、
前記ソース領域（５）の表面にマスク材（２３）を配置し、前記ソース領域（５）、前記第１電界緩和領域（４）および前記第１ゲート領域（３）をエッチングすることによって前記トレンチ（６）を形成しており、
前記第２電界緩和領域（６０）を形成する工程では、前記トレンチ（６）を形成する際に用いたマスク材をマスクとしたイオン注入を行うことで、前記第２電界緩和領域（６０）を形成することを特徴とする請求項１７に記載の炭化珪素半導体装置の製造方法。