JP3932842B2 - 炭化珪素半導体装置及びその製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、J−FETを備えた炭化珪素半導体装置及びその製造方法に関するものである。
【0002】
【従来の技術】
従来、J−FETを備えた炭化珪素半導体装置として、特開平2000−312008号公報に示されるものがある。図9に、この公報に示されるNチャネル型のJ−FETの断面構成を示す。図9に示されるように、Nチャネル型のJ−FETは、炭化珪素からなるN+型基板J1の上にN-型ドリフト層J2を成長させた基板を用いて形成される。N-型エピ層J2の表層部にはP型の第1ゲート領域J3がイオン注入にて形成され、この第1ゲート領域J3を貫通し、N-型ドリフト層J2に達するトレンチJ4が形成されている。
【0003】
トレンチJ4内を含み第1ゲート領域J3の表面には、N-型チャネル層J5がエピタキシャル成長され、トレンチJ4内においてN-型チャネル層J5の表面にはP型の第2ゲート領域J6が形成されている。また、N-型チャネル層J5のうち第1、第2ゲート領域J3、J6によって挟まれていない部位にイオン注入にてN+型ソース領域J7が形成されている。
【0004】
そして、第1、第2ゲート領域J3、J6に電気的に接続されるゲート電極J8およびN+型ソース領域J7に電気的に接続されるソース電極J9が備えられ、N+型基板J1の裏面側にドレイン電極J10が備えられて図9に示すJ−FETが構成されている。
【0005】
このような構成のJ−FETは、ゲート電極J8に対して印加する電圧を制御することにより、N-型チャネル層J5に延びる空乏層の延び量を制御し、チャネルを形成することで、チャネルを通じてソース−ドレイン間に電流を流すように動作する。
【0006】
【発明が解決しようとする課題】
しかしながら、上記従来公報に示されるJ−FETでは、N+型ソース領域J7をイオン注入によって形成するようにしているため、結晶欠陥が形成され易く、P+型の第1ゲート領域J3との間に形成されるPNジャンクションの耐圧低下、リーク発生の要因となる。
【0007】
また、トレンチJ4の形成工程、第2ゲート領域J6のパターニング工程、N+型ソース領域J7の形成工程等においてフォト工程が用いられることになり、フォト工程が多用されることになるため、セルの微細化が困難になるという問題がある。
【0008】
本発明は上記点に鑑みて、ソース領域とゲート領域との間における耐圧低下、リーク発生を防止できる炭化珪素半導体装置及びその製造方法を提供することを目的とする。また、微細化が容易に行える構造の炭化珪素半導体装置及びその製造方法を提供することも目的とする。
【0009】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載の発明では、第1導電型の炭化珪素からなる基板(1)と、基板(1)上に形成され、基板(1)よりも低濃度とされた炭化珪素からなる第1導電型のドリフト層(2)と、ドリフト層(2)の表面に形成された第2導電型の第1ゲート領域(3)と、第1ゲート領域(3)の表面に形成された第1導電型の第1電界緩和領域(4)と、第1電界緩和領域(4)の上に形成され、第1電界緩和領域(4)よりも高濃度な炭化珪素からなる第1導電型のソース領域(5)と、ソース領域(5)、第1電界緩和領域(4)および第1ゲート領域(3)を貫通し、ドリフト層(2)に達するトレンチ(6)と、トレンチ(6)の内壁側面に形成された、炭化珪素からなる第1導電型のチャネル層(7)と、トレンチ(6)内において、チャネル層(7)の表面に形成された第2ゲート領域(8)と、第1ゲート領域(3)と電気的に接続された第1ゲート電極(13)と、第2ゲート領域(8)と電気的に接続された第2ゲート電極(9)と、ソース領域(5)と電気的に接続されたソース電極(10)と、基板(1)の裏面側に形成されたドレイン電極(12)とを有したJ−FETが備えられていることを特徴としている。
【0010】
このように、PNジャンクションが形成されるソース領域と第1ゲート領域の間に、不純物濃度が低くされた第1電界緩和領域を設けている。このため、PNジャンクションに形成される電界を緩和することができ、炭化珪素半導体装置の耐圧を向上させることができる。そして、請求項5に示すように、この第1電界緩和領域をエピタキシャル成長によって形成すれば、ソース領域とゲート領域との間における耐圧低下、リーク発生を防止できる。これにより、より炭化珪素半導体装置の耐圧を向上させることができる。
【0011】
例えば、請求項2に示すように、第2ゲート領域(8)を、第1ゲート領域とほぼ同等の濃度で構成された第2導電型の炭化珪素によって構成することができる。また、請求項3に示すように、第2ゲート領域(8)を、第2導電型の化合物半導体で構成することもできる。このような化合物半導体を用いる場合、炭化珪素と比べてバンドギャップが広いことから、炭化珪素のビルトインポテンシャルの理論値よりも大きな電圧で第2ゲート領域を駆動しても、寄生ダイオードがONしないようにできる。例えば、化合物半導体としてAlNを用いた場合には、3.4Vまでの駆動電圧とすることが可能となり、炭化珪素のビルトインポテンシャルの理論限界である約2.9Vよりも大きい。これにより、より制御性よく炭化珪素半導体装置を駆動することが可能となる。
【0012】
さらに、請求項4に示すように、第2ゲート領域(8)を絶縁体もしくは半絶縁体で構成することも可能である。
【0013】
請求項6に記載の発明では、第1電界緩和領域(4)およびソース領域は、第1ゲート領域(3)の表面において、該第1ゲート領域(3)から離れるにつれて高濃度となるように形成された第1導電型の半導体層(40)によって構成され、該半導体層(40)のうちの低濃度部分によって第1電界緩和領域(4)が構成され、高濃度部分によってソース領域(5)が構成されていることを特徴としている。このような構成によりソース領域および第1電界緩和領域を構成することもできる。
【0014】
請求項7に記載の発明では、ドリフト層(2)のうちトレンチ(6)の下層部に位置する部位には、第2電界緩和領域(60)が備えられていることを特徴としている。このような第2電界緩和領域を備えると、トレンチの底面、特にコーナー部で生じる電界集中を緩和することができ、炭化珪素半導体装置の耐圧を向上させることが可能である。なお、請求項8に示すように、第2電界緩和領域(60)は第2導電型の半導体層もしくはアモルファス化された半導体層によって構成される。
【0015】
請求項9乃至18に記載の発明は、請求項1乃至8における炭化珪素半導体装置の製造方法に関する。これらの方法により、請求項1乃至8に示す炭化珪素半導体装置を製造することができる。
【0016】
請求項12に記載の発明では、チャネル層(7)を形成する工程および第2ゲート領域(8)を形成する工程では、トレンチ(6)内およびソース領域(5)の表面に、第1導電型層(24)をエピタキシャル成長させる工程と、第1導電型層(24)の上に、トレンチ(6)を埋め込むように第2導電型層(25)をエピタキシャル成長させる工程と、第2導電型層(25)および第1導電型層(24)をエッチバックすることにより、ソース領域(5)を露出させる工程とを有していることを特徴としている。
【0017】
このように、エッチバックによってチャネル層および第2ゲート領域を形成するようにすれば、トレンチを形成する時にしかフォト工程を行っていない。このため、従来と比べてフォト工程を少なくすることができ、微細化に適した構造の炭化珪素半導体装置とすることができる。
【0018】
なお、請求項14に記載の発明は、第2ゲート領域(8)を絶縁体もしくは半絶縁体からなる絶縁体層(50)で構成するものであり、請求項12と同様の効果を得ることができると共に、絶縁体層をスピンコート等で形成できるため、エピタキシャル成長で第2ゲート領域を形成する場合よりも、より製造工程の簡略化を図ることができる。
【0019】
請求項17に記載の発明では、トレンチ(6)を形成する工程は、トレンチ(6)の底面にイオン注入を行うことで、第2電界緩和領域(60)を形成する工程を有していることを特徴としている。このように、トレンチの底面にイオン注入を行うことで、第2電界緩和領域を形成することができる。
【0020】
この場合、請求項18に示すように、トレンチ(6)をエッチングする際に用いるマスク材をそのままイオン注入用マスクとして用いれば、マスクを兼用することができ、製造工程の簡略化を図ることができる。
【0021】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【0022】
【発明の実施の形態】
(第1実施形態)
図1に、本発明の第1実施形態における炭化珪素半導体装置に備えられるJ−FETの断面構成を示す。以下、図1に基づきJ−FETの構成について説明する。
【0023】
図1に示すように、例えば1×1019cm-3以上の高い不純物濃度とされたN+型基板1が用いられ、このN+型基板1の主表面上に、例えば1×1015〜5×1016cm-3の低い不純物濃度とされたN-型ドリフト層2が形成されている。また、N-型ドリフト層2の表面にはP+型層からなる第1ゲート領域3がエピタキシャル成長されている。この第1ゲート領域3は、例えば5×1017〜5×1019cm-3の高い不純物濃度とされている。
【0024】
さらに、第1ゲート領域3の表面には、N-型領域4がエピタキシャル成長され、また、N-型領域4の表面には、例えば1×1018〜5×1019cm-3の高い不純物濃度とされたN+型ソース領域5がエピタキシャル成長されている。N-型領域4は、N+型ソース領域5とP+型の第1ゲート領域3との間に挟まれることで、高濃度なPNジャンクション間の電界緩和を行うものである。以下、N-型領域4を電界緩和領域(第1の電界緩和領域)という。この電界緩和領域4の厚さは例えば0.5μm以下とされ、その不純物濃度はN+型ソース領域5よりも低くされている。
【0025】
また、N+型ソース領域5の表面から、N+型ソース領域5、電界緩和領域4および第1ゲート領域3を貫通し、N-型ドリフト領域2に達するトレンチ6が形成されている。このトレンチ6の内壁にはN-型ドリフト領域2とほぼ同等の不純物濃度とされたN-型チャネル層7がエピタキシャル成長されており、このN-型チャネル層7の表面にはトレンチ6を埋め込むように、第1ゲート領域3とほぼ同等の不純物濃度とされたP+型の第2ゲート領域8がエピタキシャル成長されている。これらN-型チャネル層7と第2ゲート領域8の表面は、N+型ソース領域5の表面と同一面となっている。
【0026】
第2ゲート領域8の表面には、第2ゲート電極9が電気的に接続されており、この第2ゲート電極9を覆うように層間絶縁膜10が形成されている。また、層間絶縁膜10に形成されたコンタクトホールを介してN+型ソース領域5と電気的に接続されたソース電極11が形成されている。そして、N+型基板1の裏面側にはドレイン電極12が形成され、図1に示す構造が構成されている。
【0027】
なお、図1とは別断面において、第1ゲート領域3も第1ゲート電極13と電気的に接続され、第1ゲート電極13を介して第1ゲート領域3への印加電圧を制御できるようになっている。
【0028】
このように構成されたJ−FETはノーマリオフで作動する。この作動は、第1ゲート電極13および第2ゲート電極9の接続態様によって異なっており、以下のように行われる。
【0029】
▲1▼第1、第2ゲート電極13、9との電位が制御可能な態様の場合には、第1、第2ゲート電極13、9の電位に基づいて第1、第2ゲート領域3、8の双方からN-型チャネル層7側に延びる空乏層の延び量を制御するダブルゲート駆動が行われる。例えば、第1、第2ゲート電極13、9に電圧を印加していない時には、N-型チャネル層7が第1、第2ゲート領域3、8の双方から延びる空乏層によってピンチオフされる。これにより、ソース−ドレイン間の電流がオフされる。そして、第1、第2ゲート領域3、8とN-型チャネル層7との間に順バイアスをかけると、N-型チャネル層7に延びる空乏層の延び量が縮小される。これにより、チャネルが設定されて、ソース−ドレイン間に電流が流される。
【0030】
▲2▼第1ゲート電極13の電位のみが独立して制御可能で、第2ゲート電極9の電位が例えばソース電極11と同電位とされる態様の場合には、第1ゲート電極13の電位に基づいて第1ゲート領域3側からN-型チャネル層7側に延びる空乏層の延び量を制御するシングルゲート駆動が行われる。この場合にも基本的にはダブルゲート駆動の場合と同様の作動を行うが、チャネルの設定が第1ゲート領域3側から延びる空乏層のみによって行われることになる。
【0031】
▲3▼第2ゲート電極9の電位のみが独立して制御可能で、第1ゲート電極13の電位が例えばソース電極11と同電位とされる態様の場合には、第2ゲート電極9の電位に基づいて第2ゲート領域8側からN-型チャネル層7側に延びる空乏層の延び量を制御するシングルゲート駆動が行われる。この場合にも基本的にはダブルゲート駆動の場合と同様の作動を行うが、チャネルの設定が第2ゲート領域8側から延びる空乏層のみによって行われることになる。
【0032】
次に、図1に示す炭化珪素半導体装置の製造方法について、図2、図3に示す炭化珪素半導体装置の製造工程を参照して説明する。
【0033】
まず、図2(a)に示す工程では、(0001)Si面で切り出された厚さ400μm程度の3C、4H、6Hもしくは15R−SiCからなるN+型基板1を用意し、このN+型基板1の表面に厚さ10μm程度のN-型ドリフト層2、厚さ1μm程度のP+型層20、厚さ0.5μm程度のN-型層21および厚さ2〜3μm程度のN+型層22を順にエピタキシャル成長させる。
【0034】
次いで、図2(b)に示す工程では、N+型層22の表面にマスク材となるLTO膜23を成膜したのち、フォトリソグラフィによりLTO膜23をパターニングし、LTO膜23の所定位置を開口させる。そして、LTO膜23をマスクとしたエッチング、例えばRIE(Reactive Ion Etching)を行い、N+型層22、N-型層21およびP+型層20を貫通し、N-型ドリフト層2に達する深さ4.5〜5μm程度のトレンチ6を形成する。このとき、トレンチ6の底面に対して側壁面が成す角度が60〜90℃程度となるようにするのが望ましい。これにより、トレンチ6によってP+型層20、N-型層21およびN+型層22が分断され、P+型層20にて第1ゲート領域3が構成され、N-型層21にて電界緩和領域4が構成され、N+型層22にてN+型ソース領域5が構成される。
【0035】
続いて、フッ酸等によりLTO膜23を除去した後、図2(c)に示す工程として、トレンチ6の内壁及びN+型ソース領域5の表面に厚さ0.5μm程度のN-型層24をエピタキシャル成長させる。そして、図3(a)に示す工程では、N-型層24の表面にP+型層25をエピタキシャル成長させ、P+型層25によってトレンチ6が埋め込まれるようにする。
【0036】
次いで、図3(b)に示す工程では、CMP(Chemical Mechanical Polishing)により、P+型層25およびN-型層24をエッチバックし、N+型ソース領域5を露出させる。これにより、トレンチ6内にのみP+型層25およびN-型層24が残された構成となり、P+型層25によって第2ゲート領域8が構成されると共に、N-型層24によってN-型チャネル層7が構成される。
【0037】
そして、図3(c)に示す工程では、基板表面にP型半導体とオーミック接触が行えるAlやTi等からなる金属膜を配置したのち、その金属膜をパターニングして第2ゲート電極9を形成すると共に、図3(c)とは別断面において第1ゲート電極13を形成する。その後、基板表面に層間絶縁膜10を形成したのち、層間絶縁膜10にコンタクトホールを開ける。また、N型半導体とオーミック接触が行えるNi等からなる金属膜を配置し、ソース電極11を形成する。そして、N+型基板1の裏面側にドレイン電極12を形成した後、シンター工程を行うことで、図1に示すJ−FETを備えた炭化珪素半導体装置が完成する。
【0038】
以上説明したように、本実施形態に示す炭化珪素半導体装置においては、N+型ソース領域5をエピタキシャル成長によって形成している。このため、N+型ソース領域5に結晶欠陥が形成され難く、P+型の第1ゲート領域3との間に形成されるPNジャンクションの耐圧低下、リーク発生を防止することができ、炭化珪素半導体装置の耐圧低下を防止することができる。
【0039】
また、PNジャンクションが形成されるN+型ソース領域5とP+型の第1ゲート領域3との間に、不純物濃度が低くされた電界緩和領域4を設けている。このため、PNジャンクションに形成される電界を緩和することができ、より炭化珪素半導体装置の耐圧を向上させることができる。
【0040】
また、本実施形態では、エピタキシャル成長させた第1ゲート領域3、電界緩和領域4およびN+型ソース領域5を貫通するようにトレンチ6を設けるようにしている。そして、トレンチ6内にエピタキシャル成長によってN-型チャネル層7を形成し、その上に第2ゲート領域8を形成するようにしている。このため、すべての寸法がエピタキシャル成長させた各層の膜厚によって規定され、自己整合的に決定される。このため、特性の安定した炭化珪素半導体装置とすることができる。
【0041】
さらに、本実施形態では、電極形成工程や層間絶縁膜形成工程を除くと、トレンチ6を形成する時にしかフォト工程を行っていない。このため、従来と比べてフォト工程を少なくすることができ、微細化に適した構造の炭化珪素半導体装置とすることができる。
【0042】
(第2実施形態)
本実施形態では、第1実施形態の図1で示した炭化珪素半導体装置を他の製造方法で形成する場合について説明する。図4に、本実施形態における炭化珪素半導体装置の製造工程を示す。なお、本実施形態の製造方法は、ほぼ第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ図4に示してある。
【0043】
まず、図4(a)に示す工程では、第1実施形態の図2(a)と同様にして、N+型基板1の主表面上にN-型ドリフト層2、P+型層20をエピタキシャル成長させる。その後、P+型層20の上に、N-型層30を2〜3μm程度の厚さでエピタキシャル成長させる。
【0044】
次いで、図4(b)に示す工程では、N-型層30の表面からN型不純物(例えば窒素やリン)のイオン注入を行い、N-型層30の上層部を高濃度化し、N+型層31を形成する。このとき、N+型層31の厚さを例えば1〜1.5μmで形成する。この後、第1実施形態で示した図2(b)以降の工程を行うことにより、残ったN-型層30にて電界緩和領域4が構成され、N+型層31にてN+型ソース領域5が構成されて、図1に示す炭化珪素半導体装置が完成する。
【0045】
このように、N-型層30にイオン注入することで形成したN+型層31でN+型ソース領域5を構成することも可能である。この場合、N+型ソース領域5がイオン注入によって形成されることになり、結晶欠陥が形成され得るが、N+型ソース領域5と第1ゲート領域3との間に、結晶欠陥が形成されにくいエピタキシャル成長にて形成されたN-型層30からなる電界緩和領域4が備えられているため、PNジャンクションの耐圧低下、リーク発生を防止することができ、第1実施形態と同様の効果を得ることができる。
【0046】
(第3実施形態)
本実施形態も、第1実施形態の図1で示した炭化珪素半導体装置を他の製造方法で形成する場合について説明する。図5に、本実施形態における炭化珪素半導体装置の製造工程を示す。なお、本実施形態の製造方法は、ほぼ第1実施形態と同様であるため、第1実施形態と異なる部分についてのみ図5に示してある。
【0047】
まず、図5に示す工程では、第1実施形態の図2(a)と同様にして、N+型基板1の主表面上にN-型ドリフト層2、P+型層20をエピタキシャル成長させる。その後、P+型層20の上に、N型層40を2〜3μm程度の厚さでエピタキシャル成長させる。このとき、エピタキシャル成長中の雰囲気を適宜変更することで、N型層40が、P+型層20の表面から順に不純物濃度が高濃度となるようなグラデュエーションとなり、P+型層20と接する部分が低濃度となるようにする。
【0048】
この後、第1実施形態で示した図2(b)以降の工程を行うことにより、N型層40の下層に位置する低濃度部分にて電界緩和領域4が構成され、N型層40の上層に位置する高濃度部分にてN+型ソース領域5が構成されて、図1に示す炭化珪素半導体装置が完成する。
【0049】
このように、不純物濃度にグラデュエーションを設けたN型層40を用いても第1実施形態と同様の炭化珪素半導体装置を形成することができる。この場合においても、N型層40をエピタキシャル成長で形成しているため、第1実施形態と同様の効果を得ることができる。
【0050】
(第4実施形態)
第1実施形態で示した図1の炭化珪素半導体装置のうち、第2ゲート領域8を絶縁体もしくは半絶縁体で構成するようにすることもできる。この場合、絶縁体や半絶縁体とN-型チャネル層7との間の仕事関数差によって第2ゲート領域8から延びる空乏層の延び量が決定されるため、第1、第2ゲート領域3、8から延びる空乏層によってN-型チャネル層7内をピンチオフし、第1ゲート領域3への印加電圧に基づいて第1ゲート領域3からの空乏層の延び量を制御し、チャネルを制御するという動作を行うことになる。
【0051】
このように、第2ゲート領域8を絶縁体や半絶縁体で構成することも可能である。このような構成としても、第1実施形態と同様の効果を得ることができる。
【0052】
図6に、本実施形態の炭化珪素半導体装置の製造工程を示す。本実施形態の炭化珪素半導体装置の製造方法は、基本的には第1実施形態と同様であるため、異なる部分についてのみ説明する。
【0053】
まず、第1実施形態に示した図2(a)〜(c)と同様の工程を行い、トレンチ6内にN-型層24をエピタキシャル成長させる。その後、図6(a)に示す工程では、図3(a)に示す工程において成膜したP+型層25に変えて、絶縁体層50を成膜する。このとき、絶縁体層50をエピタキシャル成長かスピンコート等で形成できる。スピンコートで形成した場合には、第1実施形態のようにP+型層25をエピタキシャル成長させる場合と比べて製造工程を簡略化することができる。
【0054】
続いて、図6(b)に示す工程では、N-型層24をストッパとして絶縁体層50を平坦化する。その後、時間制御によってN-型層24をエッチバックし、N+型ソース領域5を露出させる。
【0055】
そして、図6(c)に示す工程では、基板表面にP型半導体とオーミック接触が行えるAlやTi等からなる金属膜を配置したのち、その金属膜をパターニングして、図3(c)とは別断面において第1ゲート電極13を形成する。その後、基板表面に層間絶縁膜10を形成したのち、層間絶縁膜10にコンタクトホールを開け、N型半導体とオーミック接触が行えるNi等からなる金属膜を配置して、ソース電極11を形成する。この後は、ドレイン電極12の形成工程等を行うことで、本実施形態における炭化珪素半導体装置が完成する。
【0056】
なお、ここでは、第1実施形態の第2ゲート領域8を絶縁体で構成する場合について説明したが、勿論、第2、第3実施形態に対して適用することも可能である。
【0057】
(第5実施形態)
第1実施形態に示す構造において、第2ゲート領域8を炭化珪素ではなくP+型の化合物半導体で構成することもできる。化合物半導体としては、例えばAlNやGaNもしくはAlGaN等を用いることができる。
【0058】
このような化合物半導体は、炭化珪素と比べてバンドギャップが広いことから、炭化珪素のビルトインポテンシャルの理論値よりも大きな電圧で第2ゲート領域8を駆動しても、寄生ダイオードがONしないようにできる。例えば、化合物半導体としてAlNを用いた場合には、3.4Vまでの駆動電圧とすることが可能となり、炭化珪素のビルトインポテンシャルの理論限界である約2.9Vよりも大きい。これにより、より制御性よく炭化珪素半導体装置を駆動することが可能となる。
【0059】
なお、本実施形態における炭化珪素半導体装置の製造方法は第1実施形態に対して第2ゲート領域8の材質を変更するのみでよく、図2、図3に示した製造工程がそのまま適用される。
【0060】
(第6実施形態)
図7に、本発明の第6実施形態におけるJ−FETを備えた炭化珪素半導体装置の断面構成を示す。本実施形態は、第1実施形態に示す炭化珪素半導体装置に対して、トレンチ6の底面の下層部に電界緩和領域(第2の電界緩和領域)60を備えたものである。その他の構成については、第1実施形態と同様である。
【0061】
ここで示した電界緩和領域60は、例えばP型の炭化珪素又はアモルファス化した炭化珪素で構成されている。このような電界緩和領域60を備えると、トレンチ6の底面、特にコーナー部で生じる電界集中を緩和することができ、炭化珪素半導体装置の耐圧を向上させることが可能である。
【0062】
図8に、本実施形態の炭化珪素半導体装置の製造工程を示す。本実施形態の炭化珪素半導体装置の製造方法は、基本的には第1実施形態と同様であるため、異なる部分についてのみ説明する。
【0063】
まず、第1実施形態で示した図2(a)、(b)に示す工程を行い、トレンチ6を形成する。その後、図8に示す工程では、トレンチ6を形成する際に用いたLTO膜23をそのままマスクとして用いたイオン注入を行う。このとき、P型不純物(例えばBやAl)を注入しても良いし、炭化珪素に対して不活性なイオン(例えばCやArやNe)等を注入することで注入された領域をアモルファス化させるようにしても良い。これにより、トレンチ6の底部の下層部に電界緩和層60が形成される。この後は、第1実施形態で示した図2(c)、図3(a)〜(c)に示す工程を行い、図7に示す本実施形態の炭化珪素半導体装置が完成する。
【0064】
なお、図7では電界緩和領域60がトレンチ6の底面に接するように示されているが、接していても良いし、トレンチ6の底面との間に隙間を持って形成されていても良い。
【0065】
(他の実施形態)
なお、上記各実施形態では、N-型チャネル層7がチャネルとなるようなNチャネルのJ−FETを備えた炭化珪素半導体装置について説明したが、炭化珪素半導体装置の各構成要素の導電型を反転させたPチャネルのJ−FETを備えた炭化珪素半導体装置についても本発明を適用することが可能である。
【0066】
また、上記実施形態では、ノーマリオフ型のJ−FETを例に挙げて説明したが、ノーマリオフ型に限らず、ノーマリオン型のJ−FETであっても適用可能である。この場合、例えば、N-型チャネル層7の不純物濃度を5×1016〜1×1017cm-3程度とすることもできる。
【図面の簡単な説明】
【図1】本発明の第1実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図2】図1に示す炭化珪素半導体装置の製造工程を示す図である。
【図3】図2に続く炭化珪素半導体装置の製造工程を示す図である。
【図4】本発明の第2実施形態における炭化珪素半導体装置の製造工程を示す図である。
【図5】本発明の第3実施形態における炭化珪素半導体装置の製造工程を示す図である。
【図6】本発明の第4実施形態における炭化珪素半導体装置の製造工程を示す図である。
【図7】本発明の第6実施形態における炭化珪素半導体装置の断面構成を示す図である。
【図8】図7に示す炭化珪素半導体装置の製造工程を示す図である。
【図9】従来の炭化珪素半導体装置の断面構成を示した図である。
【符号の説明】
1…N+型基板、2…N-型ドリフト層、3…第1ゲート領域、4…電界緩和領域、5…N+型ソース領域、6…トレンチ、7…N-型チャネル層、8…第2ゲート領域、9…第2ゲート電極、11…ソース電極、12…ドレイン電極、13…第1ゲート電極。
Claims (18)
- 第1導電型の炭化珪素からなる基板(1)と、
前記基板(1)上に形成され、前記基板(1)よりも低濃度とされた炭化珪素からなる第1導電型のドリフト層(2)と、
前記ドリフト層(2)の表面に形成された第2導電型の第1ゲート領域(3)と、
前記第1ゲート領域(3)の表面に形成された第1導電型の第1電界緩和領域(4)と、
前記第1電界緩和領域(4)の上に形成され、前記第1電界緩和領域(4)よりも高濃度な炭化珪素からなる第1導電型のソース領域(5)と、
前記ソース領域(5)、前記第1電界緩和領域(4)および前記第1ゲート領域(3)を貫通し、前記ドリフト層(2)に達するトレンチ(6)と、
前記トレンチ(6)の内壁側面に形成された、炭化珪素からなる第1導電型のチャネル層(7)と、
前記トレンチ(6)内において、前記チャネル層(7)の表面に形成された第2ゲート領域(8)と、
前記第1ゲート領域(3)と電気的に接続された第1ゲート電極(13)と、
前記第2ゲート領域(8)と電気的に接続された第2ゲート電極(9)と、
前記ソース領域(5)と電気的に接続されたソース電極(10)と、
前記基板(1)の裏面側に形成されたドレイン電極(12)とを有したJ−FETが備えられていることを特徴とする炭化珪素半導体装置。 - 前記第2ゲート領域(8)は、前記第1ゲート領域とほぼ同等の濃度で構成された第2導電型の炭化珪素によって構成されていることを特徴とする請求項1に記載の炭化珪素半導体装置。
- 前記第2ゲート領域(8)は、第2導電型の化合物半導体で構成されていることを特徴とする請求項1に記載の炭化珪素半導体装置。
- 第1導電型の炭化珪素からなる基板(1)と、
前記基板(1)上に形成され、前記基板(1)よりも低濃度とされた炭化珪素からなる第1導電型のドリフト層(2)と、
前記ドリフト層(2)の表面に形成された第2導電型の第1ゲート領域(3)と、
前記第1ゲート領域(3)の表面に形成された第1導電型の第1電界緩和領域(4)と、
前記第1電界緩和領域(4)の上に形成され、前記第1電界緩和領域(4)よりも高濃度な炭化珪素からなる第1導電型のソース領域(5)と、
前記ソース領域(5)、前記第1電界緩和領域(4)および前記第1ゲート領域(3)を貫通し、前記ドリフト層(2)に達するトレンチ(6)と、
前記トレンチ(6)の内壁側面に形成された、炭化珪素からなる第1導電型のチャネル層(7)と、
前記トレンチ(6)内において、前記チャネル層(7)の表面に形成された絶縁体もしくは半絶縁体からなる第2ゲート領域(8)と、
前記第1ゲート領域(3)と電気的に接続された第1ゲート電極(13)と、
前記ソース領域(5)と電気的に接続されたソース電極(10)と、
前記基板(1)の裏面側に形成されたドレイン電極(12)とを有したJ−FETが備えられていることを特徴とする炭化珪素半導体装置。 - 前記第1電界緩和領域(4)はエピタキシャル成長によって形成されていることを特徴とする請求項1乃至4のいずれか1つに記載の炭化珪素半導体装置。
- 前記第1電界緩和領域(4)および前記ソース領域は、前記第1ゲート領域(3)の表面において、該第1ゲート領域(3)から離れるにつれて高濃度となるように形成された第1導電型の半導体層(40)によって構成され、該半導体層(40)のうちの低濃度部分によって前記第1電界緩和領域(4)が構成され、高濃度部分によって前記ソース領域(5)が構成されていることを特徴とする請求項1乃至5のいずれか1つに記載の炭化珪素半導体装置。
- 前記ドリフト層(2)のうち前記トレンチ(6)の下層部に位置する部位には、第2電界緩和領域(60)が備えられていることを特徴とする請求項1乃至6のいずれか1つに記載の炭化珪素半導体装置。
- 前記第2電界緩和領域(60)は第2導電型の半導体層もしくはアモルファス化された半導体層によって構成されていることを特徴とする請求項7に記載の炭化珪素半導体装置。
- 第1導電型の炭化珪素からなる基板(1)を用意する工程と、
前記基板(1)上に、該基板(1)よりも低濃度な炭化珪素からなる第1導電型のドリフト層(2)を形成する工程と、
前記ドリフト層(2)の表面に第2導電型の第1ゲート領域(3)を形成する工程と、
前記第1ゲート領域(3)の表面に炭化珪素からなる第1導電型の第1電界緩和領域(4)をエピタキシャル成長により形成する工程と、
前記第1電界緩和領域(4)の上に、前記第1電界緩和領域(4)よりも高濃度な炭化珪素からなる第1導電型のソース領域(5)を形成する工程と、
前記ソース領域(5)、前記第1電界緩和領域(4)および前記第1ゲート領域(3)を貫通し、前記ドリフト層(2)に達するトレンチ(6)を形成する工程と、
前記トレンチ(6)の内壁側面に、炭化珪素からなる第1導電型のチャネル層(7)を形成する工程と、
前記トレンチ(6)内において、前記チャネル層(7)の表面に第2ゲート領域(8)を形成する工程と、
前記第1ゲート領域(3)と電気的に接続される第1ゲート電極(13)を形成する工程と、
前記第2ゲート領域(8)と電気的に接続される第2ゲート電極(9)を形成する工程と、
前記ソース領域(5)と電気的に接続されるソース電極(10)を形成する工程と、
前記基板(1)の裏面側にドレイン電極(12)を形成する工程とを有することを特徴とする炭化珪素半導体装置の製造方法。 - 前記第2ゲート領域(8)を形成する工程では、前記第2ゲート領域を前記第1ゲート領域とほぼ同等の濃度となる炭化珪素で形成することを特徴とする請求項9に記載の炭化珪素半導体装置の製造方法。
- 前記第2ゲート領域(8)を形成する工程では、前記第2ゲート領域を化合物半導体で形成することを特徴とする請求項9に記載の炭化珪素半導体装置の製造方法。
- 前記チャネル層(7)を形成する工程および前記第2ゲート領域(8)を形成する工程では、
前記トレンチ(6)内および前記ソース領域(5)の表面に、第1導電型層(24)をエピタキシャル成長させる工程と、
前記第1導電型層(24)の上に、前記トレンチ(6)を埋め込むように第2導電型層(25)をエピタキシャル成長させる工程と、
前記第2導電型層(25)および前記第1導電型層(24)をエッチバックすることにより、前記ソース領域(5)を露出させる工程とを有していることを特徴とする請求項9乃至11のいずれか1つに記載の炭化珪素半導体装置の製造方法。 - 第1導電型の炭化珪素からなる基板(1)を用意する工程と、
前記基板(1)上に、該基板(1)よりも低濃度な炭化珪素からなる第1導電型のドリフト層(2)を形成する工程と、
前記ドリフト層(2)の表面に第2導電型の第1ゲート領域(3)を形成する工程と、
前記第1ゲート領域(3)の表面に炭化珪素からなる第1導電型の第1電界緩和領域(4)をエピタキシャル成長により形成する工程と、
前記第1電界緩和領域(4)の上に、前記第1電界緩和領域(4)よりも高濃度な炭化珪素からなる第1導電型のソース領域(5)を形成する工程と、
前記ソース領域(5)、前記第1電界緩和領域(4)および前記第1ゲート領域(3)を貫通し、前記ドリフト層(2)に達するトレンチ(6)を形成する工程と、
前記トレンチ(6)の内壁側面に、炭化珪素からなる第1導電型のチャネル層(7)を形成する工程と、
前記トレンチ(6)内において、前記チャネル層(7)の表面に絶縁体からなる第2ゲート領域(8)を形成する工程と、
前記第1ゲート領域(3)と電気的に接続される第1ゲート電極(13)を形成する工程と、
前記ソース領域(5)と電気的に接続されるソース電極(10)を形成する工程と、
前記基板(1)の裏面側にドレイン電極(12)を形成する工程とを有することを特徴とする炭化珪素半導体装置の製造方法。 - 前記チャネル層(7)を形成する工程および前記第2ゲート領域(8)を形成する工程では、
前記トレンチ(6)内および前記ソース領域(5)の表面に、第1導電型層(24)をエピタキシャル成長させる工程と、
前記第1導電型層(24)の上に、前記トレンチ(6)を埋め込むように絶縁体もしくは半絶縁体からなる絶縁体層(50)を成膜する工程と、
前記絶縁体層(50)および前記第1導電型層(24)を平坦化することにより、前記ソース領域(5)を露出させる工程とを有していることを特徴とする請求項9乃至11のいずれか1つに記載の炭化珪素半導体装置の製造方法。 - 前記第1電界緩和領域(4)を形成する工程および前記ソース領域(5)を形成する工程では、
前記第1ゲート領域(3)の表面に、前記第1電界緩和領域(4)と同等な濃度となる第1導電型の半導体層(30)をエピタキシャル成長させる工程と、
前記半導体層(30)の上層部に第1導電型不純物をイオン注入することで、前記半導体層(30)の上層部を高濃度とし、該半導体層(30)のうちの高濃度とされた部分で前記ソース領域(5)を構成し、低濃度の部分で前記第1電界緩和層(4)を構成することを特徴とする請求項9乃至14のいずれか1つに記載の炭化珪素半導体装置の製造方法。 - 前記第1電界緩和領域(4)を形成する工程および前記ソース領域(5)を形成する工程では、
前記第1ゲート領域(3)の表面に、該第1ゲート領域(3)から離れるにつれて高濃度となるように第1導電型の半導体層(40)を形成し、該半導体層(40)のうちの低濃度部分によって前記第1電界緩和領域(4)を構成し、高濃度部分によって前記ソース領域(5)を構成することを特徴とする請求項9乃至14のいずれか1つに記載の炭化珪素半導体装置の製造方法。 - 前記トレンチ(6)を形成する工程は、
前記トレンチ(6)の底面にイオン注入を行うことで、第2電界緩和領域(60)を形成する工程を有していることを特徴とする請求項9乃至16のいずれか1つに記載の炭化珪素半導体装置の製造方法。 - 前記トレンチ(6)を形成する工程では、
前記ソース領域(5)の表面にマスク材(23)を配置し、前記ソース領域(5)、前記第1電界緩和領域(4)および前記第1ゲート領域(3)をエッチングすることによって前記トレンチ(6)を形成しており、
前記第2電界緩和領域(60)を形成する工程では、前記トレンチ(6)を形成する際に用いたマスク材をマスクとしたイオン注入を行うことで、前記第2電界緩和領域(60)を形成することを特徴とする請求項17に記載の炭化珪素半導体装置の製造方法。
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