JP3931805B2 - 炭化珪素半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、炭化珪素半導体装置に関する。
【0002】
【従来の技術】
炭化珪素(SiC)は、バンドギャップが広く、最大絶縁破壊電界がシリコンと比較して一桁も大きい半導体材料である。なお、炭化珪素の自然酸化物はSiO2であり、シリコン表面へ熱酸化膜を作る方法と同様の方法を用いて、容易に炭化珪素の表面上に熱酸化膜を形成できる。このような観点から、炭化珪素は、電気自動車の高速/高電圧スイッチング素子、特に高電力ユニ/バイポーラ素子として用いた際に非常に優れた材料となることが期待される。従来の炭化珪素プレーナ型MOSFETとしては図4の概略断面図に示されるものが知られている(例えば、特許文献1参照。)。
【0003】
図4に示すように、この炭化珪素プレーナ型MOSFET100においては、高濃度n+型の炭化珪素基板101上にn−型の炭化珪素エピタキシャル層102が形成されている。そして、エピタキシャル層102の表層部における所定領域には、p型のベース領域103a、103bおよびn+型のソース領域104a、104bが形成されている。なお、p型のベース領域103a、103bの表層部は、デバイス動作時にチャネル領域105a、105bとして機能する。また、n−型の炭化珪素エピタキシャル層102の上には、ゲート絶縁膜106を介してポリシリコンゲート107が配置されている。このポリシリコンゲート107は、絶縁膜109で覆われている。そして、n+型のソース領域104a、104bには、ソース電極110a、110bが接するように形成されている。また、ポリシリコンゲート107には、ゲート電極108が接するように形成されている。さらに、n+型の炭化珪素基板101の裏面には、ドレイン電極111が形成されている。なお、p型のベース領域103a、103bは、図示されないところでソース電極110a、110bと同電位となるように接続されている。
【0004】
次に、このような構成のプレーナ型MOSFET100の動作を説明する。まず、ソース電極110a、110bが接地し、ドレイン電極111に正の電圧が印加された状態で、ゲート電極108に正の電圧が印加されると、ポリシリコンゲート107に対向したp型のベース領域103a、103bの表層部のチャネル領域105a、105bに反転型チャネルが形成され、ソース電極110a、110bからドレイン電極111へと電子を流すことが可能となる。また、この状態で、ゲート電極108に印加している電圧をゼロにすると、ソース電極110a、110bとドレイン電極111は電気的に絶縁され、遮断状態となる。このように、ゲート電極108への正の電圧の印加の有無に応じて、ソース電極110a、110bとドレイン電極111との間が電気的に導通状態と遮断状態とに切り替わるようになっている。
【0005】
【特許文献1】
特開平10−233503号公報 (第1頁、図1)
【0006】
【発明が解決しようとする課題】
しかしながら、図4に示したような炭化珪素プレーナ型MOSFET100では、炭化珪素エピタキシャル層102の所定の位置に、炭化珪素エピタキシャル層102と異なる導電型、あるいは異なる不純物濃度の領域を持つ構造であるため、製造時に炭化珪素エピタキシャル層102への局所的不純物ドーピングが必要になる。このような局所的不純物ドーピングには、主にイオン注入法が用いられる。イオン注入法で不純物ドーピングを行った場合、炭化珪素エピタキシャル層102内の結晶にダメージが生じる。特に、結晶構造の回復が困難な炭化珪素では、炭化珪素基板を高温に加熱しながら注入を行う高温イオン注入が必要になる。また、ドーピングした不純物の活性化には1500℃前後の高温での熱処理(活性化アニール)を要する。この高温の熱処理では、炭化珪素エピタキシャル層102の表面が劣化するとう問題点があり、素子特性に悪影響が及ぶ。具体的には、チャネル移動度の低下やゲート絶縁膜106の信頼性の低下を招く。このような高温熱プロセスは炭化珪素特有のものであり、前述の弊害に加えて、プロセスが複雑になるという問題があった。ここでは、従来例としてMOSFETを用いて説明しているが、接合型FETやバイポーラトランジスタなどの素子も、炭化珪素エピタキシャル層102の所定の位置に局所的に炭化珪素エピタキシャル層102と異なる導電型、あるいは異なる不純物濃度の領域を持つ構造であるため、上記の問題は避けられない。
【0007】
また、ゲート絶縁膜106は主に熱酸化によりSiO2で形成されているが、ドレイン電極111に高電圧が印加されて、炭化珪素エピタキシャル層102に高電界が広がると、ゲート絶縁膜106は炭化珪素エピタキシャル層102に接しているため、炭化珪素エピタキシャル層102が臨界電界に達する前に、ゲート絶縁膜106が絶縁破壊電界に達する場合があった。このことから、ゲート絶縁膜106の絶縁破壊電圧で素子の耐圧が制限されてしまい、素子耐圧を向上するにも限界があった。
【0008】
本発明は、上記のような従来技術の問題を解決するためになされたものであり、簡便なプロセスで製造できる構造で、かつ高耐圧の炭化珪素半導体装置を提供することを目的とする。
【0009】
【課題を解決するための手段】
本発明の特徴は、第1導電型で且つ高不純物濃度の炭化珪素基板の第1主面側に第1導電型の炭化珪素エピタキシャル層が形成されてなる炭化珪素基体と、前記炭化珪素基体の第1主面側に形成された、炭化珪素とバンドギャップの異なる半導体からなるソース領域と、前記ソース領域に接するように、第2導電型の半導体でなるゲート領域と、前記ソース領域に接するように形成されたソース電極と、前記ゲート領域に接するように形成されたゲート電極と、前記炭化珪素基体の第2主面側に形成されたドレイン電極と、を備えることを要旨とする。
【0010】
【発明の効果】
本発明によれば、炭化珪素エピタキシャル層中に局所的なドーピング領域を持たない構造であるため、高温イオン注入や、それに伴う高温熱処理などの炭化珪素特有のプロセスが不要であり、炭化珪素エピタキシャル層の表面が劣化することがなく、簡便に良好なスイッチング素子を実現できる。
【0011】
また、本発明に係る炭化珪素半導体装置おいて、ソース電極を接地し、ドレイン電極に高電圧を印加し、ゲート電極をソース電極と同電位にして、遮断状態とした場合、ソース領域と炭化珪素エピタキシャル層との界面(以下、ヘテロ接合界面と記す。)のソース領域側に蓄積した電子が電界をシールドするため、ソース領域には電界が及ばない。したがって、本発明によれば、炭化珪素半導体装置の耐圧を高くすることができる。
【0012】
【発明の実施の形態】
以下、本発明に係る炭化珪素半導体装置の詳細を図面に示す実施の形態に基づいて説明する。但し、図面は模式的なものであり、各層の厚みや厚みの比率などは現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれている。
【0013】
(第1の実施の形態)
本発明に係る炭化珪素半導体装置の第1の実施の形態を図1に基づいて説明する。図1は、第1の実施の形態に係る炭化珪素半導体装置の断面図である。
【0014】
本実施の形態の炭化珪素半導体装置10Aは、高不純物濃度の第1導電型としてのn+型の炭化珪素基板11の第1主面側にn−型の炭化珪素エピタキシャル層12が形成されてなる炭化珪素基体13と、この炭化珪素基体13上面側(第1主面側)に形成された、n−型のポリシリコンからなるソース領域14と、このソース領域14に接するように、第2導電型としてのp+型のポリシリコンからなるゲート領域15と、ソース領域14に接するように形成されたソース電極16と、ゲート領域15に接するように形成されたゲート電極17と、炭化珪素基体13の下面側(第2主面側)に形成されたドレイン電極18とで大略構成されている。
【0015】
ゲート領域15と炭化珪素エピタキシャル層12とは、n−型のソース領域14と層間絶縁膜19Aにて電気的に絶縁されている。また、ソース電極16と接するソース領域14は、オーミック接触を得るべくn+型のソースコンタクト領域14Aとなっている。このソースコンタクト領域14Aは、炭化珪素エピタキシャル層12とは直接、接しないように層間絶縁膜19B上に形成されている。さらに、ソース電極16およびゲート電極17は、絶縁膜20に形成されたコンタクトホール20A、20Bを介して、ソースコンタクト領域14Aやゲート領域15に接続されている。
【0016】
なお、本実施の形態においては、ゲート領域15と炭化珪素エピタキシャル層12とが電気的に絶縁されている構造になっているが、ゲート領域15と炭化珪素エピタキシャル層12が接する構造としても構わない。
【0017】
次に、本実施の形態に係る炭化珪素半導体装置10Aの具体的な動作について説明する。
【0018】
まず、ソース電極16、ドレイン電極18およびゲート電極17のいずれにも電圧を印加しない状態、すなわち熱平衡状態における、ヘテロ接合界面(炭化珪素エピタキシャル層とポリシリコンとの接合界面)におけるバンド構造は図2(a)のようになっている。
【0019】
次に、ソース電極16を接地し、ドレイン電極18に高電圧を印加し、ゲート電極17をソース電位と同電位、すなわち接地にした場合、ヘテロ接合界面におけるバンド構造は図2(b)のように変化する。この場合、ヘテロ接合界面に生じた障壁51により電子50は遮られ、遮断状態を保持する。また、ヘテロ接合界面のソース領域14側に蓄積された電子50によって電界がシールドされるため、ソース領域14側には電界が及ばず、炭化珪素エピタキシャル層12のみに高電圧が掛かることになる。そのため、ソース領域14の厚さが数十nmと薄い場合でも、遮断状態においてソース領域4は絶縁破壊を生じることなく、高い耐圧を保持することができる。なお、この耐圧は炭化珪素エピタキシャル層12とソース領域14、すなわちポリシリコンの不純物濃度とを制御することで所望の耐圧を得ることができる。
【0020】
次に、遮断状態から導通状態に転じるべく、ゲート電極17にソース電位より高い電圧を印加して、ゲート電極17からソース領域14へ、然るべき定電流を流した場合、図2(c)に示すようにゲート領域15から注入された正孔52が、ヘテロ接合界面のソース領域14側に蓄積された電子50と再結合し、消滅する。そのため、ヘテロ接合界面のソース領域14側に蓄積した電子50によってシールドされていた電界がソース領域14にも及ぶようになり、ソース領域14からドレイン電極18側へと電子50が流れて導通状態となる。
【0021】
その後、ゲート電極17をソース電位と同電位にし、ゲート領域15からソース領域14へと流していた定電流をゼロにすると、ゲート領域15からソース領域14への正孔52の注入がなくなるため、再び電子50がヘテロ接合界面のソース領域14側に蓄積される。蓄積した電子50はソース領域14に掛かっていた電界をシールドするため、ソース領域14には電界が及ばなくなり、遮断状態になる。
【0022】
上記の説明にもあるように、本実施の形態に係る炭化珪素半導体装置10Aのスイッチング動作において、ゲート領域15からの正孔52注入は、ヘテロ接合界面のソース領域14側に蓄積した電子50による電界シールド効果を低減させることが目的である。したがって、オン状態でヘテロ接合界面における電荷のやり取りは電子のみであり、本実施の形態に係る炭化珪素半導体装置10Aは多数キャリアデバイスとして取り扱うことができる。
【0023】
また、本実施の形態に係る炭化珪素半導体装置10Aでは、図1に示すように、ソース電極16と接するソースコンタクト領域14Aの導電型はn+型になっており、ソース電極16とソースコンタクト領域14Aとの接触はオーミック接触になっており、接触抵抗が低くなっている。このため、本実施の形態の炭化珪素半導体装置10Aでは、オン抵抗をより下げることができる。
【0024】
さらに、本実施例の形態の炭化珪素半導体装置10Aでは、図1に示すように、ゲート領域15の導電型はp+型になっているため、ゲート領域15からの正孔52の注入効率が良くなり、ヘテロ接合界面のソース領域14側に蓄積した電子50と効率良く再結合し、より導通状態になり易くなる。すなわち、より低いゲート駆動電力で導通状態にすることができる。
【0025】
また、本実施の形態における炭化珪素半導体装置10Aの構造は、図1に示すように、炭化珪素エピタキシャル層12中に局所的なドーピング領域を持たない構造であるため、高温イオン注入や、それに伴う高温熱処理などの炭化珪素特有のプロセスが不要であり、炭化珪素エピタキシャル層12の表面を劣化させることなく、簡便なプロセスで高耐圧なスイッチング素子を実現できる。
【0026】
さらに、本実施の形態の炭化珪素半導体装置10Aでは、炭化珪素とバンドギャップの異なる半導体としてポリシリコンを用いているため、半導体層の伝導度制御やエッチングを容易に行うことができ、プロセスをより簡便にすることができる。
【0027】
(第2の実施の形態)
次に、本発明に係る炭化珪素半導体装置の第2の実施の形態を図3に基づいて説明する。なお、図3は、第2の実施の形態に係る炭化珪素半導体装置10Bの断面図を示している。なお、本実施の形態の炭化珪素半導体装置10Bにおいて、上記した第1の実施の形態に係る炭化珪素半導体装置10Aと同一部分には同一の符号を付してその説明を省略する。
【0028】
本実施の形態に係る炭化珪素半導体装置10Bは、炭化珪素エピタキシャル層12の第1主面側より所定深さの電界緩和層21が形成されている。この電界緩和層21は、炭化珪素エピタキシャル層12の第1主面側における、ゲート領域15および層間絶縁膜19Aの下方と、ソースコンタクト領域14Aおよび層間絶縁膜19Bの下方に形成されている。この電界緩和層21は、導電型がp型となるように炭化珪素エピタキシャル層12の主面側に局所的な不純物ドーピングを行うことにより形成されている。本実施の形態における他の構成は、上記した第1の実施の形態に係る炭化珪素半導体装置10Aの構成と同様である。
【0029】
この第2の実施の形態に係る炭化珪素半導体装置10Bは、上記した第1の実施の形態に係る炭化珪素半導体装置10Aの動作に加えて、ソース電極16を接地し、ドレイン電極18に高電圧を印加し、ゲート電極17をソース電位と同電位とした場合、ソース電極16と同電位に固定された電界緩和層21と炭化珪素エピタキシャル層12との間にも逆バイアスが印加され、その接合界面から空乏層が伸び、ヘテロ接合界面に掛かる電界を緩和するため、遮断状態を実現することが容易となる。つまり、炭化珪素半導体装置10Bにおいて、オフ特性を向上することができる。なお、電界緩和層21は、誘電体による埋め込み層、或いはp−型の炭化珪素層のいずれでも良い。
【0030】
ここで、図3に示すように、電界緩和層21をp−型の炭化珪素層で形成した場合、上記したように局所的不純物ドーピング(高温イオン注入など)を用いることが必要になり、それに伴う炭化珪素エピタキシャル層12表面の劣化が懸念されるが、層間絶縁膜19a、19bは電界緩和層21上に形成されており、炭化珪素エピタキシャル層12には接していない。したがって、本実施の形態では、ソース電極16を接地し、ドレイン電極18に高電圧を印加し、ゲート電極17をソース電位と同電位とした場合においても、層間絶縁膜19A、19Bが絶縁破壊することはない。
【0031】
また、第2の実施の形態に係る炭化珪素半導体装置10Bは、従来の炭化珪素プレーナ型MOSFETのようにチャネル領域を炭化珪素エピタキシャル層12中に持たない構造であるため、仮に高温熱プロセスにおいて、炭化珪素エピタキシャル層12の表面が劣化したとしても、チャネル移動度の低下という問題は発生しないという利点がある。
【0032】
(その他の実施の形態)
以上、本発明の実施の形態について説明したが、上記した実施の形態の開示の一部をなす論述および図面がこの発明を限定するものであると理解するべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【0033】
例えば、上記した第1および第2の実施の形態では、ソース領域となる半導体層をポリシリコンで形成したが、炭化珪素よりバンドギャップの狭い半導体材料であれば、これに限定されるものではない。
【0034】
また、上記した第1および第2の実施の形態においては、第1導電型をn型としているが、p型にした場合でも同様の効果が得られる。そして、ソース領域をn型、ゲート領域をp型として説明しているが、ソース領域をn型、ゲート領域をn型としてもよい。
【0035】
さらに、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
【図面の簡単な説明】
【図1】本発明に係る炭化珪素半導体装置の第1の実施の形態を示す断面図である。
【図2】(a)〜(c)はポリシリコンと炭化珪素とのヘテロ接合界面におけるバンド構造を示す図である。
【図3】本発明に係る炭化珪素半導体装置の第2の実施の形態を示す断面図である。
【図4】従来の炭化珪素プレーナ型MOSFETを示す断面図である。
【符号の説明】
10A、10B 炭化珪素半導体装置
11 炭化珪素基板
12 炭化珪素エピタキシャル層
13 炭化珪素基体
14 ソース領域
14A ソースコンタクト領域
15 ゲート領域
16 ソース電極
17 ゲート電極
18 ドレイン電極
Claims (5)
- 第1導電型で且つ高不純物濃度の炭化珪素基板の第1主面側に第1導電型の炭化珪素エピタキシャル層が形成されてなる炭化珪素基体と、
前記炭化珪素基体の第1主面側に形成された、炭化珪素とバンドギャップの異なる半導体からなるソース領域と、
前記ソース領域に接するように、第2導電型の半導体でなるゲート領域と、
前記ソース領域に接するように形成されたソース電極と、
前記ゲート領域に接するように形成されたゲート電極と、
前記炭化珪素基体の第2主面側に形成されたドレイン電極と、
を備えることを特徴とする炭化珪素半導体装置。 - 前記ソース領域の直下近傍において前記炭化珪素エピタキシャル層の第1主面側の所定の位置に電界緩和領域を有し、前記電界緩和領域の電位が前記ソース領域と同等の電位に設定されていることを特徴とする請求項1記載の炭化珪素半導体装置。
- 前記ソース電極と接する前記ソース領域の不純物濃度は、この部分以外の前記ソース領域部分における不純物濃度よりも高く設定され、前記ソース電極が前記ソース領域にオーム性接触していることを特徴とする請求項1又は請求項2に記載された炭化珪素半導体装置。
- 前記ゲート領域の不純物濃度は、前記炭化珪素エピタキシャル層と接している前記ソース領域の不純物濃度より高く設定されていることを特徴とする請求項1乃至請求項3のいずれか一項に記載された炭化珪素半導体装置。
- 前記ソース領域は、単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかでなることを特徴とする請求項1乃至請求項4のいずれか一項に記載された炭化珪素半導体装置。
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