JP2003229917A - データ伝送システム - Google Patents
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
- H04L25/061—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection providing hard decisions only; arrangements for tracking or suppressing unwanted low frequency components, e.g. removal of dc offset
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Logic Circuits (AREA)
- Dc Digital Transmission (AREA)
Abstract
(57)【要約】
【課題】 同時双方向インタフェースを有する半導体集
積回路の電源電圧が低電圧化されても正確に受信データ
を判別することができる技術を提供する。 【解決手段】 同時双方向インタフェースを構成する入
力回路（１３）を、使用する参照電圧の数だけ用意して
おいて各入力回路には固定された参照電圧をそれぞれ与
えるとともに、レベルが高い参照電圧が与えられる入力
回路にはＮチャネルＭＯＳＦＥＴを差動素子とする差動
増幅回路を用い、レベルが低い参照電圧が与えられる入
力回路にはＰチャネルＭＯＳＦＥＴを差動素子とする差
動増幅回路を用い、自身の出力データに応じて２つの差
動増幅回路の出力をセレクタ（１４）で切り替えて受信
データを得るようにした。
積回路の電源電圧が低電圧化されても正確に受信データ
を判別することができる技術を提供する。 【解決手段】 同時双方向インタフェースを構成する入
力回路（１３）を、使用する参照電圧の数だけ用意して
おいて各入力回路には固定された参照電圧をそれぞれ与
えるとともに、レベルが高い参照電圧が与えられる入力
回路にはＮチャネルＭＯＳＦＥＴを差動素子とする差動
増幅回路を用い、レベルが低い参照電圧が与えられる入
力回路にはＰチャネルＭＯＳＦＥＴを差動素子とする差
動増幅回路を用い、自身の出力データに応じて２つの差
動増幅回路の出力をセレクタ（１４）で切り替えて受信
データを得るようにした。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル信号伝送
技術さらには伝送線が３以上のレベルをとる信号伝送に
適用して有効な技術に関し、例えば同時双方向データ伝
送システムや多値レベルによる信号伝送システムに利用
して有効な技術に関する。
技術さらには伝送線が３以上のレベルをとる信号伝送に
適用して有効な技術に関し、例えば同時双方向データ伝
送システムや多値レベルによる信号伝送システムに利用
して有効な技術に関する。
【０００２】
【従来の技術】従来より、伝送線の両側から同時にデー
タを送信可能にするＳＢＴＬと呼ばれる同時双方向イン
タフェースが知られている。同時双方向インタフェース
では、双方向のデータ伝送を１本の伝送線により行なう
ため、伝送線上のレベルは、両方向から伝送される２つ
のデータの組合せに応じてロウレベルとハイレベルとそ
れらの中間レベルの計３つのレベルのいずれかの状態を
とる。そのため、受信側の入力バッファ（コンパレー
タ）に２つの参照電位（論理判定レベル）を用意してお
いて受信データを判別する方式が採られている。
タを送信可能にするＳＢＴＬと呼ばれる同時双方向イン
タフェースが知られている。同時双方向インタフェース
では、双方向のデータ伝送を１本の伝送線により行なう
ため、伝送線上のレベルは、両方向から伝送される２つ
のデータの組合せに応じてロウレベルとハイレベルとそ
れらの中間レベルの計３つのレベルのいずれかの状態を
とる。そのため、受信側の入力バッファ（コンパレー
タ）に２つの参照電位（論理判定レベル）を用意してお
いて受信データを判別する方式が採られている。
【０００３】従来の同時双方向インタフェースは、図１
１に示すように、各チップに出力バッファＯＢＦと入力
バッファＩＢＦと参照電位発生回路ＶＲＧとを備え、参
照電位発生回路ＶＲＧで発生する参照電位を、自身の送
信データTDATA-A，TDATA-Bに応じて図１２（ａ），
（ｂ）に破線で示すように変化させることで受信データ
RDATA-B，RDATA-Aを判別する方式が一般的であった。
１に示すように、各チップに出力バッファＯＢＦと入力
バッファＩＢＦと参照電位発生回路ＶＲＧとを備え、参
照電位発生回路ＶＲＧで発生する参照電位を、自身の送
信データTDATA-A，TDATA-Bに応じて図１２（ａ），
（ｂ）に破線で示すように変化させることで受信データ
RDATA-B，RDATA-Aを判別する方式が一般的であった。
【０００４】しかしながら、この参照電位の切替え方式
は、参照電位の切替えによって受信データのジッタ（変
化タイミングのずれ）が大きくなるという問題点があ
る。これは、入力バッファを１つにして参照電位を切り
替えると、同一の受信データであっても参照電位が高い
時と低い時とでは判定のタイミング（受信データ波形が
参照電位を横切る点）がずれてしまうためである。ま
た、受信データが変化する時に参照レベルが変化した場
合を考えると、参照レベルの変化の方向が受信データの
変化の方向と一致する場合と逆の場合とでも判定のタイ
ミングがずれる。
は、参照電位の切替えによって受信データのジッタ（変
化タイミングのずれ）が大きくなるという問題点があ
る。これは、入力バッファを１つにして参照電位を切り
替えると、同一の受信データであっても参照電位が高い
時と低い時とでは判定のタイミング（受信データ波形が
参照電位を横切る点）がずれてしまうためである。ま
た、受信データが変化する時に参照レベルが変化した場
合を考えると、参照レベルの変化の方向が受信データの
変化の方向と一致する場合と逆の場合とでも判定のタイ
ミングがずれる。
【０００５】一方、従来提案されている同時双方向イン
タフェースとして、参照レベルが異なる２つの入力バッ
ファ（コンパレータ）を設け、この２つの入力バッファ
を共に動作させておいて自身の送信データに応じて後段
のセレクタを切り替えることにより、送信データに応じ
た参照レベルで判定したデータを取り込むようにした技
術が開示されている（特開平８−１０７３４６号）。
タフェースとして、参照レベルが異なる２つの入力バッ
ファ（コンパレータ）を設け、この２つの入力バッファ
を共に動作させておいて自身の送信データに応じて後段
のセレクタを切り替えることにより、送信データに応じ
た参照レベルで判定したデータを取り込むようにした技
術が開示されている（特開平８−１０７３４６号）。
【０００６】
【発明が解決しようとする課題】近年、半導体集積回路
技術の進歩に伴なって使用する電源電圧が低電圧化さ
れ、伝送信号の振幅レベルが電源電圧に近いレベルをと
るようになって来ている。そのため、参照電位が異なる
２つの入力バッファで受信データを判別する方式であっ
ても、所望の参照電位で判別するのが困難になるという
課題があることが本発明者等によって明らかにされた。
すなわち、ＭＯＳＦＥＴを能動素子とする半導体集積回
路における参照電位で受信データを判別する回路は、例
えば図２（Ａ）に示すような入力差動トランジスタＱ
１，Ｑ２がＮチャネルＭＯＳＦＥＴにより構成された差
動増幅回路が一般的である。しかし、電源電圧が低電圧
化されて入力信号の振幅レベルと電源電圧レベルが近づ
いて来ると回路のダイナミックレンジが狭くなる。その
ため、図２（Ｂ）に示されているように受信データを判
別するための参照電位Ｖref1，Ｖref2のうち低い方の電
圧Ｖref2が、差動増幅回路の参照電圧設定可能範囲ＶＡ
Ｎから外れてしまい、正しい判別が行なえなくなるおそ
れがある。
技術の進歩に伴なって使用する電源電圧が低電圧化さ
れ、伝送信号の振幅レベルが電源電圧に近いレベルをと
るようになって来ている。そのため、参照電位が異なる
２つの入力バッファで受信データを判別する方式であっ
ても、所望の参照電位で判別するのが困難になるという
課題があることが本発明者等によって明らかにされた。
すなわち、ＭＯＳＦＥＴを能動素子とする半導体集積回
路における参照電位で受信データを判別する回路は、例
えば図２（Ａ）に示すような入力差動トランジスタＱ
１，Ｑ２がＮチャネルＭＯＳＦＥＴにより構成された差
動増幅回路が一般的である。しかし、電源電圧が低電圧
化されて入力信号の振幅レベルと電源電圧レベルが近づ
いて来ると回路のダイナミックレンジが狭くなる。その
ため、図２（Ｂ）に示されているように受信データを判
別するための参照電位Ｖref1，Ｖref2のうち低い方の電
圧Ｖref2が、差動増幅回路の参照電圧設定可能範囲ＶＡ
Ｎから外れてしまい、正しい判別が行なえなくなるおそ
れがある。
【０００７】また、従来の同時双方向伝送方式では、送
信データと受信データが衝突する際に大きなディレイ変
動が生じるという課題がある。これは、送信データと受
信データが同時に同一の方向へ変化する場合と一方だけ
が変化する場合や同時に逆の方向に変化する場合とで
は、伝送線上でのレベル変化の速度が異なり、前者の方
が後者よりも速くなるためである。
信データと受信データが衝突する際に大きなディレイ変
動が生じるという課題がある。これは、送信データと受
信データが同時に同一の方向へ変化する場合と一方だけ
が変化する場合や同時に逆の方向に変化する場合とで
は、伝送線上でのレベル変化の速度が異なり、前者の方
が後者よりも速くなるためである。
【０００８】この発明の目的は、同時双方向インタフェ
ースを有する半導体集積回路の電源電圧が低電圧化され
ても正確に受信データを判別することができるデータ伝
送技術を提供することにある。この発明の他の目的は、
２つの半導体集積回路間の同時双方向データ送信の際
に、受信データの判別のための参照電圧の切替えによる
信号の遅延時間の変動がなく受信データのジッタを小さ
くすることが可能なデータ伝送技術を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴については、本明細書の記述および添付図面から明ら
かになるであろう。
ースを有する半導体集積回路の電源電圧が低電圧化され
ても正確に受信データを判別することができるデータ伝
送技術を提供することにある。この発明の他の目的は、
２つの半導体集積回路間の同時双方向データ送信の際
に、受信データの判別のための参照電圧の切替えによる
信号の遅延時間の変動がなく受信データのジッタを小さ
くすることが可能なデータ伝送技術を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴については、本明細書の記述および添付図面から明ら
かになるであろう。
【０００９】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、同時双方向インタフェースを構
成する入力回路を、使用する参照電圧の数だけ用意して
おいて各入力回路には固定された参照電圧をそれぞれ与
えるとともに、レベルが高い参照電圧が与えられる入力
回路にはＮチャネルＭＯＳＦＥＴを入力差動素子とする
差動増幅回路を用い、レベルが低い参照電圧が与えられ
る入力回路にはＰチャネルＭＯＳＦＥＴを入力差動素子
とする差動増幅回路を用い、自身の出力データに応じて
２つの差動増幅回路の出力をセレクタで切り替えて受信
データを得るようにしたものである。
発明のうち代表的なものの概要を説明すれば、下記のと
おりである。すなわち、同時双方向インタフェースを構
成する入力回路を、使用する参照電圧の数だけ用意して
おいて各入力回路には固定された参照電圧をそれぞれ与
えるとともに、レベルが高い参照電圧が与えられる入力
回路にはＮチャネルＭＯＳＦＥＴを入力差動素子とする
差動増幅回路を用い、レベルが低い参照電圧が与えられ
る入力回路にはＰチャネルＭＯＳＦＥＴを入力差動素子
とする差動増幅回路を用い、自身の出力データに応じて
２つの差動増幅回路の出力をセレクタで切り替えて受信
データを得るようにしたものである。
【００１０】これにより、電源電圧が低電圧化されて伝
送信号の振幅レベルと電源電圧レベルが近づいても受信
データを判別するための参照電位が差動増幅回路の参照
電圧設定可能範囲から外れなくなり、正確な受信データ
の判別が可能となる。また、参照電圧の切替えが不要で
あるため、参照電圧の切替えによる信号の遅延時間の変
動がなく受信データのジッタを小さくすることができ
る。
送信号の振幅レベルと電源電圧レベルが近づいても受信
データを判別するための参照電位が差動増幅回路の参照
電圧設定可能範囲から外れなくなり、正確な受信データ
の判別が可能となる。また、参照電圧の切替えが不要で
あるため、参照電圧の切替えによる信号の遅延時間の変
動がなく受信データのジッタを小さくすることができ
る。
【００１１】さらに、望ましくは、伝送信号を受ける入
力回路として、入力データをラッチする機能を有する回
路を内蔵した差動増幅回路を用いるか、送信データと受
信データに応じてセレクタを切り替えるタイミングをず
らすハザード防止回路を設けるようにする。これによ
り、送信データの出力タイミングとセレクタの切替えタ
イミングとの関係で、内部回路に伝達される受信データ
信号にヒゲ状のパルスが生じて内部回路が誤動作するの
を回避することができる。
力回路として、入力データをラッチする機能を有する回
路を内蔵した差動増幅回路を用いるか、送信データと受
信データに応じてセレクタを切り替えるタイミングをず
らすハザード防止回路を設けるようにする。これによ
り、送信データの出力タイミングとセレクタの切替えタ
イミングとの関係で、内部回路に伝達される受信データ
信号にヒゲ状のパルスが生じて内部回路が誤動作するの
を回避することができる。
【００１２】
【発明の実施の形態】以下、本発明の好適な実施例を図
面に基づいて説明する。図１には、本発明を適用した同
時双方向インタフェースを有する半導体集積回路および
それを用いたデータ伝送システムの第１の実施例が示さ
れている。図１において、１０Ａ，１０Ｂはそれぞれ１
個の半導体チップ上に形成された半導体集積回路であ
る。各チップにはそれぞれ双方向通信を行なうための伝
送線２０が接続される外部端子１１Ａ，１１Ｂと、該外
部端子１１Ａ，１１Ｂに出力端子が接続された出力バッ
ファ１２Ａ，１２Ｂが設けられている。
面に基づいて説明する。図１には、本発明を適用した同
時双方向インタフェースを有する半導体集積回路および
それを用いたデータ伝送システムの第１の実施例が示さ
れている。図１において、１０Ａ，１０Ｂはそれぞれ１
個の半導体チップ上に形成された半導体集積回路であ
る。各チップにはそれぞれ双方向通信を行なうための伝
送線２０が接続される外部端子１１Ａ，１１Ｂと、該外
部端子１１Ａ，１１Ｂに出力端子が接続された出力バッ
ファ１２Ａ，１２Ｂが設けられている。
【００１３】また、チップ１０Ａには、外部端子１１Ａ
に反転入力端子が接続された図２（Ａ），図３（Ａ）に
示すような差動増幅回路からなる２個の入力バッファ１
３Ａ１，１３Ａ２が設けられ、これらの入力バッファの
後段にはそれぞれいずれかのバッファの出力を選択する
セレクタ１４Ａが設けられている。同様に、チップ１０
Ｂには、外部端子１１Ｂに反転入力端子が接続された図
２（Ａ），図３（Ａ）に示す差動増幅回路からなる２個
の入力バッファ１３Ｂ１，１３Ｂ２が設けられ、これら
の入力バッファの後段にはそれぞれいずれかのバッファ
の出力を選択するセレクタ１４Ｂが設けられている。
に反転入力端子が接続された図２（Ａ），図３（Ａ）に
示すような差動増幅回路からなる２個の入力バッファ１
３Ａ１，１３Ａ２が設けられ、これらの入力バッファの
後段にはそれぞれいずれかのバッファの出力を選択する
セレクタ１４Ａが設けられている。同様に、チップ１０
Ｂには、外部端子１１Ｂに反転入力端子が接続された図
２（Ａ），図３（Ａ）に示す差動増幅回路からなる２個
の入力バッファ１３Ｂ１，１３Ｂ２が設けられ、これら
の入力バッファの後段にはそれぞれいずれかのバッファ
の出力を選択するセレクタ１４Ｂが設けられている。
【００１４】また、上記出力バッファ１２Ａ，１２Ｂの
前段には出力されるべきデータをラッチ可能なフリップ
フロップからなる出力データラッチ回路１５Ａ，１５Ｂ
が、また前記セレクタ１４Ａ，１４Ｂの後段には入力バ
ッファにより判別された入力データをラッチするフリッ
プフロップからなる入力データラッチ回路１６Ａ，１６
Ｂが設けられている。
前段には出力されるべきデータをラッチ可能なフリップ
フロップからなる出力データラッチ回路１５Ａ，１５Ｂ
が、また前記セレクタ１４Ａ，１４Ｂの後段には入力バ
ッファにより判別された入力データをラッチするフリッ
プフロップからなる入力データラッチ回路１６Ａ，１６
Ｂが設けられている。
【００１５】上記セレクタ１４Ａ，１４Ｂは、出力デー
タラッチ回路１５Ａ，１５Ｂに取り込まれた出力データ
を選択制御信号ＳＥＬに応じて切り替えるように構成さ
れる。このようなセレクタ１４Ａ，１４Ｂの具体的な回
路例としては、例えば２個のＰチャネルＭＯＳＦＥＴと
２個のＮチャネルＭＯＳＦＥＴが電源電圧端子間に直列
に接続されてなる公知のいわゆるクロックド・インバー
タと同様の構成の回路を用い、クロック信号の代わりに
前記選択制御信号ＳＥＬを入力するようにした回路を用
いることができる。
タラッチ回路１５Ａ，１５Ｂに取り込まれた出力データ
を選択制御信号ＳＥＬに応じて切り替えるように構成さ
れる。このようなセレクタ１４Ａ，１４Ｂの具体的な回
路例としては、例えば２個のＰチャネルＭＯＳＦＥＴと
２個のＮチャネルＭＯＳＦＥＴが電源電圧端子間に直列
に接続されてなる公知のいわゆるクロックド・インバー
タと同様の構成の回路を用い、クロック信号の代わりに
前記選択制御信号ＳＥＬを入力するようにした回路を用
いることができる。
【００１６】さらに、本実施例では、チップ１０Ａに
は、入力バッファ１３Ａ１，１３Ａ２の非反転入力端子
に印加される互いにレベルの異なる参照電圧Ｖref1，Ｖ
ref2を発生する抵抗分割回路１７Ａが、チップ１０Ｂに
は、入力バッファ１３Ｂ１，１３Ｂ２の非反転入力端子
に印加される参照電圧Ｖref1，Ｖref2を発生する抵抗分
割回路１７Ｂが設けられている。前記抵抗分割回路１７
Ａ，１７Ｂ２で発生される参照電圧Ｖref1，Ｖref2は、
それぞれ電源電圧ＶDDの３／４と１／４のようなレベル
とされる。
は、入力バッファ１３Ａ１，１３Ａ２の非反転入力端子
に印加される互いにレベルの異なる参照電圧Ｖref1，Ｖ
ref2を発生する抵抗分割回路１７Ａが、チップ１０Ｂに
は、入力バッファ１３Ｂ１，１３Ｂ２の非反転入力端子
に印加される参照電圧Ｖref1，Ｖref2を発生する抵抗分
割回路１７Ｂが設けられている。前記抵抗分割回路１７
Ａ，１７Ｂ２で発生される参照電圧Ｖref1，Ｖref2は、
それぞれ電源電圧ＶDDの３／４と１／４のようなレベル
とされる。
【００１７】なお、この実施例では、参照電圧Ｖref1，
Ｖref2を発生する抵抗分割回路がチップ内部に設けられ
ている場合を示したが、参照電圧Ｖref1，Ｖref2を入力
するための外部端子を各チップにそれぞれ設けてチップ
外部から与えるようにしてもよい。あるいは、一方のチ
ップ内に抵抗分割回路とこの抵抗分割回路で発生された
電圧を出力するための外部端子を設け、他方のチップに
はこの抵抗分割回路から出力された参照電圧Ｖref1，Ｖ
ref2を入力するための外部端子を設け、前記一方のチッ
プの抵抗分割回路から出力された参照電圧Ｖref1，Ｖre
f2を入力させるようにしてもよい。
Ｖref2を発生する抵抗分割回路がチップ内部に設けられ
ている場合を示したが、参照電圧Ｖref1，Ｖref2を入力
するための外部端子を各チップにそれぞれ設けてチップ
外部から与えるようにしてもよい。あるいは、一方のチ
ップ内に抵抗分割回路とこの抵抗分割回路で発生された
電圧を出力するための外部端子を設け、他方のチップに
はこの抵抗分割回路から出力された参照電圧Ｖref1，Ｖ
ref2を入力するための外部端子を設け、前記一方のチッ
プの抵抗分割回路から出力された参照電圧Ｖref1，Ｖre
f2を入力させるようにしてもよい。
【００１８】前記入力バッファ１３Ａ１，１３Ｂ１を構
成する差動増幅回路は図２（Ａ）に示すような入力差動
トランジスタＱ１，Ｑ２がＮチャネルＭＯＳＦＥＴによ
り構成された回路（以下、ＮＭＯＳアンプと称する）で
あり、前記入力バッファ１３Ａ２，１３Ｂ２を構成する
差動増幅回路は図３（Ａ）に示すような入力差動トラン
ジスタＱ１，Ｑ２がＰチャネルＭＯＳＦＥＴにより構成
された回路（以下、ＰＭＯＳアンプと称する）である。
ここで、ＮＭＯＳアンプは、入力差動トランジスタＱ
１，Ｑ２の共通ソースに接続されたアクティブ負荷トラ
ンジスタＱ３，Ｑ４がＰチャネルＭＯＳＦＥＴで構成さ
れ、入力差動トランジスタＱ１，Ｑ２のドレイン側に接
続された定電流用トランジスタＱ５がＮチャネルＭＯＳ
ＦＥＴで構成されている。一方、ＰＭＯＳアンプは、ア
クティブ負荷トランジスタＱ３，Ｑ４がＮチャネルＭＯ
ＳＦＥＴで構成され、定電流用トランジスタＱ５がＰチ
ャネルＭＯＳＦＥＴで構成されている。
成する差動増幅回路は図２（Ａ）に示すような入力差動
トランジスタＱ１，Ｑ２がＮチャネルＭＯＳＦＥＴによ
り構成された回路（以下、ＮＭＯＳアンプと称する）で
あり、前記入力バッファ１３Ａ２，１３Ｂ２を構成する
差動増幅回路は図３（Ａ）に示すような入力差動トラン
ジスタＱ１，Ｑ２がＰチャネルＭＯＳＦＥＴにより構成
された回路（以下、ＰＭＯＳアンプと称する）である。
ここで、ＮＭＯＳアンプは、入力差動トランジスタＱ
１，Ｑ２の共通ソースに接続されたアクティブ負荷トラ
ンジスタＱ３，Ｑ４がＰチャネルＭＯＳＦＥＴで構成さ
れ、入力差動トランジスタＱ１，Ｑ２のドレイン側に接
続された定電流用トランジスタＱ５がＮチャネルＭＯＳ
ＦＥＴで構成されている。一方、ＰＭＯＳアンプは、ア
クティブ負荷トランジスタＱ３，Ｑ４がＮチャネルＭＯ
ＳＦＥＴで構成され、定電流用トランジスタＱ５がＰチ
ャネルＭＯＳＦＥＴで構成されている。
【００１９】上記のように、２つの入力バッファ１３Ａ
１，１３Ａ２を構成する差動増幅回路を使い分けること
により、電源電圧ＶDDが低電圧化されて伝送される信号
の振幅レベルが電源電圧ＶDDに近づいたとしても、確実
に入力信号を判別することができるようになる。すなわ
ち、ＮＭＯＳアンプの場合には、電源電圧ＶDDのレベル
と伝送信号の振幅レベルが近いと、図２（Ｂ）に示すよ
うに、低い方の参照電圧Ｖref2がＮＭＯＳアンプのＶre
f設定可能範囲ＶＡＮから外れてしまい、逆に、ＰＭＯ
Ｓアンプの場合には、電源電圧ＶDDのレベルと伝送信号
の振幅レベルが近いと、図３（Ｂ）に示すように、高い
方の参照電圧Ｖref1がＰＭＯＳアンプのＶref設定可能
範囲ＶＡＰから外れてしまう。しかるに、本実施例のよ
うにＮＭＯＳアンプとＰＭＯＳアンプとを使い分けるこ
とにより、高い方の参照電圧Ｖref1も低い方の参照電圧
Ｖref2も、アンプのＶref設定可能範囲内に入れること
が可能となり、確実に入力信号を判別することができ
る。
１，１３Ａ２を構成する差動増幅回路を使い分けること
により、電源電圧ＶDDが低電圧化されて伝送される信号
の振幅レベルが電源電圧ＶDDに近づいたとしても、確実
に入力信号を判別することができるようになる。すなわ
ち、ＮＭＯＳアンプの場合には、電源電圧ＶDDのレベル
と伝送信号の振幅レベルが近いと、図２（Ｂ）に示すよ
うに、低い方の参照電圧Ｖref2がＮＭＯＳアンプのＶre
f設定可能範囲ＶＡＮから外れてしまい、逆に、ＰＭＯ
Ｓアンプの場合には、電源電圧ＶDDのレベルと伝送信号
の振幅レベルが近いと、図３（Ｂ）に示すように、高い
方の参照電圧Ｖref1がＰＭＯＳアンプのＶref設定可能
範囲ＶＡＰから外れてしまう。しかるに、本実施例のよ
うにＮＭＯＳアンプとＰＭＯＳアンプとを使い分けるこ
とにより、高い方の参照電圧Ｖref1も低い方の参照電圧
Ｖref2も、アンプのＶref設定可能範囲内に入れること
が可能となり、確実に入力信号を判別することができ
る。
【００２０】図４には、図１の実施例を適用したシステ
ムにおいて、チップ１０ＡからTDATA-Aが、またチップ
１０ＢからTDATA-Bが同時に送信された場合にチップ１
０Ａで受信されるRDATA-Bのタイミングチャートが示さ
れている。図４において、Ｔｐｄは送信TDATA-Bが変化
してから観測点に到達するまでの遅延時間である。本実
施例においては、参照電圧Ｖref1，Ｖref2はずっと一定
に保持される。選択制御信号ＳＥＬがロウレベルの期間
はセレクタ１４ＡによりＰＭＯＳアンプの出力（ｅ）が
選択され、選択制御信号ＳＥＬがハイレベルの期間はＮ
ＭＯＳアンプの出力（ｆ）が選択されることにより、図
４（ｇ）のような波形の信号がセレクタ１４Ａから出力
される。これがクロックＣＫに同期して入力データラッ
チ１６Ａに取り込まれ、内部回路に供給される。
ムにおいて、チップ１０ＡからTDATA-Aが、またチップ
１０ＢからTDATA-Bが同時に送信された場合にチップ１
０Ａで受信されるRDATA-Bのタイミングチャートが示さ
れている。図４において、Ｔｐｄは送信TDATA-Bが変化
してから観測点に到達するまでの遅延時間である。本実
施例においては、参照電圧Ｖref1，Ｖref2はずっと一定
に保持される。選択制御信号ＳＥＬがロウレベルの期間
はセレクタ１４ＡによりＰＭＯＳアンプの出力（ｅ）が
選択され、選択制御信号ＳＥＬがハイレベルの期間はＮ
ＭＯＳアンプの出力（ｆ）が選択されることにより、図
４（ｇ）のような波形の信号がセレクタ１４Ａから出力
される。これがクロックＣＫに同期して入力データラッ
チ１６Ａに取り込まれ、内部回路に供給される。
【００２１】図５には、本発明の同時双方向インタフェ
ースに好適な出力バッファの具体例が示されている。同
時双方向伝送では、伝送線のレベルが３つの状態をとる
ので、正確な中間レベルの設定が必要であり、そのため
には信号の反射を防止するための終端抵抗を受けるのが
望ましい。この実施例においては、出力バッファの最終
段のＭＯＳＦＥＴのオン抵抗を終端抵抗として利用する
回路形式を採用し、出力バッファにインピーダンス調整
回路を付加することにより、伝送線のインピーダンスと
の整合をとれるように構成されている。
ースに好適な出力バッファの具体例が示されている。同
時双方向伝送では、伝送線のレベルが３つの状態をとる
ので、正確な中間レベルの設定が必要であり、そのため
には信号の反射を防止するための終端抵抗を受けるのが
望ましい。この実施例においては、出力バッファの最終
段のＭＯＳＦＥＴのオン抵抗を終端抵抗として利用する
回路形式を採用し、出力バッファにインピーダンス調整
回路を付加することにより、伝送線のインピーダンスと
の整合をとれるように構成されている。
【００２２】図５において、Ｑｐ０，Ｑｎ０が本来の最
終出力段を構成する出力ＭＯＳＦＥＴであり、本実施例
の出力バッファ１２は、電源電圧ＶDDと外部端子１１と
の間に前記出力ＭＯＳＦＥＴ Ｑｐ０と並列に接続され
た５個のＰチャネルＭＯＳＦＥＴ Ｑｐ１〜Ｑｐ５と、
外部端子１１と接地点ＧＮＤとの間に前記出力ＭＯＳＦ
ＥＴ Ｑｎ０と並列に接続された５個のＮチャネルＭＯ
ＳＦＥＴ Ｑｎ１〜Ｑｎ５と、前記出力ＭＯＳＦＥＴ
Ｑｐ１〜Ｑｐ５のゲート端子に接続されインピーダンス
制御信号Ｐ１〜Ｐ５と出力制御回路ＯＣＣからの信号Ａ
とを入力とするＮＡＮＤゲートＧ１〜Ｇ５と、前記出力
ＭＯＳＦＥＴ Ｑｎ１〜Ｑｎ５のゲート端子に接続され
インピーダンス制御信号Ｐ６〜Ｐ１０と出力制御回路Ｏ
ＣＣからの信号／Ａとを入力とするＮＯＲゲートＧ６〜
Ｇ１０とによりインピーダンス調整回路ＩＴＣが構成さ
れている。
終出力段を構成する出力ＭＯＳＦＥＴであり、本実施例
の出力バッファ１２は、電源電圧ＶDDと外部端子１１と
の間に前記出力ＭＯＳＦＥＴ Ｑｐ０と並列に接続され
た５個のＰチャネルＭＯＳＦＥＴ Ｑｐ１〜Ｑｐ５と、
外部端子１１と接地点ＧＮＤとの間に前記出力ＭＯＳＦ
ＥＴ Ｑｎ０と並列に接続された５個のＮチャネルＭＯ
ＳＦＥＴ Ｑｎ１〜Ｑｎ５と、前記出力ＭＯＳＦＥＴ
Ｑｐ１〜Ｑｐ５のゲート端子に接続されインピーダンス
制御信号Ｐ１〜Ｐ５と出力制御回路ＯＣＣからの信号Ａ
とを入力とするＮＡＮＤゲートＧ１〜Ｇ５と、前記出力
ＭＯＳＦＥＴ Ｑｎ１〜Ｑｎ５のゲート端子に接続され
インピーダンス制御信号Ｐ６〜Ｐ１０と出力制御回路Ｏ
ＣＣからの信号／Ａとを入力とするＮＯＲゲートＧ６〜
Ｇ１０とによりインピーダンス調整回路ＩＴＣが構成さ
れている。
【００２３】このインピーダンス調整回路ＩＴＣは、イ
ンピーダンス制御信号Ｐ１〜Ｐ１０によって、出力制御
信号Ａ，／Ａが印加されるＭＯＳＦＥＴの数を制御する
ことにより、伝送線とのインピーダンスの整合を図ると
共にＰＭＯＳ側とＮＭＯＳ側のコンダクタンスの比を調
整して、所望の中間レベルを得るようにされている。ま
た、本実施例の出力バッファ１２においては、ＰＭＯＳ
とＮＭＯＳを同時にオフさせて出力ハイインピーダンス
状態を取り得るようにするため、出力すべきデータＤｉ
ｎおよびイネーブル信号ＥＮを入力とするＮＯＲゲート
Ｇ１１と、ＤｉｎとＥＮの反転信号／ＥＮを入力とする
ＮＡＮＤゲートＧ１２と、イネーブル信号ＥＮの反転信
号を生成するインバータＧ１３とからなる出力制御回路
ＯＣＣが設けられている。
ンピーダンス制御信号Ｐ１〜Ｐ１０によって、出力制御
信号Ａ，／Ａが印加されるＭＯＳＦＥＴの数を制御する
ことにより、伝送線とのインピーダンスの整合を図ると
共にＰＭＯＳ側とＮＭＯＳ側のコンダクタンスの比を調
整して、所望の中間レベルを得るようにされている。ま
た、本実施例の出力バッファ１２においては、ＰＭＯＳ
とＮＭＯＳを同時にオフさせて出力ハイインピーダンス
状態を取り得るようにするため、出力すべきデータＤｉ
ｎおよびイネーブル信号ＥＮを入力とするＮＯＲゲート
Ｇ１１と、ＤｉｎとＥＮの反転信号／ＥＮを入力とする
ＮＡＮＤゲートＧ１２と、イネーブル信号ＥＮの反転信
号を生成するインバータＧ１３とからなる出力制御回路
ＯＣＣが設けられている。
【００２４】これによって、イネーブル信号ＥＮがハイ
レベルにされると、出力ＭＯＳＦＥＴ Ｑｐ０〜Ｑｐ５
およびＱｎ０〜Ｑｎ５が全てオフされて出力端子がハイ
インピーダンス状態にされる。また、イネーブル信号Ｅ
Ｎがロウレベルにされると、ゲートＧ１〜Ｇ１０のうち
そのときインピーダンス制御信号Ｐ１〜Ｐ１０がハイレ
ベルにされているものに対応する出力ＭＯＳＦＥＴが出
力データＤｉｎに応じてオンまたはオフ状態にされるこ
とにより、所望の論理レベルの信号が出力されることと
なる。
レベルにされると、出力ＭＯＳＦＥＴ Ｑｐ０〜Ｑｐ５
およびＱｎ０〜Ｑｎ５が全てオフされて出力端子がハイ
インピーダンス状態にされる。また、イネーブル信号Ｅ
Ｎがロウレベルにされると、ゲートＧ１〜Ｇ１０のうち
そのときインピーダンス制御信号Ｐ１〜Ｐ１０がハイレ
ベルにされているものに対応する出力ＭＯＳＦＥＴが出
力データＤｉｎに応じてオンまたはオフ状態にされるこ
とにより、所望の論理レベルの信号が出力されることと
なる。
【００２５】なお、インピーダンス制御信号Ｐ１〜Ｐ１
０は、図示しないコントロールレジスタに設定された制
御データに応じて生成される。このレジスタには、電源
投入時のイニシャライズ等により制御データの設定が行
われるようにされる。レジスタの代わりにヒューズなど
のトリミング可能な素子を含むトリミング回路によって
インピーダンス制御信号Ｐ１〜Ｐ１０を生成するように
構成することも可能である。また、上記出力端子をハイ
インピーダンスにする機能はテストのために設けられた
機能であり、必ずしも設ける必要はない。
０は、図示しないコントロールレジスタに設定された制
御データに応じて生成される。このレジスタには、電源
投入時のイニシャライズ等により制御データの設定が行
われるようにされる。レジスタの代わりにヒューズなど
のトリミング可能な素子を含むトリミング回路によって
インピーダンス制御信号Ｐ１〜Ｐ１０を生成するように
構成することも可能である。また、上記出力端子をハイ
インピーダンスにする機能はテストのために設けられた
機能であり、必ずしも設ける必要はない。
【００２６】次に、本発明の第２の実施例を、図６およ
び図７を用いて説明する。図６の第２実施例は、入力バ
ッファ１３Ａ１，１３Ａ２および１３Ｂ１，１３Ｂ２と
して、図７（Ａ），（Ｂ）に示すようなラッチ内蔵型の
ＮＭＯＳアンプとＰＭＯＳアンプを用いるようにしたも
のである。また、この実施例では、入力バッファ１３Ａ
１，１３Ａ２および１３Ｂ１，１３Ｂ２の参照電圧Ｖre
f1，Ｖref2をチップ外部から与えるための外部端子１７
Ａ１，１７Ａ２と１７Ｂ１，１７Ｂ２が設けられている
が、図１の第１実施例と同様にチップ内部に参照電圧Ｖ
ref1，Ｖref2を発生する抵抗分割回路１５Ａ，１５Ｂを
設けるようにしても良い。
び図７を用いて説明する。図６の第２実施例は、入力バ
ッファ１３Ａ１，１３Ａ２および１３Ｂ１，１３Ｂ２と
して、図７（Ａ），（Ｂ）に示すようなラッチ内蔵型の
ＮＭＯＳアンプとＰＭＯＳアンプを用いるようにしたも
のである。また、この実施例では、入力バッファ１３Ａ
１，１３Ａ２および１３Ｂ１，１３Ｂ２の参照電圧Ｖre
f1，Ｖref2をチップ外部から与えるための外部端子１７
Ａ１，１７Ａ２と１７Ｂ１，１７Ｂ２が設けられている
が、図１の第１実施例と同様にチップ内部に参照電圧Ｖ
ref1，Ｖref2を発生する抵抗分割回路１５Ａ，１５Ｂを
設けるようにしても良い。
【００２７】図７（Ａ），（Ｂ）に示すラッチ内蔵型の
ＮＭＯＳアンプとＰＭＯＳアンプは、入力差動トランジ
スタＱ１，Ｑ２とそれぞれドレインが共通接続された第
２差動トランジスタＱ１１，Ｑ１２を有し、Ｑ１，Ｑ２
とＱ１１，Ｑ１２とでそれぞれアクティブ負荷ＭＯＳＦ
ＥＴ Ｑ３，Ｑ４を共有するようにした二重差動型の構
造をなしている。また、第２差動トランジスタＱ１１と
Ｑ１２のゲート端子にはそれぞれ第１差動トランジスタ
Ｑ２とＱ１のドレイン電圧が印加され、第２差動トラン
ジスタＱ１１，Ｑ１２の共通ソースには第２の定電流用
ＭＯＳＦＥＴＱ１５が接続されている。
ＮＭＯＳアンプとＰＭＯＳアンプは、入力差動トランジ
スタＱ１，Ｑ２とそれぞれドレインが共通接続された第
２差動トランジスタＱ１１，Ｑ１２を有し、Ｑ１，Ｑ２
とＱ１１，Ｑ１２とでそれぞれアクティブ負荷ＭＯＳＦ
ＥＴ Ｑ３，Ｑ４を共有するようにした二重差動型の構
造をなしている。また、第２差動トランジスタＱ１１と
Ｑ１２のゲート端子にはそれぞれ第１差動トランジスタ
Ｑ２とＱ１のドレイン電圧が印加され、第２差動トラン
ジスタＱ１１，Ｑ１２の共通ソースには第２の定電流用
ＭＯＳＦＥＴＱ１５が接続されている。
【００２８】そして、入力差動トランジスタＱ１，Ｑ２
の共通ソースに接続された定電流用ＭＯＳＦＥＴ Ｑ５
のゲート端子にはクロック信号ＣＫまたは／ＣＫが印加
され、第２の定電流用ＭＯＳＦＥＴ Ｑ１５のゲート端
子には、逆相のクロック信号／ＣＫまたはＣＫが印加さ
れ、トランジスタＱ５とＱ１５は相補的にオン、オフさ
れる。これにより、図７（Ａ），（Ｂ）に示すラッチ内
蔵型のＮＭＯＳアンプとＰＭＯＳアンプは、クロック信
号ＣＫまたは／ＣＫにより本来の定電流用ＭＯＳＦＥＴ
Ｑ５がオンされると差動増幅動作を行ない、その後ク
ロック信号ＣＫまたは／ＣＫが反転すると直前に増幅し
た信号を保持するホールド状態に移行するような動作を
する。
の共通ソースに接続された定電流用ＭＯＳＦＥＴ Ｑ５
のゲート端子にはクロック信号ＣＫまたは／ＣＫが印加
され、第２の定電流用ＭＯＳＦＥＴ Ｑ１５のゲート端
子には、逆相のクロック信号／ＣＫまたはＣＫが印加さ
れ、トランジスタＱ５とＱ１５は相補的にオン、オフさ
れる。これにより、図７（Ａ），（Ｂ）に示すラッチ内
蔵型のＮＭＯＳアンプとＰＭＯＳアンプは、クロック信
号ＣＫまたは／ＣＫにより本来の定電流用ＭＯＳＦＥＴ
Ｑ５がオンされると差動増幅動作を行ない、その後ク
ロック信号ＣＫまたは／ＣＫが反転すると直前に増幅し
た信号を保持するホールド状態に移行するような動作を
する。
【００２９】上記のようなラッチ内蔵型のＮＭＯＳアン
プとＰＭＯＳアンプを入力バッファ１３Ａ１，１３Ａ２
および１３Ｂ１，１３Ｂ２として使用し伝送線２０で接
続されたチップからなるシステムにおいては、データの
伝送ディレイを、図２（Ａ），図３（Ａ）に示すような
ラッチを内蔵していないＮＭＯＳアンプとＰＭＯＳアン
プを使用したシステムに比べて少なくすることができ
る。これは、ラッチを内蔵していないＮＭＯＳアンプと
ＰＭＯＳアンプを使用したシステムにおけるデータ伝送
のディレイは、図６に破線の矢印で示すように、送信側
の出力データラッチ１５ＢのディレイTpd-FFと、出力バ
ッファ１２ＢのディレイTpd-outと、伝送線でのディレ
イTpd-LINEと、入力バッファ１３Ａ１，１３Ａ２でのデ
ィレイTpd-INと、入力データラッチ１４Ａがデータをラ
ッチ可能になるまでのセットアップ時間Tsetupとの和に
相当する。これに対し、第２実施例を適用したシステム
では、実線の矢印で示すように、入力バッファ１３Ａ
１，１３Ａ２でのディレイTpd-INが見えなくなるので、
その分だけデータ伝送ディレイが少なくなるためであ
る。
プとＰＭＯＳアンプを入力バッファ１３Ａ１，１３Ａ２
および１３Ｂ１，１３Ｂ２として使用し伝送線２０で接
続されたチップからなるシステムにおいては、データの
伝送ディレイを、図２（Ａ），図３（Ａ）に示すような
ラッチを内蔵していないＮＭＯＳアンプとＰＭＯＳアン
プを使用したシステムに比べて少なくすることができ
る。これは、ラッチを内蔵していないＮＭＯＳアンプと
ＰＭＯＳアンプを使用したシステムにおけるデータ伝送
のディレイは、図６に破線の矢印で示すように、送信側
の出力データラッチ１５ＢのディレイTpd-FFと、出力バ
ッファ１２ＢのディレイTpd-outと、伝送線でのディレ
イTpd-LINEと、入力バッファ１３Ａ１，１３Ａ２でのデ
ィレイTpd-INと、入力データラッチ１４Ａがデータをラ
ッチ可能になるまでのセットアップ時間Tsetupとの和に
相当する。これに対し、第２実施例を適用したシステム
では、実線の矢印で示すように、入力バッファ１３Ａ
１，１３Ａ２でのディレイTpd-INが見えなくなるので、
その分だけデータ伝送ディレイが少なくなるためであ
る。
【００３０】なお、図７のラッチ内蔵型の差動増幅回路
の応用例として、次のような半導体集積回路が考えられ
る。すなわち、従来例を示す図１１における入力バッフ
ァＩＢＦを構成する差動増幅回路として図７の回路を使
用するというものである。このような構成によれば、参
照電圧Ｖref1，Ｖref2の切り替えによる受信データのジ
ッタを低減するという効果は得られないものの、従来の
ラッチを内蔵していない差動増幅回路を入力バッファＩ
ＢＦとして使用したシステムに比べて伝送データのディ
レイを少なくすることができるという効果が得られる。
の応用例として、次のような半導体集積回路が考えられ
る。すなわち、従来例を示す図１１における入力バッフ
ァＩＢＦを構成する差動増幅回路として図７の回路を使
用するというものである。このような構成によれば、参
照電圧Ｖref1，Ｖref2の切り替えによる受信データのジ
ッタを低減するという効果は得られないものの、従来の
ラッチを内蔵していない差動増幅回路を入力バッファＩ
ＢＦとして使用したシステムに比べて伝送データのディ
レイを少なくすることができるという効果が得られる。
【００３１】また、このような実施例においては、出力
バッファ１２の前段に設けられる出力データレジスタ
（図１の１４に相当）のデータ取り込みを例えばクロッ
クＣＫの立上がりタイミングで行ない、ＮＭＯＳアンプ
とＰＭＯＳアンプのデータ取り込みをクロックＣＫの立
下がりタイミングで行なうようにすることで、出力信号
と入力信号が衝突すなわち同時に同一方向に変化したと
しても、そのタイミングではＮＭＯＳアンプとＰＭＯＳ
アンプがデータの取り込みを行なわないようにしてい
る。これにより、従来の回路で生じていたデータの衝突
による受信データのディレイ変動という現象を回避する
ことができる。
バッファ１２の前段に設けられる出力データレジスタ
（図１の１４に相当）のデータ取り込みを例えばクロッ
クＣＫの立上がりタイミングで行ない、ＮＭＯＳアンプ
とＰＭＯＳアンプのデータ取り込みをクロックＣＫの立
下がりタイミングで行なうようにすることで、出力信号
と入力信号が衝突すなわち同時に同一方向に変化したと
しても、そのタイミングではＮＭＯＳアンプとＰＭＯＳ
アンプがデータの取り込みを行なわないようにしてい
る。これにより、従来の回路で生じていたデータの衝突
による受信データのディレイ変動という現象を回避する
ことができる。
【００３２】次に、本発明の第３の実施例を、図８およ
び図９を用いて説明する。図８の第３実施例は、第１の
実施例（図１）すなわち入力バッファ１３Ａ１，１３Ａ
２および１３Ｂ１，１３Ｂ２として、図２（Ａ）と図３
（Ａ）に示すようなラッチを内蔵していないＮＭＯＳア
ンプとＰＭＯＳアンプを用いたシステムの不具合を改良
した実施例である。具体的には、ラッチを内蔵していな
いＮＭＯＳアンプとＰＭＯＳアンプを用いた第１の実施
例においては、送信データTDATAの出力タイミングとセ
レクタ１４の切替えタイミングとの関係やＮＭＯＳアン
プとＰＭＯＳアンプの動作速度の関係で、セレクタ１４
の出力信号Ｑ２にヒゲ状のパルスが生じて内部回路が誤
動作する可能性が考えられる。そこで、この第３実施例
では、図８に示されているように、送信データTDATAと
セレクタ１４の出力信号Ｑ２とを入力とするイクスクル
ーシブＯＲゲート１８Ａを有するハザード防止回路１８
を設けたものである。
び図９を用いて説明する。図８の第３実施例は、第１の
実施例（図１）すなわち入力バッファ１３Ａ１，１３Ａ
２および１３Ｂ１，１３Ｂ２として、図２（Ａ）と図３
（Ａ）に示すようなラッチを内蔵していないＮＭＯＳア
ンプとＰＭＯＳアンプを用いたシステムの不具合を改良
した実施例である。具体的には、ラッチを内蔵していな
いＮＭＯＳアンプとＰＭＯＳアンプを用いた第１の実施
例においては、送信データTDATAの出力タイミングとセ
レクタ１４の切替えタイミングとの関係やＮＭＯＳアン
プとＰＭＯＳアンプの動作速度の関係で、セレクタ１４
の出力信号Ｑ２にヒゲ状のパルスが生じて内部回路が誤
動作する可能性が考えられる。そこで、この第３実施例
では、図８に示されているように、送信データTDATAと
セレクタ１４の出力信号Ｑ２とを入力とするイクスクル
ーシブＯＲゲート１８Ａを有するハザード防止回路１８
を設けたものである。
【００３３】この実施例におけるハザード防止回路１８
は、前記イクスクルーシブＯＲゲート１８Ａと、出力バ
ッファ１２の出力段を構成するＭＯＳＦＥＴ Ｔｒ１と
Ｔｒ２のゲート端子を駆動するインバータＩＮＶ１，Ｉ
ＮＶ２の出力のいずれかを選択するセレクタ１８Ｂと、
インバータＩＮＶ１，ＩＮＶ２の入力のいずれかを選択
するセレクタ１８Ｃと、セレクタ１８Ｂまたは１８Ｃの
出力のいずれかを選択するセレクタ１８Ｄとから構成さ
れており、セレクタ１８Ｂと１８Ｃは送信データTDATA
に応じて切替え制御が行なわれ、セレクタ１８Ｄは前記
イクスクルーシブＯＲゲート１８Ａの出力によって切替
え制御が行なわれるように構成されている。
は、前記イクスクルーシブＯＲゲート１８Ａと、出力バ
ッファ１２の出力段を構成するＭＯＳＦＥＴ Ｔｒ１と
Ｔｒ２のゲート端子を駆動するインバータＩＮＶ１，Ｉ
ＮＶ２の出力のいずれかを選択するセレクタ１８Ｂと、
インバータＩＮＶ１，ＩＮＶ２の入力のいずれかを選択
するセレクタ１８Ｃと、セレクタ１８Ｂまたは１８Ｃの
出力のいずれかを選択するセレクタ１８Ｄとから構成さ
れており、セレクタ１８Ｂと１８Ｃは送信データTDATA
に応じて切替え制御が行なわれ、セレクタ１８Ｄは前記
イクスクルーシブＯＲゲート１８Ａの出力によって切替
え制御が行なわれるように構成されている。
【００３４】図９には、図８の実施例における各信号の
タイミングが示されている。図８の実施例は、ハザード
防止回路１８によって、送信データTDATAとセレクタ１
４の出力信号Ｑ２の論理レベルが異なる時はセレクタ１
４の切替え信号ＳＥＬの変化タイミングを早くし、送信
データTDATAとセレクタ１４の出力信号Ｑ２の論理レベ
ルが同じ時はセレクタ１４の切替え信号ＳＥＬの変化タ
イミングを遅くするように働く。これにより、セレクタ
１４の出力信号Ｑ２にヒゲ状のパルスが生じて内部回路
が誤動作するのを回避することができる。
タイミングが示されている。図８の実施例は、ハザード
防止回路１８によって、送信データTDATAとセレクタ１
４の出力信号Ｑ２の論理レベルが異なる時はセレクタ１
４の切替え信号ＳＥＬの変化タイミングを早くし、送信
データTDATAとセレクタ１４の出力信号Ｑ２の論理レベ
ルが同じ時はセレクタ１４の切替え信号ＳＥＬの変化タ
イミングを遅くするように働く。これにより、セレクタ
１４の出力信号Ｑ２にヒゲ状のパルスが生じて内部回路
が誤動作するのを回避することができる。
【００３５】なお、入力バッファ１３Ａ１，１３Ａ２お
よび１３Ｂ１，１３Ｂ２として、図７（Ａ），（Ｂ）に
示すようなラッチ内蔵型のＮＭＯＳアンプとＰＭＯＳア
ンプを用いた第２の実施例（図６）においては、ラッチ
回路１６Ａ，１６Ｂによるセレクタ１４Ａ，１４Ｂの出
力信号のラッチタイミングを、上記ヒゲが発生するタイ
ミングとずれるように設定することにより、本実施例の
ようなハザード防止回路１８は不要である。
よび１３Ｂ１，１３Ｂ２として、図７（Ａ），（Ｂ）に
示すようなラッチ内蔵型のＮＭＯＳアンプとＰＭＯＳア
ンプを用いた第２の実施例（図６）においては、ラッチ
回路１６Ａ，１６Ｂによるセレクタ１４Ａ，１４Ｂの出
力信号のラッチタイミングを、上記ヒゲが発生するタイ
ミングとずれるように設定することにより、本実施例の
ようなハザード防止回路１８は不要である。
【００３６】次に、本発明の第４の実施例を、図１０を
用いて説明する。図１０の実施例は、半導体チップ１０
Ａ−１０Ｂ間において伝送線２０を介して多値レベルで
データを伝送するようにしたものである。ただし、デー
タの伝達方向は一方向（図ではＡからＢ）である。図示
しないが、逆方向のデータ送信のために半導体チップ１
０Ｂから１０Ａへデータを伝送するための送信回路がチ
ップ１０Ｂに、また受信回路がチップ１０Ａに設けられ
る。また、この実施例では、伝送線２０の受信端側に終
端抵抗Ｒｅが設けられる。
用いて説明する。図１０の実施例は、半導体チップ１０
Ａ−１０Ｂ間において伝送線２０を介して多値レベルで
データを伝送するようにしたものである。ただし、デー
タの伝達方向は一方向（図ではＡからＢ）である。図示
しないが、逆方向のデータ送信のために半導体チップ１
０Ｂから１０Ａへデータを伝送するための送信回路がチ
ップ１０Ｂに、また受信回路がチップ１０Ａに設けられ
る。また、この実施例では、伝送線２０の受信端側に終
端抵抗Ｒｅが設けられる。
【００３７】この実施例における送信回路は、２ビット
の送信データTDATA-A，TDATA-Bをラッチするフリップフ
ロップＦＦ１，ＦＦ２と、該フリップフロップＦＦ１，
ＦＦ２にラッチされたデータを入力とするＯＲゲートＧ
２１およびＡＮＤゲートＧ２２と、出力ノードが外部端
子１１Ａに接続されたＣＭＯＳインバータ１９Ａおよび
プッシュプル出力段１９Ｂとにより構成されている。こ
のうちＣＭＯＳインバータ１９Ａを構成するＭＯＳＦＥ
Ｔ Ｔｒ３とＴｒ４のゲート端子には前記フリップフロ
ップＦＦ１の出力信号が入力される。また、プッシュプ
ル出力段１９Ｂを構成するＭＯＳＦＥＴ Ｔｒ１とＴｒ
２のゲート端子には前記ＯＲゲートＧ２１とＡＮＤゲー
トＧ２２の出力信号がそれぞれ入力される。
の送信データTDATA-A，TDATA-Bをラッチするフリップフ
ロップＦＦ１，ＦＦ２と、該フリップフロップＦＦ１，
ＦＦ２にラッチされたデータを入力とするＯＲゲートＧ
２１およびＡＮＤゲートＧ２２と、出力ノードが外部端
子１１Ａに接続されたＣＭＯＳインバータ１９Ａおよび
プッシュプル出力段１９Ｂとにより構成されている。こ
のうちＣＭＯＳインバータ１９Ａを構成するＭＯＳＦＥ
Ｔ Ｔｒ３とＴｒ４のゲート端子には前記フリップフロ
ップＦＦ１の出力信号が入力される。また、プッシュプ
ル出力段１９Ｂを構成するＭＯＳＦＥＴ Ｔｒ１とＴｒ
２のゲート端子には前記ＯＲゲートＧ２１とＡＮＤゲー
トＧ２２の出力信号がそれぞれ入力される。
【００３８】一方、受信側のチップ１０Ｂの受信回路
は、受信データが入力される外部端子１０Ｂに非反転入
力端子が接続され、反転入力端子には各々レベルが異な
る参照電圧Ｖref1，Ｖref2，Ｖref3（Ｖref1＞Ｖref2＞
Ｖref3）が印加された３個の差動増幅回路からなる入力
回路ＩＢＦ１，ＩＢＦ２，ＩＢＦ３と、入力回路ＩＢＦ
１とＩＢＦ２の出力を入力とするＯＲゲートＧ３１と、
ＩＢＦ２の出力とＩＢＦ３の反転出力とを入力とするＡ
ＮＤゲートＧ３２と、このＡＮＤゲートＧ３２の出力と
前記入力回路ＩＢＦ１の出力を入力とするＯＲゲートＧ
３３とから構成されている。
は、受信データが入力される外部端子１０Ｂに非反転入
力端子が接続され、反転入力端子には各々レベルが異な
る参照電圧Ｖref1，Ｖref2，Ｖref3（Ｖref1＞Ｖref2＞
Ｖref3）が印加された３個の差動増幅回路からなる入力
回路ＩＢＦ１，ＩＢＦ２，ＩＢＦ３と、入力回路ＩＢＦ
１とＩＢＦ２の出力を入力とするＯＲゲートＧ３１と、
ＩＢＦ２の出力とＩＢＦ３の反転出力とを入力とするＡ
ＮＤゲートＧ３２と、このＡＮＤゲートＧ３２の出力と
前記入力回路ＩＢＦ１の出力を入力とするＯＲゲートＧ
３３とから構成されている。
【００３９】そして、この実施例においては、前記入力
回路ＩＢＦ１，ＩＢＦ２，ＩＢＦ３のうちＩＢＦ１は差
動トランジスタがＮチャネルＭＯＳＦＥＴからなるＮＭ
ＯＳセンスアンプが、またＩＢＦ３は差動トランジスタ
がＰチャネルＭＯＳＦＥＴからなるＰＭＯＳセンスアン
プが用いられている。ＩＢＦ３はＮＭＯＳセンスアン
プ、ＰＭＯＳセンスアンプのどちらでもよい。参照電圧
Ｖref1，Ｖref2，Ｖref3は、それぞれ電源電圧ＶDDの６
／７，４／７，２／７のようなレベルとされる。これに
よって、参照電圧Ｖref1とＶref3が差動増幅回路のＶre
f設定可能範囲からはずれて入力信号のレベルを判定で
きなくなるのを回避することができる。
回路ＩＢＦ１，ＩＢＦ２，ＩＢＦ３のうちＩＢＦ１は差
動トランジスタがＮチャネルＭＯＳＦＥＴからなるＮＭ
ＯＳセンスアンプが、またＩＢＦ３は差動トランジスタ
がＰチャネルＭＯＳＦＥＴからなるＰＭＯＳセンスアン
プが用いられている。ＩＢＦ３はＮＭＯＳセンスアン
プ、ＰＭＯＳセンスアンプのどちらでもよい。参照電圧
Ｖref1，Ｖref2，Ｖref3は、それぞれ電源電圧ＶDDの６
／７，４／７，２／７のようなレベルとされる。これに
よって、参照電圧Ｖref1とＶref3が差動増幅回路のＶre
f設定可能範囲からはずれて入力信号のレベルを判定で
きなくなるのを回避することができる。
【００４０】この実施例における入力回路ＩＢＦ１，Ｉ
ＢＦ２，ＩＢＦ３は、図７（Ａ），（Ｂ）に示すような
フリップフロップ内蔵型の差動アンプでも、図２（Ａ）
および図３（Ａ）のようなフリップフロップを内蔵しな
い通常の差動アンプでも良い。参照電圧Ｖref1，Ｖref
2，Ｖref3は図１０に示されているように、チップ外部
から与えても良いが、チップ内部に抵抗分割回路などか
らなる参照電圧発生回路を設けても良い。
ＢＦ２，ＩＢＦ３は、図７（Ａ），（Ｂ）に示すような
フリップフロップ内蔵型の差動アンプでも、図２（Ａ）
および図３（Ａ）のようなフリップフロップを内蔵しな
い通常の差動アンプでも良い。参照電圧Ｖref1，Ｖref
2，Ｖref3は図１０に示されているように、チップ外部
から与えても良いが、チップ内部に抵抗分割回路などか
らなる参照電圧発生回路を設けても良い。
【００４１】次に、本実施例におけるデータの伝送動作
について説明する。先ず、送信回路は、送信データTDAT
A-A，TDATA-Bに応じて出力トランジスタＴｒ１〜Ｔｒ４
を選択的にオンさせる。これにより、受信側のチップ１
０Ｂの外部端子１１Ｂは、オンされたトランジスタのオ
ン抵抗と伝送線２０の終端抵抗Ｒｅの抵抗値との比に応
じた電位に変化され、この電位が受信側のチップ１０Ｂ
の差動増幅回路からなる３つの入力回路ＩＢＦ１，ＩＢ
Ｆ２，ＩＢＦ３で参照電圧Ｖref1，Ｖref2，Ｖref3と比
較されることで判別され、入力回路ＩＢＦ１，ＩＢＦ
２，ＩＢＦ３の出力の組合せに応じて論理ゲートＧ３１
〜Ｇ３が送信データTDATA-A，TDATA-Bと同一の受信デー
タRDATA-A，RDATA-Bを復元しフリップフロップＦＦ１
１，ＦＦ１２によってラッチされ、内部回路へ供給され
る。
について説明する。先ず、送信回路は、送信データTDAT
A-A，TDATA-Bに応じて出力トランジスタＴｒ１〜Ｔｒ４
を選択的にオンさせる。これにより、受信側のチップ１
０Ｂの外部端子１１Ｂは、オンされたトランジスタのオ
ン抵抗と伝送線２０の終端抵抗Ｒｅの抵抗値との比に応
じた電位に変化され、この電位が受信側のチップ１０Ｂ
の差動増幅回路からなる３つの入力回路ＩＢＦ１，ＩＢ
Ｆ２，ＩＢＦ３で参照電圧Ｖref1，Ｖref2，Ｖref3と比
較されることで判別され、入力回路ＩＢＦ１，ＩＢＦ
２，ＩＢＦ３の出力の組合せに応じて論理ゲートＧ３１
〜Ｇ３が送信データTDATA-A，TDATA-Bと同一の受信デー
タRDATA-A，RDATA-Bを復元しフリップフロップＦＦ１
１，ＦＦ１２によってラッチされ、内部回路へ供給され
る。
【００４２】次の表１に、送信データTDATA-A，TDATA-B
と、出力トランジスタＴｒ１〜Ｔｒ４のオン／オフ状態
と、伝送線２０の電位と、受信側チップの入力回路ＩＢ
Ｆ１，ＩＢＦ２，ＩＢＦ３の出力ＳＡ１，ＳＡ２，ＳＡ
３と、受信データRDATA-A，RDATA-Bの関係を示す。
と、出力トランジスタＴｒ１〜Ｔｒ４のオン／オフ状態
と、伝送線２０の電位と、受信側チップの入力回路ＩＢ
Ｆ１，ＩＢＦ２，ＩＢＦ３の出力ＳＡ１，ＳＡ２，ＳＡ
３と、受信データRDATA-A，RDATA-Bの関係を示す。
【００４３】
【表１】
【００４４】表１より、２ビットの送信データTDATA-
A，TDATA-Bが４値レベルの信号に変換されて伝送線によ
り伝達され、再び２ビットの受信データRDATA-A，RDATA
-Bに正しく復元されることが分かる。
A，TDATA-Bが４値レベルの信号に変換されて伝送線によ
り伝達され、再び２ビットの受信データRDATA-A，RDATA
-Bに正しく復元されることが分かる。
【００４５】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。以上の説明
では主として本発明者によってなされた発明をその背景
となった利用分野である半導体集積回路間の双方向デー
タ送信について説明したが、本発明は半導体集積回路を
搭載したボードシステム間での双方向データ送信に利用
することができる。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。以上の説明
では主として本発明者によってなされた発明をその背景
となった利用分野である半導体集積回路間の双方向デー
タ送信について説明したが、本発明は半導体集積回路を
搭載したボードシステム間での双方向データ送信に利用
することができる。
【００４６】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、同時双方向インタフェース
を有する半導体集積回路の電源電圧が低電圧化されても
正確に受信データを判別することができる。また、２つ
の半導体集積回路間の同時双方向データ伝送の際に、受
信データの判別のための参照電圧の切替えによる信号の
遅延時間の変動がなく受信データのジッタを小さくする
ことが可能になるという効果がある。
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。すなわち、同時双方向インタフェース
を有する半導体集積回路の電源電圧が低電圧化されても
正確に受信データを判別することができる。また、２つ
の半導体集積回路間の同時双方向データ伝送の際に、受
信データの判別のための参照電圧の切替えによる信号の
遅延時間の変動がなく受信データのジッタを小さくする
ことが可能になるという効果がある。
【図１】本発明を適用した同時双方向インタフェースを
有する半導体集積回路およびそれを用いたシステムの第
１の実施例を示すブロック図である。
有する半導体集積回路およびそれを用いたシステムの第
１の実施例を示すブロック図である。
【図２】入力回路の一例としてのＮＭＯＳ差動アンプを
示す回路図およびそのアンプにおけるＶref設定可能電
圧と参照電圧Ｖrefとの関係を示す図である。
示す回路図およびそのアンプにおけるＶref設定可能電
圧と参照電圧Ｖrefとの関係を示す図である。
【図３】入力回路の一例としてのＰＭＯＳ差動アンプを
示す回路図およびそのアンプにおけるＶref設定可能電
圧と参照電圧Ｖrefとの関係を示す図である。
示す回路図およびそのアンプにおけるＶref設定可能電
圧と参照電圧Ｖrefとの関係を示す図である。
【図４】第１の実施例における送信データとアンプの出
力および受信データとの関係を示すタイミングチャート
である。
力および受信データとの関係を示すタイミングチャート
である。
【図５】同時双方向インタフェースに好適な出力バッフ
ァの具体例を示す回路構成図である。
ァの具体例を示す回路構成図である。
【図６】本発明を適用した同時双方向インタフェースを
有する半導体集積回路およびそれを用いたシステムの第
２の実施例を示すブロック図である。
有する半導体集積回路およびそれを用いたシステムの第
２の実施例を示すブロック図である。
【図７】第２の実施例における入力回路の一例としての
ＰＭＯＳ差動アンプおよびＮＭＯＳ差動アンプを示す回
路図である。
ＰＭＯＳ差動アンプおよびＮＭＯＳ差動アンプを示す回
路図である。
【図８】本発明の同時双方向インタフェースの第３の実
施例を示す回路構成図である。
施例を示す回路構成図である。
【図９】第３の実施例における送信データとアンプの出
力および制御信号との関係を示すタイミングチャートで
ある。
力および制御信号との関係を示すタイミングチャートで
ある。
【図１０】本発明の同時双方向インタフェースの第４の
実施例を示す回路構成図である。
実施例を示す回路構成図である。
【図１１】従来の同時双方向インタフェースの構成例を
示す回路構成図である。
示す回路構成図である。
【図１２】従来の同時双方向インタフェースにおける送
信データと観測点（伝送線）の信号と受信データの関係
を示すタイミングチャートである。
信データと観測点（伝送線）の信号と受信データの関係
を示すタイミングチャートである。
１０Ａ，１０Ｂ 半導体チップ（半導体集積回路）
１１Ａ，１１Ｂ 外部端子
１２Ａ，１２Ｂ 出力バッファ
１３Ａ，１３Ｂ 入力バッファ
１４Ａ，１４Ｂ セレクタ
１５Ａ，１５Ｂ 出力データラッチ回路
１６Ａ，１６Ｂ 出力データラッチ回路
１７Ａ，１７Ｂ 抵抗分割回路
１８ ハザード防止回路
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 高橋 敏郎
東京都青梅市新町六丁目16番地の３ 株式
会社日立製作所デバイス開発センタ内
Ｆターム(参考） 5J042 BA13 BA18 CA00 CA09 CA14
CA18 DA04
5J056 AA11 AA40 BB16 BB18 BB24
CC00 CC14 DD13 DD28 EE15
FF01 FF09 GG09 KK01
5K029 AA04 CC02 DD02 DD12 GG07
HH08
Claims (9)
- 【請求項１】 外部端子と該外部端子に接続されたデー
タ信号出力回路を備えた第１の半導体集積回路と、外部
端子と該外部端子に接続されたデータ信号入力回路を備
えた第２の半導体集積回路とが、前記外部端子に接続さ
れた伝送線を介して前記第１の半導体集積回路から前記
第２の半導体集積回路へデータ信号を送信可能に構成さ
れてなるシステムであって、 前記データ信号入力回路は、データ入力端子に入力され
た信号と参照電圧とを比較して入力信号を判別する２以
上の差動増幅回路からなり、 前記差動増幅回路のうち最も高い参照電圧が印加された
回路は入力差動トランジスタがＮチャネル型電界効果ト
ランジスタにより構成された第１タイプの差動増幅回路
からなり、前記差動増幅回路のうち最も低い参照電圧が
印加された回路は入力差動トランジスタがＰチャネル型
電界効果トランジスタにより構成された第２タイプの差
動増幅回路からなり、これらの差動増幅回路により前記
伝送線の３以上のレベルを識別することより受信データ
を判別するように構成されてなることを特徴とするデー
タ伝送システム。 - 【請求項２】 前記差動増幅回路はラッチ機能を有する
回路であることを特徴とする請求項１に記載のデータ伝
送システム。 - 【請求項３】 前記伝送線の前記第２の半導体集積回路
側の端部と電源電圧端子との間には終端抵抗が接続さ
れ、前記伝送線の多値レベルによって２ビット以上のバ
イナリ情報を同時に伝達可能に構成されていることを特
徴とする請求項１または２に記載のデータ伝送システ
ム。 - 【請求項４】 入出力兼用の外部端子と該外部端子に接
続されたデータ信号出力回路およびデータ信号入力回路
を各々備えた第１の半導体集積回路と第２の半導体集積
回路とが、前記外部端子に接続された伝送線を介して互
いにデータ伝送可能に構成されてなるシステムであっ
て、 前記データ信号入力回路は、データ入力端子に入力され
た信号と参照電圧とを比較して入力信号を判別する２以
上の差動増幅回路からなり、 前記差動増幅回路のうち最も高い参照電圧が印加された
回路は入力差動トランジスタがＮチャネル型電界効果ト
ランジスタにより構成された第１タイプの差動増幅回路
からなり、前記差動増幅回路のうち最も低い参照電圧が
印加された回路は入力差動トランジスタがＰチャネル型
電界効果トランジスタにより構成された第２タイプの差
動増幅回路からなり、これらの差動増幅回路により前記
伝送線の３以上のレベルを識別することより受信データ
を判別するように構成されてなることを特徴とする双方
向データ伝送システム。 - 【請求項５】 前記差動増幅回路の後段にはセレクタ回
路が設けられ、該セレクタ回路は当該半導体集積回路内
の前記データ信号出力回路から出力されるべきデータ信
号に応じて前記２以上の差動増幅回路のうちいずれか一
つの差動増幅回路の出力を選択して内部回路へ伝達する
ように構成されていることを特徴とする請求項４に記載
の双方向データ伝送システム。 - 【請求項６】 前記差動増幅回路はラッチ機能を有する
回路であることを特徴とする請求項５に記載の双方向デ
ータ伝送システム。 - 【請求項７】 前記データ信号出力回路から出力される
べきデータ信号と前記セレクタ回路の出力信号とに基づ
いて前記セレクタ回路の切替え制御信号のタイミングを
調整可能なハザード防止回路を備えてなることを特徴と
する請求項５に記載の双方向データ伝送システム。 - 【請求項８】 前記参照電圧を発生する回路が前記第１
の半導体集積回路と第２の半導体集積回路のそれぞれに
設けられていることを特徴とする請求項４ないし７のい
ずれかに記載の双方向データ伝送システム。 - 【請求項９】 前記データ信号出力回路には前記伝送線
のインピーダンスとの整合をとるためのインピーダンス
調整回路が設けられていることを特徴とする請求項４な
いし８のいずれかに記載の双方向データ伝送システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002027895A JP3932260B2 (ja) | 2002-02-05 | 2002-02-05 | データ伝送システム |
| US10/336,723 US7260057B2 (en) | 2002-02-05 | 2003-01-06 | Data transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002027895A JP3932260B2 (ja) | 2002-02-05 | 2002-02-05 | データ伝送システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003229917A true JP2003229917A (ja) | 2003-08-15 |
| JP3932260B2 JP3932260B2 (ja) | 2007-06-20 |
Family
ID=27749285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002027895A Expired - Lifetime JP3932260B2 (ja) | 2002-02-05 | 2002-02-05 | データ伝送システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7260057B2 (ja) |
| JP (1) | JP3932260B2 (ja) |
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| CN107924871A (zh) * | 2015-09-02 | 2018-04-17 | Pezy计算股份有限公司 | 半导体装置 |
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