JP2003204009A - 半導体装置 - Google Patents

半導体装置

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JP2003204009A
JP2003204009A JP2002292013A JP2002292013A JP2003204009A JP 2003204009 A JP2003204009 A JP 2003204009A JP 2002292013 A JP2002292013 A JP 2002292013A JP 2002292013 A JP2002292013 A JP 2002292013A JP 2003204009 A JP2003204009 A JP 2003204009A
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JP
Japan
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chip
conductive pattern
semiconductor device
electrode pads
electrode
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Application number
JP2002292013A
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English (en)
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Tetsuo Asano
哲郎 浅野
Mikito Sakakibara
幹人 榊原
Hideyuki Inotsume
秀行 猪爪
Haruhiko Sakai
春彦 境
Shigeo Kimura
茂夫 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
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Publication date
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Abstract

(57)【要約】 【課題】 従来の２連スイッチパッケージでは、ユーザ
側で入力端子の切り替えのために交差する不具合があっ
た。また、パッケージ外形も大きくなりチップの小型化
が進んでも優位性が発揮できない問題があった。 【解決手段】 １つのリードをチップ下で他のパターン
を迂回するように延在し、パターン上にチップを固着し
てチップから露出したリードに入力端子用電極パッドを
接続する。これによりＣＳＰのパッケージ内で実質ＲＦ
信号経路が交差した回路が実現し、ユーザ側での実装時
における装置の小型化が実現する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に導電パターンを工夫することにより、ユーザ側での
セットの不具合を解消する半導体装置に関する。
【０００２】
【従来の技術】携帯電話等の移動体用通信機器では、Ｇ
Ｈｚ帯のマイクロ波を使用している場合が多く、アンテ
ナの切換回路や送受信の切換回路などに、これらの高周
波信号を切り替えるためのスイッチ素子が用いられるこ
とが多い（例えば、特開平９−１８１６４２号）。その
素子としては、高周波を扱うことからガリウム・砒素
（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥ
Ｔという）を使用する事が多く、これに伴って前記スイ
ッチ回路自体を集積化したモノリシックマイクロ波集積
回路（ＭＭＩＣ）の開発が進められている。
【０００３】また、従来の半導体装置の小型化、低コス
ト化を実現するためにチップサイズパッケージが提案さ
れている。以下に、その半導体装置について、化合物半
導体であるＧａＡｓの２連スイッチング回路装置を例に
説明する（例えば、非特許文献１参照。）。
【０００４】図９は、従来の化合物半導体スイッチ回路
装置を示す回路図である。チャネル層表面にソース電
極、ゲート電極およびドレイン電極を設けた第１、第２
のＦＥＴであるＦＥＴａ１、ＦＥＴａ２および第３、第
４のＦＥＴであるＦＥＴｂ１、ＦＥＴｂ２と、第１、第
２のＦＥＴのそれぞれのソース電極（あるいはドレイン
電極）に接続された第１、第２の入力端子であるＩＮａ
１、ＩＮａ２と、第３、第４のＦＥＴのそれぞれのソー
ス電極（あるいはドレイン電極）に接続された第３、第
４の入力端子であるＩＮｂ１、ＩＮｂ２と、第１、第２
のＦＥＴのドレイン電極（あるいはソース電極）に接続
された第１の共通出力端子であるＯＵＴａと、第３、第
４のＦＥＴのドレイン電極（あるいはソース電極）に接
続された第２の共通出力端子であるＯＵＴｂと、第１、
第３のＦＥＴであるＦＥＴａ１、ＦＥＴｂ１のそれぞれ
のゲート電極と第１の制御端子であるＣｔｌ―１とを接
続する抵抗Ｒａ１、Ｒｂ１と、第２、第４のＦＥＴであ
るＦＥＴａ２、ＦＥＴｂ２のそれぞれのゲート電極と第
２の制御端子であるＣｔｌ―２とを接続する抵抗Ｒａ
２、Ｒｂ２とから構成される。
【０００５】抵抗Ｒａ１、Ｒａ２およびＲｂ１、Ｒｂ２
は、交流接地となる制御端子Ｃｔｌ-１、Ｃｔｌ-２の直
流電位に対してゲート電極を介して高周波信号が漏出す
ることを防止する目的で配置されている。
【０００６】第１、第２のＦＥＴであるＦＥＴａ１、Ｆ
ＥＴａ２および第３、第４のＦＥＴあるＦＥＴｂ１、Ｆ
ＥＴｂ２はＧａＡｓ ＭＥＳＦＥＴ（デプレッション型
ＦＥＴ）で構成され、ＧａＡｓ基板に集積化される。
【０００７】図９に示す回路は、ＧａＡｓ ＭＥＳＦＥ
Ｔを用いたＳＰＤＴ(Single Pole Double Throw)と呼ば
れる化合物半導体スイッチ回路装置の原理的な回路２組
で構成しているが、特徴的な点はそれぞれの制御端子を
共通化して、合計８ピンで２連スイッチ化している点で
ある。
【０００８】次に、図９を参照して本発明の化合物半導
体スイッチ回路装置の動作について説明する。
【０００９】第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-
２に印加される制御信号は相補信号であり、Ｈレベルの
信号が印加された側のＦＥＴがＯＮして、入力端子ＩＮ
ａ１またはＩＮａ２のどちらか一方に印加された入力信
号および入力端子ＩＮｂ１またはＩＮｂ２のどちらか一
方に印加された入力信号を、それぞれ共通出力端子ＯＵ
ＴａおよびＯＵＴｂに伝達するようになっている。
【００１０】例えば制御端子Ｃｔｌ―１にＨレベルの信
号が印加されると、スイッチ素子であるＦＥＴａ１、Ｆ
ＥＴｂ１が導通し、それぞれ入力端子ＩＮａ１の信号が
出力端子ＯＵＴａに、また入力端子ＩＮｂ１の信号が出
力端子ＯＵＴｂに伝達される。次に制御端子Ｃｔｌ―２
にＨレベルの信号が印加されると、スイッチ素子である
ＦＥＴａ２、ＦＥＴｂ２が導通し、それぞれ入力端子Ｉ
Ｎａ２の信号が出力端子ＯＵＴａに、また入力端子ＩＮ
ｂ２の信号が出力端子ＯＵＴｂに伝達される。
【００１１】従って２種類の信号が存在し、そのいずれ
かを選択したい場合、例えば携帯電話等の移動体通信機
器で用いられるＣＤＭＡ方式の信号とＧＰＳ方式の信号
が存在し、そのいずれかを選択したい場合、ＣＤＭＡ方
式のバランス信号（またはＧＰＳ方式のバランス信号）
を入力端子ＩＮａ１とＩＮｂ１に、ＧＰＳ方式のバラン
ス信号（またはＣＤＭＡ方式のバランス信号）を入力端
子ＩＮａ２とＩＮｂ２に接続すれば、出力端子ＯＵＴ
ａ、ＯＵＴｂの両端から制御端子Ｃｔｌ―１、Ｃｔｌ―
２に印加される制御信号のレベルに応じて、ＣＤＭＡ方
式の信号またはＧＰＳ方式の信号を取り出すことができ
る。即ち２連スイッチ素子として動作する。
【００１２】図１０は、従来の化合物半導体スイッチ回
路装置を集積化した化合物半導体チップ１１９の１例を
示している。
【００１３】ＧａＡｓ基板にスイッチを行う２組のペア
ＦＥＴａ１、ＦＥＴａ２およびＦＥＴｂ１、ＦＥＴｂ２
を中央部の左右に配置し、各ＦＥＴのゲート電極に抵抗
Ｒａ１、Ｒａ２、Ｒｂ１、Ｒｂ２が接続されている。ま
た端子は、入力端子ＩＮａ１、ＩＮａ２、ＩＮｂ１、Ｉ
Ｎｂ２、共通出力端子ＯＵＴａ、ＯＵＴｂ、制御端子Ｃ
ｔｌ−１，Ｃｔｌ−２の８端子あり（図１３参照）、そ
れぞれの端子に対応する電極パッドＩａ１、Ｉａ２、Ｉ
ｂ１、Ｉｂ２、Ｏａ、Ｏｂ、Ｃ１，Ｃ２が基板の周辺に
設けられている。なお、点線で示した第２層目の配線は
各ＦＥＴのゲート電極形成時に同時に形成されるゲート
金属層（Ｔｉ／Ｐｔ／Ａｕ）７７であり、実線で示した
第３層目の配線は各素子の接続およびパッドの形成を行
うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）７８である。第１
層目の基板にオーミックに接触するオーミック金属層
（ＡｕＧｅ／Ｎｉ／Ａｕ）は各ＦＥＴのソース電極、ド
レイン電極および各抵抗両端の取り出し電極を形成する
ものであり、図１０では、パッド金属層と重なるために
図示されていない。
【００１４】図１１は、化合物半導体チップ１１９をパ
ッケージに組み込んで形成された化合物半導体スイッチ
回路装置を示す図であり、（Ａ）が平面図、（Ｂ）が断
面図である。
【００１５】化合物半導体チップ１１９の各電極は図１
０に示す順に配置され、化合物半導体チップ１１９の各
電極は、それぞれの位置と対応した位置の外部電極１３
４と、それぞれワイヤ１３７、リード部１３５、スルー
ホール１３３を介して電気的に接続されている。
【００１６】すなわち８個の外部電極１３４は、絶縁基
板１２２の中心線に対して左右対称となるように４個ず
つ配置され、且つ絶縁基板１２２の一辺に沿って、第
１、第２、第３、第４の入力端子が１３５ａ、１３５
ｂ、１３５ｃ、１３５ｄの順に、また絶縁基板１２２の
一辺の対辺に沿って、第１の制御端子Ｃｔｌ−１、第１
の共通出力端子ＯＵＴａ、第２の共通出力端子ＯＵＴ
ｂ、第２の制御端子Ｃｔｌ−２が１３５ｈ、１３５ｇ、
１３５ｆ、１３５ｅの順に配置されている。
【００１７】パッケージの周囲４側面は、樹脂層１３８
と絶縁基板１２２の切断面で形成され、パッケージの上
面は平坦化した樹脂層１３８の表面で形成され、パッケ
ージの下面は絶縁基板１２２の裏面側で形成される。
【００１８】この化合物半導体スイッチ回路装置は、絶
縁基板１２２の上には０．３ｍｍ程度の樹脂層１３８が
被覆して化合物半導体チップ１１９を封止している。化
合物半導体チップ１１９は約１３０μｍ程度の厚みを有
する。アイランド部１２５とリード部１３５ａ、１３５
ｂ、１３５ｃ、１３５ｄおよび１３５ｅ、１３５ｆ、１
３５ｇ、１３５ｈはパッケージの端面から後退されてお
り、リードの接続部の切断部分だけがパッケージ側面に
露出する。
【００１９】なおパッケージ表面側は全面樹脂層１３
８、裏面側の絶縁基板１２２の外部電極１３４ａ、１３
４ｂ、１３４ｃ、１３４ｄおよび１３４ｅ、１３４ｆ、
１３４ｇ、１３４ｈは、左右（上下）対称となるパター
ンで配置されており、電極の極性判別が困難になるの
で、樹脂層１３８の表面側に凹部を形成するか印刷する
などして、極性を表示するマークを刻印するのが好まし
い。
【００２０】図１２（Ａ）は絶縁基板１２２の表面に形
成した導電パターンを示す平面図、図１２（Ｂ）は絶縁
基板１２２の裏面側に形成した導電パターンを示す平面
図である。
【００２１】点線で囲んだパッケージ領域１２０は、矩
形形状を有しており、これらは互いに１００μｍ程度の
間隔を隔てて縦横に配置されている。間隔は後の工程で
のダイシングライン１２４となる。導電パターンは、各
パッケージ領域１２０内においてアイランド部１２５と
リード部１２６を形成し、これらのパターンは各パッケ
ージ領域１２０内において同一形状である。アイランド
部１２５は化合物半導体チップ１１９を搭載する箇所で
あり、リード部１２６は化合物半導体チップ１１９の電
極パッドとワイヤ接続する箇所である。
【００２２】アイランド部１２５からは２本の第１の連
結部１２７が連続したパターンで延長される。これらの
線幅はアイランド部１２５よりも狭い線幅で、例えば
０．５ｍｍの線幅で延在する。第１の連結部１２７はダ
イシングライン１２４を越えて隣のパッケージ領域１２
０のアイランド部１２５に連結するまで延在する。第１
の連結部１２７は更に、パッケージ領域１２０の周囲を
取り囲む共通連結部１３２に連結する。
【００２３】更に、リード部１２６からは各々第２の連
結部１２８が、第１の連結部１２７とは直交する方向に
延在し、ダイシングライン１２４を越えて隣のパッケー
ジ領域１２０のリード部１２６に連結するまで延在し、
それぞれ隣り合わせる第２の連結部１２８は、更に第３
の連結部１２９によって、ダイシングライン１２４内に
おいて連結されている。
【００２４】更にパッケージ領域１２０内の一辺の両端
に位置するリード部１２６から各々第４の連結部１３０
が、第１の連結部１２７と平行し、第２の連結部１２８
とは直交する方向に延在し、ダイシングライン１２４を
越えて隣のパッケージ領域１２０のリード部１２６に連
結するまで延在する。第４の連結部１３０は更に、パッ
ケージ領域１２０の周囲を取り囲む共通連結部１３２に
連結する。また第４の連結部１３０は、更に第５の連結
部１３１によって、ダイシングライン１２４内において
第１の連結部１２７と連結されている。
【００２５】このように第１、第２、第３、第４、第５
の連結部１２７、１２８、１２９、１３０、１３１が延
在することによって、各パッケージ領域１２０のアイラ
ンド部１２５とリード部１２６とを電気的に共通接続す
る。
【００２６】図１１（Ｂ）を参照して、絶縁基板１２２
には、各パッケージ領域１２０毎にスルーホール１３３
が設けられている。スルーホール１３３の内部はタング
ステン等の導電材料によって埋設されている。そして、
各スルーホール１３３に対応して、裏面側に外部電極１
３４ａ、１３４ｂ、１３４ｃ、１３４ｄおよび１３４
ｅ、１３４ｆ、１３４ｇ、１３４ｈを形成する。これら
の外部電極１３４ａ、１３４ｂ、１３４ｃ、１３４ｄお
よび１３４ｅ、１３４ｆ、１３４ｇ、１３４ｈは、パッ
ケージ領域１２０の端から０．０５〜０．１ｍｍ程度後
退されたパターンで形成されている。電気的には、各ス
ルーホール１３３を介して共通連結部１３２に接続さ
れ、樹脂層１５０からなるパッケージで外形を被覆され
る。
【００２７】
【非特許文献１】特願２００１−１２１２９３号 明細
書
【００２８】
【発明が解決しようとする課題】上記に示す２連スイッ
チ回路装置では、図１３に示す回路ブロック図の如く、
ユーザ側の基板でＲＦ信号経路を交差させる必要があっ
た。このようにパッケージ１５０外で、ＲＦ信号経路が
交差するような配線を設けると、ＣＳＰとして小型化し
たチップ３を提供しても、ユーザ側で基板の占有面積が
大きくなってしまったり、基板設計に制限がでたりする
などの問題があった。
【００２９】現在ではシリコン半導体チップの性能の向
上も目覚ましく、高周波帯での利用の可能性が高まりつ
つある。例えばｆＴ（遮断周波数）が２５ＧＨｚ以上の
シリコン半導体のトランジスタを使用した局部発振回路
は応用回路を工夫することでＧａＡｓＦＥＴを使用した
局部発振回路に近い性能を出すことが可能になってい
る。従来ではシリコンチップは高周波帯での利用は難し
く、高価な化合物半導体チップが利用されていたが、シ
リコン半導体チップの性能が高まり、利用の可能性がで
れば、当然ウエファ自体も高価な化合物半導体チップは
価格競争で負けてしまう。更に、化合物半導体チップの
小型化および低価格化が進んでも、基板占有面積が大き
いままでは小型化されたチップの優位性が全く発揮され
ないことになるため、チップの小型化またはパッケージ
の小型化が望まれると共に、ユーザ側での実装時の小型
化も強く望まれている。
【００３０】
【課題を解決するための手段】本発明は、上述した事情
に鑑みて成されたものであり、絶縁性支持基板と、表面
に複数の電極パッドを有する半導体チップと、基板に設
けられ、複数の電極パッドと個々に対応する導電パター
ンと、複数の電極パッドと導電パターンとを接続する接
続手段と、導電パターンと個々に対応する外部接続電極
とを具備する半導体装置において、半導体チップは少な
くとも1つの導電パターン上に絶縁性樹脂により固着さ
れ、少なくとも１つの導電パターンは外部接続電極部分
を始端として前記チップの下を通りチップの端から露出
して終端まで延在され、露出部に接続手段を固着するこ
とを特徴とするものである。
【００３１】これにより、ＣＳＰのパッケージ内でＲＦ
信号経路を実質交差した回路が実現し、ユーザ側での実
装する場合に小型化が図れる半導体装置を提供できる。
【００３２】
【発明の実施の形態】図１から図５を参照して、本発明
の第１の実施の形態を詳細に説明する。
【００３３】本発明の半導体装置は、絶縁基板１と、導
電パターン２と、半導体チップ３と、接続手段４と、ス
ルーホール５と、外部接続電極６とから構成される。
【００３４】図１（Ａ）は１つのチップが固着されるパ
ターンの図である。導電パターン２は、絶縁基板１上に
設けられた８本のリード２からなり、半導体チップ上に
配置される電極パッドに対応して設けられる。半導体チ
ップの固着領域１１には従来のアイランド部に該当する
ものはなく、半導体チップは延在する１本のリード２ｃ
上に絶縁性樹脂により固着される。
【００３５】導電パターン２は金メッキにより形成さ
れ、うち１本のリード、例えばリード２ｃが外部接続電
極と対応するスルーホール５部を始端として、点線で示
す半導体チップ固着領域１１の下を通りチップの端から
露出して終端まで延在される。リード２ｃが露出する位
置は図１（Ａ）に示す位置に限らないが、半導体チップ
を固着した場合、始端からチップの下に延在される部分
以外に、必ずチップの端から少なくとも１箇所リード２
ｃが露出する部分を設ける必要がある。また、その露出
部にボンディングワイヤを固着するので、当然ながらボ
ンディングに必要な面積が露出しなければならない。更
に、後に詳述するが本発明の実施の形態においては、チ
ップ上の電極パッドの並び順と電極パッドと対応する入
力端子の並び順とを入れかえる目的から、リード２ｃ
は、リード２ｂを迂回するように延在され、チップ端か
ら露出させる。
【００３６】ここで例えば、リード２ｃをチップの下で
曲折しチップ端からボンディングに必要な面積を露出さ
せれば、その終端は半導体チップの下にあってもよい
し、複数の露出部があってもよい。
【００３７】図１（Ｂ）の如く、これらの各導電パター
ン２は各パッケージ領域１０毎に同一形状であり、連結
部１２により連続して設けられる。各パッケージ領域１
０は例えば長辺×短辺が１．９ｍｍ×１．６ｍｍの矩形
形状を有しており、固着領域１１は、例えば０．６２ｍ
ｍ×０．３１ｍｍであるが、この固着領域１１は半導体
チップの大きさにより異なる。また、各パッケージ領域
１０の導電パターン２は、互いに１００μｍの間隔を隔
てて縦横に配置されている。前記間隔は組み立て工程で
のダイシングラインとなる。ここで、各パターン２は金
メッキによって設けられるが、無電解メッキでもよく、
この場合連結する必要はないので各導電パターンは個別
に設けられる。
【００３８】図２に示す如く、基板１には、１個の半導
体チップに対応するパッケージ領域１０が複数個（例え
ば１００個）分が縦横に配置される。基板１は、セラミ
ックやガラスエポキシ等からなる大判の絶縁基板であ
り、それらが１枚あるいは数枚重ね合わされて、合計の
板厚が１８０〜２５０μｍと製造工程における機械的強
度を維持し得る板厚を有している。
【００３９】図３は、半導体チップ３を示す。このチッ
プ３は図１０と同様である。すなわち、 ＧａＡｓ基板
にスイッチを行う２組のペアＦＥＴａ１、ＦＥＴａ２お
よびＦＥＴｂ１、ＦＥＴｂ２を中央部の左右に配置し、
各ＦＥＴのゲート電極に抵抗Ｒａ１、Ｒａ２、Ｒｂ１、
Ｒｂ２が接続されている。また端子は、入力端子ＩＮａ
１、ＩＮａ２、ＩＮｂ１、ＩＮｂ２、共通出力端子ＯＵ
Ｔａ、ＯＵＴｂ、制御端子Ｃｔｌ−１，Ｃｔｌ−２の８
端子あり（図４（Ｂ）参照）、それぞれの端子に対応す
る電極パッドＩａ１、Ｉａ２、Ｉｂ１、Ｉｂ２、Ｏａ、
Ｏｂ、Ｃ１，Ｃ２が基板の周辺に設けられている。な
お、点線で示した第２層目の配線は各ＦＥＴのゲート電
極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ
／Ａｕ）７７であり、実線で示した第３層目の配線は各
素子の接続およびパッドの形成を行うパッド金属層（Ｔ
ｉ／Ｐｔ／Ａｕ）７８である。第１層目の基板にオーミ
ックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａ
ｕ）は各ＦＥＴのソース電極、ドレイン電極および各抵
抗両端の取り出し電極を形成するものであり、図３で
は、パッド金属層と重なるために図示されていない。
【００４０】尚、このスイッチ回路装置の回路図は図９
に示すものと同一であり、また動作原理も前述の通りで
あるので、これらの説明は省略する。
【００４１】図４を用いて半導体チップ３を絶縁基板１
に固着した例を示す。図４（Ａ）は平面図であり、図４
（Ｂ）は回路ブロック図である。尚、図４のチップ３は
図３に示す向きのまま固着されているとする。
【００４２】基板に形成されたリード２のうちリード２
ｃが、スルーホール部５を始端としてチップ３の下を通
り、チップ３端から露出して終端まで延在される。
【００４３】化合物半導体チップ３の各電極パッドは、
それぞれと対応し近接するリード２とボンディングワイ
ヤ４により接続され、それぞれの電極パッドと対応した
外部接続電極６と、それぞれワイヤ４、リード２、スル
ーホール５を介して電気的に接続されている。
【００４４】ボンディングワイヤ４は、半導体チップ３
の各電極パッドと各リード２とを接続する。熱圧着によ
るボールボンディング又は、超音波によるウェッヂボン
ディングにより一括してワイヤボンディングを行い、入
力端子用電極パッドIａ１、Ｉａ２、Ｉｂ１、Ｉｂ２、
制御端子用電極パッドＣ１、出力端子用電極パッドＯ
ａ、Ｏｂ、制御端子用電極パッドＣ２をそれぞれリード
２ａ、リード２ｃ、リード２ｂ、リード２ｄ、リード２
ｈ、リード２ｇ、リード２ｆ、リード２ｅと接続する。
【００４５】図に示す如く、リード２ｃは、スルーホー
ル部を始端としてリード２ｂを迂回するようにチップ３
下で延在され、チップ３から露出して終端に至る。入力
端子用電極パッドＩａ２はそのリード２ｃの終端側の露
出部と接続し、また、入力端子用電極パッドＩｂ１は近
傍に設けられたリード２ｂと接続する。
【００４６】ここで、各リード２には、対応する端子の
符号を示す。図からも明らかなように、この接続にする
ことにより、従来と同じチップを使用しながら、入力端
子ＩＮａ２および入力端子ＩＮｂ１の並び順は、従来と
逆の配置となり、それぞれと接続する電極パッド（Ｉａ
２、Ｉｂ１）の並び順を入れ替えた配置にすることがで
きる。これにより、ＲＦ信号経路を実質交差した回路が
パッケージ内で実現する。
【００４７】ここで、図４（Ｂ）に、本発明によるパッ
ケージ１５内部と端子の回路ブロック図を示す。このよ
うに、リード２ｃを迂回させることで、チップ３の入力
端子用電極パッドＩａ２、Ｉｂ１とそれぞれ接続する入
力端子ＩＮａ２、ＩＮｂ１の並び順を入れ替えて、図の
上からＩＮａ１、ＩＮｂ１、ＩＮａ２、ＩＮｂ２の順に
配置することができる。つまり、図１３に示すように、
チップ上の電極パッドの並び順（Ｉａ２−Ｉｂ１）と、
その電極パッドと対応する端子の並び順が同じもの（Ｉ
Ｎａ２−ＩＮｂ１）を正とした場合に、図４では端子の
並び順が逆の並び順（ＩＮｂ１−ＩＮａ２）となり、パ
ッケージ１５内部でＲＦ信号経路が実質交差した回路が
実現する。このように、ＣＳＰ内部の導電パターン２に
よりＲＦ信号経路を交差させているので、ユーザ側でＡ
規格信号と、Ｂ規格信号の信号経路を交差させる必要が
なくなる。
【００４８】ここで、この導電パターン２はメッキパタ
ーン形成に厚膜印刷を使用しているため、パターン（リ
ード）間の最小間隔を７５μｍにすることができる。リ
ード間距離を大幅に縮小できるので、これによっても、
パッケージの小型化に大きく寄与できることになる。
【００４９】図５は、化合物半導体チップ３をパッケー
ジに組み込んで形成された化合物半導体スイッチ回路装
置を示す断面図である。
【００５０】化合物半導体チップ３は絶縁性接着剤５０
によりリード２又は基板上に固着され、チップ３の各電
極パッドは、それぞれの位置と対応した位置の外部接続
電極６と、それぞれワイヤ４、リード２、スルーホール
５を介して電気的に接続されている。
【００５１】基板１には、各リード２に対応したスルー
ホール５が設けられている。スルーホール５は基板１を
貫通し、内部はタングステンなどの導電材料によって埋
設されている。そして、裏面には各スルーホール５に対
応し、各端子となる外部接続電極６を有する（図５
（Ａ））。
【００５２】すなわち８個の端子となる外部接続電極６
は、絶縁基板１の中心線に対して左右対称となるように
４個ずつ配置され、且つ絶縁基板１の一辺に沿って、第
１の入力端子ＩＮａ１、第３の入力端子ＩＮｂ１、第２
の入力端子ＩＮａ２、第４の入力端子ＩＮｂ２の順に、
また絶縁基板１の一辺の対辺に沿って、第１の制御端子
Ｃｔｌ−１、第１の共通出力端子ＯＵＴａ、第２の共通
出力端子ＯＵＴｂ、第２の制御端子Ｃｔｌ−２の順に配
置されている（図５（Ｂ））。このように、本実施形態
によれば、図１０に示す従来のチップと同じチップ３を
用いて、パッケージから導出する第２および第３の入力
端子ＩＮａ２、ＩＮｂ１の並び順を入れ替えることがで
きるので、ユーザ側でＲＦ信号経路を交差する必要がな
くなる。
【００５３】パッケージの周囲４側面は、樹脂層１５と
絶縁基板１の切断面で形成され、パッケージの上面は平
坦化した樹脂層１５の表面で形成され、パッケージの下
面は絶縁基板１の裏面側で形成される。
【００５４】この化合物半導体スイッチ回路装置は、絶
縁基板１の上には０．３ｍｍ程度の樹脂層１５が被覆し
て化合物半導体チップ３を封止している。化合物半導体
チップ３は約１３０μｍ程度の厚みを有する。ボンディ
ングワイヤ４は、各導電パターン２がチップ３に近接し
て設けてあるので、ワイヤボンドのポストを半導体チッ
プ３から近い位置にでき、必要最小限の長さで済む。
【００５５】なおパッケージ表面側は全面樹脂層１５で
あり、裏面側の絶縁基板１の外部接続電極６は、左右
（上下）対称となるパターンで配置されており、電極の
極性判別が困難になるので、樹脂層１５の表面側に凹部
を形成するか印刷するなどして、極性を表示するマーク
を刻印するのが好ましい。
【００５６】ここで、図６および図７を参照して本発明
の第２の実施の形態を示す。図６は断面図であり、平面
図は図１および図４に示す第１の実施の形態のものと同
様であるので省略する。これは、第１の実施の形態であ
るＣＳＰをマルチチップモジュール化したものであり、
導電パターンを支持基板となる絶縁性樹脂に埋め込んだ
構造である。
【００５７】支持基板となる絶縁樹脂２１は、半導体チ
ップ２３および複数の導電パターン（リード）２２を完
全に被覆し、リード２２間の分離溝３１には絶縁性樹脂
２１が充填され、リード２２の側面の湾曲構造（図示は
省略するが、実際はリード側面は湾曲している）と嵌合
して強固に結合する。そして絶縁性樹脂２１によりリー
ド２２が支持されている。リード上２２に固着された半
導体チップ２３も一括して被覆し、共通モールドされ
る。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂
がトランスファーモールドで実現でき、ポリイミド樹
脂、ポリフェニレンサルファイド等の熱可塑性樹脂はイ
ンジェクションモールドで実現できる。
【００５８】絶縁性樹脂２１の厚さは、半導体チップ２
３のボンディングワイヤー２４の最頂部から約５０μｍ
程度が被覆されるように調整されている。この厚みは、
強度を考慮して厚くすることも、薄くすることも可能で
ある。更に、絶縁性樹脂２１の表面はアニーリングによ
り平坦化される。これは、絶縁性樹脂２１が広い面積を
有して形成される場合は、特に、リード２２の材料であ
る導電箔３０と絶縁性樹脂２１を形成するモールド樹脂
との熱膨張係数やリフロー後の温度低下時における成型
収縮率の違いにより導電箔３０に反りが発生してしま
う。つまり、絶縁性樹脂２１表面の反りの発生を抑制す
るためにアニーリングにより平坦化するものである。
【００５９】ボンディングワイヤ２４は、半導体チップ
２３の各電極パッドと各リード２２とを接続する。熱圧
着によるボールボンディング又は、超音波によるウェッ
ヂボンディングにより一括してワイヤボンディングを行
い、入力端子用電極パッドIａ１、Ｉａ２、Ｉｂ１、Ｉ
ｂ２、制御端子用電極パッドＣ１、出力端子用電極パッ
ドＯａ、Ｏｂ、制御端子用電極パッドＣ２をそれぞれ対
応する各リード２２と接続する。
【００６０】導電パターン２２は、絶縁樹脂２１に埋め
込まれ、半導体チップ２３の外周に配置される電極パッ
ドに対応して設けられる。固着領域には従来のアイラン
ド部に該当するものはなく、半導体チップ２３は１本の
リード２（２ｃ）上に絶縁性接着剤５０により固着され
る。
【００６１】後述するが、図７（Ｂ）に示す如く、導電
パターン２２は導電箔３０である。分離溝３１が設けら
れた導電箔３０は裏面を研磨、研削、エッチング、レー
ザの金属蒸発等により、化学的および／または物理的に
除き、導電パターン２２として分離される。これによ
り、絶縁性樹脂２１に導電パターン２２の裏面が露出す
る構造となる。分離溝３１に充填された絶縁性樹脂２１
の表面と導電パターン２２の表面は、実質的に一致して
いる構造となっている。
【００６２】半導体チップ２３は、第１の実施の形態と
同様であるので詳細は省略するが、ここでは化合物半導
体のスイッチ回路装置であり、裏面は半絶縁性のＧａＡ
ｓ基板となっている。２連スイッチ回路装置であるの
で、チップ表面には制御端子Ｃｔｌ−１、出力端子ＯＵ
Ｔａ、ＯＵＴｂ、制御端子Ｃｔｌ−２、入力端子ＩＮａ
１、ＩＮｂ１、ＩＮａ２、ＩＮｂ２、に接続する８個の
電極パッドがチップの外周を囲むように配置されてい
る。チップは、リード２２ｃ上に絶縁性接着剤にて固定
され、電極パッドとリード２２とを各々ボンディングワ
イヤ２４で接続する。尚、導電パターン２２、半導体チ
ップ２３の固着領域、ボンディングワイヤ２４の固着位
置は図４と同様である。
【００６３】外部接続電極２６は、導電パターンである
各リード２２をレジスト２７で覆い、所望の位置を開口
して半田を供給して設ける。これにより、マウント時に
半田等の表面張力でそのまま水平に移動してセルフアラ
インできる特徴を有する。
【００６４】図７には導電パターンが形成される導電箔
３０を示す。導電箔３０の厚さは、後のエッチングを考
慮すると１０μｍ〜３００μｍ程度が好ましく、ここで
は７０μｍ（２オンス）の銅箔を採用した。しかし３０
０μｍ以上でも１０μｍ以下でも導電箔３０の厚みより
も浅い分離溝３１が形成できればよい。これにより、短
冊状の導電箔３０に多数の固着領域が形成されるブロッ
ク３２が複数個（ここでは４〜５個）離間して並べられ
る（図７（Ａ））。
【００６５】図７（Ｂ）に具体的な導電パターン２２を
示す。本図は図７（Ａ）で示したブロック３２の１個を
拡大したものである。点線で示す部分が１つのパッケー
ジ領域１０であり、１つのブロック３２にはマトリック
ス状に多数の導電パターン２２が配列される。導電パタ
ーン２２は、少なくとも導電パターン２２を形成する以
外の領域の導電箔３０をエッチングして分離溝３１を形
成して設けられる。この導電箔３０は、ロウ材の付着
性、ボンディング性、メッキ性が考慮されてその材料が
選択され、材料としては、Ｃｕを主材料とした導電箔、
Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金か
ら成る導電箔等が採用される。また、導電パターン２２
はエッチングで形成できるため、パターン間距離を大幅
に縮小でき、パッケージの小型化に大きく寄与できるこ
とになる第２の実施の形態による特徴は、絶縁性樹脂２
１を被覆するまでは、導電パターン２２となる導電箔３
０が支持基板となることであり、支持基板となる導電箔
３０は電極材料として必要な材料である。そのため、構
成材料を極力省いて作業できるメリットを有し、コスト
の低下も実現できる。
【００６６】また、分離溝３１は、導電箔３０の厚みよ
りも浅く形成されているため、導電箔３０が導電パター
ン２２として個々に分離されていない。従って、シート
状の導電箔３０として一体で取り扱え、絶縁性樹脂２１
をモールドする際、金型への搬送、金型への実装の作業
が非常に楽になる特徴を有する尚、本実施の形態では導
電箔３０の場合について説明したが、基板がシリコンウ
エハー、セラミック基板、銅フレーム等の材料から成る
場合も同様なことがいえる。
【００６７】また、実装できる素子は化合物半導体スイ
ッチ回路装置、他の集積回路、トランジスタ、ダイオー
ド等の半導体チップに限らず、チップコンデンサ、チッ
プ抵抗、チップインダクタ等の受動素子、また厚みが厚
くはなるが、ＣＳＰ、ＢＧＡ等のフェイスダウンの半導
体素子など、表面実装素子はすべて可能である。
【００６８】更に図８を参照して本発明の第３の実施の
形態を示す。
【００６９】本実施の形態は、導電パターン２ｂ、２ｃ
と接続するボンディングワイヤ４の固着位置（接続先）
を切り替えることにより電極パッドと接続する入力端子
を切り替えた構造を示す。本実施の形態の導電パターン
２は図１に示すものと同一であり、すなわち、１本のリ
ード２ｃをチップ３の下でリード２ｂを迂回するように
延在し、リード２ｂの両端に露出させている。異なる点
は、入力端子用電極パッドＩａ２に接続するボンディン
グワイヤを近傍するリード２ｂに接続し、入力端子用電
極パッドＩｂ１に接続するボンディングワイヤをリード
２ｃの始点側に接続したことである。これにより、外部
接続電極６とチップ上の対応する端子用電極パッドの並
び順が同じ、すなわち並び順が正の、スイッチング回路
装置が実現する。
【００７０】このように、絶縁基板上に設けた制御端子
用の導電パターンをチップの下に延在して終端をチップ
から露出し、ボンディングワイヤが接続するリードを切
り替えることにより、同一のチップパターン、同一導電
パターンでありながら、外部接続電極６の並び順が正逆
可能になる。つまりチップ上の電極パッドの並び順と、
電極パッドに対応する端子の並び順とが同じパターンと
並び順を入れかえたパターンとを容易に切り替えること
ができる。従って、ボンディングワイヤの接続先の切り
替えのみでパッケージ内で容易にＲＦ信号経路を切り替
えることができ、ユーザの要求に迅速に且つ柔軟に対応
できる利点を有する。
【００７１】
【発明の効果】本発明の特徴は、１つの導電パターンを
半導体チップの下で他の導電パターンを迂回するように
延在して露出し、その露出部にワイヤボンドすることに
ある。
【００７２】これにより、第１に、ユーザ側で実装する
際の占有面積の小型化が実現する。従来はＲＦ信号経路
をユーザ側で交差してセットする必要があったため、ユ
ーザ側で基板の占有面積が大きくなってしまったり、基
板設計に制限がでたりするなどの問題があった。しか
し、本発明の構造に依れば、ＣＳＰのパッケージ内で実
質、配線を交差することができるので、ユーザ側はその
ままセットでき、実装時の小型化に大きく寄与できる利
点を有する。
【００７３】第２に、ワイヤボンドの固着位置により、
同一パターンのチップおよび導電パターンを用いて、入
力端子の切り替えを容易に実現できる。切り替えが必要
な導電パターンのいずれか一方を選択することで、電極
パッドに対応する入力端子の並び順を正逆に切りかえる
ことができる。同一のチップパターン（通常のチップパ
ターン）および同一の導電パターンでありながら、ボン
ディングワイヤの接続先の切り替えのみで、ＲＦ信号経
路の切り替えが可能な２連スイッチ回路装置を実現でき
る。具体的には、ＣＳＰのパッケージ内で、ＲＦ信号経
路を実質交差させたパターンと交差させないパターンの
スイッチ回路装置が、ボンディング位置の変更のみで実
現できるため、ユーザの要望に対して、迅速にまた、非
常に低コストで柔軟に対応できる利点を有する。
【図面の簡単な説明】
【図１】本発明を説明するための平面図である
【図２】本発明を説明するための斜視図である。
【図３】本発明を説明するための平面図である。
【図４】本発明を説明するための（Ａ）平面図、（Ｂ）
ブロック図である。
【図５】本発明を説明するための（Ａ）断面図、（Ｂ）
平面図である。
【図６】本発明を説明するための断面図である。
【図７】本発明を説明するための平面図である。
【図８】本発明を説明するための平面図である。
【図９】従来技術を説明するための回路図である。
【図１０】従来技術を説明するための平面図である。
【図１１】従来技術を説明するための（Ａ）平面図
（Ｂ）断面図である。
【図１２】従来技術を説明するための平面図である。
【図１３】従来技術を説明するためのブロック図であ
る。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 猪爪 秀行 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 境 春彦 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内 (72)発明者 木村 茂夫 大阪府守口市京阪本通２丁目５番５号 三 洋電機株式会社内

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 絶縁性支持基板と、 表面に複数の電極パッドを有する半導体チップと、 前記基板に設けられ、前記複数の電極パッドと個々に対
    応する導電パターンと、 前記複数の電極パッドと前記導電パターンとを接続する
    接続手段と、 前記導電パターンと個々に対応する外部接続電極とを具
    備する半導体装置において、 前記半導体チップは少なくとも1つの前記導電パターン
    上に絶縁性樹脂により固着され、前記少なくとも１つの
    導電パターンは前記外部接続電極部分を始端として前記
    チップの下を通り該チップの端から露出して終端まで延
    在され、該露出部に前記接続手段を固着することを特徴
    とする半導体装置。
  2. 【請求項２】 前記半導体チップは裏面が半絶縁性であ
    る化合物半導体基板からなることを特徴とする請求項１
    に記載の半導体装置。
  3. 【請求項３】 前記接続手段で前記導電パターンの前記
    露出部を前記電極パッドの１つと接続することにより、
    少なくとも２つの前記電極パッドの並び順と該電極パッ
    ドに対応する前記外部接続電極の並び順とが正逆の配置
    となることを特徴とする請求項１に記載の半導体装置。
  4. 【請求項４】 前記少なくとも１つの導電パターンを延
    在して隣接する他の導電パターンを迂回してその両側に
    配置し、該少なくとも２つの導電パターンと接続する接
    続手段の位置を切りかえることにより、前記少なくとも
    ２つ外部接続電極の並び順を正逆可能な配置とすること
    を特徴とする請求項１に記載の半導体装置。
  5. 【請求項５】 前記半導体チップは、２つのスイッチ回
    路装置を１チップ上に設けた２連スイッチ回路装置であ
    ることを特徴とする請求項１に記載の半導体装置。
  6. 【請求項６】 絶縁基板と、 表面に２つの出力端子、２つの制御端子、４つの入力端
    子と対応する複数の電極パッドを有する化合物半導体チ
    ップと、 前記基板上に設けられ前記電極パッドと個々に対応する
    導電パターンと、 前記電極パッドと前記導電パターンとを接続する接続手
    段と、 前記導電パターンと個々に対応し、前記各端子となる外
    部接続電極とを具備する半導体装置において、 前記化合物半導体チップは1つの前記導電パターン上に
    絶縁性樹脂により固着され、前記１つの導電パターンは
    前記外部接続電極部分を始端として前記チップの下を通
    り該チップの端から露出して終端まで延在され、該露出
    部に前記接続手段を固着することを特徴とする半導体装
    置。
  7. 【請求項７】 前記導電パターンと対応し、前記絶縁基
    板を貫通するスルーホールを設け、該スルーホールと対
    応し前記絶縁基板の裏面に設けた外部接続電極とを具備
    することを特徴とする請求項６に記載の半導体装置。
  8. 【請求項８】 絶縁樹脂と、 該絶縁樹脂に埋め込まれ、 表面に２つの出力端子、２つの制御端子、４つの入力端
    子に対応する複数の電極パッドを有する化合物半導体チ
    ップと、 前記絶縁樹脂に埋め込まれ、前記電極パッドと個々に対
    応する導電パターンと、 前記複数の電極パッドと前記導電パターンとを接続する
    接続手段と、 前記導電パターンと個々に対応し、前記各端子となる外
    部接続電極とを具備する半導体装置において、 前記化合物半導体チップは1つの前記導電パターン上に
    絶縁性樹脂により固着され、前記１つの導電パターンは
    外部接続電極部分を始端として前記チップの下を通り該
    チップの端から露出して終端まで延在され、該露出部に
    前記接続手段を固着することを特徴とする半導体装置。
  9. 【請求項９】 前記接続手段で前記導電パターンの前記
    露出部を前記電極パッドの１つと接続することにより、
    ２つの前記電極パッドの並び順と、該電極パッドに対応
    する前記端子の並び順とが正逆の配置となることを特徴
    とする請求項６または請求項８に記載の半導体装置。
  10. 【請求項１０】 前記端子は入力端子であることを特徴
    とする請求項９に記載の半導体装置。
  11. 【請求項１１】 前記１つの導電パターンを延在して隣
    接する他の導電パターンの両側に配置し、該２つの導電
    パターンと接続する接続手段の位置を切りかえることに
    より前記端子のうち２端子の並び順を正逆可能な配置と
    することを特徴とする請求項６または請求項８に記載の
    半導体装置。
  12. 【請求項１２】 前記２つの導電パターンは入力端子に
    対応することを特徴とする請求項１１に記載の半導体装
    置。
  13. 【請求項１３】 前記化合物半導体チップの裏面は半絶
    縁性基板であることを特徴とする請求項６または請求項
    ８に記載の半導体装置。
  14. 【請求項１４】 前記化合物半導体チップは２つのスイ
    ッチ回路装置を１チップ上に設けた２連スイッチ回路装
    置であることを特徴とする請求項６または請求項８に記
    載の半導体装置。
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