JP2003168291A - 半導体集積回路及び電源供給方法 - Google Patents

Abstract

(57)【要約】 【課題】 高電圧におけるノイズの影響が小さく、低電
圧における電圧のバラツキが無く、さらに、スタンバイ
時における消費電流が小さい、半導体集積回路及び電源
供給方法を提供することを目的とする。 【解決手段】 Ｖｄｅｔ信号は、外部電源電圧が、高い
場合に、ハイレベルの信号「Ｈ」となる信号である。従
って、外部電源電圧が、高い場合に、ｎＭＯＳ７５がオ
ンし、ｐＭＯＳ７４がオフされるので、内部回路７３に
は、ｎＭＯＳレギュレータ発生電源７２の電源が供給さ
れる。また、外部電源電圧が、低い場合は、ｎＭＯＳ７
５がオフし、ｐＭＯＳ７４がオンされるので、内部回路
７３には、ｐＭＯＳレギュレータ発生電源７１の電源が
供給される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路及
び電源供給方法に係り、特に、外部電源電圧を所定の内
部電源電圧に降圧する二つの降圧電源を有する半導体集
積回路及び電源供給方法に関する。

【０００２】

【従来の技術】ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏ
ｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）は、ノート型のＰＣ
（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ）、携帯電話機
等の携帯機器への用途が拡大してきている。このような
携帯機器は、電源として電池を使用しており、電池寿命
を延ばすために、低消費電力で動作することが要求され
る。

【０００３】そこで、ＤＲＡＭにおける電力消費を低減
するために、外部電源電圧を降圧して、この降圧した電
圧を動作電源電圧として用いることが従来より行われて
いる。

【０００４】図１を用いて、従来の半導体集積回路（Ｄ
ＲＡＭ５）を説明する。図１の半導体集積回路は、メモ
リコア１、インタフェース回路２、論理回路３及び電源
４から構成されている。インタフェース回路２には、図
示されていないＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓ
ｓｉｎｇ Ｕｎｉｔ）から、アドレス・コントロール線
（Ａｄｄ・Ｃｏｎｔｌ）及びデータ線（ＤＱ）から、ア
ドレス信号、コントロール信号及びデータ信号を受け
て、論理回路３に送出し、また、論理回路３から受けた
信号を、データ線（ＤＱ）を介して、ＣＰＵにデータを
送出する。論理回路３は、ＣＰＵから受信したアドレス
信号及びコントロール信号等に基づいて、内部の各回路
の動作タイミングを決定する制御信号を生成し、メモリ
コア１の書き込み及び読み出しを行って、書き込みデー
タ及び読み出しデータを生成する。電源４は、外部電源
（高位電圧Ｖｄｄ／アース電圧Ｖｓｓ）からの電源を受
けて、メモリコア１、インタフェース回路２及び論理回
路３に所定の電位を供給する。

【０００５】図２を用いて、電源回路４が供給する電源
を説明する。電源回路４は、降圧電源１２、昇圧電源１
３、プリチャージ電源１４及び負電源１５を、メモリコ
ア１、インタフェース回路２及び論理回路を有する内部
回路６に供給する。これら降圧電源１２、昇圧電源１
３、プリチャージ電源１４及負電圧源１５は、参照電圧
発生器１１が出力する参照電圧を参照して、所定の電圧
を生成して、出力する。

【０００６】降圧電源１２が生成する電圧は、内部電源
電圧であり、例えば、メモリコア１のビット線、インタ
フェース回路２、論理回路３に供給される。昇圧電源１
３が生成する電圧は、昇圧された電圧であり、例えば、
メモリコア１のワード線に供給される。プリチャージ電
源１４は、例えば、メモリコア１に対して、プリチャー
ジ電圧を供給する。負電圧源１５は、例えば、メモリコ
ア１の基板に供給される。

【０００７】図３に、外部電源を投入したときであっ
て、外部電源電圧Ｖｃｃがゼロ電圧から、その電圧が上
昇していく状況における、降圧電源１２、昇圧電源１
３、プリチャージ電源１４及び負電源１５から出力され
る電圧の関係を示す。負電源１５から出力される電圧
は、外部電源電圧Ｖｃｃが所定の電圧になると、Ｖｂｂ
（負電圧）２１となる。また、プリチャージ電源１４か
ら出力される電圧は、外部電源電圧Ｖｃｃが所定の電圧
になると、Ｖｐｒ（プリチャージ電圧）２２となる。同
様に、降圧電源１２及び昇圧電源１３から出力される電
圧は、外部電源電圧Ｖｃｃが所定の電圧になると、Ｖｉ
ｉ（内部電源電圧）２３及びＶｐｐ（昇圧された電圧）
２４となる。

【０００８】図４に、参照電圧発生器１１における参照
電圧の発生回路の例を説明する。図４の回路は、ｐＭＯ
Ｓ３１、ｐＭＯＳ３２、ｎＭＯＳ３３、ｎＭＯＳ３４、
バッファ増幅器３５及び抵抗素子３６から構成されてい
る。

【０００９】ｐＭＯＳ３１とｐＭＯＳ３２は、カレント
ミラー回路を構成している。ここで、電源電圧Ｖｃｃが
上昇したとすると、ｐＭＯＳ３１の電流が増大し、ｎＭ
ＯＳ３４が深い導通状態となり、抵抗素子３６における
電圧降下が大きくなり、Ｂ点の電位が上昇する。その結
果、ｎＭＯＳ３３が深い導通状態となり、Ａ点の電位が
低下する。同様に、電源電圧Ｖｃｃが低下したとする
と、Ａ点の電位は上昇する。このようにして、Ａ点は、
電源電圧Ｖｃｃの変動に対して、安定した電位に設定さ
れる。

【００１０】なお、Ａ点の電位は、温度変動、外部電源
電圧の変動に対してそれらの補償を行うが、回路を構成
するトランジスタのバラツキの影響が残る。そこで、Ａ
点にバッファ増幅器３５を接続し、トランジスタのバラ
ツキを除去して、参照電圧発生器１１の出力（Ｖｒｅ
ｆ）としている。

【００１１】図５を用いて、ｐＭＯＳレギュレータ発生
電源の例を説明する。図５（Ａ）のｐＭＯＳレギュレー
タ発生電源は、ｐＭＯＳ４１、ｐＭＯＳ４２、ｐＭＯＳ
４３、ｎＭＯＳ４４、ｎＭＯＳ４５及びｎＭＯＳ４６か
ら構成されている。なお、ｐＭＯＳ４１とｐＭＯＳ４２
は、カレントミラー回路を構成し、ｎＭＯＳ４４、ｎＭ
ＯＳ４５及びｎＭＯＳ４６は、差動増幅器４８を構成
し、ｐＭＯＳ４３は、ドライバ４７として機能する。図
５（Ａ）は、図５（Ｂ）として、簡略に図示できる。

【００１２】動作を説明すると、ドライバ４７の出力電
圧Ｖｉｉと参照電圧Ｖｒｅｆとを差動増幅器４８で比較
して、その出力（Ｖｒｅｆ−ｖｉｉ）がゼロと成るよう
に制御する。その結果、最終的には、ドライバ４７の出
力電圧Ｖｉｉは、参照電圧Ｖｒｅｆと同一の電圧とな
る。

【００１３】なお、図５のｐＭＯＳレギュレータ発生電
源は、 ドライバ４７の出力電圧Ｖｉｉに対して、帰還をかけ
るため、負荷電流に依存しない出力電圧Ｖｉｉを得るこ
とができる。 ドライバ４７のソース電極に外部電源電圧が印加され
ているため、外部電源電圧Ｖｃｃのノイズに対して、感
度が高くなりやすい。 負荷電流変動に対する出力電圧Ｖｉｉの安定性を高め
るためには、差動増幅器４８の応答性を良くする必要が
ある。このためには、差動増幅器４８における消費電流
をｍＡオーダとする必要があり、消費電流が大きくな
る。

【００１４】ｐＭＯＳレギュレータ発生電源は、発生電
圧のフラット性高く、省面積化し易いという長所を持つ
反面、ノイズ影響度が大きく、消費電力が大きいという
短所を有している。なお、フラット性が高いとは、負荷
の変動に対する出力の変動及び／又は外部電源電圧を内
部電源電圧に近づけた場合の影響が少ないことをいう。

【００１５】図６を用いて、ｎＭＯＳレギュレータ発生
電源の例を説明する。図６（Ａ）のｎＭＯＳレギュレー
タ発生電源は、ｐＭＯＳ５１、ｐＭＯＳ５２、ｎＭＯＳ
５４、ｎＭＯＳ５５ｎ、ＭＯＳ５６、ｐＭＯＳ５３から
なる第１のドライバ５７、ｎＭＯＳ５９からなる第２の
ドライバ６１、ダイオード接続されたｎＭＯＳ６０から
なるＶｔｈキャンセラ６２及び抵抗素子６３から構成さ
れている。なお、ｐＭＯＳ５１とｐＭＯＳ５２は、カレ
ントミラー回路を構成し、ｎＭＯＳ５４、ｎＭＯＳ５５
及びｎＭＯＳ５６は、差動増幅器５８を構成している。
図６（Ａ）は、図６（Ｂ）として、簡略に図示できる。

【００１６】図６（Ａ）のｎＭＯＳレギュレータ発生電
源において、差動増幅器５８には、参照電位Ｖｒｅｆと
帰還電圧Ｖｉｎが印加されている。Ｖｔｈキャンセラ６
２が存在するので、第２のドライバ６１のｎＭＯＳ５９
のゲートには、（Ｖｉｎ+Ｖｔｈ）の電圧が印加されて
いる（これは、ｎＭＯＳ５５のゲート電位に対して、Ｖ
ｔｈキャンセラ６２によって、その出力がＶｔｈだけ電
位が低下していることを意味している。）。従って、ｎ
ＭＯＳ５９のソースからは、ｎＭＯＳ５９のゲート電位
に対してＶｔｈ低い電位が出力されるので、Ｖｉｎの電
圧を得ることができる。

【００１７】動作を説明すると、第１のドライバ５７の
出力電圧（Ｖｉｎ+Ｖｔｈ）は、Ｖｔｈキャンセラ６２
で、Ｖｉｎとなり、差動増幅器５８に印加される。差動
増幅器５８、第１のドライバ５７及びＶｔｈキャンセラ
６２は、参照電圧ＶｒｅｆとＶｔｈキャンセラ６２の出
力Ｖｉｎが同じ電位となるように制御する。その結果、
最終的には、ドライバ５７の出力電圧（Ｖｉｎ+Ｖｔ
ｈ）は、（Ｖｒｅｆ+Ｖｔｈ）となり、ｎＭＯＳ５９の
ソースからは、ｎＭＯＳ５９のゲート電位に対してＶｔ
ｈ低い電位である参照電圧Ｖｒｅｆと同電位の電圧を得
ることができる。

【００１８】なお、Ｖｔｈキャンセラ６２が無いと、第
２のドライバ６１からは、（Ｖｒｅｆ-Ｖｔｈ）が出力
され、出力電圧がＶｔｈに関係することから、出力電圧
Ｖｉｉは、温度に依存した出力となる。

【００１９】なお、図６のｎＭＯＳレギュレータ発生電
源は、 ドライバ６１の出力電圧Ｖｉｉに対して、帰還をかけ
ていないため、負荷電流に依存した電圧となり、負荷電
流に対して変動する。また、動作状態によっては、ドラ
イバ６１の電源電圧Ｖｃｃが変動し、出力電圧Ｖｉｉに
近づいた場合、ｎＭＯＳ５９のドレイン・ソース間電圧
（Ｖｄｓ）が小さくなり、フラット性が低下するという
問題がある。 ドライバ６１はｎＭＯＳで構成され、外部電源電圧Ｖ
ｃｃのノイズに対する安定性は高い。しかしながら、駆
動能力を下げて動作（低い電圧領域で動作）させれば、
外部電源電圧Ｖｃｃ変動に対する影響が小さい。 ドライバ５７の出力変動はなく、差動増幅器４８の応
答性は要求されない。そのため、差動増幅器４８はμＡ
オーダで十分であり、消費電流は小さい。

【００２０】ｎＭＯＳレギュレータ発生電源は、耐ノイ
ズ性が高いという長所を持つ反面、出力電圧のフラット
性が低いという短所を有している。

【００２１】

【発明が解決しようとする課題】上記の通り、ｐＭＯＳ
レギュレータ発生電源は、発生電圧のフラット性高く、
省面積化し易いという長所を持つ反面、ノイズ影響度が
大きく、消費電力が大きいという短所を有している。ま
た、ｎＭＯＳレギュレータ発生電源は、耐ノイズ性が高
いという長所を持つ反面、発生電圧のフラット性が低い
という短所を有している。

【００２２】このように、ｐＭＯＳレギュレータ発生電
源とｎＭＯＳレギュレータ発生電源は、それぞれ、長所
と短所を有している。広範囲に作動する外部電源電圧と
いう観点では、ｐＭＯＳレギュレータ発生電源では高電
圧側のノイズの影響が懸念され、また、ｎＭＯＳレギュ
レータ発生電源では、外部電源電圧が低い領域でのバラ
ツキによる安定性に難点がある。

【００２３】またｐＭＯＳレギュレータ発生電源では、
スタンバイ時における消費電流が大きいという問題があ
る。

【００２４】本発明は、上記問題に鑑みなされたもので
あり、高電圧におけるノイズの影響が小さく、低電圧に
おける電圧のバラツキが無く、さらに、スタンバイ時に
おける消費電流が小さい、半導体集積回路及び電源供給
方法を提供することを目的とするものである。

【００２５】

【課題を解決するための手段】上記課題を解決するため
に、本件発明は、以下の特徴を有する課題を解決するた
めの手段を採用している。

【００２６】請求項１に記載された発明は、外部電源電
圧を所定の内部電源電圧に降圧する降圧手段を有する半
導体集積回路において、第１の降圧電源と、第２の降圧
電源と、前記第１の降圧電源の出力及び前記第２の降圧
電源の出力を切り替える切り替え手段とを有し、前記切
り替え手段は、外部電源電圧が所定の電圧より高い場合
は、前記第１の降圧電源を内部回路に供給し、外部電源
電圧が所定の電圧より低い場合は、前記第２の降圧電源
を前記内部回路に供給するように切り替えることを特徴
とする。

【００２７】請求項１に記載された発明によれば、外部
電源電圧が所定の電圧より高い場合は、第１の降圧電源
を内部回路に供給し、外部電源電圧が所定の電圧より低
い場合は、第２の降圧電源を前記内部回路に供給するよ
うに切り替えることにより、二つの降圧電源の特性の良
いところのみを使用することができ、高電圧におけるノ
イズの影響が小さく、低電圧における電圧のバラツキが
無い半導体集積回路を提供することができる。

【００２８】請求項２に記載された発明は、請求１項記
載の半導体集積回路において、前記外部電源電圧を所定
の電圧にクランプするクランプ手段を有し、スタンバイ
時には、クランプ手段により、所定の電圧にクランプさ
れた電圧を前記内部回路に供給することを特徴とする。

【００２９】請求項２に記載された発明によれば、スタ
ンバイ時には、クランプ手段により、所定の電圧にクラ
ンプされた電圧を内部回路に供給することにより、スタ
ンバイ時の無駄な電力の消費を防止することができる。

【００３０】請求項３に記載された発明は、請求項１又
は２記載の半導体集積回路において、前記第１の降圧電
源は、ｎＭＯＳレギュレータ発生電源であり、前記第２
の降圧電源は、ｐＭＯＳレギュレータ発生電源であるこ
とを特徴とする。

【００３１】請求項３に記載された発明によれば、第１
の降圧電源はｎＭＯＳレギュレータ発生電源であり、第
２の降圧電源は、ｐＭＯＳレギュレータ発生電源とする
ことにより、高電圧におけるノイズの影響が小さく、低
電圧における電圧のバラツキが無い半導体集積回路を提
供することができる。

【００３２】請求項４に記載された発明は、請求項３記
載の半導体集積回路において、前記ｐＭＯＳレギュレー
タ発生電源は、降圧電源電圧を発生する降圧電源電圧生
成回路と外部電源電圧を所定の電圧にクランプするクラ
ンプ手段とを有し、前記ｐＭＯＳレギュレータ発生電源
は、アクティブ時には、前記降圧電源電圧生成回路で生
成した降圧電源電圧を出力し、アクティブでないとき
は、前記降圧電源電圧生成回路の動作を停止し、クラン
プ手段により所定の電圧にクランプされた外部電源電圧
を出力することを特徴とする。

【００３３】請求項４に記載された発明によれば、ｐＭ
ＯＳレギュレータ発生電源は、降圧電源電圧を発生する
降圧電源電圧生成回路と外部電源電圧を所定の電圧にク
ランプするクランプ手段とを有し、ｐＭＯＳレギュレー
タ発生電源は、アクティブ時には、降圧電源電圧生成回
路で生成した降圧電源電圧を出力し、アクティブでない
ときは、降圧電源電圧生成回路の動作を停止し、クラン
プ手段により所定の電圧にクランプされた外部電源電圧
を出力することにより、ｐＭＯＳレギュレータ発生電源
を特性の良いところで使用でき、ｐＭＯＳレギュレータ
発生電源におけるスタンバイ時の消費電流の問題を無く
すことができる。

【００３４】請求項５に記載された発明は、請求項１な
いし４いずれか一項記載の半導体集積回路において、前
記外部電源電圧の電圧を検出する電源電圧検出手段を有
し、該電源電圧検出手段の出力に基づいて、前記切り替
え手段は、前記第１の降圧電源と前記第２の降圧電源を
内部回路に供給するように切り替えることを特徴とす
る。

【００３５】請求項５に記載された発明によれば、電源
電圧検出手段の出力に基づいて、前記切り替え手段は、
第１の降圧電源と第２の降圧電源を内部回路に供給する
ように切り替えることにより、接続された外部電源に基
づいて、自動的に、外部電源電圧に適した電源を選択す
ることができる。

【００３６】請求項６に記載された発明は、請求項５記
載の半導体集積回路において、前記電源電圧検出手段
は、前記外部電源電圧の電圧と所定の電圧とを比較する
比較手段と、該比較手段の出力がラッチされるラッチ回
路と、ラッチ回路の出力部と当該半導体集積回路の接地
電位間に接続されえたスイッチ回路とを有し、前記外部
電源電圧が所定の電圧を超えた場合は、前記ラッチ回路
の出力部から、検出信号を出力し、外部電源電圧が所定
の電圧以下の場合は、前記スイッチ回路がオンとなり、
当該電源電圧検出手段の出力として、前記ラッチ回路の
出力部から接地電位が出力されることを特徴とする。

【００３７】請求項６に記載された発明によれば、電源
電圧検出手段がラッチ回路とその出力部にスイッチ回路
を設けることにより、ｎＭＯＳレギュレータ発生電源及
びｐＭＯＳレギュレータ発生電源の両者に対して、使用
することができる。

【００３８】請求項７に記載された発明は、請求項１な
いし４いずれか一項記載の半導体集積回路において、前
記切り替え手段の切り替えを制御する制御手段を有し、
該制御手段は、半導体集積回路におけるマスクの生成段
階で、制御内容が決定されることを特徴とする。

【００３９】請求項７に記載された発明によれば、マス
クの生成段階で使用される電源電圧に適した電源のみを
使用するように設定することができる。その結果、実際
の使用時に、使用する外部電源に適した降圧電源を使用
することができる。また、実際の使用時において、外部
電源電圧の電圧の検出等を行うことがなく、誤検出等の
誤りを防止することができる。

【００４０】請求項８に記載された発明は、請求項１な
いし４いずれか一項記載の半導体集積回路において、前
記切り替え手段の切り替えを制御する制御手段を有し、
該制御手段は、フューズを有し、該フューズの溶解／非
溶解に基づいて、前記制御手段の制御内容が決定される
ことを特徴とする。

【００４１】請求項８に記載された発明によれば、試験
段階で、実際に使用される電源電圧に適した電源のみを
使用するように設定することができる。その結果、実際
の使用時に、使用する外部電源に適した降圧電源を使用
することができる。また、実際の使用時において、外部
電源電圧の電圧の検出等を行うことがなく、誤検出等の
誤りを防止することができる。

【００４２】請求項９に記載された発明は、外部電源電
圧を所定の内部電源電圧に降圧する二つの降圧電源と、
該二つの降圧電源の出力を切り替える切り替え手段とを
有する半導体集積回路における電源供給方法であって、
前記切り替え手段は、外部電源電圧が所定の電圧より高
い場合は、第１の降圧電源を内部回路に供給し、外部電
源電圧が所定の電圧より低い場合は、第２の降圧電源を
前記内部回路に供給するように切り替えることを特徴と
する。

【００４３】請求項１０に記載された発明は、請求項９
記載の電源供給方法において、スタンバイ時に、所定の
電圧にクランプされた外部電源電圧を前記内部回路に供
給することを特徴とする。

【００４４】請求項９又は１０記載の発明は、請求項１
〜８記載の外部電源電圧を所定の内部電源電圧に降圧す
る降圧手段を有する半導体集積回路に適した電源供給方
法である。

【００４５】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図７は、本実施の形態のブロッ
ク例である。即ち、図７のブロックは、ｐＭＯＳレギュ
レータ発生電源７１、ｎＭＯＳレギュレータ発生電源７
２、内部回路７３、第１のトランスファーゲート７４及
び第２のトランスファーゲート７５から構成されてい
る。これらの回路が、半導体集積回路に一つ、又は、半
導体集積回路において安定な電源回路が必要な箇所に、
任意の数、設けてもよい。

【００４６】ｎＭＯＳレギュレータ発生電源７２（第１
の降圧電源）と、ｐＭＯＳレギュレータ発生電源（第２
の降圧電源）と、内部回路７３の接続を、Ｖｄｅｔ信号
が、第１のトランスファーゲート７４及び第２のトラン
スファーゲート７５を制御して行なっている。

【００４７】Ｖｄｅｔ信号については、図９を用いて、
後述するが、外部電源電圧が、高い場合に、ハイレベル
の信号「Ｈ」となる信号である。従って、外部電源電圧
が、高い場合に、第２のトランスファーゲート７５がオ
ンし、第１のトランスファーゲート７４がオフされるの
で、内部回路７３には、ｎＭＯＳレギュレータ発生電源
７２の電源が供給される。また、外部電源電圧が、低い
場合は、第２のトランスファーゲート７５がオフし、第
１のトランスファーゲート７４がオンされるので、内部
回路７３には、ｐＭＯＳレギュレータ発生電源７１の電
源が供給される。

【００４８】このように、外部電源電圧が所定の電圧よ
り高い場合は、ｎＭＯＳレギュレータ発生電源７２を内
部回路７３に供給し、外部電源電圧が所定の電圧より低
い場合は、ｐＭＯＳレギュレータ発生電源７１を内部回
路７３に供給するように切り替えることにより、高電圧
におけるノイズの影響が小さく、低電圧における電圧の
バラツキが無い電源回路を得ることができる。

【００４９】図８に、図７で用いられるｐＭＯＳレギュ
レータ発生電源の例を説明する。なお、図７で用いられ
るｎＭＯＳレギュレータ発生電源は、図６のｎＭＯＳレ
ギュレータ発生電源を利用することができる。

【００５０】図８のｐＭＯＳレギュレータ発生電源にお
けるｐＭＯＳ４１、ｐＭＯＳ４２、ｐＭＯＳ４３、ｎＭ
ＯＳ４４、ｎＭＯＳ４５及びｎＭＯＳ４６から構成され
ている回路は、図５（Ａ）と同じである。図８のｐＭＯ
Ｓレギュレータ発生電源は、図５（Ａ）の回路に、ｐＭ
ＯＳ８１、ｎＭＯＳ８２及びインバータ８３が付加され
た回路である。

【００５１】図におけるＶｒｅｆ信号は、図５（Ａ）と
同じく、例えば、図２の参照電圧発生器１１が、降圧電
源１２向けに生成した参照電圧である。また、図におけ
るＡｃｔｉｖｅ信号は、例えば、図９に示すように、論
理回路３から、電源回路４、メモリコア１へ出力される
信号であり、外部からＤＲＡＭへのアクセス要求のあっ
たとき、ＤＲＡＭのリフレッシュ要求時等に、論理回路
３が発生する信号である。

【００５２】アクティブになると、アクティブ信号がハ
イレベルの信号「Ｈ」となり、ｐＭＯＳ８１がオフとな
り、ｎＭＯＳ４６がオンとなり、ｎＭＯＳ８２がオフと
なる。その結果、ｐＭＯＳ４１、ｐＭＯＳ４２、ｐＭＯ
Ｓ４３、ｎＭＯＳ４４、ｎＭＯＳ４５及びｎＭＯＳ４６
から構成される図５と同等のｐＭＯＳレギュレータ発生
電源が、図５と同じように動作する。

【００５３】アクティブでなくなると、アクティブ信号
がローレベルの信号「Ｌ」となり、ｐＭＯＳ８１がオン
状態となり、ｎＭＯＳ４６がオフ状態となり、ｎＭＯＳ
８２がオン状態となる。

【００５４】ｎＭＯＳ４６がオフとなるので、差動増幅
器４４、４５のドレイン側が浮き、更に、ｐＭＯＳ８１
がオンとなるので、ｎＭＯＳ４４のソースに、カレント
ミラー回路４１、４２とは別に、外部電源Ｖｃｃから電
流が流れ、差動増幅器４４、４５は差動増幅器としての
機能が停止される。

【００５５】また、ｎＭＯＳ８２がオンとなるので、ｐ
ＭＯＳレギュレータ発生電源の出力電圧Ｖｉｉは、（Ｖ
ｃｃ-Ｖｔｈ）にクランプされる。

【００５６】図８の回路によれば、活性状態のみｐＭＯ
Ｓレギュレータ発生電源を作動させることにより、消費
電力の問題を無くし、ｐＭＯＳレギュレータ発生電源の
非活性時は、その出力を（Ｖｃｃ-Ｖｔｈ）にクランプ
するので、非活性時における消費電力の問題を無くすこ
とができる。

【００５７】図１０を用いて、外部電源電圧が、所定の
電圧より高い場合に、ハイレベルの信号「Ｈ」を出力す
る電圧検出回路を説明する。

【００５８】図１０（Ａ）の電圧検出回路は、抵抗素子
９１（その抵抗値：Ｒ９１）、抵抗素子９２（その抵抗
値：Ｒ９２）、抵抗素子９３、Ｎ段のダイオード接続さ
れたｎＭＯＳ９４_１〜ｎＭＯＳ９４_Ｎ、差動増幅器９
５、インバータ９６、ｎＭＯＳ１０１、ｎＭＯＳ１０
２、ラッチ回路１０３及びインバータ１０４から構成さ
れている。なお、ラッチ回路１０３は、ｐＭＯＳ９７、
ｎＭＯＳ９８、ｐＭＯＳ９９及びｎＭＯＳ１０３から構
成されている。

【００５９】外部電源電圧Ｖｃｃは、抵抗素子９１及び
抵抗素子９２により、その電圧が分割され、電圧Ｖｃ
ｃ’（Ｖｃｃ’＝Ｖｃｃ×Ｒ９２／（Ｒ９１+Ｒ９
２））が、差動増幅器９５の反転入力端子に印加され
る。一方、差動増幅器９５の非反転入力端子には、Ｎ段
のダイオード接続されたｎＭＯＳ９４_１〜ｎＭＯＳ９４
_Ｎにより、Ｎ×Ｖｔｈの電圧が印加されている。

【００６０】 いま、Ｖｃｃ’＞＝Ｎ×Ｖｔｈ ・・・・（１） となると、差動増幅器９５からローレベルの「Ｌ」信号
が出力される。この「Ｌ」信号は、インバータ９６で反
転され、ハイレベルの「Ｈ」信号がｎＭＯＳ１０１のゲ
ート及びインバータ１０４に印加される。ｎＭＯＳ１０
１のゲートに印加された「Ｈ」信号は、ラッチ回路１０
３に「Ｌ」信号として印加され、ラッチ回路１０３か
ら、「Ｈ」信号が出力される。また、インバータ１０４
に印加された「Ｈ」信号は、インバータ１０４で反転さ
れて、ｎＭＯＳ１０２のゲートに、「Ｌ」信号が印加さ
れる。その結果、ｎＭＯＳ１０２は、オフとなる。これ
により、電圧検出回路から、「Ｈ」信号が出力される。

【００６１】 一方、Ｖｃｃ’＜Ｎ×Ｖｔｈ ・・・・（２） となると、差動増幅器９５からハイレベルの「Ｈ」信号
が出力される。この「Ｈ」信号は、インバータ９６で反
転され、「Ｌ」信号がｎＭＯＳ１０１のゲート及びイン
バータ１０４に印加される。ｎＭＯＳ１０１のゲートに
印加された「Ｌ」信号は、ラッチ回路１０３に「Ｈ」信
号として印加され、ラッチ回路１０３から、「Ｌ」信号
が出力される。

【００６２】また、インバータ１０４に印加された
「Ｌ」信号は、インバータ１０４で反転されて、ｎＭＯ
Ｓ１０２のゲートに、「Ｈ」信号が印加される。その結
果、ｎＭＯＳ１０２は、オンとなり、Ｖｄｅｔ信号とし
て、接地電位Ｖｓｓの信号が出力される。

【００６３】差動増幅器９５における比較信号として、
ダイオードのＶｔｈレベルを用いているので、この電圧
検出回路は、温度の影響を受けるが、ラッチ回路１０３
を設けて、更に、レベルシフトさせて、検出出力におけ
るレベル変動を抑えている。この電圧検出回路は、ｎＭ
ＯＳレギュレータ発生電源及びｐＭＯＳレギュレータ発
生電源に対して使用できるので、使い易い回路である。

【００６４】図１０(Ｂ)は、Ｖｄｅｔの検出される電圧
範囲を示している。このように、Ｖｃｃの不使用領域が
ある場合に、有効である。

【００６５】図１１を用いて、半導体集積回路における
マスクの生成段階で、Ｖｄｅｔの信号を決定することを
説明する。この場合は、半導体集積回路の作成段階で、
既に、この半導体集積回路が使用される外部電源電圧の
使用電圧が判明している場合である。半導体集積回路に
おけるマスクの生成段階でマスクを二通り用意して、使
用される外部電源電圧に対応した、Ｖｄｅｔの信号が得
られるようにする。

【００６６】図１１（Ａ）は、外部電源電圧Ｖｃｃと接
地電圧Ｖｓｓ間に設けた、二つのスイッチＳＷ０、ＳＷ
１及びインバータ１０５から構成されている。半導体集
積回路におけるマスクの生成段階でマスクを二通り用意
し、図１１（Ｂ）に示すように、外部電源電圧が低い場
合は、スイッチＳＷ０をオンし、スイッチＳＷ１をオフ
するようなマスクを選んでマスクを行う。一方、外部電
源電圧が高い場合は、スイッチＳＷ０をオフし、スイッ
チＳＷ１をオンするようなマスクを選んでマスクを行
う。

【００６７】その結果、Ｖｄｅｔ信号として、外部電源
電圧が低い場合は、ローレベルの信号「Ｌ」を、外部電
源電圧が高い場合は、ハイレベルの信号「Ｈ」を、得る
ことができる。

【００６８】なお、上記のように、使用される外部電源
電圧に対応した、Ｖｄｅｔの信号が得られるようにする
代わりに、半導体集積回路におけるマスクの生成段階で
マスクを二通り用意して、例えば、図７において、Ｖｄ
ｅｔ信号により制御される第１のトランスファーゲート
７４及び第２のトランスファーゲート７５自体を制御
（変形）してもよい。つまり、外部電源電圧が低い場合
は、第１のトランスファーゲート７４を導通又はショー
トさせ、第２のトランスファーゲート７５をオフ又は切
断するようなマスクを選んでマスクを行う。一方、外部
電源電圧が高い場合は、第１のトランスファーゲート７
４をオフ又は切断させ、第２のトランスファーゲート７
５を導通又はショートするようなマスクを選んでマスク
を行う。

【００６９】図１２を用いて、半導体集積回路におけ
る、例えば、試験段階で、Ｖｄｅｔの信号を決定するこ
とを説明する。この場合は、半導体集積回路の試験段階
で、既に、この半導体集積回路が使用される外部電源電
圧の使用電圧が判明している場合である。半導体集積回
路における試験段階で、フューズの溶解／非溶解を行な
い、使用される外部電源電圧に対応した、Ｖｄｅｔの信
号が得られるようにする。

【００７０】図１２の回路は、ｐＭＯＳ１１１、ｎＭＯ
Ｓ１１２、ｐＭＯＳ１１３、ｐＭＯＳ１１４、ｎＭＯＳ
１１５、ｐＭＯＳ１１６、ｎＭＯＳ１１７及びフューズ
１１８から構成されている。なお、ｐＭＯＳ１１１、ｎ
ＭＯＳ１１２及びフューズ１１８は、フューズ状態を設
定する回路で、ｐＭＯＳ１１３、ｐＭＯＳ１１４、ｎＭ
ＯＳ１１５、ｐＭＯＳ１１６及びｎＭＯＳ１１７は、ラ
ッチ回路を構成している。

【００７１】図１２（Ｂ）に示すように、外部電源電圧
が低い場合は、フューズは非溶解とし、一方、外部電源
電圧が高い場合は、フューズを溶解する。その結果、Ｖ
ｄｅｔ信号として、外部電源電圧が低い場合は、ローレ
ベルの信号「Ｌ」を、外部電源電圧が高い場合は、ハイ
レベルの信号「Ｈ」を、得ることができる。

【００７２】図１２（Ａ）の動作を説明する。先ず、フ
ューズが非溶解の場合について説明する。ｎＭＯＳ１１
２及びｐＭＯＳ１１３のゲートに、起動時に発生するｓ
ｔｔｚ信号を制御回路から受ける。ｓｔｔｚ信号は、起
動時に所定の期間、正の信号を出力する信号である。起
動時に、ｎＭＯＳ１１２のゲートに正の信号が印加され
るので、ｎＭＯＳ１１２は導通し、ｐＭＯＳ１１３は非
導通となる。その結果、ラッチ回路のＰ点は、接地電位
Ｖｓｓとなり、ラッチ回路がリセットされる。次いで、
所定時間経過すると、ｓｔｔｚ信号は、ローレベルの信
号となる。すると、ｐＭＯＳ１１１のゲート、ｎＭＯＳ
１１２のゲート及びｐＭＯＳ１１３のゲートにローレベ
ルの信号が印加されるので、ｎＭＯＳ１１２は非導通と
なり、ｐＭＯＳ１１１及びｐＭＯＳ１１３は導通する。
この状態では、ラッチ回路のＰ点には、外部電源電圧Ｖ
ｃｃから、ｐＭＯＳ１１１を介して、電源が供給されハ
イレベル「Ｈ」となる。その結果、ラッチ回路の出力の
Ｑ点には、常時、ローレベルの「Ｌ」信号が得られる。

【００７３】一方、フューズが溶解された場合について
説明する。同じように、起動時に、ｎＭＯＳ１１２のゲ
ートに正の信号が印加されるので、ｎＭＯＳ１１２は導
通し、ラッチ回路のＰ点は、接地電位Ｖｓｓとなり、ラ
ッチ回路がリセットされる。次いで、所定時間経過して
ｓｔｔｚ信号がローレベルの信号となり、ｎＭＯＳ１１
２は非導通となり、ｐＭＯＳ１１１は、導通する。この
状態では、ラッチ回路のＰ点には、外部電源電圧Ｖｃｃ
から、ｐＭＯＳ１１１を介して、電源の供給を受けよう
するが、フューズが溶解されており、Ｐ点はローレベル
状態を維持する。その結果、ラッチ回路の出力のＰ点に
は、常時、ハイレベルの「Ｈ」信号が得られる。

【００７４】図１３及び図１４を用いて、ＤＲＡＭに適
用した具体例を説明する。図１３は、図９のメモリコア
の一部を示す回路図である。センスアンプ回路は、セル
アレイＡとセルアレイＢの信号を増幅する。ＢＴ０、Ｂ
Ｔ１の線に印加された信号により、センスアンプ回路が
処理するセルアレイが選択される。メモリセルは、ｎＭ
ＯＳ１２１、キャパシタ１２２から構成されている。ｎ
ＭＯＳ１２１のゲートには、ワード線（ＷＬ）によっ
て、Ｖｐｐが供給される。また、ｎＭＯＳ１２１のソー
スはビット線（ＢＬ）に接続され、ｎＭＯＳ１２１のド
レインにはキャパシタ１２２が接続されている。なお、
キャパシタ１２２の他端には、セルプレート電位が供給
されている。メモリセルの書き込み動作及び読み込み動
作が周知の方法で行われる。ここでは、供給される電源
を中心に説明する。

【００７５】ＰＳＡ線及びＮＳＡ線には、ｐＭＯＳレギ
ュレータ発生電源７１又はｎＭＯＳレギュレータ発生電
源７２で生成された内部電源電圧（Ｖｉｉ）、Ｖｓｓが
供給されている。ビット線（ＢＬ、／ＢＬ）には、ｐＭ
ＯＳ１１１、ｐＭＯＳ１１２、ｎＭＯＳ１１３及びｎＭ
ＯＳ１１４を介して、内部電源電圧（Ｖｉｉ）、Ｖｓｓ
が供給される。ＢＲＳ線に印加された制御信号に基づい
て、所定のタイミングで、ＶＰＲ線のプリチャージ電位
Ｖｐｒが、ビット線（ＢＬ、／ＢＬ）に与えられる。

【００７６】図１４に基づいて、読み出し動作を簡単に
説明する。 センスアンプ非活性時に、ビット線をＶｐｒレベルに
制御するために、ＢＲＳ線にＢＲＳ信号を供給する。 左右のセルアレイで共有されているセンスアンプ回路
のセルアレイ接続を、ＢＴ０、ＢＴ１の線に印加された
信号により選択する。 メモリセルのキャパシタ１２２のデータを読み出し要
求に基づいて、論理回路が要求信号を生成し、これによ
り、ワード線のＷＬ信号が活性化されて、Ｖｐｐレベル
となる。 ｎＭＯＳ１２１のゲートにＶｐｐが印加されると、キ
ャパシタ１２２の電荷（データ）が読み出される
（Ｘ）。 ＰＳＡ線及びＮＳＡ線から供給されたＶｉｉ及びＶｓ
ｓの信号により、ビット線（ＢＬ、／ＢＬ）には、増幅
されたデータが得られる（Ｙ）。 読み出されたデータが、ＤＢ線により出力される。

【００７７】

【発明の効果】上述の如く本発明によれば、高電圧にお
けるノイズの影響が小さく、低電圧における電圧のバラ
ツキが無く、さらに、スタンバイ時における消費電流が
小さい、半導体集積回路及び電源供給方法を提供するこ
とができる。

【００７８】

【図面の簡単な説明】

【図１】従来の半導体集積回路を説明するための図であ
る。

【図２】電源回路が供給する電源を説明するための図で
ある。

【図３】外部電源を投入時の降圧電源、昇圧電源、プリ
チャージ電源及び負電源から出力される電圧の関係を説
明するための図である。

【図４】参照電圧発生器における参照電圧の発生回路を
説明するための図である。

【図５】ｐＭＯＳレギュレータ発生電源の例を説明する
ための図である。

【図６】ｎＭＯＳレギュレータ発生電源の例を説明する
ための図である。

【図７】本実施の形態を説明するためのブロック構成図
の例である

【図８】図７で用いられるｐＭＯＳレギュレータ発生電
源の例を説明するための図である。

【図９】アクティブ信号を説明するための図である。

【図１０】電圧検出回路の例を説明するための図であ
る。

【図１１】マスクにより所定Ｖｄｅｔの信号を得る回路
を説明するための図である。

【図１２】フューズの溶解/非溶解により所定のＶｄｅ
ｔの信号を得る回路を説明するための図である。

【図１３】ＤＲＡＭに適用した具体例を説明するための
図である。

【図１４】読み出し動作を説明するための図である。

【符号の説明】

１ メモリコア ２ インタフェース回路 ３ 論理回路 ４ 電源回路 ５ 半導体集積回路（ＤＲＡＭ） ６ 内部回路 １１ 参照電圧発生器 １２ 降圧電源 １３ 昇圧電源 １４ プリチャージ電源 １５ 負電圧源 ５７ 第１のドライバ ５８ 差動増幅器 ６１ 第２のドライバ ６２ Ｖｔｈキャンセラ ７１ ｐＭＯＳレギュレータ発生電源 ７２ ｎＭＯＳレギュレータ発生電源 ７３ 内部回路 ７４、７５ トランスファーゲート １０３ ラッチ回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/00 Ｈ０１Ｌ 21/82 Ｓ Ｆターム(参考） 5F038 AV06 AV12 AV13 AV15 BB01 BB08 DF05 DF08 EZ20 5F064 BB14 BB35 CC09 DD34 EE45 FF08 FF27 FF36 FF48 5H420 NB02 NB16 NC02 NC26 NE26 5J056 AA00 BB17 BB40 CC00 CC04 CC10 CC12 CC14 DD13 DD28 DD29 DD51 DD60 GG06 KK01 5M024 AA14 AA20 AA22 AA24 BB29 BB37 BB40 FF02 FF07 FF20 FF22 FF23 FF26 FF30 HH01 PP01 PP03 PP07 PP09 PP10

Claims (10)

【特許請求の範囲】
1. 【請求項１】 外部電源電圧を所定の内部電源電圧に降
   圧する降圧手段を有する半導体集積回路において、 第１の降圧電源と、第２の降圧電源と、前記第１の降圧
   電源の出力及び前記第２の降圧電源の出力を切り替える
   切り替え手段とを有し、 前記切り替え手段は、外部電源電圧が所定の電圧より高
   い場合は、前記第１の降圧電源を内部回路に供給し、外
   部電源電圧が所定の電圧より低い場合は、前記第２の降
   圧電源を前記内部回路に供給するように切り替えること
   を特徴とする半導体集積回路。
2. 【請求項２】 前記外部電源電圧を所定の電圧にクラン
   プするクランプ手段を有し、 スタンバイ時には、クランプ手段により、所定の電圧に
   クランプされた電圧を前記内部回路に供給することを特
   徴とする請求１項記載の半導体集積回路。
3. 【請求項３】 前記第１の降圧電源は、ｎＭＯＳレギュ
   レータ発生電源であり、前記第２の降圧電源は、ｐＭＯ
   Ｓレギュレータ発生電源であることを特徴とする請求項
   １又は２記載の半導体集積回路。
4. 【請求項４】 前記ｐＭＯＳレギュレータ発生電源は、
   降圧電源電圧を発生する降圧電源電圧生成回路と外部電
   源電圧を所定の電圧にクランプするクランプ手段とを有
   し、 前記ｐＭＯＳレギュレータ発生電源は、アクティブ時に
   は、前記降圧電源電圧生成回路で生成した降圧電源電圧
   を出力し、アクティブでないときは、前記降圧電源電圧
   生成回路の動作を停止し、クランプ手段により所定の電
   圧にクランプされた外部電源電圧を出力することを特徴
   とする請求項３記載の半導体集積回路。
5. 【請求項５】 前記外部電源電圧の電圧を検出する電源
   電圧検出手段を有し、 該電源電圧検出手段の出力に基づいて、前記切り替え手
   段は、前記第１の降圧電源と前記第２の降圧電源を内部
   回路に供給するように切り替えることを特徴とする請求
   項１ないし４いずれか一項記載の半導体集積回路。
6. 【請求項６】 前記電源電圧検出手段は、 前記外部電源電圧の電圧と所定の電圧とを比較する比較
   手段と、該比較手段の出力がラッチされるラッチ回路
   と、ラッチ回路の出力部と当該半導体集積回路の接地電
   位間に接続されえたスイッチ回路とを有し、 前記外部電源電圧が所定の電圧を超えた場合は、前記ラ
   ッチ回路の出力部から、検出信号を出力し、外部電源電
   圧が所定の電圧以下の場合は、前記スイッチ回路がオン
   となり、当該電源電圧検出手段の出力として、前記ラッ
   チ回路の出力部から接地電位が出力されることを特徴と
   する請求項５記載の半導体集積回路。
7. 【請求項７】 前記切り替え手段の切り替えを制御する
   制御手段を有し、 該制御手段は、半導体集積回路におけるマスクの生成段
   階で、制御内容が決定されることを特徴とする請求項１
   ないし４いずれか一項記載の半導体集積回路。
8. 【請求項８】 前記切り替え手段の切り替えを制御する
   制御手段を有し、 該制御手段は、フューズを有し、 該フューズの溶解／非溶解に基づいて、前記制御手段の
   制御内容が決定されることを特徴とする請求項１ないし
   ４いずれか一項記載の半導体集積回路。
9. 【請求項９】 外部電源電圧を所定の内部電源電圧に降
   圧する二つの降圧電源と、該二つの降圧電源の出力を切
   り替える切り替え手段とを有する半導体集積回路におけ
   る電源供給方法であって、 前記切り替え手段は、外部電源電圧が所定の電圧より高
   い場合は、第１の降圧電源を内部回路に供給し、外部電
   源電圧が所定の電圧より低い場合は、第２の降圧電源を
   前記内部回路に供給するように切り替えることを特徴と
   する電源供給方法。
10. 【請求項１０】 スタンバイ時に、所定の電圧にクラン
    プされた外部電源電圧を前記内部回路に供給することを
    特徴とする請求項９記載の電源供給方法。