JP2003168291A - 半導体集積回路及び電源供給方法 - Google Patents
半導体集積回路及び電源供給方法Info
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- JP2003168291A JP2003168291A JP2001364684A JP2001364684A JP2003168291A JP 2003168291 A JP2003168291 A JP 2003168291A JP 2001364684 A JP2001364684 A JP 2001364684A JP 2001364684 A JP2001364684 A JP 2001364684A JP 2003168291 A JP2003168291 A JP 2003168291A
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Abstract
(57)【要約】
【課題】 高電圧におけるノイズの影響が小さく、低電
圧における電圧のバラツキが無く、さらに、スタンバイ
時における消費電流が小さい、半導体集積回路及び電源
供給方法を提供することを目的とする。 【解決手段】 Vdet信号は、外部電源電圧が、高い
場合に、ハイレベルの信号「H」となる信号である。従
って、外部電源電圧が、高い場合に、nMOS75がオ
ンし、pMOS74がオフされるので、内部回路73に
は、nMOSレギュレータ発生電源72の電源が供給さ
れる。また、外部電源電圧が、低い場合は、nMOS7
5がオフし、pMOS74がオンされるので、内部回路
73には、pMOSレギュレータ発生電源71の電源が
供給される。
圧における電圧のバラツキが無く、さらに、スタンバイ
時における消費電流が小さい、半導体集積回路及び電源
供給方法を提供することを目的とする。 【解決手段】 Vdet信号は、外部電源電圧が、高い
場合に、ハイレベルの信号「H」となる信号である。従
って、外部電源電圧が、高い場合に、nMOS75がオ
ンし、pMOS74がオフされるので、内部回路73に
は、nMOSレギュレータ発生電源72の電源が供給さ
れる。また、外部電源電圧が、低い場合は、nMOS7
5がオフし、pMOS74がオンされるので、内部回路
73には、pMOSレギュレータ発生電源71の電源が
供給される。
Description
【0001】
【発明の属する技術分野】本発明は、半導体集積回路及
び電源供給方法に係り、特に、外部電源電圧を所定の内
部電源電圧に降圧する二つの降圧電源を有する半導体集
積回路及び電源供給方法に関する。
び電源供給方法に係り、特に、外部電源電圧を所定の内
部電源電圧に降圧する二つの降圧電源を有する半導体集
積回路及び電源供給方法に関する。
【0002】
【従来の技術】DRAM(Dynamic Rando
m Access Memory)は、ノート型のPC
(Personal Computer)、携帯電話機
等の携帯機器への用途が拡大してきている。このような
携帯機器は、電源として電池を使用しており、電池寿命
を延ばすために、低消費電力で動作することが要求され
る。
m Access Memory)は、ノート型のPC
(Personal Computer)、携帯電話機
等の携帯機器への用途が拡大してきている。このような
携帯機器は、電源として電池を使用しており、電池寿命
を延ばすために、低消費電力で動作することが要求され
る。
【0003】そこで、DRAMにおける電力消費を低減
するために、外部電源電圧を降圧して、この降圧した電
圧を動作電源電圧として用いることが従来より行われて
いる。
するために、外部電源電圧を降圧して、この降圧した電
圧を動作電源電圧として用いることが従来より行われて
いる。
【0004】図1を用いて、従来の半導体集積回路(D
RAM5)を説明する。図1の半導体集積回路は、メモ
リコア1、インタフェース回路2、論理回路3及び電源
4から構成されている。インタフェース回路2には、図
示されていないCPU(Central Proces
sing Unit)から、アドレス・コントロール線
(Add・Contl)及びデータ線(DQ)から、ア
ドレス信号、コントロール信号及びデータ信号を受け
て、論理回路3に送出し、また、論理回路3から受けた
信号を、データ線(DQ)を介して、CPUにデータを
送出する。論理回路3は、CPUから受信したアドレス
信号及びコントロール信号等に基づいて、内部の各回路
の動作タイミングを決定する制御信号を生成し、メモリ
コア1の書き込み及び読み出しを行って、書き込みデー
タ及び読み出しデータを生成する。電源4は、外部電源
(高位電圧Vdd/アース電圧Vss)からの電源を受
けて、メモリコア1、インタフェース回路2及び論理回
路3に所定の電位を供給する。
RAM5)を説明する。図1の半導体集積回路は、メモ
リコア1、インタフェース回路2、論理回路3及び電源
4から構成されている。インタフェース回路2には、図
示されていないCPU(Central Proces
sing Unit)から、アドレス・コントロール線
(Add・Contl)及びデータ線(DQ)から、ア
ドレス信号、コントロール信号及びデータ信号を受け
て、論理回路3に送出し、また、論理回路3から受けた
信号を、データ線(DQ)を介して、CPUにデータを
送出する。論理回路3は、CPUから受信したアドレス
信号及びコントロール信号等に基づいて、内部の各回路
の動作タイミングを決定する制御信号を生成し、メモリ
コア1の書き込み及び読み出しを行って、書き込みデー
タ及び読み出しデータを生成する。電源4は、外部電源
(高位電圧Vdd/アース電圧Vss)からの電源を受
けて、メモリコア1、インタフェース回路2及び論理回
路3に所定の電位を供給する。
【0005】図2を用いて、電源回路4が供給する電源
を説明する。電源回路4は、降圧電源12、昇圧電源1
3、プリチャージ電源14及び負電源15を、メモリコ
ア1、インタフェース回路2及び論理回路を有する内部
回路6に供給する。これら降圧電源12、昇圧電源1
3、プリチャージ電源14及負電圧源15は、参照電圧
発生器11が出力する参照電圧を参照して、所定の電圧
を生成して、出力する。
を説明する。電源回路4は、降圧電源12、昇圧電源1
3、プリチャージ電源14及び負電源15を、メモリコ
ア1、インタフェース回路2及び論理回路を有する内部
回路6に供給する。これら降圧電源12、昇圧電源1
3、プリチャージ電源14及負電圧源15は、参照電圧
発生器11が出力する参照電圧を参照して、所定の電圧
を生成して、出力する。
【0006】降圧電源12が生成する電圧は、内部電源
電圧であり、例えば、メモリコア1のビット線、インタ
フェース回路2、論理回路3に供給される。昇圧電源1
3が生成する電圧は、昇圧された電圧であり、例えば、
メモリコア1のワード線に供給される。プリチャージ電
源14は、例えば、メモリコア1に対して、プリチャー
ジ電圧を供給する。負電圧源15は、例えば、メモリコ
ア1の基板に供給される。
電圧であり、例えば、メモリコア1のビット線、インタ
フェース回路2、論理回路3に供給される。昇圧電源1
3が生成する電圧は、昇圧された電圧であり、例えば、
メモリコア1のワード線に供給される。プリチャージ電
源14は、例えば、メモリコア1に対して、プリチャー
ジ電圧を供給する。負電圧源15は、例えば、メモリコ
ア1の基板に供給される。
【0007】図3に、外部電源を投入したときであっ
て、外部電源電圧Vccがゼロ電圧から、その電圧が上
昇していく状況における、降圧電源12、昇圧電源1
3、プリチャージ電源14及び負電源15から出力され
る電圧の関係を示す。負電源15から出力される電圧
は、外部電源電圧Vccが所定の電圧になると、Vbb
(負電圧)21となる。また、プリチャージ電源14か
ら出力される電圧は、外部電源電圧Vccが所定の電圧
になると、Vpr(プリチャージ電圧)22となる。同
様に、降圧電源12及び昇圧電源13から出力される電
圧は、外部電源電圧Vccが所定の電圧になると、Vi
i(内部電源電圧)23及びVpp(昇圧された電圧)
24となる。
て、外部電源電圧Vccがゼロ電圧から、その電圧が上
昇していく状況における、降圧電源12、昇圧電源1
3、プリチャージ電源14及び負電源15から出力され
る電圧の関係を示す。負電源15から出力される電圧
は、外部電源電圧Vccが所定の電圧になると、Vbb
(負電圧)21となる。また、プリチャージ電源14か
ら出力される電圧は、外部電源電圧Vccが所定の電圧
になると、Vpr(プリチャージ電圧)22となる。同
様に、降圧電源12及び昇圧電源13から出力される電
圧は、外部電源電圧Vccが所定の電圧になると、Vi
i(内部電源電圧)23及びVpp(昇圧された電圧)
24となる。
【0008】図4に、参照電圧発生器11における参照
電圧の発生回路の例を説明する。図4の回路は、pMO
S31、pMOS32、nMOS33、nMOS34、
バッファ増幅器35及び抵抗素子36から構成されてい
る。
電圧の発生回路の例を説明する。図4の回路は、pMO
S31、pMOS32、nMOS33、nMOS34、
バッファ増幅器35及び抵抗素子36から構成されてい
る。
【0009】pMOS31とpMOS32は、カレント
ミラー回路を構成している。ここで、電源電圧Vccが
上昇したとすると、pMOS31の電流が増大し、nM
OS34が深い導通状態となり、抵抗素子36における
電圧降下が大きくなり、B点の電位が上昇する。その結
果、nMOS33が深い導通状態となり、A点の電位が
低下する。同様に、電源電圧Vccが低下したとする
と、A点の電位は上昇する。このようにして、A点は、
電源電圧Vccの変動に対して、安定した電位に設定さ
れる。
ミラー回路を構成している。ここで、電源電圧Vccが
上昇したとすると、pMOS31の電流が増大し、nM
OS34が深い導通状態となり、抵抗素子36における
電圧降下が大きくなり、B点の電位が上昇する。その結
果、nMOS33が深い導通状態となり、A点の電位が
低下する。同様に、電源電圧Vccが低下したとする
と、A点の電位は上昇する。このようにして、A点は、
電源電圧Vccの変動に対して、安定した電位に設定さ
れる。
【0010】なお、A点の電位は、温度変動、外部電源
電圧の変動に対してそれらの補償を行うが、回路を構成
するトランジスタのバラツキの影響が残る。そこで、A
点にバッファ増幅器35を接続し、トランジスタのバラ
ツキを除去して、参照電圧発生器11の出力(Vre
f)としている。
電圧の変動に対してそれらの補償を行うが、回路を構成
するトランジスタのバラツキの影響が残る。そこで、A
点にバッファ増幅器35を接続し、トランジスタのバラ
ツキを除去して、参照電圧発生器11の出力(Vre
f)としている。
【0011】図5を用いて、pMOSレギュレータ発生
電源の例を説明する。図5(A)のpMOSレギュレー
タ発生電源は、pMOS41、pMOS42、pMOS
43、nMOS44、nMOS45及びnMOS46か
ら構成されている。なお、pMOS41とpMOS42
は、カレントミラー回路を構成し、nMOS44、nM
OS45及びnMOS46は、差動増幅器48を構成
し、pMOS43は、ドライバ47として機能する。図
5(A)は、図5(B)として、簡略に図示できる。
電源の例を説明する。図5(A)のpMOSレギュレー
タ発生電源は、pMOS41、pMOS42、pMOS
43、nMOS44、nMOS45及びnMOS46か
ら構成されている。なお、pMOS41とpMOS42
は、カレントミラー回路を構成し、nMOS44、nM
OS45及びnMOS46は、差動増幅器48を構成
し、pMOS43は、ドライバ47として機能する。図
5(A)は、図5(B)として、簡略に図示できる。
【0012】動作を説明すると、ドライバ47の出力電
圧Viiと参照電圧Vrefとを差動増幅器48で比較
して、その出力(Vref−vii)がゼロと成るよう
に制御する。その結果、最終的には、ドライバ47の出
力電圧Viiは、参照電圧Vrefと同一の電圧とな
る。
圧Viiと参照電圧Vrefとを差動増幅器48で比較
して、その出力(Vref−vii)がゼロと成るよう
に制御する。その結果、最終的には、ドライバ47の出
力電圧Viiは、参照電圧Vrefと同一の電圧とな
る。
【0013】なお、図5のpMOSレギュレータ発生電
源は、 ドライバ47の出力電圧Viiに対して、帰還をかけ
るため、負荷電流に依存しない出力電圧Viiを得るこ
とができる。 ドライバ47のソース電極に外部電源電圧が印加され
ているため、外部電源電圧Vccのノイズに対して、感
度が高くなりやすい。 負荷電流変動に対する出力電圧Viiの安定性を高め
るためには、差動増幅器48の応答性を良くする必要が
ある。このためには、差動増幅器48における消費電流
をmAオーダとする必要があり、消費電流が大きくな
る。
源は、 ドライバ47の出力電圧Viiに対して、帰還をかけ
るため、負荷電流に依存しない出力電圧Viiを得るこ
とができる。 ドライバ47のソース電極に外部電源電圧が印加され
ているため、外部電源電圧Vccのノイズに対して、感
度が高くなりやすい。 負荷電流変動に対する出力電圧Viiの安定性を高め
るためには、差動増幅器48の応答性を良くする必要が
ある。このためには、差動増幅器48における消費電流
をmAオーダとする必要があり、消費電流が大きくな
る。
【0014】pMOSレギュレータ発生電源は、発生電
圧のフラット性高く、省面積化し易いという長所を持つ
反面、ノイズ影響度が大きく、消費電力が大きいという
短所を有している。なお、フラット性が高いとは、負荷
の変動に対する出力の変動及び/又は外部電源電圧を内
部電源電圧に近づけた場合の影響が少ないことをいう。
圧のフラット性高く、省面積化し易いという長所を持つ
反面、ノイズ影響度が大きく、消費電力が大きいという
短所を有している。なお、フラット性が高いとは、負荷
の変動に対する出力の変動及び/又は外部電源電圧を内
部電源電圧に近づけた場合の影響が少ないことをいう。
【0015】図6を用いて、nMOSレギュレータ発生
電源の例を説明する。図6(A)のnMOSレギュレー
タ発生電源は、pMOS51、pMOS52、nMOS
54、nMOS55n、MOS56、pMOS53から
なる第1のドライバ57、nMOS59からなる第2の
ドライバ61、ダイオード接続されたnMOS60から
なるVthキャンセラ62及び抵抗素子63から構成さ
れている。なお、pMOS51とpMOS52は、カレ
ントミラー回路を構成し、nMOS54、nMOS55
及びnMOS56は、差動増幅器58を構成している。
図6(A)は、図6(B)として、簡略に図示できる。
電源の例を説明する。図6(A)のnMOSレギュレー
タ発生電源は、pMOS51、pMOS52、nMOS
54、nMOS55n、MOS56、pMOS53から
なる第1のドライバ57、nMOS59からなる第2の
ドライバ61、ダイオード接続されたnMOS60から
なるVthキャンセラ62及び抵抗素子63から構成さ
れている。なお、pMOS51とpMOS52は、カレ
ントミラー回路を構成し、nMOS54、nMOS55
及びnMOS56は、差動増幅器58を構成している。
図6(A)は、図6(B)として、簡略に図示できる。
【0016】図6(A)のnMOSレギュレータ発生電
源において、差動増幅器58には、参照電位Vrefと
帰還電圧Vinが印加されている。Vthキャンセラ6
2が存在するので、第2のドライバ61のnMOS59
のゲートには、(Vin+Vth)の電圧が印加されて
いる(これは、nMOS55のゲート電位に対して、V
thキャンセラ62によって、その出力がVthだけ電
位が低下していることを意味している。)。従って、n
MOS59のソースからは、nMOS59のゲート電位
に対してVth低い電位が出力されるので、Vinの電
圧を得ることができる。
源において、差動増幅器58には、参照電位Vrefと
帰還電圧Vinが印加されている。Vthキャンセラ6
2が存在するので、第2のドライバ61のnMOS59
のゲートには、(Vin+Vth)の電圧が印加されて
いる(これは、nMOS55のゲート電位に対して、V
thキャンセラ62によって、その出力がVthだけ電
位が低下していることを意味している。)。従って、n
MOS59のソースからは、nMOS59のゲート電位
に対してVth低い電位が出力されるので、Vinの電
圧を得ることができる。
【0017】動作を説明すると、第1のドライバ57の
出力電圧(Vin+Vth)は、Vthキャンセラ62
で、Vinとなり、差動増幅器58に印加される。差動
増幅器58、第1のドライバ57及びVthキャンセラ
62は、参照電圧VrefとVthキャンセラ62の出
力Vinが同じ電位となるように制御する。その結果、
最終的には、ドライバ57の出力電圧(Vin+Vt
h)は、(Vref+Vth)となり、nMOS59の
ソースからは、nMOS59のゲート電位に対してVt
h低い電位である参照電圧Vrefと同電位の電圧を得
ることができる。
出力電圧(Vin+Vth)は、Vthキャンセラ62
で、Vinとなり、差動増幅器58に印加される。差動
増幅器58、第1のドライバ57及びVthキャンセラ
62は、参照電圧VrefとVthキャンセラ62の出
力Vinが同じ電位となるように制御する。その結果、
最終的には、ドライバ57の出力電圧(Vin+Vt
h)は、(Vref+Vth)となり、nMOS59の
ソースからは、nMOS59のゲート電位に対してVt
h低い電位である参照電圧Vrefと同電位の電圧を得
ることができる。
【0018】なお、Vthキャンセラ62が無いと、第
2のドライバ61からは、(Vref-Vth)が出力
され、出力電圧がVthに関係することから、出力電圧
Viiは、温度に依存した出力となる。
2のドライバ61からは、(Vref-Vth)が出力
され、出力電圧がVthに関係することから、出力電圧
Viiは、温度に依存した出力となる。
【0019】なお、図6のnMOSレギュレータ発生電
源は、 ドライバ61の出力電圧Viiに対して、帰還をかけ
ていないため、負荷電流に依存した電圧となり、負荷電
流に対して変動する。また、動作状態によっては、ドラ
イバ61の電源電圧Vccが変動し、出力電圧Viiに
近づいた場合、nMOS59のドレイン・ソース間電圧
(Vds)が小さくなり、フラット性が低下するという
問題がある。 ドライバ61はnMOSで構成され、外部電源電圧V
ccのノイズに対する安定性は高い。しかしながら、駆
動能力を下げて動作(低い電圧領域で動作)させれば、
外部電源電圧Vcc変動に対する影響が小さい。 ドライバ57の出力変動はなく、差動増幅器48の応
答性は要求されない。そのため、差動増幅器48はμA
オーダで十分であり、消費電流は小さい。
源は、 ドライバ61の出力電圧Viiに対して、帰還をかけ
ていないため、負荷電流に依存した電圧となり、負荷電
流に対して変動する。また、動作状態によっては、ドラ
イバ61の電源電圧Vccが変動し、出力電圧Viiに
近づいた場合、nMOS59のドレイン・ソース間電圧
(Vds)が小さくなり、フラット性が低下するという
問題がある。 ドライバ61はnMOSで構成され、外部電源電圧V
ccのノイズに対する安定性は高い。しかしながら、駆
動能力を下げて動作(低い電圧領域で動作)させれば、
外部電源電圧Vcc変動に対する影響が小さい。 ドライバ57の出力変動はなく、差動増幅器48の応
答性は要求されない。そのため、差動増幅器48はμA
オーダで十分であり、消費電流は小さい。
【0020】nMOSレギュレータ発生電源は、耐ノイ
ズ性が高いという長所を持つ反面、出力電圧のフラット
性が低いという短所を有している。
ズ性が高いという長所を持つ反面、出力電圧のフラット
性が低いという短所を有している。
【0021】
【発明が解決しようとする課題】上記の通り、pMOS
レギュレータ発生電源は、発生電圧のフラット性高く、
省面積化し易いという長所を持つ反面、ノイズ影響度が
大きく、消費電力が大きいという短所を有している。ま
た、nMOSレギュレータ発生電源は、耐ノイズ性が高
いという長所を持つ反面、発生電圧のフラット性が低い
という短所を有している。
レギュレータ発生電源は、発生電圧のフラット性高く、
省面積化し易いという長所を持つ反面、ノイズ影響度が
大きく、消費電力が大きいという短所を有している。ま
た、nMOSレギュレータ発生電源は、耐ノイズ性が高
いという長所を持つ反面、発生電圧のフラット性が低い
という短所を有している。
【0022】このように、pMOSレギュレータ発生電
源とnMOSレギュレータ発生電源は、それぞれ、長所
と短所を有している。広範囲に作動する外部電源電圧と
いう観点では、pMOSレギュレータ発生電源では高電
圧側のノイズの影響が懸念され、また、nMOSレギュ
レータ発生電源では、外部電源電圧が低い領域でのバラ
ツキによる安定性に難点がある。
源とnMOSレギュレータ発生電源は、それぞれ、長所
と短所を有している。広範囲に作動する外部電源電圧と
いう観点では、pMOSレギュレータ発生電源では高電
圧側のノイズの影響が懸念され、また、nMOSレギュ
レータ発生電源では、外部電源電圧が低い領域でのバラ
ツキによる安定性に難点がある。
【0023】またpMOSレギュレータ発生電源では、
スタンバイ時における消費電流が大きいという問題があ
る。
スタンバイ時における消費電流が大きいという問題があ
る。
【0024】本発明は、上記問題に鑑みなされたもので
あり、高電圧におけるノイズの影響が小さく、低電圧に
おける電圧のバラツキが無く、さらに、スタンバイ時に
おける消費電流が小さい、半導体集積回路及び電源供給
方法を提供することを目的とするものである。
あり、高電圧におけるノイズの影響が小さく、低電圧に
おける電圧のバラツキが無く、さらに、スタンバイ時に
おける消費電流が小さい、半導体集積回路及び電源供給
方法を提供することを目的とするものである。
【0025】
【課題を解決するための手段】上記課題を解決するため
に、本件発明は、以下の特徴を有する課題を解決するた
めの手段を採用している。
に、本件発明は、以下の特徴を有する課題を解決するた
めの手段を採用している。
【0026】請求項1に記載された発明は、外部電源電
圧を所定の内部電源電圧に降圧する降圧手段を有する半
導体集積回路において、第1の降圧電源と、第2の降圧
電源と、前記第1の降圧電源の出力及び前記第2の降圧
電源の出力を切り替える切り替え手段とを有し、前記切
り替え手段は、外部電源電圧が所定の電圧より高い場合
は、前記第1の降圧電源を内部回路に供給し、外部電源
電圧が所定の電圧より低い場合は、前記第2の降圧電源
を前記内部回路に供給するように切り替えることを特徴
とする。
圧を所定の内部電源電圧に降圧する降圧手段を有する半
導体集積回路において、第1の降圧電源と、第2の降圧
電源と、前記第1の降圧電源の出力及び前記第2の降圧
電源の出力を切り替える切り替え手段とを有し、前記切
り替え手段は、外部電源電圧が所定の電圧より高い場合
は、前記第1の降圧電源を内部回路に供給し、外部電源
電圧が所定の電圧より低い場合は、前記第2の降圧電源
を前記内部回路に供給するように切り替えることを特徴
とする。
【0027】請求項1に記載された発明によれば、外部
電源電圧が所定の電圧より高い場合は、第1の降圧電源
を内部回路に供給し、外部電源電圧が所定の電圧より低
い場合は、第2の降圧電源を前記内部回路に供給するよ
うに切り替えることにより、二つの降圧電源の特性の良
いところのみを使用することができ、高電圧におけるノ
イズの影響が小さく、低電圧における電圧のバラツキが
無い半導体集積回路を提供することができる。
電源電圧が所定の電圧より高い場合は、第1の降圧電源
を内部回路に供給し、外部電源電圧が所定の電圧より低
い場合は、第2の降圧電源を前記内部回路に供給するよ
うに切り替えることにより、二つの降圧電源の特性の良
いところのみを使用することができ、高電圧におけるノ
イズの影響が小さく、低電圧における電圧のバラツキが
無い半導体集積回路を提供することができる。
【0028】請求項2に記載された発明は、請求1項記
載の半導体集積回路において、前記外部電源電圧を所定
の電圧にクランプするクランプ手段を有し、スタンバイ
時には、クランプ手段により、所定の電圧にクランプさ
れた電圧を前記内部回路に供給することを特徴とする。
載の半導体集積回路において、前記外部電源電圧を所定
の電圧にクランプするクランプ手段を有し、スタンバイ
時には、クランプ手段により、所定の電圧にクランプさ
れた電圧を前記内部回路に供給することを特徴とする。
【0029】請求項2に記載された発明によれば、スタ
ンバイ時には、クランプ手段により、所定の電圧にクラ
ンプされた電圧を内部回路に供給することにより、スタ
ンバイ時の無駄な電力の消費を防止することができる。
ンバイ時には、クランプ手段により、所定の電圧にクラ
ンプされた電圧を内部回路に供給することにより、スタ
ンバイ時の無駄な電力の消費を防止することができる。
【0030】請求項3に記載された発明は、請求項1又
は2記載の半導体集積回路において、前記第1の降圧電
源は、nMOSレギュレータ発生電源であり、前記第2
の降圧電源は、pMOSレギュレータ発生電源であるこ
とを特徴とする。
は2記載の半導体集積回路において、前記第1の降圧電
源は、nMOSレギュレータ発生電源であり、前記第2
の降圧電源は、pMOSレギュレータ発生電源であるこ
とを特徴とする。
【0031】請求項3に記載された発明によれば、第1
の降圧電源はnMOSレギュレータ発生電源であり、第
2の降圧電源は、pMOSレギュレータ発生電源とする
ことにより、高電圧におけるノイズの影響が小さく、低
電圧における電圧のバラツキが無い半導体集積回路を提
供することができる。
の降圧電源はnMOSレギュレータ発生電源であり、第
2の降圧電源は、pMOSレギュレータ発生電源とする
ことにより、高電圧におけるノイズの影響が小さく、低
電圧における電圧のバラツキが無い半導体集積回路を提
供することができる。
【0032】請求項4に記載された発明は、請求項3記
載の半導体集積回路において、前記pMOSレギュレー
タ発生電源は、降圧電源電圧を発生する降圧電源電圧生
成回路と外部電源電圧を所定の電圧にクランプするクラ
ンプ手段とを有し、前記pMOSレギュレータ発生電源
は、アクティブ時には、前記降圧電源電圧生成回路で生
成した降圧電源電圧を出力し、アクティブでないとき
は、前記降圧電源電圧生成回路の動作を停止し、クラン
プ手段により所定の電圧にクランプされた外部電源電圧
を出力することを特徴とする。
載の半導体集積回路において、前記pMOSレギュレー
タ発生電源は、降圧電源電圧を発生する降圧電源電圧生
成回路と外部電源電圧を所定の電圧にクランプするクラ
ンプ手段とを有し、前記pMOSレギュレータ発生電源
は、アクティブ時には、前記降圧電源電圧生成回路で生
成した降圧電源電圧を出力し、アクティブでないとき
は、前記降圧電源電圧生成回路の動作を停止し、クラン
プ手段により所定の電圧にクランプされた外部電源電圧
を出力することを特徴とする。
【0033】請求項4に記載された発明によれば、pM
OSレギュレータ発生電源は、降圧電源電圧を発生する
降圧電源電圧生成回路と外部電源電圧を所定の電圧にク
ランプするクランプ手段とを有し、pMOSレギュレー
タ発生電源は、アクティブ時には、降圧電源電圧生成回
路で生成した降圧電源電圧を出力し、アクティブでない
ときは、降圧電源電圧生成回路の動作を停止し、クラン
プ手段により所定の電圧にクランプされた外部電源電圧
を出力することにより、pMOSレギュレータ発生電源
を特性の良いところで使用でき、pMOSレギュレータ
発生電源におけるスタンバイ時の消費電流の問題を無く
すことができる。
OSレギュレータ発生電源は、降圧電源電圧を発生する
降圧電源電圧生成回路と外部電源電圧を所定の電圧にク
ランプするクランプ手段とを有し、pMOSレギュレー
タ発生電源は、アクティブ時には、降圧電源電圧生成回
路で生成した降圧電源電圧を出力し、アクティブでない
ときは、降圧電源電圧生成回路の動作を停止し、クラン
プ手段により所定の電圧にクランプされた外部電源電圧
を出力することにより、pMOSレギュレータ発生電源
を特性の良いところで使用でき、pMOSレギュレータ
発生電源におけるスタンバイ時の消費電流の問題を無く
すことができる。
【0034】請求項5に記載された発明は、請求項1な
いし4いずれか一項記載の半導体集積回路において、前
記外部電源電圧の電圧を検出する電源電圧検出手段を有
し、該電源電圧検出手段の出力に基づいて、前記切り替
え手段は、前記第1の降圧電源と前記第2の降圧電源を
内部回路に供給するように切り替えることを特徴とす
る。
いし4いずれか一項記載の半導体集積回路において、前
記外部電源電圧の電圧を検出する電源電圧検出手段を有
し、該電源電圧検出手段の出力に基づいて、前記切り替
え手段は、前記第1の降圧電源と前記第2の降圧電源を
内部回路に供給するように切り替えることを特徴とす
る。
【0035】請求項5に記載された発明によれば、電源
電圧検出手段の出力に基づいて、前記切り替え手段は、
第1の降圧電源と第2の降圧電源を内部回路に供給する
ように切り替えることにより、接続された外部電源に基
づいて、自動的に、外部電源電圧に適した電源を選択す
ることができる。
電圧検出手段の出力に基づいて、前記切り替え手段は、
第1の降圧電源と第2の降圧電源を内部回路に供給する
ように切り替えることにより、接続された外部電源に基
づいて、自動的に、外部電源電圧に適した電源を選択す
ることができる。
【0036】請求項6に記載された発明は、請求項5記
載の半導体集積回路において、前記電源電圧検出手段
は、前記外部電源電圧の電圧と所定の電圧とを比較する
比較手段と、該比較手段の出力がラッチされるラッチ回
路と、ラッチ回路の出力部と当該半導体集積回路の接地
電位間に接続されえたスイッチ回路とを有し、前記外部
電源電圧が所定の電圧を超えた場合は、前記ラッチ回路
の出力部から、検出信号を出力し、外部電源電圧が所定
の電圧以下の場合は、前記スイッチ回路がオンとなり、
当該電源電圧検出手段の出力として、前記ラッチ回路の
出力部から接地電位が出力されることを特徴とする。
載の半導体集積回路において、前記電源電圧検出手段
は、前記外部電源電圧の電圧と所定の電圧とを比較する
比較手段と、該比較手段の出力がラッチされるラッチ回
路と、ラッチ回路の出力部と当該半導体集積回路の接地
電位間に接続されえたスイッチ回路とを有し、前記外部
電源電圧が所定の電圧を超えた場合は、前記ラッチ回路
の出力部から、検出信号を出力し、外部電源電圧が所定
の電圧以下の場合は、前記スイッチ回路がオンとなり、
当該電源電圧検出手段の出力として、前記ラッチ回路の
出力部から接地電位が出力されることを特徴とする。
【0037】請求項6に記載された発明によれば、電源
電圧検出手段がラッチ回路とその出力部にスイッチ回路
を設けることにより、nMOSレギュレータ発生電源及
びpMOSレギュレータ発生電源の両者に対して、使用
することができる。
電圧検出手段がラッチ回路とその出力部にスイッチ回路
を設けることにより、nMOSレギュレータ発生電源及
びpMOSレギュレータ発生電源の両者に対して、使用
することができる。
【0038】請求項7に記載された発明は、請求項1な
いし4いずれか一項記載の半導体集積回路において、前
記切り替え手段の切り替えを制御する制御手段を有し、
該制御手段は、半導体集積回路におけるマスクの生成段
階で、制御内容が決定されることを特徴とする。
いし4いずれか一項記載の半導体集積回路において、前
記切り替え手段の切り替えを制御する制御手段を有し、
該制御手段は、半導体集積回路におけるマスクの生成段
階で、制御内容が決定されることを特徴とする。
【0039】請求項7に記載された発明によれば、マス
クの生成段階で使用される電源電圧に適した電源のみを
使用するように設定することができる。その結果、実際
の使用時に、使用する外部電源に適した降圧電源を使用
することができる。また、実際の使用時において、外部
電源電圧の電圧の検出等を行うことがなく、誤検出等の
誤りを防止することができる。
クの生成段階で使用される電源電圧に適した電源のみを
使用するように設定することができる。その結果、実際
の使用時に、使用する外部電源に適した降圧電源を使用
することができる。また、実際の使用時において、外部
電源電圧の電圧の検出等を行うことがなく、誤検出等の
誤りを防止することができる。
【0040】請求項8に記載された発明は、請求項1な
いし4いずれか一項記載の半導体集積回路において、前
記切り替え手段の切り替えを制御する制御手段を有し、
該制御手段は、フューズを有し、該フューズの溶解/非
溶解に基づいて、前記制御手段の制御内容が決定される
ことを特徴とする。
いし4いずれか一項記載の半導体集積回路において、前
記切り替え手段の切り替えを制御する制御手段を有し、
該制御手段は、フューズを有し、該フューズの溶解/非
溶解に基づいて、前記制御手段の制御内容が決定される
ことを特徴とする。
【0041】請求項8に記載された発明によれば、試験
段階で、実際に使用される電源電圧に適した電源のみを
使用するように設定することができる。その結果、実際
の使用時に、使用する外部電源に適した降圧電源を使用
することができる。また、実際の使用時において、外部
電源電圧の電圧の検出等を行うことがなく、誤検出等の
誤りを防止することができる。
段階で、実際に使用される電源電圧に適した電源のみを
使用するように設定することができる。その結果、実際
の使用時に、使用する外部電源に適した降圧電源を使用
することができる。また、実際の使用時において、外部
電源電圧の電圧の検出等を行うことがなく、誤検出等の
誤りを防止することができる。
【0042】請求項9に記載された発明は、外部電源電
圧を所定の内部電源電圧に降圧する二つの降圧電源と、
該二つの降圧電源の出力を切り替える切り替え手段とを
有する半導体集積回路における電源供給方法であって、
前記切り替え手段は、外部電源電圧が所定の電圧より高
い場合は、第1の降圧電源を内部回路に供給し、外部電
源電圧が所定の電圧より低い場合は、第2の降圧電源を
前記内部回路に供給するように切り替えることを特徴と
する。
圧を所定の内部電源電圧に降圧する二つの降圧電源と、
該二つの降圧電源の出力を切り替える切り替え手段とを
有する半導体集積回路における電源供給方法であって、
前記切り替え手段は、外部電源電圧が所定の電圧より高
い場合は、第1の降圧電源を内部回路に供給し、外部電
源電圧が所定の電圧より低い場合は、第2の降圧電源を
前記内部回路に供給するように切り替えることを特徴と
する。
【0043】請求項10に記載された発明は、請求項9
記載の電源供給方法において、スタンバイ時に、所定の
電圧にクランプされた外部電源電圧を前記内部回路に供
給することを特徴とする。
記載の電源供給方法において、スタンバイ時に、所定の
電圧にクランプされた外部電源電圧を前記内部回路に供
給することを特徴とする。
【0044】請求項9又は10記載の発明は、請求項1
〜8記載の外部電源電圧を所定の内部電源電圧に降圧す
る降圧手段を有する半導体集積回路に適した電源供給方
法である。
〜8記載の外部電源電圧を所定の内部電源電圧に降圧す
る降圧手段を有する半導体集積回路に適した電源供給方
法である。
【0045】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面と共に説明する。図7は、本実施の形態のブロッ
ク例である。即ち、図7のブロックは、pMOSレギュ
レータ発生電源71、nMOSレギュレータ発生電源7
2、内部回路73、第1のトランスファーゲート74及
び第2のトランスファーゲート75から構成されてい
る。これらの回路が、半導体集積回路に一つ、又は、半
導体集積回路において安定な電源回路が必要な箇所に、
任意の数、設けてもよい。
て図面と共に説明する。図7は、本実施の形態のブロッ
ク例である。即ち、図7のブロックは、pMOSレギュ
レータ発生電源71、nMOSレギュレータ発生電源7
2、内部回路73、第1のトランスファーゲート74及
び第2のトランスファーゲート75から構成されてい
る。これらの回路が、半導体集積回路に一つ、又は、半
導体集積回路において安定な電源回路が必要な箇所に、
任意の数、設けてもよい。
【0046】nMOSレギュレータ発生電源72(第1
の降圧電源)と、pMOSレギュレータ発生電源(第2
の降圧電源)と、内部回路73の接続を、Vdet信号
が、第1のトランスファーゲート74及び第2のトラン
スファーゲート75を制御して行なっている。
の降圧電源)と、pMOSレギュレータ発生電源(第2
の降圧電源)と、内部回路73の接続を、Vdet信号
が、第1のトランスファーゲート74及び第2のトラン
スファーゲート75を制御して行なっている。
【0047】Vdet信号については、図9を用いて、
後述するが、外部電源電圧が、高い場合に、ハイレベル
の信号「H」となる信号である。従って、外部電源電圧
が、高い場合に、第2のトランスファーゲート75がオ
ンし、第1のトランスファーゲート74がオフされるの
で、内部回路73には、nMOSレギュレータ発生電源
72の電源が供給される。また、外部電源電圧が、低い
場合は、第2のトランスファーゲート75がオフし、第
1のトランスファーゲート74がオンされるので、内部
回路73には、pMOSレギュレータ発生電源71の電
源が供給される。
後述するが、外部電源電圧が、高い場合に、ハイレベル
の信号「H」となる信号である。従って、外部電源電圧
が、高い場合に、第2のトランスファーゲート75がオ
ンし、第1のトランスファーゲート74がオフされるの
で、内部回路73には、nMOSレギュレータ発生電源
72の電源が供給される。また、外部電源電圧が、低い
場合は、第2のトランスファーゲート75がオフし、第
1のトランスファーゲート74がオンされるので、内部
回路73には、pMOSレギュレータ発生電源71の電
源が供給される。
【0048】このように、外部電源電圧が所定の電圧よ
り高い場合は、nMOSレギュレータ発生電源72を内
部回路73に供給し、外部電源電圧が所定の電圧より低
い場合は、pMOSレギュレータ発生電源71を内部回
路73に供給するように切り替えることにより、高電圧
におけるノイズの影響が小さく、低電圧における電圧の
バラツキが無い電源回路を得ることができる。
り高い場合は、nMOSレギュレータ発生電源72を内
部回路73に供給し、外部電源電圧が所定の電圧より低
い場合は、pMOSレギュレータ発生電源71を内部回
路73に供給するように切り替えることにより、高電圧
におけるノイズの影響が小さく、低電圧における電圧の
バラツキが無い電源回路を得ることができる。
【0049】図8に、図7で用いられるpMOSレギュ
レータ発生電源の例を説明する。なお、図7で用いられ
るnMOSレギュレータ発生電源は、図6のnMOSレ
ギュレータ発生電源を利用することができる。
レータ発生電源の例を説明する。なお、図7で用いられ
るnMOSレギュレータ発生電源は、図6のnMOSレ
ギュレータ発生電源を利用することができる。
【0050】図8のpMOSレギュレータ発生電源にお
けるpMOS41、pMOS42、pMOS43、nM
OS44、nMOS45及びnMOS46から構成され
ている回路は、図5(A)と同じである。図8のpMO
Sレギュレータ発生電源は、図5(A)の回路に、pM
OS81、nMOS82及びインバータ83が付加され
た回路である。
けるpMOS41、pMOS42、pMOS43、nM
OS44、nMOS45及びnMOS46から構成され
ている回路は、図5(A)と同じである。図8のpMO
Sレギュレータ発生電源は、図5(A)の回路に、pM
OS81、nMOS82及びインバータ83が付加され
た回路である。
【0051】図におけるVref信号は、図5(A)と
同じく、例えば、図2の参照電圧発生器11が、降圧電
源12向けに生成した参照電圧である。また、図におけ
るActive信号は、例えば、図9に示すように、論
理回路3から、電源回路4、メモリコア1へ出力される
信号であり、外部からDRAMへのアクセス要求のあっ
たとき、DRAMのリフレッシュ要求時等に、論理回路
3が発生する信号である。
同じく、例えば、図2の参照電圧発生器11が、降圧電
源12向けに生成した参照電圧である。また、図におけ
るActive信号は、例えば、図9に示すように、論
理回路3から、電源回路4、メモリコア1へ出力される
信号であり、外部からDRAMへのアクセス要求のあっ
たとき、DRAMのリフレッシュ要求時等に、論理回路
3が発生する信号である。
【0052】アクティブになると、アクティブ信号がハ
イレベルの信号「H」となり、pMOS81がオフとな
り、nMOS46がオンとなり、nMOS82がオフと
なる。その結果、pMOS41、pMOS42、pMO
S43、nMOS44、nMOS45及びnMOS46
から構成される図5と同等のpMOSレギュレータ発生
電源が、図5と同じように動作する。
イレベルの信号「H」となり、pMOS81がオフとな
り、nMOS46がオンとなり、nMOS82がオフと
なる。その結果、pMOS41、pMOS42、pMO
S43、nMOS44、nMOS45及びnMOS46
から構成される図5と同等のpMOSレギュレータ発生
電源が、図5と同じように動作する。
【0053】アクティブでなくなると、アクティブ信号
がローレベルの信号「L」となり、pMOS81がオン
状態となり、nMOS46がオフ状態となり、nMOS
82がオン状態となる。
がローレベルの信号「L」となり、pMOS81がオン
状態となり、nMOS46がオフ状態となり、nMOS
82がオン状態となる。
【0054】nMOS46がオフとなるので、差動増幅
器44、45のドレイン側が浮き、更に、pMOS81
がオンとなるので、nMOS44のソースに、カレント
ミラー回路41、42とは別に、外部電源Vccから電
流が流れ、差動増幅器44、45は差動増幅器としての
機能が停止される。
器44、45のドレイン側が浮き、更に、pMOS81
がオンとなるので、nMOS44のソースに、カレント
ミラー回路41、42とは別に、外部電源Vccから電
流が流れ、差動増幅器44、45は差動増幅器としての
機能が停止される。
【0055】また、nMOS82がオンとなるので、p
MOSレギュレータ発生電源の出力電圧Viiは、(V
cc-Vth)にクランプされる。
MOSレギュレータ発生電源の出力電圧Viiは、(V
cc-Vth)にクランプされる。
【0056】図8の回路によれば、活性状態のみpMO
Sレギュレータ発生電源を作動させることにより、消費
電力の問題を無くし、pMOSレギュレータ発生電源の
非活性時は、その出力を(Vcc-Vth)にクランプ
するので、非活性時における消費電力の問題を無くすこ
とができる。
Sレギュレータ発生電源を作動させることにより、消費
電力の問題を無くし、pMOSレギュレータ発生電源の
非活性時は、その出力を(Vcc-Vth)にクランプ
するので、非活性時における消費電力の問題を無くすこ
とができる。
【0057】図10を用いて、外部電源電圧が、所定の
電圧より高い場合に、ハイレベルの信号「H」を出力す
る電圧検出回路を説明する。
電圧より高い場合に、ハイレベルの信号「H」を出力す
る電圧検出回路を説明する。
【0058】図10(A)の電圧検出回路は、抵抗素子
91(その抵抗値:R91)、抵抗素子92(その抵抗
値:R92)、抵抗素子93、N段のダイオード接続さ
れたnMOS941〜nMOS94N、差動増幅器9
5、インバータ96、nMOS101、nMOS10
2、ラッチ回路103及びインバータ104から構成さ
れている。なお、ラッチ回路103は、pMOS97、
nMOS98、pMOS99及びnMOS103から構
成されている。
91(その抵抗値:R91)、抵抗素子92(その抵抗
値:R92)、抵抗素子93、N段のダイオード接続さ
れたnMOS941〜nMOS94N、差動増幅器9
5、インバータ96、nMOS101、nMOS10
2、ラッチ回路103及びインバータ104から構成さ
れている。なお、ラッチ回路103は、pMOS97、
nMOS98、pMOS99及びnMOS103から構
成されている。
【0059】外部電源電圧Vccは、抵抗素子91及び
抵抗素子92により、その電圧が分割され、電圧Vc
c’(Vcc’=Vcc×R92/(R91+R9
2))が、差動増幅器95の反転入力端子に印加され
る。一方、差動増幅器95の非反転入力端子には、N段
のダイオード接続されたnMOS941〜nMOS94
Nにより、N×Vthの電圧が印加されている。
抵抗素子92により、その電圧が分割され、電圧Vc
c’(Vcc’=Vcc×R92/(R91+R9
2))が、差動増幅器95の反転入力端子に印加され
る。一方、差動増幅器95の非反転入力端子には、N段
のダイオード接続されたnMOS941〜nMOS94
Nにより、N×Vthの電圧が印加されている。
【0060】
いま、Vcc’>=N×Vth ・・・・(1)
となると、差動増幅器95からローレベルの「L」信号
が出力される。この「L」信号は、インバータ96で反
転され、ハイレベルの「H」信号がnMOS101のゲ
ート及びインバータ104に印加される。nMOS10
1のゲートに印加された「H」信号は、ラッチ回路10
3に「L」信号として印加され、ラッチ回路103か
ら、「H」信号が出力される。また、インバータ104
に印加された「H」信号は、インバータ104で反転さ
れて、nMOS102のゲートに、「L」信号が印加さ
れる。その結果、nMOS102は、オフとなる。これ
により、電圧検出回路から、「H」信号が出力される。
が出力される。この「L」信号は、インバータ96で反
転され、ハイレベルの「H」信号がnMOS101のゲ
ート及びインバータ104に印加される。nMOS10
1のゲートに印加された「H」信号は、ラッチ回路10
3に「L」信号として印加され、ラッチ回路103か
ら、「H」信号が出力される。また、インバータ104
に印加された「H」信号は、インバータ104で反転さ
れて、nMOS102のゲートに、「L」信号が印加さ
れる。その結果、nMOS102は、オフとなる。これ
により、電圧検出回路から、「H」信号が出力される。
【0061】
一方、Vcc’<N×Vth ・・・・(2)
となると、差動増幅器95からハイレベルの「H」信号
が出力される。この「H」信号は、インバータ96で反
転され、「L」信号がnMOS101のゲート及びイン
バータ104に印加される。nMOS101のゲートに
印加された「L」信号は、ラッチ回路103に「H」信
号として印加され、ラッチ回路103から、「L」信号
が出力される。
が出力される。この「H」信号は、インバータ96で反
転され、「L」信号がnMOS101のゲート及びイン
バータ104に印加される。nMOS101のゲートに
印加された「L」信号は、ラッチ回路103に「H」信
号として印加され、ラッチ回路103から、「L」信号
が出力される。
【0062】また、インバータ104に印加された
「L」信号は、インバータ104で反転されて、nMO
S102のゲートに、「H」信号が印加される。その結
果、nMOS102は、オンとなり、Vdet信号とし
て、接地電位Vssの信号が出力される。
「L」信号は、インバータ104で反転されて、nMO
S102のゲートに、「H」信号が印加される。その結
果、nMOS102は、オンとなり、Vdet信号とし
て、接地電位Vssの信号が出力される。
【0063】差動増幅器95における比較信号として、
ダイオードのVthレベルを用いているので、この電圧
検出回路は、温度の影響を受けるが、ラッチ回路103
を設けて、更に、レベルシフトさせて、検出出力におけ
るレベル変動を抑えている。この電圧検出回路は、nM
OSレギュレータ発生電源及びpMOSレギュレータ発
生電源に対して使用できるので、使い易い回路である。
ダイオードのVthレベルを用いているので、この電圧
検出回路は、温度の影響を受けるが、ラッチ回路103
を設けて、更に、レベルシフトさせて、検出出力におけ
るレベル変動を抑えている。この電圧検出回路は、nM
OSレギュレータ発生電源及びpMOSレギュレータ発
生電源に対して使用できるので、使い易い回路である。
【0064】図10(B)は、Vdetの検出される電圧
範囲を示している。このように、Vccの不使用領域が
ある場合に、有効である。
範囲を示している。このように、Vccの不使用領域が
ある場合に、有効である。
【0065】図11を用いて、半導体集積回路における
マスクの生成段階で、Vdetの信号を決定することを
説明する。この場合は、半導体集積回路の作成段階で、
既に、この半導体集積回路が使用される外部電源電圧の
使用電圧が判明している場合である。半導体集積回路に
おけるマスクの生成段階でマスクを二通り用意して、使
用される外部電源電圧に対応した、Vdetの信号が得
られるようにする。
マスクの生成段階で、Vdetの信号を決定することを
説明する。この場合は、半導体集積回路の作成段階で、
既に、この半導体集積回路が使用される外部電源電圧の
使用電圧が判明している場合である。半導体集積回路に
おけるマスクの生成段階でマスクを二通り用意して、使
用される外部電源電圧に対応した、Vdetの信号が得
られるようにする。
【0066】図11(A)は、外部電源電圧Vccと接
地電圧Vss間に設けた、二つのスイッチSW0、SW
1及びインバータ105から構成されている。半導体集
積回路におけるマスクの生成段階でマスクを二通り用意
し、図11(B)に示すように、外部電源電圧が低い場
合は、スイッチSW0をオンし、スイッチSW1をオフ
するようなマスクを選んでマスクを行う。一方、外部電
源電圧が高い場合は、スイッチSW0をオフし、スイッ
チSW1をオンするようなマスクを選んでマスクを行
う。
地電圧Vss間に設けた、二つのスイッチSW0、SW
1及びインバータ105から構成されている。半導体集
積回路におけるマスクの生成段階でマスクを二通り用意
し、図11(B)に示すように、外部電源電圧が低い場
合は、スイッチSW0をオンし、スイッチSW1をオフ
するようなマスクを選んでマスクを行う。一方、外部電
源電圧が高い場合は、スイッチSW0をオフし、スイッ
チSW1をオンするようなマスクを選んでマスクを行
う。
【0067】その結果、Vdet信号として、外部電源
電圧が低い場合は、ローレベルの信号「L」を、外部電
源電圧が高い場合は、ハイレベルの信号「H」を、得る
ことができる。
電圧が低い場合は、ローレベルの信号「L」を、外部電
源電圧が高い場合は、ハイレベルの信号「H」を、得る
ことができる。
【0068】なお、上記のように、使用される外部電源
電圧に対応した、Vdetの信号が得られるようにする
代わりに、半導体集積回路におけるマスクの生成段階で
マスクを二通り用意して、例えば、図7において、Vd
et信号により制御される第1のトランスファーゲート
74及び第2のトランスファーゲート75自体を制御
(変形)してもよい。つまり、外部電源電圧が低い場合
は、第1のトランスファーゲート74を導通又はショー
トさせ、第2のトランスファーゲート75をオフ又は切
断するようなマスクを選んでマスクを行う。一方、外部
電源電圧が高い場合は、第1のトランスファーゲート7
4をオフ又は切断させ、第2のトランスファーゲート7
5を導通又はショートするようなマスクを選んでマスク
を行う。
電圧に対応した、Vdetの信号が得られるようにする
代わりに、半導体集積回路におけるマスクの生成段階で
マスクを二通り用意して、例えば、図7において、Vd
et信号により制御される第1のトランスファーゲート
74及び第2のトランスファーゲート75自体を制御
(変形)してもよい。つまり、外部電源電圧が低い場合
は、第1のトランスファーゲート74を導通又はショー
トさせ、第2のトランスファーゲート75をオフ又は切
断するようなマスクを選んでマスクを行う。一方、外部
電源電圧が高い場合は、第1のトランスファーゲート7
4をオフ又は切断させ、第2のトランスファーゲート7
5を導通又はショートするようなマスクを選んでマスク
を行う。
【0069】図12を用いて、半導体集積回路におけ
る、例えば、試験段階で、Vdetの信号を決定するこ
とを説明する。この場合は、半導体集積回路の試験段階
で、既に、この半導体集積回路が使用される外部電源電
圧の使用電圧が判明している場合である。半導体集積回
路における試験段階で、フューズの溶解/非溶解を行な
い、使用される外部電源電圧に対応した、Vdetの信
号が得られるようにする。
る、例えば、試験段階で、Vdetの信号を決定するこ
とを説明する。この場合は、半導体集積回路の試験段階
で、既に、この半導体集積回路が使用される外部電源電
圧の使用電圧が判明している場合である。半導体集積回
路における試験段階で、フューズの溶解/非溶解を行な
い、使用される外部電源電圧に対応した、Vdetの信
号が得られるようにする。
【0070】図12の回路は、pMOS111、nMO
S112、pMOS113、pMOS114、nMOS
115、pMOS116、nMOS117及びフューズ
118から構成されている。なお、pMOS111、n
MOS112及びフューズ118は、フューズ状態を設
定する回路で、pMOS113、pMOS114、nM
OS115、pMOS116及びnMOS117は、ラ
ッチ回路を構成している。
S112、pMOS113、pMOS114、nMOS
115、pMOS116、nMOS117及びフューズ
118から構成されている。なお、pMOS111、n
MOS112及びフューズ118は、フューズ状態を設
定する回路で、pMOS113、pMOS114、nM
OS115、pMOS116及びnMOS117は、ラ
ッチ回路を構成している。
【0071】図12(B)に示すように、外部電源電圧
が低い場合は、フューズは非溶解とし、一方、外部電源
電圧が高い場合は、フューズを溶解する。その結果、V
det信号として、外部電源電圧が低い場合は、ローレ
ベルの信号「L」を、外部電源電圧が高い場合は、ハイ
レベルの信号「H」を、得ることができる。
が低い場合は、フューズは非溶解とし、一方、外部電源
電圧が高い場合は、フューズを溶解する。その結果、V
det信号として、外部電源電圧が低い場合は、ローレ
ベルの信号「L」を、外部電源電圧が高い場合は、ハイ
レベルの信号「H」を、得ることができる。
【0072】図12(A)の動作を説明する。先ず、フ
ューズが非溶解の場合について説明する。nMOS11
2及びpMOS113のゲートに、起動時に発生するs
ttz信号を制御回路から受ける。sttz信号は、起
動時に所定の期間、正の信号を出力する信号である。起
動時に、nMOS112のゲートに正の信号が印加され
るので、nMOS112は導通し、pMOS113は非
導通となる。その結果、ラッチ回路のP点は、接地電位
Vssとなり、ラッチ回路がリセットされる。次いで、
所定時間経過すると、sttz信号は、ローレベルの信
号となる。すると、pMOS111のゲート、nMOS
112のゲート及びpMOS113のゲートにローレベ
ルの信号が印加されるので、nMOS112は非導通と
なり、pMOS111及びpMOS113は導通する。
この状態では、ラッチ回路のP点には、外部電源電圧V
ccから、pMOS111を介して、電源が供給されハ
イレベル「H」となる。その結果、ラッチ回路の出力の
Q点には、常時、ローレベルの「L」信号が得られる。
ューズが非溶解の場合について説明する。nMOS11
2及びpMOS113のゲートに、起動時に発生するs
ttz信号を制御回路から受ける。sttz信号は、起
動時に所定の期間、正の信号を出力する信号である。起
動時に、nMOS112のゲートに正の信号が印加され
るので、nMOS112は導通し、pMOS113は非
導通となる。その結果、ラッチ回路のP点は、接地電位
Vssとなり、ラッチ回路がリセットされる。次いで、
所定時間経過すると、sttz信号は、ローレベルの信
号となる。すると、pMOS111のゲート、nMOS
112のゲート及びpMOS113のゲートにローレベ
ルの信号が印加されるので、nMOS112は非導通と
なり、pMOS111及びpMOS113は導通する。
この状態では、ラッチ回路のP点には、外部電源電圧V
ccから、pMOS111を介して、電源が供給されハ
イレベル「H」となる。その結果、ラッチ回路の出力の
Q点には、常時、ローレベルの「L」信号が得られる。
【0073】一方、フューズが溶解された場合について
説明する。同じように、起動時に、nMOS112のゲ
ートに正の信号が印加されるので、nMOS112は導
通し、ラッチ回路のP点は、接地電位Vssとなり、ラ
ッチ回路がリセットされる。次いで、所定時間経過して
sttz信号がローレベルの信号となり、nMOS11
2は非導通となり、pMOS111は、導通する。この
状態では、ラッチ回路のP点には、外部電源電圧Vcc
から、pMOS111を介して、電源の供給を受けよう
するが、フューズが溶解されており、P点はローレベル
状態を維持する。その結果、ラッチ回路の出力のP点に
は、常時、ハイレベルの「H」信号が得られる。
説明する。同じように、起動時に、nMOS112のゲ
ートに正の信号が印加されるので、nMOS112は導
通し、ラッチ回路のP点は、接地電位Vssとなり、ラ
ッチ回路がリセットされる。次いで、所定時間経過して
sttz信号がローレベルの信号となり、nMOS11
2は非導通となり、pMOS111は、導通する。この
状態では、ラッチ回路のP点には、外部電源電圧Vcc
から、pMOS111を介して、電源の供給を受けよう
するが、フューズが溶解されており、P点はローレベル
状態を維持する。その結果、ラッチ回路の出力のP点に
は、常時、ハイレベルの「H」信号が得られる。
【0074】図13及び図14を用いて、DRAMに適
用した具体例を説明する。図13は、図9のメモリコア
の一部を示す回路図である。センスアンプ回路は、セル
アレイAとセルアレイBの信号を増幅する。BT0、B
T1の線に印加された信号により、センスアンプ回路が
処理するセルアレイが選択される。メモリセルは、nM
OS121、キャパシタ122から構成されている。n
MOS121のゲートには、ワード線(WL)によっ
て、Vppが供給される。また、nMOS121のソー
スはビット線(BL)に接続され、nMOS121のド
レインにはキャパシタ122が接続されている。なお、
キャパシタ122の他端には、セルプレート電位が供給
されている。メモリセルの書き込み動作及び読み込み動
作が周知の方法で行われる。ここでは、供給される電源
を中心に説明する。
用した具体例を説明する。図13は、図9のメモリコア
の一部を示す回路図である。センスアンプ回路は、セル
アレイAとセルアレイBの信号を増幅する。BT0、B
T1の線に印加された信号により、センスアンプ回路が
処理するセルアレイが選択される。メモリセルは、nM
OS121、キャパシタ122から構成されている。n
MOS121のゲートには、ワード線(WL)によっ
て、Vppが供給される。また、nMOS121のソー
スはビット線(BL)に接続され、nMOS121のド
レインにはキャパシタ122が接続されている。なお、
キャパシタ122の他端には、セルプレート電位が供給
されている。メモリセルの書き込み動作及び読み込み動
作が周知の方法で行われる。ここでは、供給される電源
を中心に説明する。
【0075】PSA線及びNSA線には、pMOSレギ
ュレータ発生電源71又はnMOSレギュレータ発生電
源72で生成された内部電源電圧(Vii)、Vssが
供給されている。ビット線(BL、/BL)には、pM
OS111、pMOS112、nMOS113及びnM
OS114を介して、内部電源電圧(Vii)、Vss
が供給される。BRS線に印加された制御信号に基づい
て、所定のタイミングで、VPR線のプリチャージ電位
Vprが、ビット線(BL、/BL)に与えられる。
ュレータ発生電源71又はnMOSレギュレータ発生電
源72で生成された内部電源電圧(Vii)、Vssが
供給されている。ビット線(BL、/BL)には、pM
OS111、pMOS112、nMOS113及びnM
OS114を介して、内部電源電圧(Vii)、Vss
が供給される。BRS線に印加された制御信号に基づい
て、所定のタイミングで、VPR線のプリチャージ電位
Vprが、ビット線(BL、/BL)に与えられる。
【0076】図14に基づいて、読み出し動作を簡単に
説明する。 センスアンプ非活性時に、ビット線をVprレベルに
制御するために、BRS線にBRS信号を供給する。 左右のセルアレイで共有されているセンスアンプ回路
のセルアレイ接続を、BT0、BT1の線に印加された
信号により選択する。 メモリセルのキャパシタ122のデータを読み出し要
求に基づいて、論理回路が要求信号を生成し、これによ
り、ワード線のWL信号が活性化されて、Vppレベル
となる。 nMOS121のゲートにVppが印加されると、キ
ャパシタ122の電荷(データ)が読み出される
(X)。 PSA線及びNSA線から供給されたVii及びVs
sの信号により、ビット線(BL、/BL)には、増幅
されたデータが得られる(Y)。 読み出されたデータが、DB線により出力される。
説明する。 センスアンプ非活性時に、ビット線をVprレベルに
制御するために、BRS線にBRS信号を供給する。 左右のセルアレイで共有されているセンスアンプ回路
のセルアレイ接続を、BT0、BT1の線に印加された
信号により選択する。 メモリセルのキャパシタ122のデータを読み出し要
求に基づいて、論理回路が要求信号を生成し、これによ
り、ワード線のWL信号が活性化されて、Vppレベル
となる。 nMOS121のゲートにVppが印加されると、キ
ャパシタ122の電荷(データ)が読み出される
(X)。 PSA線及びNSA線から供給されたVii及びVs
sの信号により、ビット線(BL、/BL)には、増幅
されたデータが得られる(Y)。 読み出されたデータが、DB線により出力される。
【0077】
【発明の効果】上述の如く本発明によれば、高電圧にお
けるノイズの影響が小さく、低電圧における電圧のバラ
ツキが無く、さらに、スタンバイ時における消費電流が
小さい、半導体集積回路及び電源供給方法を提供するこ
とができる。
けるノイズの影響が小さく、低電圧における電圧のバラ
ツキが無く、さらに、スタンバイ時における消費電流が
小さい、半導体集積回路及び電源供給方法を提供するこ
とができる。
【0078】
【図1】従来の半導体集積回路を説明するための図であ
る。
る。
【図2】電源回路が供給する電源を説明するための図で
ある。
ある。
【図3】外部電源を投入時の降圧電源、昇圧電源、プリ
チャージ電源及び負電源から出力される電圧の関係を説
明するための図である。
チャージ電源及び負電源から出力される電圧の関係を説
明するための図である。
【図4】参照電圧発生器における参照電圧の発生回路を
説明するための図である。
説明するための図である。
【図5】pMOSレギュレータ発生電源の例を説明する
ための図である。
ための図である。
【図6】nMOSレギュレータ発生電源の例を説明する
ための図である。
ための図である。
【図7】本実施の形態を説明するためのブロック構成図
の例である
の例である
【図8】図7で用いられるpMOSレギュレータ発生電
源の例を説明するための図である。
源の例を説明するための図である。
【図9】アクティブ信号を説明するための図である。
【図10】電圧検出回路の例を説明するための図であ
る。
る。
【図11】マスクにより所定Vdetの信号を得る回路
を説明するための図である。
を説明するための図である。
【図12】フューズの溶解/非溶解により所定のVde
tの信号を得る回路を説明するための図である。
tの信号を得る回路を説明するための図である。
【図13】DRAMに適用した具体例を説明するための
図である。
図である。
【図14】読み出し動作を説明するための図である。
1 メモリコア
2 インタフェース回路
3 論理回路
4 電源回路
5 半導体集積回路(DRAM)
6 内部回路
11 参照電圧発生器
12 降圧電源
13 昇圧電源
14 プリチャージ電源
15 負電圧源
57 第1のドライバ
58 差動増幅器
61 第2のドライバ
62 Vthキャンセラ
71 pMOSレギュレータ発生電源
72 nMOSレギュレータ発生電源
73 内部回路
74、75 トランスファーゲート
103 ラッチ回路
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 FI テーマコート゛(参考)
H03K 19/00 H01L 21/82 S
Fターム(参考) 5F038 AV06 AV12 AV13 AV15 BB01
BB08 DF05 DF08 EZ20
5F064 BB14 BB35 CC09 DD34 EE45
FF08 FF27 FF36 FF48
5H420 NB02 NB16 NC02 NC26 NE26
5J056 AA00 BB17 BB40 CC00 CC04
CC10 CC12 CC14 DD13 DD28
DD29 DD51 DD60 GG06 KK01
5M024 AA14 AA20 AA22 AA24 BB29
BB37 BB40 FF02 FF07 FF20
FF22 FF23 FF26 FF30 HH01
PP01 PP03 PP07 PP09 PP10
Claims (10)
- 【請求項1】 外部電源電圧を所定の内部電源電圧に降
圧する降圧手段を有する半導体集積回路において、 第1の降圧電源と、第2の降圧電源と、前記第1の降圧
電源の出力及び前記第2の降圧電源の出力を切り替える
切り替え手段とを有し、 前記切り替え手段は、外部電源電圧が所定の電圧より高
い場合は、前記第1の降圧電源を内部回路に供給し、外
部電源電圧が所定の電圧より低い場合は、前記第2の降
圧電源を前記内部回路に供給するように切り替えること
を特徴とする半導体集積回路。 - 【請求項2】 前記外部電源電圧を所定の電圧にクラン
プするクランプ手段を有し、 スタンバイ時には、クランプ手段により、所定の電圧に
クランプされた電圧を前記内部回路に供給することを特
徴とする請求1項記載の半導体集積回路。 - 【請求項3】 前記第1の降圧電源は、nMOSレギュ
レータ発生電源であり、前記第2の降圧電源は、pMO
Sレギュレータ発生電源であることを特徴とする請求項
1又は2記載の半導体集積回路。 - 【請求項4】 前記pMOSレギュレータ発生電源は、
降圧電源電圧を発生する降圧電源電圧生成回路と外部電
源電圧を所定の電圧にクランプするクランプ手段とを有
し、 前記pMOSレギュレータ発生電源は、アクティブ時に
は、前記降圧電源電圧生成回路で生成した降圧電源電圧
を出力し、アクティブでないときは、前記降圧電源電圧
生成回路の動作を停止し、クランプ手段により所定の電
圧にクランプされた外部電源電圧を出力することを特徴
とする請求項3記載の半導体集積回路。 - 【請求項5】 前記外部電源電圧の電圧を検出する電源
電圧検出手段を有し、 該電源電圧検出手段の出力に基づいて、前記切り替え手
段は、前記第1の降圧電源と前記第2の降圧電源を内部
回路に供給するように切り替えることを特徴とする請求
項1ないし4いずれか一項記載の半導体集積回路。 - 【請求項6】 前記電源電圧検出手段は、 前記外部電源電圧の電圧と所定の電圧とを比較する比較
手段と、該比較手段の出力がラッチされるラッチ回路
と、ラッチ回路の出力部と当該半導体集積回路の接地電
位間に接続されえたスイッチ回路とを有し、 前記外部電源電圧が所定の電圧を超えた場合は、前記ラ
ッチ回路の出力部から、検出信号を出力し、外部電源電
圧が所定の電圧以下の場合は、前記スイッチ回路がオン
となり、当該電源電圧検出手段の出力として、前記ラッ
チ回路の出力部から接地電位が出力されることを特徴と
する請求項5記載の半導体集積回路。 - 【請求項7】 前記切り替え手段の切り替えを制御する
制御手段を有し、 該制御手段は、半導体集積回路におけるマスクの生成段
階で、制御内容が決定されることを特徴とする請求項1
ないし4いずれか一項記載の半導体集積回路。 - 【請求項8】 前記切り替え手段の切り替えを制御する
制御手段を有し、 該制御手段は、フューズを有し、 該フューズの溶解/非溶解に基づいて、前記制御手段の
制御内容が決定されることを特徴とする請求項1ないし
4いずれか一項記載の半導体集積回路。 - 【請求項9】 外部電源電圧を所定の内部電源電圧に降
圧する二つの降圧電源と、該二つの降圧電源の出力を切
り替える切り替え手段とを有する半導体集積回路におけ
る電源供給方法であって、 前記切り替え手段は、外部電源電圧が所定の電圧より高
い場合は、第1の降圧電源を内部回路に供給し、外部電
源電圧が所定の電圧より低い場合は、第2の降圧電源を
前記内部回路に供給するように切り替えることを特徴と
する電源供給方法。 - 【請求項10】 スタンバイ時に、所定の電圧にクラン
プされた外部電源電圧を前記内部回路に供給することを
特徴とする請求項9記載の電源供給方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001364684A JP2003168291A (ja) | 2001-11-29 | 2001-11-29 | 半導体集積回路及び電源供給方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001364684A JP2003168291A (ja) | 2001-11-29 | 2001-11-29 | 半導体集積回路及び電源供給方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003168291A true JP2003168291A (ja) | 2003-06-13 |
Family
ID=19174830
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001364684A Withdrawn JP2003168291A (ja) | 2001-11-29 | 2001-11-29 | 半導体集積回路及び電源供給方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2003168291A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008136180A (ja) * | 2006-10-31 | 2008-06-12 | Semiconductor Energy Lab Co Ltd | 発振回路およびそれを備えた半導体装置 |
WO2010082449A1 (en) * | 2009-01-16 | 2010-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Regulator circuit and rfid tag including the same |
-
2001
- 2001-11-29 JP JP2001364684A patent/JP2003168291A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008136180A (ja) * | 2006-10-31 | 2008-06-12 | Semiconductor Energy Lab Co Ltd | 発振回路およびそれを備えた半導体装置 |
WO2010082449A1 (en) * | 2009-01-16 | 2010-07-22 | Semiconductor Energy Laboratory Co., Ltd. | Regulator circuit and rfid tag including the same |
CN102282523A (zh) * | 2009-01-16 | 2011-12-14 | 株式会社半导体能源研究所 | 调节器电路以及包含调节器电路的rfid标签 |
US8587286B2 (en) | 2009-01-16 | 2013-11-19 | Semiconductor Energy Laboratory Co., Ltd. | Regulator circuit and RFID tag including the same in wireless communication to improve noise margin |
US9092042B2 (en) | 2009-01-16 | 2015-07-28 | Semiconductor Energy Laboratory Co., Ltd. | Regulator circuit and RFID tag including the same |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050201 |