JP4087289B2

JP4087289B2 - Semiconductor device and inspection method thereof

Info

Publication number: JP4087289B2
Application number: JP2003135384A
Authority: JP
Inventors: 高明受田
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2003-05-14
Filing date: 2003-05-14
Publication date: 2008-05-21
Anticipated expiration: 2023-05-14
Also published as: JP2004342717A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路におけるオープン、ショート不良を製造の途中に検出できると共に、製造終了後にも同一パターンにて電気的に上記不良を検出することを可能とする、半導体集積回路の検査パターンを有する半導体装置およびその検査方法に関するものである。
【０００２】
【従来の技術】
半導体装置の高密度化・微細化に伴い、製造工程が複雑になり、半導体製品完成までに長い時間を要するようになっている。このような状況下で製造中に発生する不良を早期に発見することは、製造歩留り確保などの観点から重要であり、現在でも製造中に様々な検査を実施している。
パターンのオープン・ショート不良を検出する方法の一つに、ＳＥＭ（走査電子顕微鏡）を用い、電位コントラストの差異により不良を検出する方法が用いられており、例えば特許文献１に記載されている。
図６にＳＥＭで不良を検出するための従来の不良検出パターンの平面レイアウトの一例を示す。図６では、半導体基板コンタクト９５によってシリコン基板と接続された配線９４と、配線９４と同一層にあり、本来どこにも接続されない島状配線９１、９２が配置されている。ここで配線９４と島状配線９２の間がパーティクル９３などにより接続されてショート不良が発生した時、その様子をＳＥＭにて半導体装置表面から観察すると、ショート不良を起こし電気的にシリコン基板と接続された状態になっている島状配線９２は明るく観察されるが、ショートしていない島状配線９１は暗く観察される。このようなコントラストの差は島状配線９２はシリコン基板と接続状態になっているため、ＳＥＭで用いる電子が配線９４を通じてシリコン基板に放出されるのに対し、島状配線９１は電気的に絶縁された状態になっているためチャージアップしてしまいコントラストが低下することによって生じる。
【０００３】
【特許文献１】
特開２００２−３１３８６２号公報
【０００４】
【発明が解決しようとする課題】
この方法は原理的には以上のようであるが、実際にショートが発生しているパターンや不良発生状況によっては図６に示したような輝度の中間的な輝度のものができたりして様々なコントラストが生じることもあるので、良品・不良品の判断がつきにくい場合があった。また、このようなＳＥＭによる視覚的な検査とともに、同一検査パターンにて電気的に良品・不良品の確認もできることが望ましい。
【０００５】
そこで、本発明は上記課題を鑑み、ＳＥＭを用いた電位コントラスト法によるオープン・ショート不良検出において、ＳＥＭによるコントラスト検査だけでは判断が付きにくい場合であっても、同一パターンで電気的測定することで判断することができ、不良検出を両立可能な検査パターンを有する半導体装置およびその検査方法を提供することを主目的とする。
【０００６】
【課題を解決するための手段】
請求項１記載の半導体装置は、半導体基板と、半導体基板上に第１層間絶縁膜を介して形成された第１層配線を構成する第１層第１配線と、半導体基板上に第１層間絶縁膜を介して形成され、第１層第１配線と同一層でかつ第１層第１配線から間隔をおいて形成された第１層第２配線と、第１層配線の上層に第２層間絶縁膜を介して形成された第２層配線とを備え、第１層第２配線は、櫛型形状を有するとともに半導体基板に電気的に接続されており、第１層第１配線は、複数の島状であって前記第１層第２配線の間に互いに一定の間隔をおいて配置されているとともに第２層配線に電気的に接続されていることを特徴とするものである。
【０００７】
請求項１記載の半導体装置によれば、ＳＥＭによる電位コントラス法によるオープン・ショート検出と、同一パターンでの電気的測定による不良検出を両立させることができる。これによって上記構成による半導体検査パターンにおいてオープン・ショート不良を正確に検出することが可能となる。
【００１０】
請求項２記載の半導体装置は、半導体基板と、複数のＮ型半導体配線と複数のＰ型半導体配線とが交互に接続されて半導体基板上に素子分離絶縁膜を介して形成された配線列と、配線列の上層に層間絶縁膜を介して形成されるととともに、複数のＮ型半導体配線および複数のＰ型半導体配線にはそれぞれ電気的に接続されているが相互には接続されていない複数の上層配線とを備え、配線列の一方の端部に接続された上層配線は半導体基板に電気的に接続され、配線列の他方の端部に接続された上層配線は半導体基板に接続されていないことを特徴とするものである。
請求項２記載の半導体装置によれば、半導体集積回路装置製造工程中にＳＥＭを用いてＮ−Ｐ型配線境界で起こる金属シリサイド未形成によるオープン不良を検出することができ、製造工程の異常に早期に対応することが可能となる。さらに、回路完成後同一パターンにて電気特性評価も行えることから、ＳＥＭ観察にて発見できなかった金属シリサイド未形成によるオープン不良も正確に発見することができ、半導体装置の歩留まり向上、および生産ロス低減に貢献する。
【００１１】
請求項３記載の半導体装置は、請求項２において、複数のＮ型半導体配線および複数のＰ型半導体配線が、その上に金属シリサイド膜が形成されているものである。
【００１２】
請求項３記載の半導体装置によれば、請求項２と同様な効果がある。
【００１３】
請求項４記載の半導体装置の検査方法は、半導体基板上に複数の島状の第１層第１配線を第１層間絶縁膜を介して形成し、第１層第１配線と同一層でかつ第１層第１配線から間隔をおいて第１層第２配線を第１層間絶縁膜を介して形成し、第１層第２配線を半導体基板に電気的に接続した後、ＳＥＭを用いて第１層第１配線および第１層第２配線のコントラストを検査するステップと、第１層第１配線の上層に第２層間絶縁膜を介して第２層配線を形成し、第１層第１配線に電気的に接続した後、半導体基板と第２層配線間に電圧を印加して導通を測定するステップとを含むことを特徴とするものである。
請求項４記載の半導体装置の検査方法によれば、半導体集積回路装置製造工程中にＳＥＭを用いてショート不良を検出することができ、製造工程異常に早期に対応することが可能となる。さらに、同一パターンにて回路完成後電気特性評価も行えることから、ＳＥＭ観察にて発見できなかったショート不良も正確に発見することができ、半導体装置の歩留まり向上、および生産ロス低減に貢献する。
【００１４】
請求項５記載の半導体装置の検査方法は、ＳＥＭを用いて請求項２記載の半導体装置における複数の上層配線のコントラストを検査するステップと、配線列の一方の端部に接続された上層配線と配線列の他方の端部に接続された上層配線との間で抵抗測定するステップとを含むことを特徴とするものである。
【００１５】
請求項５記載の半導体装置の検査方法によれば、請求項２と同様な効果がある。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
（実施の形態１）
第１の実施の形態にかかる半導体検査パターンについて説明する。図１は、本発明による配線におけるショート不良を検出するための検査パターンの一例であり、図１（ｂ）は図１（ａ）の破線Ａに沿って切った場合の半導体検査パターンの断面構成を示している。複数本並んだ長配線の一方端が連結された櫛型の第１層第２配線１２の配線間に一定の間隔をおいてアルミニウム膜などの配線１２と同一配線用導電層で形成された複数の島状の第１層第１配線１１が配置されており、配線１２は第１層間絶縁膜１０１に形成された基板コンタクト１３を通じてシリコン基板１００に接続されている。一方、島状の配線１１は第２層間絶縁膜１０２に形成されたスルーホール１４を通じて上層の第２層配線１５に接続されている。
ここで、櫛型配線１２と島状配線１１がリソグラフィーとドライエッチング技術を用いて形成される際に発生したパーティクルにより、パターン的に電気的に接続された状態に（ショート不良）になったとする。この場合について配線１１、１２が半導体装置最上層に露出している段階の工程の状態でＳＥＭにて検査パターンを観察した平面模式図を図２に示す。島状配線１１の一つ１１１が第１層第２配線１２とパーティクル１１０を介して繋がってショート不良１１０を発生しており、基板コンタクト１３を通じて図１のシリコン基板１００へＳＥＭからの電子の放出経路が形成されている。このとき、第１層第２配線１２、パーティクル１１０、およびパーティクル１１０によりショート不良が発生した第１層第１配線１１１はＳＥＭ画面上、明るく観察される。しかし、第１層第１配線１１のうちショート不良が発生していない第１層第１配線１１２はパターンにＳＥＭによる電子が蓄積されるため、画面上暗く観察される。
さらに、ＳＥＭで検査後、半導体集積回路の製造を進め、図１の第２層間絶縁膜１０２を形成し、島状の第１層第１配線１１上に開口されたスルーホール１４を通じて島状の第１層第１配線１１を第２層配線１５に接続し、パラメトリックテスターなどで第２層配線１５と、第１層第２配線１２またはシリコン基板１００との間のリーク電流測定、導通検査を行うことにより、先に述べた工程途中での検査においてＳＥＭ画面上でコントラストがほとんどつかずに見落としていたショート不良もこの電気的測定によって確実に検出できるようになる。
以上の構成により、同一検査パターンを用いて半導体製造工程中でのＳＥＭによる不良検出、および電気特性確認による検査精度向上により、製造工程異常を早期に正確に検出することが可能となる。なお、本構成では、ポリシリコンなどのゲート電極やメタル配線など、島状の第１層第１配線１１がシリコン基板１００から絶縁された状態であれば実施可能である。また、第１層第１配線１１が拡散層であっても、ＳＯＩデバイスのように素子分離絶縁膜によってシリコン基板１００から絶縁されていれば使用可能である。
（実施の形態２）
本発明の第２の実施の形態にかかる半導体検査パターンについて説明する。図３は、導電型がＮ型配線とＰ型配線が交互に接続された長配線におけるオープン不良を検出するための検査パターンの一例であり、図３（ｂ）は図３（ａ）の破線Ｂで切った場合の半導体検査パターンの断面を示している。
【００１７】
図３に示されたＮ型配線２１とＰ型配線２２は、それぞれＮ型ポリシリコンとＰ型ポリシリコンと、ポリシリコン上にサリサイドプロセス（自己整合シリサイド化）によって形成された金属シリサイド層との積層構造となっている。このようなＮ型サリサイド配線２１とＰ型サリサイド配線２２がシリコン基板１００と絶縁する素子分離絶縁膜１０３上に交互に接続されている。具体的な製造方法は、不純物を導入していない電気的に高抵抗のポリシリコン膜からなる長配線上にレジストマスクを形成し、所定の場所にＮ型、Ｐ型不純物のイオン注入を行うことで作り分けることができる。
【００１８】
Ｎ型サリサイド配線２１およびＰ型サリサイド配線２２は第１層間絶縁膜１０１に形成されたスルーホール２３を通じて、長配線両端はそれぞれ第１層第１配線２４および第１層第２配線２８に接続されており、第１層第１配線２４は基板コンタクト２６を通じてシリコン基板１００に接続されており、第１層第２配線２８は電気特性評価用電極に接続される。残りのサリサイド配線２１、２２はスルーホール２３を通じて、相互に接続されていない第１層孤立配線２５に接続される。
【００１９】
ここで、イオン注入によるN型、P型ポリシリコンを形成する際に例えばイオン注入マスクとして用いたレジストの除去が不十分でポリシリコン上に残ると、ポリシリコン表面上にＴｉ等のような高融点金属膜を形成し熱処理を加えてシリサイド化するとき、レジストが残留した部分だけ反応が阻害されシリサイドが形成されない。すなわち、特にＮ−Ｐ型境界２７において図４のポリシリコン配線断面図に示すように金属シリサイド３０がＮ型ポリシリコン２１１またはＰ型ポリシリコン２２１上に、サリサイドプロセスでは形成されない高抵抗な金属シリサイド未形成配線２３０が形成されることがある。金属シリサイド膜３０自体が形成されたサリサイド配線は低抵抗であるが、金属シリサイド未形成配線はＮ型不純物とＰ型不純物とが両方ほぼ同濃度に含まれるため、シリサイド配線に比べて数桁以上の高抵抗値を示し、電気的にはオープン不良となる。
【００２０】
製造工程途中で、第１層孤立配線２５が半導体基板表面に露出した状態で、上記状態のパターンをＳＥＭ観察した例を図５に示す。図３の基板コンタクト２６によりシリコン基板１００と接続されている第１層第１配線２４および配線２４から金属シリサイド未形成配線２３０の間に存在する第１層孤立配線２５１は、シリコン基板１００へのＳＥＭからの電子の抜け道が形成されているためにＳＥＭ観察では明るく観察される。一方、シリコン基板とは接続されていない第１層第２配線２８、および第１層第２配線２８と金属シリサイド未形成配線２３０の間に存在する第１層孤立配線２５２はシリコン基板への電子の抜け道が無いためＳＥＭ観察で暗く観察される。
【００２１】
しかし、金属シリサイド未形成配線２３０の長さが短いと配線２３０の抵抗値が小さくなるためにＳＥＭ観察によるコントラスト差が小さくなり、不良を検出することが困難になる。そこで、この検査パターンを搭載した半導体集積回路の製造を完成した後、パラメトリックテスターなどにより第１層第１配線２４と第１層第２配線２８の間で抵抗測定をすることにより、ＳＥＭ観察による検査で検出しきれなかった金属シリサイド未形成によるオープン不良を検出することが可能になる。
【００２２】
以上の構成により、半導体製造工程中でのオープン不良検出、および電気特性確認による検査精度の向上により、製造工程の異常を早期に正確に検出することが可能となる。
【００２３】
なお、第２の実施形態に示したＰＮ交互のシリサイド付きポリシリコン配線は実際にはＰ型ポリシリコンゲート電極とＮ型ポリシリコンゲート電極とを直接接続したデュアルゲート型の配線で使用されている。
【００２４】
【発明の効果】
請求項１記載の半導体装置によれば、ＳＥＭによる電位コントラス法によるオープン・ショート検出と、同一パターンでの電気的測定による不良検出を両立させることができる。これによって上記構成による半導体検査パターンにおいてオープン・ショート不良を正確に検出することが可能となる。
【００２５】
請求項２記載の半導体装置によれば、半導体集積回路装置製造工程中にＳＥＭを用いてＮ−Ｐ型配線境界で起こる金属シリサイド未形成によるオープン不良を検出することができ、製造工程の異常に早期に対応することが可能となる。さらに、回路完成後同一パターンにて電気特性評価も行えることから、ＳＥＭ観察にて発見できなかった金属シリサイド未形成によるオープン不良も正確に発見することができ、半導体装置の歩留まり向上、および生産ロス低減に貢献する。
【００２６】
請求項３記載の半導体装置によれば、請求項２と同様な効果がある。
請求項４記載の半導体装置の検査方法によれば、半導体集積回路装置製造工程中にＳＥＭを用いてショート不良を検出することができ、製造工程異常に早期に対応することが可能となる。さらに、同一パターンにて回路完成後電気特性評価も行えることから、ＳＥＭ観察にて発見できなかったショート不良も正確に発見することができ、半導体装置の歩留まり向上、および生産ロス低減に貢献する。
【００２７】
請求項５記載の半導体装置の検査方法によれば、請求項２と同様な効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る半導体装置の半導体検査パターンの説明図であり、（ａ）は平面図、（ｂ）はそのＡ−Ａ線断面図である。
【図２】本発明の半導体検査パターンによるショート不良検査を説明する説明図である。
【図３】本発明の第２の実施の形態に係る半導体装置の半導体検査パターンの説明図であり、（ａ）は平面図、（ｂ）はそのＡ−Ａ線断面図である。
【図４】半導体検査パターンにおける金属シリサイド断線を示す説明図である。
【図５】本発明の半導体検査パターンによる断線不良検査を示す説明図である。
【図６】従来のオープン・ショート不良検出方法を示す図である。
【符号の説明】
１１、２４第１層第１配線
１２、２８第１層第２配線
１３、２６基板コンタクト
１４、２３スルーホール
１５第２層配線
１００シリコン基板
１０１第１層間絶縁膜
１０２第２層間絶縁膜
１１０ショート不良
１１１ＳＥＭ観察で明るく観察される第１層第１配線
１１２ＳＥＭ観察で暗く観察される第１層第１配線
２１Ｎ型サリサイド配線
２２Ｐ型サリサイド配線
２５第１層孤立配線
２７Ｎ−Ｐ型境界
１０３素子分離絶縁膜
３０金属シリサイド膜
２１１Ｎ型ポリシリコン
２２１Ｐ型ポリシリコン
２３０金属シリサイド未形成配線
２５１ＳＥＭ観察で明るく観察される第１層孤立配線
２５２ＳＥＭ観察で暗く観察される第１層孤立配線
９１ＳＥＭ観察で暗く観察される島状配線
９２ＳＥＭ観察で明るく観察される島状配線
９３ショート不良
９４配線
９５基板コンタクト[0001]
BACKGROUND OF THE INVENTION
The present invention provides a test pattern for a semiconductor integrated circuit, which can detect an open / short defect in a semiconductor integrated circuit during manufacturing, and can electrically detect the defect in the same pattern even after the manufacturing is completed. The present invention relates to a semiconductor device having the same and an inspection method thereof.
[0002]
[Prior art]
As the density and miniaturization of semiconductor devices increase, the manufacturing process becomes complicated and it takes a long time to complete a semiconductor product. Under such circumstances, early detection of defects occurring during manufacturing is important from the standpoint of securing manufacturing yield, and various inspections are still performed during manufacturing.
As one of the methods for detecting the open / short defect of a pattern, a method of detecting a defect based on a difference in potential contrast using an SEM (scanning electron microscope) is used.
FIG. 6 shows an example of a planar layout of a conventional defect detection pattern for detecting defects with the SEM. In FIG. 6, wiring 94 connected to the silicon substrate by the semiconductor substrate contact 95 and island-shaped wirings 91 and 92 that are in the same layer as the wiring 94 and are not originally connected anywhere are arranged. Here, when the wiring 94 and the island-like wiring 92 are connected by the particles 93 or the like and a short circuit defect occurs, when the state is observed from the surface of the semiconductor device with the SEM, the short circuit defect occurs and the silicon substrate is electrically connected. The island-like wiring 92 that is in the state is observed brightly, but the island-like wiring 91 that is not short-circuited is observed darkly. Such a difference in contrast is that the island-like wiring 92 is connected to the silicon substrate, so that electrons used in the SEM are emitted to the silicon substrate through the wiring 94, whereas the island-like wiring 91 is electrically insulated. This is caused by the fact that the contrast is lowered due to charging up due to the state of being made.
[0003]
[Patent Document 1]
Japanese Patent Laid-Open No. 2002-313862
[Problems to be solved by the invention]
In principle, this method is as described above. Depending on the pattern in which a short circuit actually occurs or the state of occurrence of a defect, an intermediate luminance as shown in FIG. In some cases, it may be difficult to judge whether the product is non-defective or defective. In addition to visual inspection by such SEM, it is desirable to be able to electrically confirm non-defective / defective products with the same inspection pattern.
[0005]
Therefore, in view of the above problems, the present invention is capable of performing an electrical measurement with the same pattern even in the case where it is difficult to make a determination only by contrast inspection by SEM in open / short defect detection by the potential contrast method using SEM. It is a main object of the present invention to provide a semiconductor device having an inspection pattern that can be determined and compatible with defect detection and an inspection method thereof.
[0006]
[Means for Solving the Problems]
The semiconductor device according to claim 1 includes a semiconductor substrate, a first layer and a first wiring constituting the first layer wiring formed over the first interlayer insulating film on a semi-conductor substrate, a first on a semiconductor substrate It is formed through an interlayer insulating film, a first layer second wiring formed at a distance from the first layer first wiring and the same layer a and the first layer first wiring, the upper layer of the first layer wiring A first layer second wiring having a comb shape and being electrically connected to the semiconductor substrate, and the first layer first wiring is formed of a second layer wiring formed via a two-layer insulating film. The plurality of islands are arranged between the first layer and the second wiring at a predetermined interval, and are electrically connected to the second layer wiring. .
[0007]
According to the semiconductor device of the first aspect, it is possible to achieve both open / short detection by the potential contrast method using SEM and defect detection by electrical measurement using the same pattern. This makes it possible to accurately detect open / short defects in the semiconductor inspection pattern having the above-described configuration.
[0010]
The semiconductor device according to claim 2 , wherein a semiconductor substrate, a wiring line formed by alternately connecting a plurality of N-type semiconductor wirings and a plurality of P-type semiconductor wirings via an element isolation insulating film on the semiconductor substrate, , together with the formed via an interlayer insulating film on the upper layer of the wiring array, although a plurality of N-type semiconductor wiring and the plurality of P-type semiconductor wiring are electrically connected are not connected to each other more upper wiring and provided with, one connected to the upper layer wiring on the end portion of the wiring array of electrically connected to the semiconductor substrate, connected to upper-layer wiring to the other end of the wiring array is connected to the semiconductor substrate Tei It is characterized by not .
According to the semiconductor device of the second aspect, it is possible to detect an open defect due to the non-formation of the metal silicide that occurs at the NP type wiring boundary using the SEM during the manufacturing process of the semiconductor integrated circuit device. It is possible to respond early. Furthermore, since the electrical characteristics can be evaluated with the same pattern after the circuit is completed, it is possible to accurately detect open defects due to the formation of metal silicide that could not be found by SEM observation, improving the yield of semiconductor devices, and production loss. Contributes to reduction.
[0011]
A semiconductor device according to a third aspect is the semiconductor device according to the second aspect, wherein a plurality of N-type semiconductor wirings and a plurality of P-type semiconductor wirings have a metal silicide film formed thereon.
[0012]
According to the semiconductor device of the third aspect, the same effect as that of the second aspect is obtained.
[0013]
The method for inspecting a semiconductor device according to claim 4 , wherein a plurality of island-shaped first layer first wirings are formed on a semiconductor substrate via a first interlayer insulating film, and are formed in the same layer as the first layer first wiring. A first layer second wiring is formed via a first interlayer insulating film at a distance from the first layer first wiring , and the first layer second wiring is electrically connected to the semiconductor substrate, and then using an SEM. A step of inspecting a contrast between the first layer first wiring and the first layer second wiring, and forming a second layer wiring over the first layer first wiring via a second interlayer insulating film ; after electrically connecting the first wiring and is characterized in that it comprises a step of measuring a conduction by applying a voltage between the semiconductor substrate and the second layer wiring.
According to the semiconductor device inspection method of the fourth aspect, it is possible to detect a short-circuit defect using the SEM during the manufacturing process of the semiconductor integrated circuit device, and it is possible to cope with an abnormal manufacturing process at an early stage. In addition, since the electrical characteristics can be evaluated after the circuit is completed with the same pattern, it is possible to accurately find a short-circuit defect that could not be found by SEM observation, which contributes to improving the yield of semiconductor devices and reducing production loss.
[0014]
According to a fifth aspect of the present invention, there is provided a method for inspecting a semiconductor device, comprising: using a SEM to inspect a contrast of a plurality of upper layer wirings in the semiconductor device according to the second aspect ; And a step of measuring resistance with respect to an upper layer wiring connected to the other end of the wiring row .
[0015]
According to the semiconductor device inspection method of the fifth aspect, the same effect as that of the second aspect is obtained.
[0016]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
(Embodiment 1)
A semiconductor inspection pattern according to the first embodiment will be described. FIG. 1 is an example of an inspection pattern for detecting a short-circuit defect in a wiring according to the present invention, and FIG. 1B is a cross-sectional configuration of a semiconductor inspection pattern when cut along a broken line A in FIG. Is shown. A plurality of wirings formed of the same conductive layer as the wiring 12 such as an aluminum film with a certain interval between the wirings of the comb-shaped first-layer second wiring 12 to which one end of a plurality of long wirings are connected. The island-shaped first layer first wiring 11 is arranged, and the wiring 12 is connected to the silicon substrate 100 through the substrate contact 13 formed in the first interlayer insulating film 101. On the other hand, the island-like wiring 11 is connected to the upper second-layer wiring 15 through the through hole 14 formed in the second interlayer insulating film 102.
Here, it is assumed that the comb-shaped wiring 12 and the island-shaped wiring 11 are electrically connected in a pattern (short circuit failure) due to particles generated when the comb-shaped wiring 12 and the island-shaped wiring 11 are formed using lithography and dry etching technology. . In this case, FIG. 2 shows a schematic plan view of the inspection pattern observed with the SEM in the state where the wirings 11 and 12 are exposed to the uppermost layer of the semiconductor device. One of the island-like wirings 11 is connected to the first-layer second wirings 12 via the particles 110 to cause a short defect 110, and electrons are emitted from the SEM to the silicon substrate 100 of FIG. A path is formed. At this time, the first layer second wiring 12, the particles 110, and the first layer first wiring 111 in which a short circuit defect has occurred due to the particles 110 are brightly observed on the SEM screen. However, in the first layer first wiring 11, the first layer first wiring 112 in which no short-circuit defect has occurred is observed dark on the screen because electrons by SEM are accumulated in the pattern.
Further, after the inspection by the SEM, the manufacture of the semiconductor integrated circuit is advanced, the second interlayer insulating film 102 of FIG. 1 is formed, and the island-like shape is formed through the through-hole 14 opened on the island-like first layer first wiring 11. The first layer first wiring 11 is connected to the second layer wiring 15, and a leakage current measurement and continuity test between the second layer wiring 15 and the first layer second wiring 12 or the silicon substrate 100 are performed using a parametric tester or the like. By doing so, it is possible to reliably detect the short-circuit defect which has been overlooked on the SEM screen with almost no contrast in the inspection in the middle of the process described above.
With the above configuration, it is possible to detect a manufacturing process abnormality early and accurately by detecting a defect by SEM in the semiconductor manufacturing process using the same inspection pattern and improving inspection accuracy by confirming electrical characteristics. This configuration can be implemented as long as the island-shaped first layer first wiring 11 such as a gate electrode such as polysilicon or a metal wiring is insulated from the silicon substrate 100. Even if the first layer first wiring 11 is a diffusion layer, it can be used as long as it is insulated from the silicon substrate 100 by an element isolation insulating film like an SOI device.
(Embodiment 2)
A semiconductor test pattern according to the second embodiment of the present invention will be described. FIG. 3 is an example of an inspection pattern for detecting an open defect in a long wiring in which N-type wiring and P-type wiring are alternately connected, and FIG. 3B is a broken line in FIG. The cross section of the semiconductor inspection pattern when cut by B is shown.
[0017]
The N-type wiring 21 and the P-type wiring 22 shown in FIG. 3 are respectively an N-type polysilicon, a P-type polysilicon, and a metal silicide layer formed on the polysilicon by a salicide process (self-aligned silicidation). It has a laminated structure. Such N-type salicide wiring 21 and P-type salicide wiring 22 are alternately connected on the element isolation insulating film 103 that is insulated from the silicon substrate 100. In a specific manufacturing method, a resist mask is formed on a long wiring made of an electrically high-resistance polysilicon film into which impurities are not introduced, and ion implantation of N-type and P-type impurities is performed at a predetermined location. Can be made separately.
[0018]
The N-type salicide wiring 21 and the P-type salicide wiring 22 are connected to the first layer first wiring 24 and the first layer second wiring 28 through the through-holes 23 formed in the first interlayer insulating film 101, respectively. The first layer first wiring 24 is connected to the silicon substrate 100 through the substrate contact 26, and the first layer second wiring 28 is connected to the electrical characteristic evaluation electrode. The remaining salicide wires 21 and 22 are connected to the first layer isolated wires 25 that are not connected to each other through the through holes 23.
[0019]
Here, when N-type or P-type polysilicon is formed by ion implantation, for example, if the resist used as an ion implantation mask is not sufficiently removed and remains on the polysilicon, a high level of Ti or the like is formed on the polysilicon surface. When a melting point metal film is formed and silicidation is performed by heat treatment, the reaction is inhibited only in the portion where the resist remains, and no silicide is formed. That is, the metal silicide 30 is not formed on the N-type polysilicon 211 or the P-type polysilicon 221 by the salicide process as shown in the polysilicon wiring cross-sectional view of FIG. Unformed wiring 230 may be formed. Although the salicide wiring on which the metal silicide film 30 itself is formed has a low resistance, the N-type impurity and the P-type impurity are included in almost the same concentration in the metal silicide-unformed wiring, and therefore several orders of magnitude or more compared to the silicide wiring. In other words, the open resistance is poor.
[0020]
FIG. 5 shows an example of SEM observation of the pattern in the above state with the first layer isolated wiring 25 exposed on the surface of the semiconductor substrate during the manufacturing process. The first-layer first wiring 24 connected to the silicon substrate 100 by the substrate contact 26 in FIG. 3 and the first-layer isolated wiring 251 existing between the wiring 24 and the metal silicide-unformed wiring 230 are connected to the silicon substrate 100. Since a passage of electrons from the SEM is formed, it is brightly observed in the SEM observation. On the other hand, the first layer second wiring 28 not connected to the silicon substrate, and the first layer isolated wiring 252 existing between the first layer second wiring 28 and the metal silicide unformed wiring 230 are electrons to the silicon substrate. Since there is no loop-off, it is observed dark by SEM observation.
[0021]
However, if the length of the metal silicide-unformed wiring 230 is short, the resistance value of the wiring 230 becomes small, so that the contrast difference by SEM observation becomes small and it becomes difficult to detect a defect. Therefore, after the manufacture of the semiconductor integrated circuit on which this inspection pattern is mounted is completed, resistance measurement is performed between the first layer first wiring 24 and the first layer second wiring 28 by a parametric tester or the like, and SEM observation is performed. It becomes possible to detect an open defect due to the metal silicide not being formed that could not be detected by the inspection.
[0022]
With the above configuration, it is possible to detect an abnormality in the manufacturing process quickly and accurately by detecting open defects in the semiconductor manufacturing process and improving inspection accuracy by confirming electrical characteristics.
[0023]
Note that the PN-alternated silicided polysilicon wiring shown in the second embodiment is actually used as a dual-gate wiring in which a P-type polysilicon gate electrode and an N-type polysilicon gate electrode are directly connected. .
[0024]
【The invention's effect】
According to the semiconductor device of the first aspect, it is possible to achieve both open / short detection by the potential contrast method using SEM and defect detection by electrical measurement using the same pattern. This makes it possible to accurately detect open / short defects in the semiconductor inspection pattern having the above-described configuration.
[0025]
According to the semiconductor device of 請 Motomeko 2, it is possible to detect an open failure due to metal silicide non-forming which occurs by N-P-type wiring boundary using SEM in the semiconductor integrated circuit device manufacturing process, the manufacturing process abnormalities It is possible to respond to the problem early. Furthermore, since the electrical characteristics can be evaluated with the same pattern after the circuit is completed, it is possible to accurately detect open defects due to the formation of metal silicide that could not be found by SEM observation, improving the yield of semiconductor devices, and production loss. Contributes to reduction.
[0026]
According to the semiconductor device of the third aspect, the same effect as that of the second aspect is obtained.
According to the semiconductor device inspection method of the fourth aspect, it is possible to detect a short-circuit defect using the SEM during the manufacturing process of the semiconductor integrated circuit device, and it is possible to cope with an abnormal manufacturing process at an early stage. In addition, since the electrical characteristics can be evaluated after the circuit is completed with the same pattern, it is possible to accurately find a short-circuit defect that could not be found by SEM observation, which contributes to improving the yield of semiconductor devices and reducing production loss.
[0027]
According to the semiconductor device inspection method of the fifth aspect, the same effect as that of the second aspect is obtained.
[Brief description of the drawings]
FIGS. 1A and 1B are explanatory views of a semiconductor inspection pattern of a semiconductor device according to a first embodiment of the present invention, FIG. 1A is a plan view, and FIG.
FIG. 2 is an explanatory diagram for explaining a short defect inspection by a semiconductor inspection pattern of the present invention.
3A and 3B are explanatory diagrams of a semiconductor inspection pattern of a semiconductor device according to a second embodiment of the present invention, where FIG. 3A is a plan view and FIG. 3B is a cross-sectional view taken along line AA in FIG.
FIG. 4 is an explanatory diagram showing a metal silicide disconnection in a semiconductor inspection pattern.
FIG. 5 is an explanatory diagram showing a disconnection defect inspection using a semiconductor inspection pattern according to the present invention.
FIG. 6 is a diagram showing a conventional open / short defect detection method;
[Explanation of symbols]
11, 24 First layer first wiring 12, 28 First layer second wiring 13, 26 Substrate contacts 14, 23 Through hole 15 Second layer wiring 100 Silicon substrate 101 First interlayer insulating film 102 Second interlayer insulating film 110 Short Defect 111 First layer first wiring 112 observed brightly by SEM observation First layer first wiring 21 observed dark by SEM observation N type salicide wiring 22 P type salicide wiring 25 First layer isolated wiring 27 NP type Boundary 103 Element isolation insulating film 30 Metal silicide film 211 N-type polysilicon 221 P-type polysilicon 230 Metal silicide unformed wiring 251 First layer isolated wiring 252 observed brightly by SEM observation First layer observed darkly by SEM observation Isolated wiring 91 Island-like wiring 92 observed dark by SEM observation Island-like wiring 93 brightly observed by SEM observation 94 Defect 94 Wiring 95 Board contact

Claims

半導体基板と、前記半導体基板上に第１層間絶縁膜を介して形成された第１層配線を構成する第１層第１配線と、前記半導体基板上に前記第１層間絶縁膜を介して形成され、前記第１層第１配線と同一層でかつ前記第１層第１配線から間隔をおいて形成された第１層第２配線と、前記第１層配線の上層に第２層間絶縁膜を介して形成された第２層配線とを備え、前記第１層第２配線は、櫛型形状を有するとともに前記半導体基板に電気的に接続されており、前記第１層第１配線は、複数の島状であって前記第１層第２配線の間に互いに一定の間隔をおいて配置されているとともに前記第２層配線に電気的に接続されていることを特徴とする半導体装置。A semiconductor substrate, forming through said first layer first wiring constituting the first layer wiring formed over the first interlayer insulating film on a semiconductor substrate, the first interlayer insulating film on the semiconductor substrate is, the first layer and the first layer second wiring formed at a distance from the first wiring and the same layer a and the first layer first wiring, a second interlayer insulating film on the upper layer of the first layer wiring and a second layer wiring formed through said first layer second wiring and having a comb shape is electrically connected to said semiconductor substrate, said first layer first wiring A semiconductor device having a plurality of island shapes, arranged at a constant interval between the first layer and the second wiring, and electrically connected to the second layer wiring.

半導体基板と、複数のＮ型半導体配線と複数のＰ型半導体配線とが交互に接続されて前記半導体基板上に素子分離絶縁膜を介して形成された配線列と、前記配線列の上層に層間絶縁膜を介して形成されるととともに、前記複数のＮ型半導体配線および前記複数のＰ型半導体配線にはそれぞれ電気的に接続されているが相互には接続されていない複数の上層配線とを備え、前記配線列の一方の端部に接続された前記上層配線は前記半導体基板に電気的に接続され、前記配線列の他方の端部に接続された前記上層配線は前記半導体基板に接続されていないことを特徴とする半導体装置。A semiconductor substrate, a plurality of N-type semiconductor wiring and a plurality of wiring array that P-type semiconductor wiring and is formed through an element isolation insulating film on the semiconductor substrate are connected alternately, an interlayer on the upper layer of the wiring array together Once formed via an insulating film, and a plurality of upper wiring the plurality of the N-type semiconductor wiring and the plurality of P-type semiconductor wiring are electrically connected but not connected to each other wherein said one end portion connected to said upper wiring of the wiring column the semiconductor substrate to be electrically connected, connected to said upper wiring to the other end of the wiring column are connected to said semiconductor substrate A semiconductor device characterized by not .

前記複数のＮ型半導体配線および前記複数のＰ型半導体配線は、その上に金属シリサイド膜が形成されていることを特徴とする請求項２に記載の半導体装置。 Wherein the plurality of N-type semiconductor wiring and the plurality of P-type semiconductor wiring semiconductor device according to claim 2, characterized in that on the metal silicide film is formed thereon.

半導体基板上に複数の島状の第１層第１配線を第１層間絶縁膜を介して形成し、前記第１層第１配線と同一層でかつ前記第１層第１配線から間隔をおいて第１層第２配線を前記第１層間絶縁膜を介して形成し、前記第１層第２配線を前記半導体基板に電気的に接続した後、ＳＥＭを用いて前記第１層第１配線および前記第１層第２配線のコントラストを検査するステップと、前記第１層第１配線の上層に第２層間絶縁膜を介して第２層配線を形成し、前記第１層第１配線に電気的に接続した後、前記半導体基板と前記第２層配線間に電圧を印加して導通を測定するステップとを含むことを特徴とする半導体装置の検査方法。A plurality of island-shaped first layer first wirings are formed on a semiconductor substrate via a first interlayer insulating film, and are on the same layer as the first layer first wirings and spaced from the first layer first wirings . A first layer second wiring is formed via the first interlayer insulating film , the first layer second wiring is electrically connected to the semiconductor substrate, and then the first layer first wiring is formed using an SEM. And a step of inspecting the contrast of the first-layer second wiring, and forming a second-layer wiring over the first-layer first wiring via a second interlayer insulating film, and forming the first-layer first wiring on the first-layer first wiring after electrically connecting the inspection method of a semiconductor device which comprises the steps of measuring the conduction by applying a voltage between said semiconductor substrate and the second layer wiring.

ＳＥＭを用いて請求項２記載の半導体装置における前記複数の上層配線のコントラストを検査するステップと、前記配線列の一方の端部に接続された前記上層配線と前記配線列の他方の端部に接続された前記上層配線との間で抵抗測定するステップとを含むことを特徴とする半導体装置の検査方法。The step of inspecting the contrast of the plurality of upper layer wirings in the semiconductor device according to claim 2 using an SEM, and the upper layer wiring connected to one end of the wiring row and the other end of the wiring row a method of inspecting a semiconductor device, which comprises a step of resistance measured between the connected the upper wiring.