JP3899859B2 - 固体撮像素子およびその駆動方法、並びにカメラシステム - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子およびその駆動方法、並びにカメラシステムに関し、特に画素部からＸ-Ｙアドレス指定によって画素信号を順次読み出すＸ‐Ｙアドレス型の固体撮像素子およびその駆動方法、並びに当該固体撮像素子を撮像デバイスとして用いたカメラシステムに関する。
【０００２】
【従来の技術】
固体撮像素子は、ＣＣＤイメージセンサに代表される電荷転送型固体撮像素子と、ＣＭＯＳイメージセンサに代表されるＸ‐Ｙアドレス型固体撮像素子とに大別される。これら２タイプの固体撮像素子には、次の点で動作上大きな違いがある。すなわち、電荷転送型固体撮像素子では、全画素について同一時刻に信号電荷の蓄積が開始され、各画素から一斉に信号電荷が読み出されるため信号電荷の蓄積時間（露光時間）が全画素同じである。これに対して、Ｘ‐Ｙアドレス型固体撮像素子では、ライン（行）ごとあるいは画素ごとに信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく信号がアドレス指定によって各画素から順に読み出されるため信号電荷の蓄積時間が画素ごとに異なる。
【０００３】
ところで、交流電源の周波数は地域によって異なっている。国内では、東日本が５０［Ｈｚ］、西日本が６０［Ｈｚ］である。この交流電源を用いた蛍光灯の照明では電源周波数の倍の周波数でサイン波の点滅を繰り返している。この蛍光灯照明下における固体撮像素子による撮像を考えると、画素又は行単位で露光が行われるいわゆるフォーカルプレーンシャッタータイプのＸ‐Ｙアドレス型固体撮像素子の場合には蓄積時間が画素又は行ごとに異なるため、高速の電子シャッターを切ると画面上に明るい横縞と暗い横縞とが行単位で交互に現れる、いわゆるフリッカーと呼ばれる現象が発生することが知られている。
【０００４】
一例として、５０［Ｈｚ］の交流電源での駆動による蛍光灯照明下において、３０［フレーム／ｓｅｃ］のレートで撮像を行う場合を考える。その際の特定画素に注目すると、蛍光灯照明下での明るさ（強度）の変化波形を示す図６において、周期が約３３．３（＝１／３０）［μｓｅｃ］の◆印のタイミングで画素の信号読み出しが行われる。
【０００５】
高速の電子シャッターが切られる際には、画素の信号がほぼこの読み出し時の強度に比例した出力値となるため、明るい横縞と暗い横縞との間に数倍以上の明るさの差が生じ、これがフリッカーとなって現れる。従来は、このフリッカーを軽減するために、電子シャッターとして、蛍光灯の駆動周波数をＡとした場合、ｎ／２Ａ（ｎ＝１，２，３，４，…）のシャッタースピードを設定し、各画素の信号電荷の蓄積時間をフリッカー周期（＝１／２Ａ）のｎ倍に一致させるようにしていた。
【０００６】
例えば、ｎ＝１に設定した場合には、シャッタースピードが１／１００［ｓｅｃ］となり、電源周波数の倍の周波数でサイン波の点滅の繰り返しとなる蛍光灯の照明周期（＝１／１００［ｓｅｃ］）と一致する。すなわち、特定画素に注目すると、図６の波形図において、周期が１０［ｍｓｅｃ］のタイミングで画素の信号読み出しが行われる。したがって、信号読み出し時の信号強度が各画素で等しくなるため、フリッカーの発生を抑えることができるのである。
【０００７】
【発明が解決しようとする課題】
しかしながら、例えば、駆動周波数Ａが５０［Ｈｚ］の蛍光灯照明下で撮像する場合において、１／１００［ｓｅｃ］よりも速いシャッタースピードを設定すると、シャッタースピードが蛍光灯照明の周期よりも短くなるため、図６に実線で示す波形の一山の異なるタイミングで画素の信号読み出しが行われる。したがって、明るい横縞と暗い横縞との間に数倍以上の明るさの差が生じることになるため、５０［Ｈｚ］の交流電源地域では１／１００［ｓｅｃ］よりも速い高速で電子シャッターを切る場合にフリッカー軽減の効果が得られないという課題があった。
【０００８】
因みに、交流電源周波数が６０［Ｈｚ］の地域において、３０［フレーム／ｓｅｃ］のレートで撮像を行う場合には、交流電源周波数が固体撮像素子のフレームレートに対して整数倍の関係にあるため、原理的に、フリッカーの問題は発生しない。ただし、交流電源周波数が６０［Ｈｚ］の地域であっても、交流電源周波数が固体撮像素子のフレームレートに対して整数倍の関係に無い場合にはこの限りでない。
【０００９】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、蛍光灯照明下の撮像の場合において、高速の電子シャッターを切る際に発生するフリッカーを大幅に軽減可能とした固体撮像素子およびその駆動方法、並びにカメラシステムを提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明では、単位画素が行列状に配置されてなる画素部を有し、この画素部からアドレス指定によって画素信号を順次読み出す固体撮像素子において、画素部の各画素における露光時間を少なくとも２回に分けて設定する。そして、画素部の第１読み出し行に与える第１垂直走査パルスと、前記第１読み出し行から所定数行分離れた第２読み出し行に与える第２垂直走査パルスとによって画素部内を垂直走査し、当該画素部の各画素からその少なくとも２回の露光時間に基づく信号を別々に読み出すとともに、第１走査パルスによって読み出された第１の信号と、当該第１の信号に対して照明のフリッカー周期の半分の設定期間だけずれたタイミングで第２走査パルスによって読み出された第２の信号とを同時化して足し合わせるようにする。
【００１１】
上記の構成の固体撮像素子またはこれを撮像デバイスとして用いたカメラシステムにおいて、１つの画素について、第１走査パルスによって読み出された信号と第２走査パルスによって読み出された信号とを同時化して足し合わせることで、その画素信号は少なくとも２つの信号の平均値をとる形となる。これにより、１つの画素について１回ずつ信号を読み出した場合にはその読み出しタイミング間で出力値が数倍以上の強度のばらつきを持つのに対して、そのばらつきを数十％程度に抑えることができる。したがって、蛍光灯照明下での高速電子シャッター時の特有の現象として画面上に交互に現れる明るい横縞と暗い横縞との間の明るさの差を小さく抑えることができる。
【００１２】
【発明の実施の形態】
以下、本発明の実施の形態について、Ｘ‐Ｙアドレス型固体撮像素子である例えばＣＭＯＳイメージセンサに適用した場合を例に採って図面を参照して詳細に説明する。
【００１３】
図１は、本発明の一実施形態に係るＣＭＯＳイメージセンサを示す概略構成図である。図１において、破線で囲まれた領域が単位画素１１を表している。この単位画素１１は、光電変換素子であるフォトダイオード（ＰＤ）１２に対して、読み出しトランジスタ１３、読み出し選択トランジスタ１４、増幅トランジスタ１５、リセットトランジスタ１６および出力選択トランジスタ１７の５つのＮｃｈＭＯＳトランジスタを有する構成となっている。そして、この単位画素１１が行列状に配置されて画素部２１を構成している。
【００１４】
なお、ここでは、図面の簡略化のために、画素部２１が２列（ｍ−１列目，ｍ列目）２行（ｎ行目，ｎ＋１行目）の画素構成の場合を例にとって示している。この画素部２１には、水平信号線２２ｎ＋１，２２ｎおよび読み出し線２３ｎ＋１，２３ｎが行単位で配線されている。さらに、水平選択線２４ｍ−１，２４ｍが列単位で配線されている。
【００１５】
ここで、ｍ列ｎ＋１行目の単位画素１１を例に採ってその具体的な構成について説明する。単位画素１１において、フォトダイオード１２は、光電変換と電荷蓄積の各機能を兼ね備えている。すなわち、入射光をその光量に応じた電荷量の信号電荷（本例では、電子）に光電変換し、かつその信号電荷を蓄積する機能を持っている。このフォトダイオード１２は、埋め込みダイオードのセンサ構造、例えばｎｐダイオードの基板表面側にｐ⁺ 層からなる正孔蓄積層を付加した構造となっている。
【００１６】
フォトダイオード１２のカソードには読み出しトランジスタ１３のソースが接続されている。読み出しトランジスタ１３は、ドレインが蓄積部である浮遊拡散領域ＦＤに接続され、ゲートが読み出し選択トランジスタ１４のソース／ドレインに接続されている。読み出し選択トランジスタ１４は、ドレイン／ソースが読み出し線２３ｎ＋１に接続され、ゲートが水平選択線２４ｍに接続されている。増幅トランジスタ１５は、ゲートが浮遊拡散領域ＦＤに接続され、ドレインが電源ＶＤＤに接続されている。
【００１７】
リセットトランジスタ１６は、ソースが浮遊拡散領域ＦＤに、ドレインが電源ＶＤＤにそれぞれ接続され、ゲートが隣接するｍ−１列目の水平信号線２４ｍ−１に接続されている。このリセットトランジスタ１６は、浮遊拡散領域ＦＤの電位を電源電圧ＶＤＤにリセットするためにデプレッション型となっている。出力選択トランジスタ１７は、ドレインが増幅トランジスタ１５のソースに、ソースが水平信号線２２ｎ＋１にそれぞれ接続され、ゲートが水平選択線２４ｍに接続されている。
【００１８】
また、複数行分、本例では２行分の水平信号線２２ｎ，２２ｎ＋１に対して、これらと直交する方向に第１，第２垂直信号線２５，２６が、画素部２１外の領域において配線されている。そして、水平信号線２２ｎ，２２ｎ＋１の各々と第１，第２垂直信号線２５，２６との間には、垂直選択トランジスタ２７ｎ，２７ｎ＋１，２８ｎ，２８ｎ＋１がそれぞれ接続されている。これら垂直選択トランジスタ２７ｎ，２７ｎ＋１，２８ｎ，２８ｎ＋１も、ＮｃｈＭＯＳトランジスタからなっている。
【００１９】
画素部２１の周辺部には、列選択のための水平走査回路２９が水平駆動系として、行選択のための第１，第２垂直走査回路３０，３１および電子シャッターのためのシャッター走査回路３２が垂直駆動系としてそれぞれ設けられている。これらの走査回路２９，３０，３１，３２は例えばシフトレジスタによって構成され、タイミングジェネレータ（ＴＧ）３３から与えられる駆動パルス（タイミングパルス）に応答してシフト動作（走査）を開始するようになっている。
【００２０】
水平走査回路２９からは、水平走査（選択）パルスφＨｍ−１，φＨｍが順次出力される。これら水平走査パルスφＨｍ−１，φＨｍは、水平選択線２４ｍ−１，２４ｍを通して列単位で単位画素１１の読み出し選択トランジスタ１４、リセットトランジスタ１６および出力選択トランジスタ１７の各ゲートに与えられる。第１垂直走査回路３０からは第１垂直走査パルスφＶ１ｎ，φＶ１ｎ＋１が順次出力され、第２垂直走査回路３１からは第２垂直走査パルスφＶ２ｎ，φＶ２ｎ＋１が順次出力され、シャッター走査回路３２からはシャッターパルスφＳｎ，φＳｎ＋１が順次出力される。
【００２１】
第１垂直走査パルスφＶ１ｎ，φＶ１ｎ＋１は、行ごとに３入力のＯＲゲート３４ｎ，３４ｎ＋１にその第１の入力として与えられるとともに、垂直選択線３５ｎ，３５ｎ＋１を通して垂直選択トランジスタ２７ｎ，２７ｎ＋１のゲートに与えられる。第２垂直走査パルスφＶ１ｎ，φＶ２ｎ＋１は、行ごとにＯＲゲート３４ｎ，３４ｎ＋１にその第２の入力として与えられるとともに、垂直選択線３６ｎ，３６ｎ＋１を通して垂直選択トランジスタ２８ｎ，２８ｎ＋１のゲートに与えられる。シャッターパルスφＳｎ，φＳｎ＋１は、行ごとにＯＲゲート３４ｎ，３４ｎ＋１にその第３の入力として与えられる。
【００２２】
ＯＲゲート３４ｎ，３４ｎ＋１の各出力は、２入力のＡＮＤゲート３７ｎ，３７ｎ＋１に各一方の入力として与えられる。ＡＮＤゲート３７ｎ，３７ｎ＋１の各他方の入力としては、タイミングジェネレータ３３から出力される読み出しパルスφＰＲＤが与えられる。ＡＮＤゲート３７ｎ，３７ｎ＋１の各出力は、読み出し線２３ｎ，２３ｎ＋１を通して各画素における読み出し選択トランジスタ１４のドレインに与えられる。
【００２３】
第１，第２垂直信号線２５，２６の出力端側には、信号電流を信号電圧に変換するＩ（電流）‐Ｖ（電圧）変換回路３８，３９と、差分回路としての例えば相関二重サンプリング回路（以下、ＣＤＳ(Correlated Double Sampling)回路と称す）４０，４１とが設けられている。Ｉ‐Ｖ変換回路３８，３９は、垂直信号線２５，２６を通して信号電流として供給される画素信号を信号電圧に変換してＣＤＳ回路４０，４１に供給する。
【００２４】
ＣＤＳ回路４０，４１は、タイミングジェネレータ３３から与えられるサンプリングパルスに基づいて、画素リセット直後のノイズレベルと信号レベルとの差分をとる処理を行う。ここで、垂直信号線２５を通して読み出される信号と垂直信号線２６を通して読み出される信号とは、後述するように、同一の画素から例えば２回に分けて読み出される画素信号である。したがって、両信号の間には一定の時間差が存在する。具体的には、垂直信号線２５を通して読み出される信号は、垂直信号線２６を通して読み出される信号に対して一定時間だけ遅れて出力される。
【００２５】
この時間差を補償し、垂直信号線２５を通して読み出される信号と垂直信号線２６を通して読み出される信号とを同時化するために、例えばＣＤＳ回路４１の後段にその出力信号を上記一定時間だけ遅延させる遅延回路４２が設けられている。この遅延回路４２としては、フレームメモリあるいはディレイライン等の周知の回路が用いることができる。ＣＤＳ回路４０の出力信号と遅延回路４２を経たＣＤＳ回路４１の出力信号とは加算器４３で加算されて、一つの画素の信号として順次出力される。
【００２６】
なお、加算器４３の後段には、必要に応じてＡＧＣ(Automatic Gain Control)回路やＡＤＣ(Analog Digital Converter)回路等の各種の信号処理回路を設けることも可能である。
【００２７】
ここで、本ＣＭＯＳイメージセンサを用いる地域における交流電源の周波数をＡ［Ｈｚ］とすると、第１，第２垂直走査回路３０，３１は、第１垂直走査パルスφＶ１ｎと第２垂直走査パルスφＶ２ｎとの間に、好ましくは１／４Ａ［ｓｅｃ］の間隔を持たせてこれら２系統の垂直走査パルスφＶ１ｎ，φＶ２ｎを順次出力する構成となっている。一方、シャッター走査回路３２は、２系統の垂直走査パルスφＶ１ｎ，φＶ２ｎの前に同じ蓄積時間となるようにシャッターパルスφＳｎを２個出力する構成となっている。すなわち、垂直走査パルスφＶ１ｎ，φＶ２ｎの各々と２個のシャッターパルスφＳｎの各々との間隔が等しくなるように設定されている。これらのタイミング関係は、タイミングジェネレータ３３から与えられる各種のタイミングパルスに基づいて設定されることになる。
【００２８】
次に、上記構成の本発明の一実施形態に係るＣＭＯＳイメージセンサの動作について、ｎ行目の特定画素に注目して図２のタイミングチャートを用いて説明する。なお、図２のタイミングチャートは、垂直走査の際におけるシャッターパルスφＳｎおよび２系統の垂直走査パルスφＶ１ｎ，φＶ２ｎのタイミング関係を示している。
【００２９】
先ず、第１垂直走査回路３０から出力される第１垂直走査パルスφＶ１ｎによってｎ行目の画素が選択され、このｎ行目の画素から信号が読み出された時刻ｔ１からｎ行目の画素における信号電荷（本例では、電子）の蓄積が開始される。ｎ行目の画素では、時間の経過に比例して信号電荷が蓄積され、ある時間が経過すると、図３に示すように、画素の飽和レベルに達して飽和状態となる。
【００３０】
その後、シャッター走査回路３２の走査により、当該シャッター走査回路３２から時刻ｔ２でｎ行目の画素に対して１個目のシャッターパルスφＳｎが出力される。このシャッターパルスφＳｎはＯＲゲート３４ｎを通過した後、タイミングジェネレータ３３で発生される読み出しパルスφＰＲＤとＡＮＤゲート３７ｎで論理積がとられる。これにより、ｎ行目が電子シャッター行として選択可能な状態となる。
【００３１】
この状態において、水平走査回路２９から水平走査パルス…，φＨｍ−１，φＨｍ，…が順次出力され、水平選択線…，２４ｍ−１，２４ｍ，…を通してｍ列目の各画素に供給される。ここで、例えば水平走査パルスφＨｍが出力され、ｍ列目の各画素の読み出し選択トランジスタ１４のゲートに印加された場合を考える。水平走査パルスφＨｍの発生期間において、タイミングジェネレータ３３から読み出しパルスφＰＲＤが出力されると、この読み出しパルスφＰＲＤはＡＮＤゲート３７ｎでシャッターパルスφＳｎと論理積がとられ、その結果ｎ行目の読み出し線２３ｎにパルスが立つ。
【００３２】
このとき、ｍ列ｎ行目の画素の読み出し選択トランジスタ１４は、そのゲートに水平走査パルスφＨｍが印加されているためオン状態にある。したがって、ｍ列ｎ行目の画素において、ｎ行目の読み出し線２３ｎにＡＮＤゲート３７ｎを通して印加された読み出しパルスφＰＲＤは、読み出し選択トランジスタ１４のドレイン-ソースを通して読み出しトランジスタ１３のゲートに印加される。
【００３３】
これにより、読み出しトランジスタ１３がオン状態となり、フォトダイオード１２で光電変換によって発生し、ここに蓄積された信号電荷が読み出しトランジスタ１３を通して浮遊拡散領域ＦＤに読み出される（捨てられる）。その結果、フォトダイオード１２が空となる。このフォトダイオード１２を空にするための動作が電子シャッター動作である。この電子シャッター動作がｎ行目の画素の各々に対して、水平走査回路２９による水平走査に同期して順に実行される。
【００３４】
次に、第２垂直走査回路３１による垂直走査により、当該垂直走査回路３１から時刻ｔ３で第２垂直走査パルスφＶ２ｎが出力されると、この第２垂直走査パルスφＶ２ｎは垂直選択線３６ｎを通してｎ行目の垂直選択トランジスタ２８ｎのゲートに印加される。これにより、ｎ行目が読み出し行として選択される。このｎ行目の選択状態において、水平走査回路２９から水平走査パルス…，φＨｍ−１，φＨｍ，…が順次出力され、水平選択線…，２４ｍ−１，２４ｍ，…を通してｍ列目の画素１１の各々に供給される。
【００３５】
例えば、水平走査パルスφＨｍ−１が出力され、ｍ−１列目の水平選択線２４ｍ−１に印加されると、ｍ列目の画素のリセットトランジスタ１６がオン状態となる。これにより、浮遊拡散領域ＦＤの電位がリセットトランジスタ１６を通して電源電圧ＶＤＤにリセットされる。すなわち、ｍ−１列目の水平走査パルスφＨｍ−１は、隣接するｍ列目のリセットパルスとして機能する。
【００３６】
続いて、水平走査回路２９から水平走査パルスφＨｍが出力され、ｍ列目の水平選択線２４ｍを通してｍ列目の画素の出力選択トランジスタ１７のゲートに印加されると、当該出力選択トランジスタ１７がオン状態となる。これにより、垂直選択されたｎ行目、水平選択されたｍ列目の画素において、浮遊拡散領域ＦＤのリセットレベルに応じた電流が、増幅トランジスタ１５および出力選択トランジスタ１７を通して水平信号線２２ｎに、さらに垂直選択トランジスタ２８ｎを通して垂直信号線２６に出力される。
【００３７】
また、水平走査パルスφＨｍの発生期間において、読み出しパルスφＰＲＤが出力されると、この読み出しパルスφＰＲＤはＡＮＤゲート３７ｎで垂直走査パルスφＶ２ｎと論理積がとられ、その結果ｎ行目の読み出し線２３ｎにパルスが立つ。このとき、ｍ列ｎ行目の画素の読み出し選択トランジスタ１４は、水平走査パルスφＨｍがゲートに印加されていることからオン状態にある。
【００３８】
したがって、読み出し線２３ｎに印加された読み出しパルスφＰＲＤは、読み出し選択トランジスタ１４のドレイン-ゲートを介して読み出しトランジスタ１３のゲートに印加される。これにより、読み出しトランジスタ１３がオン状態となり、ｔ３−ｔ２の露光期間（露光時間２）にフォトダイオード１２で光電変換によって発生し、ここに蓄積された信号電荷が読み出しトランジスタ１３を通して浮遊拡散領域ＦＤに読み出される。
【００３９】
読み出しパルスφＰＲＤが消滅すると、読み出しトランジスタ１３がオフ状態となる。そして、浮遊拡散領域ＦＤに読み出された信号電荷は、その電荷量に応じて増幅トランジスタ１５で増幅されて信号電流となり、出力選択トランジスタ１７、水平信号線２２ｎおよび垂直選択トランジスタ２８ｎを通して垂直信号線２６に出力される。
【００４０】
上述したように、ｎ行目の特定画素について１回目の一連の動作を繰り返すことにより、その画素のリセットレベルと信号レベルとが同一の経路（水平信号線２２ｎや垂直選択トランジスタ２８ｎなど）を通して順に垂直信号線２６上に読み出される。これらはさらに、Ｉ-Ｖ変換回路３９で電流から電圧に変換された後ＣＤＳ回路４１に送られ、相関二重サンプリングによるノイズキャンセルが行われて出力される。
【００４１】
次に、時刻ｔ４でシャッター走査回路３２からｎ行目の画素に対して２個目のシャッターパルスφＳｎが出力されると、このシャッターパルスφＳｎはＯＲゲート３４ｎを経た後、ＡＮＤゲート３７ｎにおいてタイミングジェネレータ３３で発生される読み出しパルスφＰＲＤと論理積がとられる。以降、１個目のシャッターパルスφＳｎが出力された場合と同様の動作により、同一の画素についてｔ４−ｔ３の期間に亘ってフォトダイオード１２に蓄積された信号電荷が捨てて当該フォトダイオード１２を空にする電子シャッター動作が実行される。
【００４２】
次に、第１垂直走査回路３０による垂直走査により、時刻ｔ１から１Ｖ（１垂直走査期間）後の時刻ｔ５で第１垂直走査パルスφＶ１ｎが出力されると、この第１垂直走査パルスφＶ１ｎは垂直選択線３５ｎを通してｎ行目の垂直選択トランジスタ２７ｎのゲートに印加される。これにより、ｎ行目が再び読み出し行として選択される。そして、１回目に読み出し行として選択された場合と同様の動作により、同一の画素についてｔ５−ｔ４の露光期間（露光時間１）に亘って光電変換され、かつ蓄積された信号電荷に基づく信号電流が、水平走査回路２９による水平走査に同期して順次垂直選択トランジスタ２７ｎおよび垂直信号線２５を通して読み出される。
【００４３】
以上の一連の動作により、１つの画素についてそこに２回に分けて信号電荷が蓄積され、これら蓄積電荷に基づく２系統の信号電流が第１，第２垂直信号線２５，２６にそれぞれ読み出される。そして、ｎ行目の全画素について順に上述した電子シャッター動作が繰り返されて垂直信号線２５，２６上に読み出される。図４に、上述した一連の動作に対応するタイミング関係を示す。
【００４４】
図５は、ある時刻における垂直走査の模式図である。図２のタイミングチャートから明らかなように、垂直走査パルスφＶ２ｎに基づく１回目の信号読み出しのタイミングと垂直走査パルスφＶ１ｎに基づく２回目の信号読み出しタイミングとの間には、ｔ５−ｔ３の時間差が存在する。この時間差ｔ５−ｔ３は、図５の模式図において、ｉ行分のライン間隔に相当する。すなわち、同一の行に対して２回の読み出し動作が行われるとしたが、これらの読み出し動作の間には時間差ｔ５−ｔ３が存在することから、ｎ＋ｉ行目で露光時間２に基づく読み出しが行われるときには、ｉ行だけ離れたｎ行目で露光時間１に基づく読み出しが行われることになる。これを模式的に示したのが図５である。
【００４５】
ここで、同じ画素から垂直信号線２６を通して読み出された信号電流と垂直信号線２５を通して読み出された信号電流との間には、上述したように、ｔ５−ｔ３の時間差が生じている。この時間差ｔ５−ｔ３は、垂直信号線２６を通して先行して読み出される信号電流に基づく信号電圧を、ＣＤＳ回路４１の後段の設けた遅延回路４２で時間ｔ５−ｔ３だけ遅延させることで同時化される。そして、この同時化された両信号は加算器４３で加算されて１つの画素の信号として点順次に出力される。
【００４６】
なお、図２のタイミングチャートにおいて、一例として、露光時間１（ｔ５−ｔ４）および露光時間２（ｔ３−ｔ２）をそれぞれ１／２０００［ｓｅｃ］に設定した場合には、最終的にこれら露光時間１，２で蓄積された信号電荷に基づく信号が加算されることになるため、１／１０００［ｓｅｃ］のシャッタースピードが設定されることになる。
【００４７】
上述したように、行単位で露光が行われるフォーカルプレーンシャッタータイプのＣＭＯＳイメージセンサにおいて、本センサを蛍光灯照明下で用いる際に、１つの画素についてその画素信号を例えば２回に分けて出力するようにし、蛍光灯の駆動周波数Ａ［Ｈｚ］に対してその２つの出力の間に、フリッカー周期の半分の時間差、即ち１／４Ａ［ｓｅｃ］の時間差を持たせて読み出すとともに、これらを信号処理上で同時化した後加算して１つの画素信号として導出する構成を採ることにより、次のような作用効果が得られる。
【００４８】
一例として、５０［Ｈｚ］の交流電源での駆動による蛍光灯照明下において、３０［フレーム／ｓｅｃ］のレートで撮像を行う場合を考えると、２つの出力間には５［μｓｅｃ］（＝１／（４×５０）［ｓｅｃ］）の時間差が生じる。すなわち、この時間差が先述した時間差ｔ５−ｔ３である。図６の波形図において、◆印のタイミングで読み出すものとすると、その５［μｓｅｃ］前の▲印のタイミングで読み出した信号と◆印のタイミングで読み出した信号とを同時化して加算することで、１つの画素についての画素信号が両読み出し信号の平均値をとった形となる。
【００４９】
このように、５［μｓｅｃ］の時間差を持つ２つの信号を同一画素の信号として加算して平均値をとることにより、図６の波形図において、×印で示す強度の信号が得られる。この信号処理の下に、図６に実線で示す波形に沿って信号の強度をプロットしていくと、その強度は図６に点線で示す波形となる。図６の波形図において、周期が約３３．３（＝１／３０）［ｍｓｅｃ］の◆印のタイミングで画素の信号読み出しを行った場合には、実線で示す波形から明らかなように、出力値が数倍以上の強度のばらつきを持つことになる。
【００５０】
これに対して、１つの画素について２回に分けて信号を出力することとし、その２つの出力間にフリッカー周期の半分の時間差を持たせて読み出すとともに、これらを同時化した後加算して１つの画素信号として出力することにより、図６の波形図において、点線の波形から明らかなように、数倍以上の強度のばらつきを持っていた出力値が数十％程度のばらつきに収まる。したがって、ＣＭＯＳイメージセンサに代表されるＸ‐Ｙアドレス型固体撮像素子において、蛍光灯照明下での高速電子シャッター時の特有の現象として画面上に交互に現れる明るい横縞と暗い横縞との間の明るさの差を小さく抑えることができるため、フリッカーを軽減できる。
【００５１】
本例では、１つの画素から２回に分けて読み出す信号を、照明のフリッカー周期の半分（＝１／４Ａ［ｓｅｃ］）の期間だけずれたタイミングで読み出すとしたが、この設定期間は好ましい態様であり、フリッカー周期の半分の近傍期間だけずれたタイミングを読み出すようにしても、それ相応のフリッカー軽減の効果を得ることができる。また、露光時間１と露光時間２とを等しく設定するとしたが、これは絶対的な条件ではない。ただし、２つの信号を加算して平均値をとるに当たっては、露光時間１と露光時間２とを等しく設定した方が、出力値のばらつきをより小さく抑えることができることは明らかである。
【００５２】
なお、上記実施形態では、５０［Ｈｚ］の交流電源での駆動による蛍光灯照明下において、３０［フレーム／ｓｅｃ］のレートで撮像を行う場合を例に採って説明したが、本発明はこれに限られるものではなく、他のフレームレートでの撮像の場合や、６０［Ｈｚ］の交流電源での駆動による蛍光灯照明下でも、交流電源周波数が固体撮像素子のフレームレートに対して整数倍の関係に無い場合には同様に適用可能である。
【００５３】
また、上記実施形態では、１つの画素について２回に分けて同一露光時間に基づく信号を出力するとしたが、２回に限定されるものではなく、３回以上に分けて出力し、それらの出力を同時化して加算するようにしても良く、その回数が増えれば増える程、フリッカーをより軽減できることになる。
【００５４】
さらに、上記実施形態では、単位画素１１の構成において、増幅トランジスタ１５のドレインを電源ＶＤＤに接続し、ソースを出力選択トランジスタ１７を介して水平信号線２２ｎ＋１に接続する構成としたが、その他の構成例として、図７に示すように、増幅トランジスタ１５のドレインを水平信号線２２ｎ＋１に接続し、ソースを出力選択トランジスタ１７を介してグランドに接続する構成も、Ｉ‐Ｖ変換回路３８，３９の構成次第で可能となる。また、これらの構成は一例に過ぎず、これに限定されるものではなく、本発明は、単位画素が少なくとも、フォトダイオード等の光電変換素子、その蓄積電荷を読み出す読み出しトランジスタおよびそれを選択する読み出し選択トランジスタを有する構成のＸ‐Ｙアドレス型固体撮像素子全般に適用可能である。
【００５５】
また、上記実施形態においては、ＣＭＯＳイメージセンサが遅延回路４２および加算器４３を持つ構成としたが、遅延回路４２および加算器４３については、本ＣＭＯＳイメージセンサが搭載される例えばカメラシステムの信号処理系に持たせるようにすることも可能である。
【００５６】
図８は、本発明に係るカメラシステムの構成の概略を示すブロック図である。図８から明らかなように、本発明に係るカメラシステムは、撮像デバイス５１、その駆動回路５２、レンズ５３を含む光学系、アナログ信号処理回路５４およびディジタル信号処理回路（ＤＳＰ）５５を有する構成となっている。かかる構成のカメラシステムにおいて、撮像デバイス５１として、先述した実施形態に係るＣＭＯＳイメージセンサが用いられる。
【００５７】
なお、本例に係るカメラシステムでは、撮像デバイス５１として用いるＣＭＯＳイメージセンサが、同一画素から読み出された２系統の信号をＣＤＳ処理した状態で２系統のまま出力する構成となっているものとする。ただし、これに限られるものではなく、図１に示すように、遅延回路５２および加算器５３を内蔵したＣＭＯＳイメージセンサであっても良いことは勿論である。
【００５８】
駆動回路５２は、図１におけるタイミングジェネレータ３３に対してマスタークロックや制御信号などを与えることにより、先述した電子シャッター動作を含むＣＭＯＳイメージセンサの撮像動作のための駆動を行う。この駆動回路５２にタイミングジェネレータ３３を内蔵させる構成を採っても良い。レンズ５３は、被写体（図示せず）からの入射光（像光）を撮像デバイス５１の撮像面上に結像させる。本例の場合、撮像デバイス５１からは同一画素について時間差を持った２系統の信号ＯＴＴ１，ＯＵＴ２が画素単位で出力され、アナログ信号処理回路５４に供給される。
【００５９】
アナログ信号処理回路５４は、遅延回路５４１および加算器５４２を有する構成となっている。遅延回路５４１は、先述した時間差ｔ５−ｔ３に対応した遅延時間を有し、この遅延時間だけ信号ＯＵＴ２を信号ＯＵＴ１に対して遅延することによって当該時間差を持った２系統の信号ＯＴＴ１，ＯＵＴ２を同時化する。この遅延回路５４１としては、フレームメモリあるいはディレイライン等の周知の回路が用いることができる。この同時化された２系統の信号ＯＴＴ１，ＯＵＴ２は、加算器５４２で加算されて一つの画素の信号として順次出力される。この画素信号は、ディジタル信号処理回路５５でホワイトバランス調整や自動ゲイン調整などの信号処理が施される。
【００６０】
このように、撮像デバイス５１として、ＣＭＯＳイメージセンサに代表されるＸ-Ｙアドレス型固体撮像素子を用いたカメラシステムにおいて、１つの画素について少なくとも２回に分けて同一露光時間に基づく信号を出力する一方、その２つの出力間にフリッカー周期の半分の時間差を持たせて読み出すとともに、これらを同時化した後加算して１つの画素信号として出力する構成を採ることにより、蛍光灯照明下での撮像の際のフリッカーを軽減できるため、高画質の撮像が可能となる。
【００６１】
【発明の効果】
以上説明したように、本発明によれば、単位画素が行列状に配置されてなる画素部を有し、この画素部からアドレス指定によって画素信号を順次読み出す固体撮像素子において、蛍光灯照明下での高速電子シャッター時の特有の現象として画面上に交互に現れる明るい横縞と暗い横縞との間の明るさの差を小さく抑えることができるため、フリッカーを軽減できる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るＣＭＯＳイメージセンサを示す概略構成図である。
【図２】垂直走査のタイミングチャートである。
【図３】画素の時間-蓄積電荷量の特性図である。
【図４】信号読み出し時のタイミングチャートである。
【図５】電子シャッター動作時の垂直走査の模式図である。
【図６】蛍光灯照明下で高速シャッターを切る場合の強度(明るさ)の変化を示す波形図である。
【図７】単位画素の他の構成例を示す回路図である。
【図８】本発明の係るカメラシステムの構成の概略を示すブロック図である。
【符号の説明】
１１…単位画素、１２…フォトダイオード（ＰＤ）、１３…読み出しトランジスタ、１４…読み出し選択トランジスタ、１５…増幅トランジスタ、２１…画素部、２２ｎ，２２ｎ＋１…水平信号線、２３ｎ，２３ｎ＋１…読み出し線、２４ｍ−１，２４ｍ…水平選択線、２５，２６…第１，第２垂直信号線、２７ｎ，２７ｎ＋１，２８ｎ，２８ｎ＋１…垂直選択トランジスタ、２９…水平走査回路、３０，３１…第１，第２垂直走査回路、３２…シャッター走査回路、３３…タイミングジェネレータ、４２，５４１…遅延回路、４３，５４２…加算器

Claims (4)

1. 単位画素が行列状に配置されてなる画素部を有し、この画素部からアドレス指定によって画素信号を順次読み出す固体撮像素子であって、
   前記画素部の各画素における露光時間を少なくとも２回に分けて設定する露光制御手段と、
   前記画素部の第１読み出し行に与える第１垂直走査パルスと、前記第１読み出し行から所定数行分離れた第２読み出し行に与える第２垂直走査パルスとによって前記画素部内を垂直走査し、当該画素部の各画素から前記露光制御手段によって設定された前記少なくとも２回の露光時間に基づく信号を別々に読み出す信号読み出し手段と、
   前記第１走査パルスによって読み出された第１の信号と、当該第１の信号に対して照明のフリッカー周期の半分の設定期間だけずれたタイミングで前記第２走査パルスによって読み出された第２の信号とを同時化して足し合わせる信号処理手段と
   を備えることを特徴とする固体撮像素子。
2. 前記露光制御手段は、少なくとも２回の露光時間を等しく設定する
   ことを特徴とする請求項１記載の固体撮像素子。
3. 単位画素が行列状に配置されてなる画素部を有し、この画素部からアドレス指定によって画素信号を順次読み出す固体撮像素子において、
   前記画素部の各画素における露光時間を少なくとも２回に分けて設定するとともに、
   前記画素部の第１読み出し行に与える第１垂直走査パルスと、前記第１読み出し行から所定数行分離れた第２読み出し行に与える第２垂直走査パルスとによって前記画素部内を垂直走査し、当該画素部の各画素から前記少なくとも２回の露光時間に基づく信号を別々に読み出し、
   前記第１走査パルスによって読み出された第１の信号と、当該第１の信号に対して照明のフリッカー周期の半分の設定期間だけずれたタイミングで前記第２走査パルスによって読み出された第２の信号とを同時化して足し合わせる
   ことを特徴とする固体撮像素子の駆動方法。
4. 単位画素が行列状に配置されてなる画素部を有し、この画素部からアドレス指定によって画素信号を順次読み出す固体撮像素子を撮像デバイスとして用いたカメラシステムであって、
   前記固体撮像素子は、
   前記画素部の各画素における露光時間を少なくとも２回に分けて設定する露光制御手段と、
   前記画素部の第１読み出し行に与える第１垂直走査パルスと、前記第１読み出し行から所定数行分離れた第２読み出し行に与える第２垂直走査パルスとによって前記画素部内を垂直走査し、当該画素部の各画素から前記露光制御手段によって設定された前記少なくとも２回の露光時間に基づく信号を別々に読み出す信号読み出し手段と、
   前記第１走査パルスによって読み出された第１の信号と、当該第１の信号に対して照明のフリッカー周期の半分の設定期間だけずれたタイミングで前記第２走査パルスによって読み出された第２の信号とを同時化して足し合わせる信号処理手段とを備える
   ことを特徴とするカメラシステム。

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