JP3899859B2 - 固体撮像素子およびその駆動方法、並びにカメラシステム - Google Patents
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Description
【発明の属する技術分野】
本発明は、固体撮像素子およびその駆動方法、並びにカメラシステムに関し、特に画素部からX-Yアドレス指定によって画素信号を順次読み出すX‐Yアドレス型の固体撮像素子およびその駆動方法、並びに当該固体撮像素子を撮像デバイスとして用いたカメラシステムに関する。
【0002】
【従来の技術】
固体撮像素子は、CCDイメージセンサに代表される電荷転送型固体撮像素子と、CMOSイメージセンサに代表されるX‐Yアドレス型固体撮像素子とに大別される。これら2タイプの固体撮像素子には、次の点で動作上大きな違いがある。すなわち、電荷転送型固体撮像素子では、全画素について同一時刻に信号電荷の蓄積が開始され、各画素から一斉に信号電荷が読み出されるため信号電荷の蓄積時間(露光時間)が全画素同じである。これに対して、X‐Yアドレス型固体撮像素子では、ライン(行)ごとあるいは画素ごとに信号電荷の蓄積が開始され、その蓄積された信号電荷に基づく信号がアドレス指定によって各画素から順に読み出されるため信号電荷の蓄積時間が画素ごとに異なる。
【0003】
ところで、交流電源の周波数は地域によって異なっている。国内では、東日本が50[Hz]、西日本が60[Hz]である。この交流電源を用いた蛍光灯の照明では電源周波数の倍の周波数でサイン波の点滅を繰り返している。この蛍光灯照明下における固体撮像素子による撮像を考えると、画素又は行単位で露光が行われるいわゆるフォーカルプレーンシャッタータイプのX‐Yアドレス型固体撮像素子の場合には蓄積時間が画素又は行ごとに異なるため、高速の電子シャッターを切ると画面上に明るい横縞と暗い横縞とが行単位で交互に現れる、いわゆるフリッカーと呼ばれる現象が発生することが知られている。
【0004】
一例として、50[Hz]の交流電源での駆動による蛍光灯照明下において、30[フレーム/sec]のレートで撮像を行う場合を考える。その際の特定画素に注目すると、蛍光灯照明下での明るさ(強度)の変化波形を示す図6において、周期が約33.3(=1/30)[μsec]の◆印のタイミングで画素の信号読み出しが行われる。
【0005】
高速の電子シャッターが切られる際には、画素の信号がほぼこの読み出し時の強度に比例した出力値となるため、明るい横縞と暗い横縞との間に数倍以上の明るさの差が生じ、これがフリッカーとなって現れる。従来は、このフリッカーを軽減するために、電子シャッターとして、蛍光灯の駆動周波数をAとした場合、n/2A(n=1,2,3,4,…)のシャッタースピードを設定し、各画素の信号電荷の蓄積時間をフリッカー周期(=1/2A)のn倍に一致させるようにしていた。
【0006】
例えば、n=1に設定した場合には、シャッタースピードが1/100[sec]となり、電源周波数の倍の周波数でサイン波の点滅の繰り返しとなる蛍光灯の照明周期(=1/100[sec])と一致する。すなわち、特定画素に注目すると、図6の波形図において、周期が10[msec]のタイミングで画素の信号読み出しが行われる。したがって、信号読み出し時の信号強度が各画素で等しくなるため、フリッカーの発生を抑えることができるのである。
【0007】
【発明が解決しようとする課題】
しかしながら、例えば、駆動周波数Aが50[Hz]の蛍光灯照明下で撮像する場合において、1/100[sec]よりも速いシャッタースピードを設定すると、シャッタースピードが蛍光灯照明の周期よりも短くなるため、図6に実線で示す波形の一山の異なるタイミングで画素の信号読み出しが行われる。したがって、明るい横縞と暗い横縞との間に数倍以上の明るさの差が生じることになるため、50[Hz]の交流電源地域では1/100[sec]よりも速い高速で電子シャッターを切る場合にフリッカー軽減の効果が得られないという課題があった。
【0008】
因みに、交流電源周波数が60[Hz]の地域において、30[フレーム/sec]のレートで撮像を行う場合には、交流電源周波数が固体撮像素子のフレームレートに対して整数倍の関係にあるため、原理的に、フリッカーの問題は発生しない。ただし、交流電源周波数が60[Hz]の地域であっても、交流電源周波数が固体撮像素子のフレームレートに対して整数倍の関係に無い場合にはこの限りでない。
【0009】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、蛍光灯照明下の撮像の場合において、高速の電子シャッターを切る際に発生するフリッカーを大幅に軽減可能とした固体撮像素子およびその駆動方法、並びにカメラシステムを提供することにある。
【0010】
【課題を解決するための手段】
上記目的を達成するために、本発明では、単位画素が行列状に配置されてなる画素部を有し、この画素部からアドレス指定によって画素信号を順次読み出す固体撮像素子において、画素部の各画素における露光時間を少なくとも2回に分けて設定する。そして、画素部の第1読み出し行に与える第1垂直走査パルスと、前記第1読み出し行から所定数行分離れた第2読み出し行に与える第2垂直走査パルスとによって画素部内を垂直走査し、当該画素部の各画素からその少なくとも2回の露光時間に基づく信号を別々に読み出すとともに、第1走査パルスによって読み出された第1の信号と、当該第1の信号に対して照明のフリッカー周期の半分の設定期間だけずれたタイミングで第2走査パルスによって読み出された第2の信号とを同時化して足し合わせるようにする。
【0011】
上記の構成の固体撮像素子またはこれを撮像デバイスとして用いたカメラシステムにおいて、1つの画素について、第1走査パルスによって読み出された信号と第2走査パルスによって読み出された信号とを同時化して足し合わせることで、その画素信号は少なくとも2つの信号の平均値をとる形となる。これにより、1つの画素について1回ずつ信号を読み出した場合にはその読み出しタイミング間で出力値が数倍以上の強度のばらつきを持つのに対して、そのばらつきを数十%程度に抑えることができる。したがって、蛍光灯照明下での高速電子シャッター時の特有の現象として画面上に交互に現れる明るい横縞と暗い横縞との間の明るさの差を小さく抑えることができる。
【0012】
【発明の実施の形態】
以下、本発明の実施の形態について、X‐Yアドレス型固体撮像素子である例えばCMOSイメージセンサに適用した場合を例に採って図面を参照して詳細に説明する。
【0013】
図1は、本発明の一実施形態に係るCMOSイメージセンサを示す概略構成図である。図1において、破線で囲まれた領域が単位画素11を表している。この単位画素11は、光電変換素子であるフォトダイオード(PD)12に対して、読み出しトランジスタ13、読み出し選択トランジスタ14、増幅トランジスタ15、リセットトランジスタ16および出力選択トランジスタ17の5つのNchMOSトランジスタを有する構成となっている。そして、この単位画素11が行列状に配置されて画素部21を構成している。
【0014】
なお、ここでは、図面の簡略化のために、画素部21が2列(m−1列目,m列目)2行(n行目,n+1行目)の画素構成の場合を例にとって示している。この画素部21には、水平信号線22n+1,22nおよび読み出し線23n+1,23nが行単位で配線されている。さらに、水平選択線24m−1,24mが列単位で配線されている。
【0015】
ここで、m列n+1行目の単位画素11を例に採ってその具体的な構成について説明する。単位画素11において、フォトダイオード12は、光電変換と電荷蓄積の各機能を兼ね備えている。すなわち、入射光をその光量に応じた電荷量の信号電荷(本例では、電子)に光電変換し、かつその信号電荷を蓄積する機能を持っている。このフォトダイオード12は、埋め込みダイオードのセンサ構造、例えばnpダイオードの基板表面側にp+ 層からなる正孔蓄積層を付加した構造となっている。
【0016】
フォトダイオード12のカソードには読み出しトランジスタ13のソースが接続されている。読み出しトランジスタ13は、ドレインが蓄積部である浮遊拡散領域FDに接続され、ゲートが読み出し選択トランジスタ14のソース/ドレインに接続されている。読み出し選択トランジスタ14は、ドレイン/ソースが読み出し線23n+1に接続され、ゲートが水平選択線24mに接続されている。増幅トランジスタ15は、ゲートが浮遊拡散領域FDに接続され、ドレインが電源VDDに接続されている。
【0017】
リセットトランジスタ16は、ソースが浮遊拡散領域FDに、ドレインが電源VDDにそれぞれ接続され、ゲートが隣接するm−1列目の水平信号線24m−1に接続されている。このリセットトランジスタ16は、浮遊拡散領域FDの電位を電源電圧VDDにリセットするためにデプレッション型となっている。出力選択トランジスタ17は、ドレインが増幅トランジスタ15のソースに、ソースが水平信号線22n+1にそれぞれ接続され、ゲートが水平選択線24mに接続されている。
【0018】
また、複数行分、本例では2行分の水平信号線22n,22n+1に対して、これらと直交する方向に第1,第2垂直信号線25,26が、画素部21外の領域において配線されている。そして、水平信号線22n,22n+1の各々と第1,第2垂直信号線25,26との間には、垂直選択トランジスタ27n,27n+1,28n,28n+1がそれぞれ接続されている。これら垂直選択トランジスタ27n,27n+1,28n,28n+1も、NchMOSトランジスタからなっている。
【0019】
画素部21の周辺部には、列選択のための水平走査回路29が水平駆動系として、行選択のための第1,第2垂直走査回路30,31および電子シャッターのためのシャッター走査回路32が垂直駆動系としてそれぞれ設けられている。これらの走査回路29,30,31,32は例えばシフトレジスタによって構成され、タイミングジェネレータ(TG)33から与えられる駆動パルス(タイミングパルス)に応答してシフト動作(走査)を開始するようになっている。
【0020】
水平走査回路29からは、水平走査(選択)パルスφHm−1,φHmが順次出力される。これら水平走査パルスφHm−1,φHmは、水平選択線24m−1,24mを通して列単位で単位画素11の読み出し選択トランジスタ14、リセットトランジスタ16および出力選択トランジスタ17の各ゲートに与えられる。第1垂直走査回路30からは第1垂直走査パルスφV1n,φV1n+1が順次出力され、第2垂直走査回路31からは第2垂直走査パルスφV2n,φV2n+1が順次出力され、シャッター走査回路32からはシャッターパルスφSn,φSn+1が順次出力される。
【0021】
第1垂直走査パルスφV1n,φV1n+1は、行ごとに3入力のORゲート34n,34n+1にその第1の入力として与えられるとともに、垂直選択線35n,35n+1を通して垂直選択トランジスタ27n,27n+1のゲートに与えられる。第2垂直走査パルスφV1n,φV2n+1は、行ごとにORゲート34n,34n+1にその第2の入力として与えられるとともに、垂直選択線36n,36n+1を通して垂直選択トランジスタ28n,28n+1のゲートに与えられる。シャッターパルスφSn,φSn+1は、行ごとにORゲート34n,34n+1にその第3の入力として与えられる。
【0022】
ORゲート34n,34n+1の各出力は、2入力のANDゲート37n,37n+1に各一方の入力として与えられる。ANDゲート37n,37n+1の各他方の入力としては、タイミングジェネレータ33から出力される読み出しパルスφPRDが与えられる。ANDゲート37n,37n+1の各出力は、読み出し線23n,23n+1を通して各画素における読み出し選択トランジスタ14のドレインに与えられる。
【0023】
第1,第2垂直信号線25,26の出力端側には、信号電流を信号電圧に変換するI(電流)‐V(電圧)変換回路38,39と、差分回路としての例えば相関二重サンプリング回路(以下、CDS(Correlated Double Sampling)回路と称す)40,41とが設けられている。I‐V変換回路38,39は、垂直信号線25,26を通して信号電流として供給される画素信号を信号電圧に変換してCDS回路40,41に供給する。
【0024】
CDS回路40,41は、タイミングジェネレータ33から与えられるサンプリングパルスに基づいて、画素リセット直後のノイズレベルと信号レベルとの差分をとる処理を行う。ここで、垂直信号線25を通して読み出される信号と垂直信号線26を通して読み出される信号とは、後述するように、同一の画素から例えば2回に分けて読み出される画素信号である。したがって、両信号の間には一定の時間差が存在する。具体的には、垂直信号線25を通して読み出される信号は、垂直信号線26を通して読み出される信号に対して一定時間だけ遅れて出力される。
【0025】
この時間差を補償し、垂直信号線25を通して読み出される信号と垂直信号線26を通して読み出される信号とを同時化するために、例えばCDS回路41の後段にその出力信号を上記一定時間だけ遅延させる遅延回路42が設けられている。この遅延回路42としては、フレームメモリあるいはディレイライン等の周知の回路が用いることができる。CDS回路40の出力信号と遅延回路42を経たCDS回路41の出力信号とは加算器43で加算されて、一つの画素の信号として順次出力される。
【0026】
なお、加算器43の後段には、必要に応じてAGC(Automatic Gain Control)回路やADC(Analog Digital Converter)回路等の各種の信号処理回路を設けることも可能である。
【0027】
ここで、本CMOSイメージセンサを用いる地域における交流電源の周波数をA[Hz]とすると、第1,第2垂直走査回路30,31は、第1垂直走査パルスφV1nと第2垂直走査パルスφV2nとの間に、好ましくは1/4A[sec]の間隔を持たせてこれら2系統の垂直走査パルスφV1n,φV2nを順次出力する構成となっている。一方、シャッター走査回路32は、2系統の垂直走査パルスφV1n,φV2nの前に同じ蓄積時間となるようにシャッターパルスφSnを2個出力する構成となっている。すなわち、垂直走査パルスφV1n,φV2nの各々と2個のシャッターパルスφSnの各々との間隔が等しくなるように設定されている。これらのタイミング関係は、タイミングジェネレータ33から与えられる各種のタイミングパルスに基づいて設定されることになる。
【0028】
次に、上記構成の本発明の一実施形態に係るCMOSイメージセンサの動作について、n行目の特定画素に注目して図2のタイミングチャートを用いて説明する。なお、図2のタイミングチャートは、垂直走査の際におけるシャッターパルスφSnおよび2系統の垂直走査パルスφV1n,φV2nのタイミング関係を示している。
【0029】
先ず、第1垂直走査回路30から出力される第1垂直走査パルスφV1nによってn行目の画素が選択され、このn行目の画素から信号が読み出された時刻t1からn行目の画素における信号電荷(本例では、電子)の蓄積が開始される。n行目の画素では、時間の経過に比例して信号電荷が蓄積され、ある時間が経過すると、図3に示すように、画素の飽和レベルに達して飽和状態となる。
【0030】
その後、シャッター走査回路32の走査により、当該シャッター走査回路32から時刻t2でn行目の画素に対して1個目のシャッターパルスφSnが出力される。このシャッターパルスφSnはORゲート34nを通過した後、タイミングジェネレータ33で発生される読み出しパルスφPRDとANDゲート37nで論理積がとられる。これにより、n行目が電子シャッター行として選択可能な状態となる。
【0031】
この状態において、水平走査回路29から水平走査パルス…,φHm−1,φHm,…が順次出力され、水平選択線…,24m−1,24m,…を通してm列目の各画素に供給される。ここで、例えば水平走査パルスφHmが出力され、m列目の各画素の読み出し選択トランジスタ14のゲートに印加された場合を考える。水平走査パルスφHmの発生期間において、タイミングジェネレータ33から読み出しパルスφPRDが出力されると、この読み出しパルスφPRDはANDゲート37nでシャッターパルスφSnと論理積がとられ、その結果n行目の読み出し線23nにパルスが立つ。
【0032】
このとき、m列n行目の画素の読み出し選択トランジスタ14は、そのゲートに水平走査パルスφHmが印加されているためオン状態にある。したがって、m列n行目の画素において、n行目の読み出し線23nにANDゲート37nを通して印加された読み出しパルスφPRDは、読み出し選択トランジスタ14のドレイン-ソースを通して読み出しトランジスタ13のゲートに印加される。
【0033】
これにより、読み出しトランジスタ13がオン状態となり、フォトダイオード12で光電変換によって発生し、ここに蓄積された信号電荷が読み出しトランジスタ13を通して浮遊拡散領域FDに読み出される(捨てられる)。その結果、フォトダイオード12が空となる。このフォトダイオード12を空にするための動作が電子シャッター動作である。この電子シャッター動作がn行目の画素の各々に対して、水平走査回路29による水平走査に同期して順に実行される。
【0034】
次に、第2垂直走査回路31による垂直走査により、当該垂直走査回路31から時刻t3で第2垂直走査パルスφV2nが出力されると、この第2垂直走査パルスφV2nは垂直選択線36nを通してn行目の垂直選択トランジスタ28nのゲートに印加される。これにより、n行目が読み出し行として選択される。このn行目の選択状態において、水平走査回路29から水平走査パルス…,φHm−1,φHm,…が順次出力され、水平選択線…,24m−1,24m,…を通してm列目の画素11の各々に供給される。
【0035】
例えば、水平走査パルスφHm−1が出力され、m−1列目の水平選択線24m−1に印加されると、m列目の画素のリセットトランジスタ16がオン状態となる。これにより、浮遊拡散領域FDの電位がリセットトランジスタ16を通して電源電圧VDDにリセットされる。すなわち、m−1列目の水平走査パルスφHm−1は、隣接するm列目のリセットパルスとして機能する。
【0036】
続いて、水平走査回路29から水平走査パルスφHmが出力され、m列目の水平選択線24mを通してm列目の画素の出力選択トランジスタ17のゲートに印加されると、当該出力選択トランジスタ17がオン状態となる。これにより、垂直選択されたn行目、水平選択されたm列目の画素において、浮遊拡散領域FDのリセットレベルに応じた電流が、増幅トランジスタ15および出力選択トランジスタ17を通して水平信号線22nに、さらに垂直選択トランジスタ28nを通して垂直信号線26に出力される。
【0037】
また、水平走査パルスφHmの発生期間において、読み出しパルスφPRDが出力されると、この読み出しパルスφPRDはANDゲート37nで垂直走査パルスφV2nと論理積がとられ、その結果n行目の読み出し線23nにパルスが立つ。このとき、m列n行目の画素の読み出し選択トランジスタ14は、水平走査パルスφHmがゲートに印加されていることからオン状態にある。
【0038】
したがって、読み出し線23nに印加された読み出しパルスφPRDは、読み出し選択トランジスタ14のドレイン-ゲートを介して読み出しトランジスタ13のゲートに印加される。これにより、読み出しトランジスタ13がオン状態となり、t3−t2の露光期間(露光時間2)にフォトダイオード12で光電変換によって発生し、ここに蓄積された信号電荷が読み出しトランジスタ13を通して浮遊拡散領域FDに読み出される。
【0039】
読み出しパルスφPRDが消滅すると、読み出しトランジスタ13がオフ状態となる。そして、浮遊拡散領域FDに読み出された信号電荷は、その電荷量に応じて増幅トランジスタ15で増幅されて信号電流となり、出力選択トランジスタ17、水平信号線22nおよび垂直選択トランジスタ28nを通して垂直信号線26に出力される。
【0040】
上述したように、n行目の特定画素について1回目の一連の動作を繰り返すことにより、その画素のリセットレベルと信号レベルとが同一の経路(水平信号線22nや垂直選択トランジスタ28nなど)を通して順に垂直信号線26上に読み出される。これらはさらに、I-V変換回路39で電流から電圧に変換された後CDS回路41に送られ、相関二重サンプリングによるノイズキャンセルが行われて出力される。
【0041】
次に、時刻t4でシャッター走査回路32からn行目の画素に対して2個目のシャッターパルスφSnが出力されると、このシャッターパルスφSnはORゲート34nを経た後、ANDゲート37nにおいてタイミングジェネレータ33で発生される読み出しパルスφPRDと論理積がとられる。以降、1個目のシャッターパルスφSnが出力された場合と同様の動作により、同一の画素についてt4−t3の期間に亘ってフォトダイオード12に蓄積された信号電荷が捨てて当該フォトダイオード12を空にする電子シャッター動作が実行される。
【0042】
次に、第1垂直走査回路30による垂直走査により、時刻t1から1V(1垂直走査期間)後の時刻t5で第1垂直走査パルスφV1nが出力されると、この第1垂直走査パルスφV1nは垂直選択線35nを通してn行目の垂直選択トランジスタ27nのゲートに印加される。これにより、n行目が再び読み出し行として選択される。そして、1回目に読み出し行として選択された場合と同様の動作により、同一の画素についてt5−t4の露光期間(露光時間1)に亘って光電変換され、かつ蓄積された信号電荷に基づく信号電流が、水平走査回路29による水平走査に同期して順次垂直選択トランジスタ27nおよび垂直信号線25を通して読み出される。
【0043】
以上の一連の動作により、1つの画素についてそこに2回に分けて信号電荷が蓄積され、これら蓄積電荷に基づく2系統の信号電流が第1,第2垂直信号線25,26にそれぞれ読み出される。そして、n行目の全画素について順に上述した電子シャッター動作が繰り返されて垂直信号線25,26上に読み出される。図4に、上述した一連の動作に対応するタイミング関係を示す。
【0044】
図5は、ある時刻における垂直走査の模式図である。図2のタイミングチャートから明らかなように、垂直走査パルスφV2nに基づく1回目の信号読み出しのタイミングと垂直走査パルスφV1nに基づく2回目の信号読み出しタイミングとの間には、t5−t3の時間差が存在する。この時間差t5−t3は、図5の模式図において、i行分のライン間隔に相当する。すなわち、同一の行に対して2回の読み出し動作が行われるとしたが、これらの読み出し動作の間には時間差t5−t3が存在することから、n+i行目で露光時間2に基づく読み出しが行われるときには、i行だけ離れたn行目で露光時間1に基づく読み出しが行われることになる。これを模式的に示したのが図5である。
【0045】
ここで、同じ画素から垂直信号線26を通して読み出された信号電流と垂直信号線25を通して読み出された信号電流との間には、上述したように、t5−t3の時間差が生じている。この時間差t5−t3は、垂直信号線26を通して先行して読み出される信号電流に基づく信号電圧を、CDS回路41の後段の設けた遅延回路42で時間t5−t3だけ遅延させることで同時化される。そして、この同時化された両信号は加算器43で加算されて1つの画素の信号として点順次に出力される。
【0046】
なお、図2のタイミングチャートにおいて、一例として、露光時間1(t5−t4)および露光時間2(t3−t2)をそれぞれ1/2000[sec]に設定した場合には、最終的にこれら露光時間1,2で蓄積された信号電荷に基づく信号が加算されることになるため、1/1000[sec]のシャッタースピードが設定されることになる。
【0047】
上述したように、行単位で露光が行われるフォーカルプレーンシャッタータイプのCMOSイメージセンサにおいて、本センサを蛍光灯照明下で用いる際に、1つの画素についてその画素信号を例えば2回に分けて出力するようにし、蛍光灯の駆動周波数A[Hz]に対してその2つの出力の間に、フリッカー周期の半分の時間差、即ち1/4A[sec]の時間差を持たせて読み出すとともに、これらを信号処理上で同時化した後加算して1つの画素信号として導出する構成を採ることにより、次のような作用効果が得られる。
【0048】
一例として、50[Hz]の交流電源での駆動による蛍光灯照明下において、30[フレーム/sec]のレートで撮像を行う場合を考えると、2つの出力間には5[μsec](=1/(4×50)[sec])の時間差が生じる。すなわち、この時間差が先述した時間差t5−t3である。図6の波形図において、◆印のタイミングで読み出すものとすると、その5[μsec]前の▲印のタイミングで読み出した信号と◆印のタイミングで読み出した信号とを同時化して加算することで、1つの画素についての画素信号が両読み出し信号の平均値をとった形となる。
【0049】
このように、5[μsec]の時間差を持つ2つの信号を同一画素の信号として加算して平均値をとることにより、図6の波形図において、×印で示す強度の信号が得られる。この信号処理の下に、図6に実線で示す波形に沿って信号の強度をプロットしていくと、その強度は図6に点線で示す波形となる。図6の波形図において、周期が約33.3(=1/30)[msec]の◆印のタイミングで画素の信号読み出しを行った場合には、実線で示す波形から明らかなように、出力値が数倍以上の強度のばらつきを持つことになる。
【0050】
これに対して、1つの画素について2回に分けて信号を出力することとし、その2つの出力間にフリッカー周期の半分の時間差を持たせて読み出すとともに、これらを同時化した後加算して1つの画素信号として出力することにより、図6の波形図において、点線の波形から明らかなように、数倍以上の強度のばらつきを持っていた出力値が数十%程度のばらつきに収まる。したがって、CMOSイメージセンサに代表されるX‐Yアドレス型固体撮像素子において、蛍光灯照明下での高速電子シャッター時の特有の現象として画面上に交互に現れる明るい横縞と暗い横縞との間の明るさの差を小さく抑えることができるため、フリッカーを軽減できる。
【0051】
本例では、1つの画素から2回に分けて読み出す信号を、照明のフリッカー周期の半分(=1/4A[sec])の期間だけずれたタイミングで読み出すとしたが、この設定期間は好ましい態様であり、フリッカー周期の半分の近傍期間だけずれたタイミングを読み出すようにしても、それ相応のフリッカー軽減の効果を得ることができる。また、露光時間1と露光時間2とを等しく設定するとしたが、これは絶対的な条件ではない。ただし、2つの信号を加算して平均値をとるに当たっては、露光時間1と露光時間2とを等しく設定した方が、出力値のばらつきをより小さく抑えることができることは明らかである。
【0052】
なお、上記実施形態では、50[Hz]の交流電源での駆動による蛍光灯照明下において、30[フレーム/sec]のレートで撮像を行う場合を例に採って説明したが、本発明はこれに限られるものではなく、他のフレームレートでの撮像の場合や、60[Hz]の交流電源での駆動による蛍光灯照明下でも、交流電源周波数が固体撮像素子のフレームレートに対して整数倍の関係に無い場合には同様に適用可能である。
【0053】
また、上記実施形態では、1つの画素について2回に分けて同一露光時間に基づく信号を出力するとしたが、2回に限定されるものではなく、3回以上に分けて出力し、それらの出力を同時化して加算するようにしても良く、その回数が増えれば増える程、フリッカーをより軽減できることになる。
【0054】
さらに、上記実施形態では、単位画素11の構成において、増幅トランジスタ15のドレインを電源VDDに接続し、ソースを出力選択トランジスタ17を介して水平信号線22n+1に接続する構成としたが、その他の構成例として、図7に示すように、増幅トランジスタ15のドレインを水平信号線22n+1に接続し、ソースを出力選択トランジスタ17を介してグランドに接続する構成も、I‐V変換回路38,39の構成次第で可能となる。また、これらの構成は一例に過ぎず、これに限定されるものではなく、本発明は、単位画素が少なくとも、フォトダイオード等の光電変換素子、その蓄積電荷を読み出す読み出しトランジスタおよびそれを選択する読み出し選択トランジスタを有する構成のX‐Yアドレス型固体撮像素子全般に適用可能である。
【0055】
また、上記実施形態においては、CMOSイメージセンサが遅延回路42および加算器43を持つ構成としたが、遅延回路42および加算器43については、本CMOSイメージセンサが搭載される例えばカメラシステムの信号処理系に持たせるようにすることも可能である。
【0056】
図8は、本発明に係るカメラシステムの構成の概略を示すブロック図である。図8から明らかなように、本発明に係るカメラシステムは、撮像デバイス51、その駆動回路52、レンズ53を含む光学系、アナログ信号処理回路54およびディジタル信号処理回路(DSP)55を有する構成となっている。かかる構成のカメラシステムにおいて、撮像デバイス51として、先述した実施形態に係るCMOSイメージセンサが用いられる。
【0057】
なお、本例に係るカメラシステムでは、撮像デバイス51として用いるCMOSイメージセンサが、同一画素から読み出された2系統の信号をCDS処理した状態で2系統のまま出力する構成となっているものとする。ただし、これに限られるものではなく、図1に示すように、遅延回路52および加算器53を内蔵したCMOSイメージセンサであっても良いことは勿論である。
【0058】
駆動回路52は、図1におけるタイミングジェネレータ33に対してマスタークロックや制御信号などを与えることにより、先述した電子シャッター動作を含むCMOSイメージセンサの撮像動作のための駆動を行う。この駆動回路52にタイミングジェネレータ33を内蔵させる構成を採っても良い。レンズ53は、被写体(図示せず)からの入射光(像光)を撮像デバイス51の撮像面上に結像させる。本例の場合、撮像デバイス51からは同一画素について時間差を持った2系統の信号OTT1,OUT2が画素単位で出力され、アナログ信号処理回路54に供給される。
【0059】
アナログ信号処理回路54は、遅延回路541および加算器542を有する構成となっている。遅延回路541は、先述した時間差t5−t3に対応した遅延時間を有し、この遅延時間だけ信号OUT2を信号OUT1に対して遅延することによって当該時間差を持った2系統の信号OTT1,OUT2を同時化する。この遅延回路541としては、フレームメモリあるいはディレイライン等の周知の回路が用いることができる。この同時化された2系統の信号OTT1,OUT2は、加算器542で加算されて一つの画素の信号として順次出力される。この画素信号は、ディジタル信号処理回路55でホワイトバランス調整や自動ゲイン調整などの信号処理が施される。
【0060】
このように、撮像デバイス51として、CMOSイメージセンサに代表されるX-Yアドレス型固体撮像素子を用いたカメラシステムにおいて、1つの画素について少なくとも2回に分けて同一露光時間に基づく信号を出力する一方、その2つの出力間にフリッカー周期の半分の時間差を持たせて読み出すとともに、これらを同時化した後加算して1つの画素信号として出力する構成を採ることにより、蛍光灯照明下での撮像の際のフリッカーを軽減できるため、高画質の撮像が可能となる。
【0061】
【発明の効果】
以上説明したように、本発明によれば、単位画素が行列状に配置されてなる画素部を有し、この画素部からアドレス指定によって画素信号を順次読み出す固体撮像素子において、蛍光灯照明下での高速電子シャッター時の特有の現象として画面上に交互に現れる明るい横縞と暗い横縞との間の明るさの差を小さく抑えることができるため、フリッカーを軽減できる。
【図面の簡単な説明】
【図1】本発明の一実施形態に係るCMOSイメージセンサを示す概略構成図である。
【図2】垂直走査のタイミングチャートである。
【図3】画素の時間-蓄積電荷量の特性図である。
【図4】信号読み出し時のタイミングチャートである。
【図5】電子シャッター動作時の垂直走査の模式図である。
【図6】蛍光灯照明下で高速シャッターを切る場合の強度(明るさ)の変化を示す波形図である。
【図7】単位画素の他の構成例を示す回路図である。
【図8】本発明の係るカメラシステムの構成の概略を示すブロック図である。
【符号の説明】
11…単位画素、12…フォトダイオード(PD)、13…読み出しトランジスタ、14…読み出し選択トランジスタ、15…増幅トランジスタ、21…画素部、22n,22n+1…水平信号線、23n,23n+1…読み出し線、24m−1,24m…水平選択線、25,26…第1,第2垂直信号線、27n,27n+1,28n,28n+1…垂直選択トランジスタ、29…水平走査回路、30,31…第1,第2垂直走査回路、32…シャッター走査回路、33…タイミングジェネレータ、42,541…遅延回路、43,542…加算器
Claims (4)
- 単位画素が行列状に配置されてなる画素部を有し、この画素部からアドレス指定によって画素信号を順次読み出す固体撮像素子であって、
前記画素部の各画素における露光時間を少なくとも2回に分けて設定する露光制御手段と、
前記画素部の第1読み出し行に与える第1垂直走査パルスと、前記第1読み出し行から所定数行分離れた第2読み出し行に与える第2垂直走査パルスとによって前記画素部内を垂直走査し、当該画素部の各画素から前記露光制御手段によって設定された前記少なくとも2回の露光時間に基づく信号を別々に読み出す信号読み出し手段と、
前記第1走査パルスによって読み出された第1の信号と、当該第1の信号に対して照明のフリッカー周期の半分の設定期間だけずれたタイミングで前記第2走査パルスによって読み出された第2の信号とを同時化して足し合わせる信号処理手段と
を備えることを特徴とする固体撮像素子。 - 前記露光制御手段は、少なくとも2回の露光時間を等しく設定する
ことを特徴とする請求項1記載の固体撮像素子。 - 単位画素が行列状に配置されてなる画素部を有し、この画素部からアドレス指定によって画素信号を順次読み出す固体撮像素子において、
前記画素部の各画素における露光時間を少なくとも2回に分けて設定するとともに、
前記画素部の第1読み出し行に与える第1垂直走査パルスと、前記第1読み出し行から所定数行分離れた第2読み出し行に与える第2垂直走査パルスとによって前記画素部内を垂直走査し、当該画素部の各画素から前記少なくとも2回の露光時間に基づく信号を別々に読み出し、
前記第1走査パルスによって読み出された第1の信号と、当該第1の信号に対して照明のフリッカー周期の半分の設定期間だけずれたタイミングで前記第2走査パルスによって読み出された第2の信号とを同時化して足し合わせる
ことを特徴とする固体撮像素子の駆動方法。 - 単位画素が行列状に配置されてなる画素部を有し、この画素部からアドレス指定によって画素信号を順次読み出す固体撮像素子を撮像デバイスとして用いたカメラシステムであって、
前記固体撮像素子は、
前記画素部の各画素における露光時間を少なくとも2回に分けて設定する露光制御手段と、
前記画素部の第1読み出し行に与える第1垂直走査パルスと、前記第1読み出し行から所定数行分離れた第2読み出し行に与える第2垂直走査パルスとによって前記画素部内を垂直走査し、当該画素部の各画素から前記露光制御手段によって設定された前記少なくとも2回の露光時間に基づく信号を別々に読み出す信号読み出し手段と、
前記第1走査パルスによって読み出された第1の信号と、当該第1の信号に対して照明のフリッカー周期の半分の設定期間だけずれたタイミングで前記第2走査パルスによって読み出された第2の信号とを同時化して足し合わせる信号処理手段とを備える
ことを特徴とするカメラシステム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001210268A JP3899859B2 (ja) | 2001-07-11 | 2001-07-11 | 固体撮像素子およびその駆動方法、並びにカメラシステム |
US10/192,054 US7202897B2 (en) | 2001-07-11 | 2002-07-10 | Solid-state image pickup exposure control system and method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2001210268A JP3899859B2 (ja) | 2001-07-11 | 2001-07-11 | 固体撮像素子およびその駆動方法、並びにカメラシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003032551A JP2003032551A (ja) | 2003-01-31 |
JP3899859B2 true JP3899859B2 (ja) | 2007-03-28 |
Family
ID=19045763
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001210268A Expired - Fee Related JP3899859B2 (ja) | 2001-07-11 | 2001-07-11 | 固体撮像素子およびその駆動方法、並びにカメラシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3899859B2 (ja) |
Families Citing this family (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4135594B2 (ja) | 2003-08-19 | 2008-08-20 | ソニー株式会社 | 固体撮像装置 |
JP2006287362A (ja) * | 2005-03-31 | 2006-10-19 | Eastman Kodak Co | デジタルカメラおよびホワイトバランス調整方法 |
JP2007006049A (ja) | 2005-06-23 | 2007-01-11 | Funai Electric Co Ltd | 固体撮像装置 |
JP5149687B2 (ja) * | 2008-04-28 | 2013-02-20 | キヤノン株式会社 | 撮像センサ、撮像システム、及び撮像センサの制御方法 |
WO2011013548A1 (ja) | 2009-07-30 | 2011-02-03 | 浜松ホトニクス株式会社 | 固体撮像装置 |
WO2011023219A1 (en) * | 2009-08-25 | 2011-03-03 | Robert Bosch Gmbh | Digital camera system and method |
JP5720250B2 (ja) * | 2011-01-05 | 2015-05-20 | 株式会社ニコン | 撮像装置および画像処理制御プログラム |
KR101895982B1 (ko) * | 2017-02-20 | 2018-10-05 | (주)픽셀플러스 | 픽셀의 구동방법 및 이를 이용하는 cmos 이미지센서 |
WO2020246250A1 (ja) * | 2019-06-04 | 2020-12-10 | ソニー株式会社 | 撮像素子、信号処理装置、信号処理方法、プログラム、及び、撮像装置 |
CN116600209B (zh) * | 2023-07-13 | 2023-09-29 | 浙江大华技术股份有限公司 | 图像质量优化方法、装置、设备以及存储介质 |
-
2001
- 2001-07-11 JP JP2001210268A patent/JP3899859B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2003032551A (ja) | 2003-01-31 |
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A977 | Report on retrieval |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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