JP4296638B2 - 固体撮像素子およびカメラシステム - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、固体撮像素子およびカメラシステムに関し、特に電子シャッター機能を備えたＸ−Ｙアドレス型の固体撮像素子およびこれを用いたカメラシステムに関する。
【０００２】
【従来の技術】
電子シャッター機能を備えたＸ‐Ｙアドレス型撮像素子では、電子シャッター機能を備えたＣＣＤ(Charge Coupled Device) 型撮像素子の場合とは異なり、行（ライン）ごとにシャッターを切る動作となる。すなわち、ＣＣＤ型撮像素子の場合には、各画素の信号電荷を一斉に垂直転送部に読み出すことから、ラインごとにシャッターを切る必要はない。これに対して、Ｘ‐Ｙアドレス型撮像素子の場合には、各画素の信号を行単位で読み出すことから、ラインごとにシャッターを切ることになる。
【０００３】
【発明が解決しようとする課題】
そのため、従来のＸ‐Ｙアドレス型撮像素子では、電子シャッター走査回路が垂直走査系側に設けられていた。しかしながら、垂直走査系は１Ｈ（Ｈは水平走査期間）ごとに各ラインを走査することから、１Ｈの整数倍の露光時間（＝シャッタースピード）しか設定できなく、したがって１Ｈよりも短い露光時間を単位とする電子シャッターが実現できなかった。
【０００４】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、１Ｈよりも短い露光時間を単位とする電子シャッター動作が可能な固体撮像素子およびこれを用いたカメラシステムを提供することにある。
【０００５】
【課題を解決するための手段】
本発明では、単位画素が行列状に配置され、各画素の信号が電気信号として導出される構成の固体撮像素子において、垂直駆動系として、信号を読み出す画素を行単位で選択するための垂直走査回路およびこの垂直走査回路による読み出し画素行の選択に先立ってシャッター動作を行う画素を行単位で選択する垂直シャッター走査回路を設け、水平駆動系として、垂直走査回路によって選択された読み出し画素行および垂直シャッター走査回路によって選択されたシャッター画素行の各画素を順に選択する水平走査回路およびこの水平走査回路の画素選択に先立ってシャッター動作を行う画素を画素単位で選択する水平シャッター走査回路を設ける。そして、水平走査回路および水平シャッター走査回路による画素選択の際に出力される読み出しパルスが、水平方向に隣接する画素のリセットパルスを兼ねるものとする。かかる構成の固体撮像素子をカメラシステムの撮像デバイスとして用いる。
【０００６】
上記の構成において、垂直走査回路および垂直シャッター走査回路は共に行単位で画素の選択を行うが、垂直シャッター走査回路は垂直走査回路の読み出し画素行の選択に先立って所定の画素行分だけ先立って読み出し画素行を選択する。この所定の画素行分に相当する時間が第１の露光時間となる。また、水平走査回路および水平シャッター走査回路は共に画素単位で画素の選択を行うが、水平シャッター走査回路は水平走査回路の画素選択に先立って所定の画素数分だけ先立ってシャッター画素を選択する。この所定の画素数分に相当する時間が第２の露光時間となる。
【０００７】
すなわち、シャッター動作を行う画素を行単位で選択し、その選択した画素行を１画素行の選択期間の整数倍の露光時間（第１の露光時間）が経過後に読み出し画素行として当該読み出し画素行の各画素の信号を読み出す。そして、その読み出し画素行についてシャッター動作を行う画素を画素単位で選択し、その選択した画素を１画素の選択期間の整数倍の露光時間（第２の露光時間）が経過後に読み出し画素として当該読み出し画素の信号を読み出すことにより、１Ｈの整数倍の露光時間だけでなく、それよりも短い、即ち１画素の選択期間を単位とした露光時間の設定が可能となる。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の一実施形態に係る固体撮像素子を示す概略構成図である。本実施形態に係る固体撮像素子は、電子シャッター機能を備えたＸ‐Ｙアドレス型撮像素子である。
【０００９】
図１において、破線で囲まれた領域が単位画素１１を表している。この単位画素１１は、光電変換素子であるフォトダイオード（ＰＤ）１２に対して、読み出しトランジスタ１３、読み出し選択トランジスタ１４、増幅トランジスタ１５、リセットトランジスタ１６および出力選択トランジスタ１７の５つのＮｃｈＭＯＳトランジスタを有する構成となっている。そして、この単位画素１１が行列状に配置されて画素部２１を構成している。
【００１０】
なお、ここでは、図面の簡略化のために、画素部２１が２列（ｍ−１列目，ｍ列目）２行（ｎ−１行目，ｎ行目）の画素構成の場合を例にとって示している。この画素部２１には、水平信号線２２ｎ−１，２２ｎおよび垂直／シャッター走査線２３ｎ−１，２３ｎが行単位で配線されている。さらに、水平選択線２４ｍ−１，２４ｍおよび読み出し／リセット線２５ｍ−１，２５ｍが列単位で配線されている。
【００１１】
ｍ列ｎ行目の単位画素１１において、フォトダイオード１２は、光電変換と電荷蓄積の各機能を兼ね備えている。すなわち、入射光をその光量に応じた電荷量の信号電荷に光電変換し、かつその信号電荷を蓄積する機能を持っている。このフォトダイオード１２は、埋め込みダイオードのセンサ構造、例えばｎｐダイオードの基板表面側ｐ+ 層からなる正孔蓄積層を付加したＨＡＤ(Hole Accumulated Diode)センサ構造となっている。
【００１２】
フォトダイオード１２のカソードには、読み出しトランジスタ１３のソースが接続されている。読み出しトランジスタ１３は、ドレインが浮遊拡散領域ＦＤに接続され、ゲートが読み出し選択トランジスタ１４のソース／ドレインに接続されている。読み出し選択トランジスタ１４は、ドレイン／ソースが読み出し／リセット線２５ｍに接続され、ゲートが垂直／シャッター選択線２３ｍに接続されている。増幅トランジスタ１５は、ゲートが浮遊拡散領域ＦＤに接続され、ドレインが電源ＶＤＤに接続されている。
【００１３】
リセットトランジスタ１６は、ソースが浮遊拡散領域ＦＤに、ドレインが電源ＶＤＤにそれぞれ接続され、ゲートが隣接するｍ−１列目の読み出し／リセット線２５ｍ−１に接続されている。このリセットトランジスタ１６は、浮遊拡散領域ＦＤを電源ＶＤＤにリセットするためにデプレッション型である。出力選択トランジスタ１７は、ドレインが増幅トランジスタ１５のソースに、ソースが水平信号線２２ｎ＋１にそれぞれ接続され、ゲートが水平選択線２４ｍに接続されている。
【００１４】
また、複数行分、本例では２行分の水平信号線２２ｎ−１，２２ｎに対して、これらと直交する方向に単一の垂直信号線２６が配線されている。そして、水平信号線２２ｎ−１，２２ｎの各々と垂直信号線２６との間には、垂直選択トランジスタ２７ｎ−１，２７ｎがそれぞれ接続されている。これら垂直選択トランジスタ２７ｎ−１，２７ｎも、ＮｃｈＭＯＳトランジスタからなっている。
【００１５】
画素部２１の周辺部には、列選択のための水平走査回路２８および１ビットの整数倍の蓄積時間（露光時間）を制御するための水平シャッター走査回路２９が水平駆動系として、行選択のための垂直走査回路３０および１Ｈ（Ｈは水平走査期間）の整数倍の蓄積時間を制御するための垂直シャッター走査回路３１が垂直駆動系としてそれぞれ設けられている。ここで、１ビットとは、１画素の選択期間を言うものとする。
【００１６】
水平走査回路２８、水平シャッター走査回路２９、垂直走査回路３０および垂直シャッター走査回路３１は、例えばシフトレジスタによって構成され、タイミングジェネレータ（ＴＧ）３２から与えられる駆動パルスに応答してシフト動作（走査）を開始するようになっている。
【００１７】
水平走査回路２８からは水平走査（選択）パルスφＨｍ−１，φＨｍが、水平シャッター走査回路２９からは水平シャッターパルスφＳＨｍ−１，φＳＨｍがそれぞれ順次出力される。これら水平走査パルスφＨｍ−１，φＨｍは、水平選択線２４ｍ−１，２４ｍを通して列単位で各単位画素１１の出力選択トランジスタ１７の各ゲートに与えられるとともに、各列ごとに設けられたＯＲゲート３３ｍ−１，３３ｍにその各一方の入力として与えられる。
【００１８】
水平シャッターパルスφＳＨｍ−１，φＳＨｍは、ＯＲゲート３３ｍ−１，３３ｍにその各他方の入力として与えられる。ＯＲゲート３３ｍ−１，３３ｍの各出力は、各列ごとに設けられたＡＮＤゲート３４ｍ−１，３４ｍにその各一方の入力として与えられる。ＡＮＤゲート３４ｍ−１，３４ｍの各他方の入力としては、タイミングジェネレータ３２から出力される読み出しパルスφＰＲＤが与えられる。
【００１９】
そして、ＡＮＤゲート３４ｍ−１，３４ｍの各出力は、読み出し／リセット線２５ｍ−１，２５ｍを通して対応する各列の単位画素１１の読み出し選択トランジスタ１４の各ドレイン／ソースに与えられるとともに、隣接する列の単位画素１１のリセットトランジスタ１６の各ゲートに与えられる。
【００２０】
垂直走査回路３０からは垂直走査パルスφＶｎ−１，φＶｎが、垂直シャッター走査回路３１からは垂直シャッターパルスφＳｎ−１，φＳｎがそれぞれ順次出力される。垂直走査パルスφＶｎ−１，φＶｎは、各行ごとに設けられたＯＲゲート３５ｎ−１，３５ｎにその各一方の入力として与えられるとともに、垂直選択線３６ｎ−１，３６ｎを通して垂直選択トランジスタ２７ｎ−１，２７ｎのゲートに与えられる。
【００２１】
垂直シャッターパルスφＳｎ−１，φＳｎは、ＯＲゲート３５ｎ−１，３５ｎにその各他方の入力として与えられる。ＯＲゲート３５ｎ−１，３５ｎの各出力は、垂直／シャッター選択線２３ｍ−１，２３ｍを通して各行の単位画素１１の読み出し選択トランジスタ１４の各ゲートに与えられる。
【００２２】
垂直信号線２６の出力端側には、Ｉ（電流）‐Ｖ（電圧）変換回路３７と差分回路としての例えば相関二重サンプリング回路（以下、ＣＤＳ(Correlated Double Sampling)回路と称す）３８とが設けられている。Ｉ‐Ｖ変換回路３７は、垂直信号線２６を通して信号電流として供給される画素信号を信号電圧に変換してＣＤＳ回路３８に供給する。
【００２３】
ＣＤＳ回路３８は、タイミングジェネレータ３２から与えられるサンプリングパルスに基づいて、画素リセット直後のノイズレベルと信号レベルとの差分をとる処理を行う。また、ＣＤＳ回路３８の後段には、必要に応じてＡＧＣ(Auto Gain Control) 回路やＡＤＣ(Analog Didital Converter)回路等を設けることも可能である。
【００２４】
次に、上記構成のＸ‐Ｙアドレス型撮像素子の動作について、図２、図３および図４のタイミングチャートを用いて説明する。なお、図２は電子シャッター非動作時のタイミングチャート、図３は垂直シャッター走査回路３１による電子シャッター動作時のタイミングチャート、図４は水平シャッター走査回路２９による電子シャッター動作時のタイミングチャートである。
【００２５】
先ず、電子シャッター非動作時についてｍ列ｎ−１行目の画素に着目して、図２のタイミングチャートを用いて説明する。垂直走査回路３０の垂直走査により、当該走査回路３０から垂直走査パルスφＶｎ−１が出力され、垂直選択線３６ｎ−１を通してｎ−１行目の垂直選択トランジスタ２６ｎ−１のゲートに印加されるとともに、ＯＲゲート３５ｎ−１を通してｎ行目の垂直／シャッター選択線２３に印加される。これにより、ｎ−１行目が読み出し行として選択される。
【００２６】
ｎ−１行目が選択された状態において、水平走査回路２８の水平走査により、当該走査回路２８から水平走査パルスφＨｍ−１が出力され、この水平走査パルスφＨｍ−１の発生期間においてタイミングジェネレータ３２から読み出しパルスφＰＲＤが出力されると、この読み出しパルスφＰＲＤはＡＮＤゲート３４ｍ−１で水平走査パルスφＨｍ−１と論理積がとられ、その結果ｍ−１列目の読み出し／リセット線２５ｍ−１にパルスが立つ。
【００２７】
すると、ｍ列ｎ−１行目の画素（以下、画素（ｍ，ｎ−１）と記す）のリセットトランジスタ１６がオン状態となる。これにより、浮遊拡散領域ＦＤがリセットトランジスタ１６を通して電源ＶＤＤにリセットされる。このとき、ｍ−１列の水平走査パルスφＨｍ−１は、隣接するｍ列目の単位画素１１のリセットパルスとして機能する。
【００２８】
続いて、水平走査回路２８から水平走査パルスφＨｍが出力され、ｍ列目の水平選択線２４ｍに印加されると、画素（ｍ，ｎ−１）の出力選択トランジスタ１７がオン状態となる。これにより、リセットされた画素（ｍ，ｎ−１）のリセットレベルに応じた電流が、水平信号線２２ｎ−１および垂直選択トランジスタ２７ｎ−１を通して垂直信号線２６に出力される。
【００２９】
また、水平走査パルスφＨｍの発生期間において、読み出しパルスφＰＲＤが出力されると、この読み出しパルスφＰＲＤはＡＮＤゲート３４ｍで水平走査パルスφＨｍと論理積がとられ、その結果ｍ列目の読み出し／リセット線２５ｍにパルスが立つ。このとき、画素（ｍ，ｎ−１）の読み出し選択トランジスタ１４は、垂直走査パルスφＶｎ−１がゲートに印加されていることからオン状態にある。
【００３０】
したがって、読み出し／リセット線２５ｍに立ったパルス、即ち読み出しパルスφＰＲＤが、読み出し選択トランジスタ１４のドレイン‐ソースを介して読み出しトランジスタ１３のゲートに印加される。これにより、読み出しトランジスタ１３がオン状態となり、フォトダイオード１２で光電変換によって発生し、蓄積された信号電荷が読み出しトランジスタ１３を通して浮遊拡散領域ＦＤに読み出される。
【００３１】
読み出しパルスφＰＲＤが消滅すると、読み出しトランジスタ１３がオフ状態となる。そして、浮遊拡散領域ＦＤに読み出された信号電荷は、その電荷量に応じて増幅トランジスタ１５で増幅されて信号電流となり、出力選択トランジスタ１７、水平信号線２２ｎ−１および垂直選択トランジスタ２７ｎ−１を通して垂直信号線２６に出力される。
【００３２】
この画素（ｍ，ｎ−１）の選択時には、その水平走査パルスφＨｍによって次の列の画素（ｍ＋１，ｎ−１）のリセットが行われる。そして、水平走査パルスφＨｍが消滅し、水平走査パルスφＨｍ＋１が水平走査回路２８から出力されることで、次の列の画素（ｍ＋１，ｎ−１）が選択状態となる。
【００３３】
上述した一連の動作の繰り返しにより、ｎ−１行目の１ライン分の単位画素１１のリセットレベルと信号レベルとが、同一の経路（水平信号線２２ｎ−１や垂直選択トランジスタ２７ｎ−１など）を通して点順次に垂直信号線２６上に読み出される。これらはさらに、Ｉ‐Ｖ変換回路３７で電流から電圧に変換された後ＣＤＳ回路３８に送られ、相関二重サンプリングによるノイズキャンセルが行われる。
【００３４】
続いて、垂直シャッター走査回路３１による電子シャッター動作時について、ｎ＋ｉ−１行目の各画素をシャッター画素行とし、ｎ−１行目の各画素を選択画素行（信号読み出し画像行）とした場合を例にとって、図３のタイミングチャートを用いて説明する。このときの蓄積時間は１Ｈ×ｉとなる。
【００３５】
垂直シャッター走査回路３１の走査により、シャッターパルスφＳｎ＋ｉ−１が出力され、ＯＲゲート３５ｎ＋ｉ−１を通してｎ行目の垂直／シャッター選択線２３ｎ＋ｉ−１に印加される。これにより、ｎ＋ｉ−１行目がシャッター行として選択された状態となる。その際に、ｎ＋ｉ−１行目の垂直選択線３６ｎにはパルスは立たない。
【００３６】
このとき、垂直走査回路３０からは垂直走査パルスφＶｎ−１が出力され、垂直選択線３６ｎ−１を通してｎ−１行目の垂直選択トランジスタ２７ｎ−１のゲートに印加されるとともに、ＯＲゲート３５ｎ−１を通してｎ−１行目の垂直／シャッター選択線２３ｎ−１に印加される。これにより、ｎ−１行目が読み出し行として選択された状態となる。
【００３７】
この状態において、水平走査回路２８の水平走査により、当該走査回路２８から水平走査パルスφＨｍ−１が出力される。この水平走査パルスφＨｍ−１の発生期間において、タイミングジェネレータ３２から読み出しパルスφＰＲＤが出力されると、この読み出しパルスφＰＲＤはＡＮＤゲート３４ｍ−１で水平走査パルスφＨｍ−１と論理積がとられ、その結果ｍ−１列目の読み出し／リセット線２５ｍ−１にパルスが立つ。
【００３８】
すると、画素（ｍ，ｎ＋ｉ−１）と画素（ｍ，ｎ−１）の各リセットトランジスタ１６がオン状態となる。これにより、これら各画素において、浮遊拡散領域ＦＤがリセットトランジスタ１６を通して電源ＶＤＤにリセットされる。
【００３９】
続いて、水平走査回路２８から水平走査パルスφＨｍが出力され、ｍ列目の水平選択線２４ｍに印加されると、画素（ｍ，ｎ＋ｉ−１）および画素（ｍ，ｎ−１）の各出力選択トランジスタ１７がオン状態となる。これにより、読み出し画素行の画素（ｍ，ｎ−１）のリセットレベルに応じた電流が、水平信号線２２ｎ−１および垂直選択トランジスタ２７ｎ−１を通して垂直信号線２６に出力される。
【００４０】
その際、画素（ｍ，ｎ＋ｉ−１）については、ｎ＋ｉ−１行目の垂直選択トランジスタ２７ｎ＋ｉ−１がオフ状態にあるため、リセットレベルに応じた電流が垂直信号線２６に出力されることはない。
【００４１】
また、水平走査パルスφＨｍの発生期間において、読み出しパルスφＰＲＤが出力されると、この読み出しパルスφＰＲＤはＡＮＤゲート３４ｍで水平走査パルスφＨｍと論理積がとられ、その結果ｍ列目の読み出し／リセット線２５ｍにパルスが立つ。このパルス、即ち読み出しパルスφＰＲＤは、画素（ｍ，ｎ＋ｉ−１）と画素（ｍ，ｎ−１）の読み出し選択トランジスタ１４のドレイン‐ソースを通して読み出しトランジスタ１３のゲートに印加される。これにより、読み出しトランジスタ１３がオン状態となり、フォトダイオード１２で光電変換によって発生し、蓄積された信号電荷が読み出しトランジスタ１３を通して浮遊拡散領域ＦＤに読み出される。
【００４２】
読み出しパルスφＰＲＤが消滅すると、画素（ｍ，ｎ＋ｉ−１）および画素（ｍ，ｎ−１）の各読み出しトランジスタ１３がオフ状態となる。そして、読み出し画素行の画素（ｍ，ｎ−１）の浮遊拡散領域ＦＤに読み出された信号電荷は、その電荷量に応じて増幅トランジスタ１５で増幅されて信号電流となり、出力選択トランジスタ１７、水平信号線２２ｎ−１および垂直選択トランジスタ２７ｎ−１を通して垂直信号線２６に出力される。
【００４３】
その際、シャッター画素行の画素（ｍ，ｎ＋ｉ−１）については、ｎ＋ｉ−１行目の垂直選択トランジスタ２７ｎ＋ｉ−１がオフ状態にあるため、信号電荷の電荷量に応じた電流が垂直信号線２６に出力されることはない。また、画素（ｍ，ｎ＋ｉ−１）のフォトダイオード１２に蓄積された信号電荷は、浮遊拡散領域ＦＤに送られることでフォトダイオード１２が空となり、新たに蓄積が開始される。
【００４４】
この画素（ｍ，ｎ−１）の選択時には、その水平走査パルスφＨｍによって次の列の画素（ｍ＋１，ｎ−１）のリセットが行われる。また、水平走査パルスφＨｍが消滅し、水平走査パルスφＨｍ＋１が水平走査回路２８から出力されることで、次の列の画素（ｍ＋１，ｎ−１）が選択状態となる。そして、画素（ｍ，ｎ−１）の選択後、（１Ｈ×ｉ）の時間が経過した時点で画素（ｍ，ｎ＋ｉ−１）が選択される。これにより、画素（ｍ，ｎ＋ｉ−１）の蓄積時間（露光時間＝シャッタースピード）は、１Ｈ×ｉとなる。
【００４５】
この電子シャッター動作時にも、非動作時と同様に、ｎ−１行目の１ライン分の単位画素１１のリセットレベルと信号レベルが同一の経路を通して点順次に垂直信号線２６上に読み出される。そして、Ｉ‐Ｖ変換回路３７で電流から電圧に変換された後ＣＤＳ回路３８に送られ、相関二重サンプリングによるノイズキャンセルが行われる。
【００４６】
続いて、水平シャッター走査回路２９による電子シャッター動作時について、画素（ｍ＋ｊ−１，ｎ−１）をシャッター画素とし、画素（ｍ−１，ｎ−１）を選択画素（信号読み出し画像）とした場合を例にとって、図４のタイミングチャートを用いて説明する。このときの蓄積時間は、１画素の選択期間（１ビット）×ｊとなる。
【００４７】
先ず、垂直走査回路３０の垂直走査により、当該走査回路３０から垂直走査パルスφＶｎ−１が出力され、垂直選択線３６ｎ−１を通してｎ−１行目の垂直選択トランジスタ２６ｎ−１のゲートに印加されるとともに、ＯＲゲート３５ｎ−１を通してｎ−１行目の垂直／シャッター選択線２３に印加されることで、ｎ−１行目が選択された状態にあるものとする。
【００４８】
ｎ−１行目が選択された状態において、水平走査回路２８の水平走査により、当該走査回路２８から水平走査パルスφＨｍ−２が出力され、この水平走査パルスφＨｍ−２の発生期間において、タイミングジェネレータ３２から読み出しパルスφＰＲＤが出力されると、この読み出しパルスφＰＲＤはＡＮＤゲート３４ｍ−２で水平走査パルスφＨｍ−２と論理積がとられ、その結果ｍ−２列目の読み出し／リセット線２５ｍ−２にパルスが立つ。
【００４９】
すると、画素（ｍ−１，ｎ−１）のリセットトランジスタ１６がオン状態となる。これにより、画素（ｍ−１，ｎ−１）において、浮遊拡散領域ＦＤがリセットトランジスタ１６を通して電源ＶＤＤにリセットされる。また同時に、水平シャッター走査回路２９の走査により、当該走査回路２９から水平シャッターパルスφＳＨｍ＋ｊ−２が出力され、その発生期間において読み出しパルスφＰＲＤが出力されると、ｍ＋ｊ−２列目の読み出し／リセット線２５ｍ＋ｊ−２にパルスが立つ。すると、画素（ｍ＋ｊ−１，ｎ−１）のリセットトランジスタ１６がオン状態となり、浮遊拡散領域ＦＤがリセットトランジスタ１６を通して電源ＶＤＤにリセットされる。
【００５０】
続いて、水平走査回路２８から水平走査パルスφＨｍ−１が出力され、ｍ−１列目の水平選択線２４ｍ−１に印加されると、リセットされた画素（ｍ−１，ｎ−１）の出力選択トランジスタ１７がオン状態となる。これにより、画素（ｍ−１，ｎ−１）のリセットレベルに応じた電流が、水平信号線２２ｎ−１および垂直選択トランジスタ２７ｎ−１を通して垂直信号線２６に出力される。
【００５１】
その際、画素（ｍ＋ｊ−１，ｎ−１）については、ｍ＋ｊ−１列目の出力選択トランジスタ１７がオフ状態にあるため、リセットレベルに応じた電流が垂直信号線２６に出力されることはない。
【００５２】
また、水平走査パルスφＨｍ−１の発生期間において、読み出しパルスφＰＲＤが出力されると、この読み出しパルスφＰＲＤはＡＮＤゲート３４ｍ−１で水平走査パルスφＨｍ−１と論理積がとられ、その結果ｍ−１列目の読み出し／リセット線２５ｍ−１にパルスが立つ。このパルス、即ち読み出しパルスφＰＲＤは、画素（ｍ−１，ｎ−１）の読み出し選択トランジスタ１４のドレイン‐ソースを通して読み出しトランジスタ１３のゲートに印加される。これにより、読み出しトランジスタ１３がオン状態となり、フォトダイオード１２で光電変換によって発生し、蓄積された信号電荷が読み出しトランジスタ１３を通して浮遊拡散領域ＦＤに読み出される。
【００５３】
また同時に、水平シャッター走査回路２９から出力される水平シャッターパルスφＳＨｍ＋ｊ−１と読み出しパルスφＰＲＤがＡＮＤゲート３４ｍ＋ｊ−１で論理積がとられることで、ｍ＋ｊ−１列目の読み出し／リセット線２５ｍ＋ｊ−１にパルスが立つ。このパルスが画素（ｍ＋ｊ−１，ｎ−１）の読み出し選択トランジスタ１４のドレイン‐ソースを通して読み出しトランジスタ１３のゲートに印加される。これにより、読み出しトランジスタ１３がオン状態となり、フォトダイオード１２で光電変換によって発生し、蓄積された信号電荷が読み出しトランジスタ１３を通して浮遊拡散領域ＦＤに読み出される。
【００５４】
読み出しパルスφＰＲＤが消滅すると、画素（ｍ＋ｊ−１，ｎ−１）および画素（ｍ−１，ｎ−１）の各読み出しトランジスタ１３がオフ状態となる。そして、画素（ｍ−１，ｎ−１）の浮遊拡散領域ＦＤに読み出された信号電荷は、その電荷量に応じて増幅トランジスタ１５で増幅されて信号電流となり、出力選択トランジスタ１７、水平信号線２２ｎ−１および垂直選択トランジスタ２７ｎ−１を通して垂直信号線２６に出力される。
【００５５】
その際、画素（ｍ＋ｊ−１，ｎ−１）については、ｍ＋ｊ−１列目の画素の出力選択トランジスタ１７がオフ状態にあるため、信号電荷の電荷量に応じた電流が垂直信号線２６に出力されることはない。また、画素（ｍ＋ｊ−１，ｎ−１）のフォトダイオード１２に蓄積された信号電荷は浮遊拡散領域ＦＤに送られることでフォトダイオード１２が空となり、新たに蓄積が開始される。
【００５６】
水平走査パルスφＨｍ−１が消滅し、水平走査パルスφＨｍが水平走査回路２８から出力されることで、画素（ｍ−１，ｎ−１）が非選択状態となり、次の列の画素（ｍ，ｎ−１）が選択状態となる。そして、画素（ｍ−１，ｎ−１）の選択後、（１ビット×ｊ）の時間が経過した時点で画素（ｍ＋ｊ−１，ｎ−１）が選択される。これにより、画素（ｍ−１，ｎ−１）の蓄積時間（露光時間＝シャッタースピード）は、１ビット×ｊとなり、１Ｈよりも短い蓄積時間の電子シャッターが可能となる。
【００５７】
ところで、水平シャッター走査回路２９による電子シャッターを実現した場合に、水平シャッター走査回路２９と水平走査回路２８で１Ｈの位相のズレが生じることになる。この位相ズレの問題は、水平シャッター走査回路２９の位相で垂直シャッター走査回路３１を駆動し、水平走査回路２８の位相で垂直走査回路３０を駆動することによって解決できる。
【００５８】
その原理について、図５および図６を用いて説明する。図５は、水平シャッター走査回路２９による電子シャッター駆動の模式図である。また、図６は、そのタイミングチャートである。
【００５９】
垂直シャッター走査回路３１の走査により、当該走査回路３１から垂直シャッターパルスφＳｎが出力され、ＯＲゲート３５ｎを通してｎ行目の垂直／シャッター選択線２３ｎに印加されることにより、ｎ行目が選択された状態となる。この状態において、水平シャッター走査回路２９の走査により、当該走査回路２９から水平シャッターパルス…，φＳＨｍ−１，φＳＨｍ，…が順次出力され、シャッター用の読み出しパルスとして各列の読み出し／リセット線…，２５ｍ−１，２５ｍ，…に印加されていく。
【００６０】
電子シャッターの設定蓄積時間（１ビット×ｊ）が経過した後、水平走査回路２８の水平走査により、当該走査回路２８から水平走査パルス…，φＨｍ−１，φＨｍ，…が各列の水平選択線…，２４ｍ−１，２４ｍ，…に印加されることによってｎ行目の各画素の選択が始まる。
【００６１】
水平シャッター走査回路２９の走査が最終ビットまで来ても、水平走査回路２８の水平走査はまだ最終からｊビット手前を選択した状態にある。ここで、垂直シャッターパルスφＳｎが消滅し、これに代わって垂直シャッターパルスφＳｎ＋１が垂直シャッター走査回路３１から出力されと、ｎ＋１行目が選択された状態となる。
【００６２】
このとき、垂直シャッターパルスφＳｎは消滅するが、垂直走査回路３０からはまだ垂直走査パルスφＶｎが出力された状態にあるため、ｎ行目の垂直／シャッター選択線２３ｎの電位は高レベルのままとなる。この期間では、ｎ行目の画素（１，ｎ），（２，ｎ），…と、ｎ＋１行目の画素（１，ｎ＋１），（２，ｎ＋１），…との２行分の画素が選択された状態にあるが、ｎ行目の水平選択は最終からｊビット目以降なので、既に画素（１，ｎ）〜（ｊ−１，ｎ）の選択は終了している。
【００６３】
したがって、画素（１，ｎ）〜（ｊ−１，ｎ）のフォトダイオード１２に蓄積されている信号電荷が、この時刻に読み出されても問題は無い。また、画素（１，ｎ）〜（ｊ−１，ｎ）では、出力選択トランジスタ１７がオフ状態なので、水平信号線２２ｎには画素信号が出力されない。
【００６４】
上述したように、水平走査系にも水平シャッター走査回路２９を設けて、垂直走査回路３０と垂直シャッター走査回路３１を別位相の駆動タイミングで動作させることにより、ラインごとにシャッターを切ることに加えて、画素ごとにシャッターを切れるため、１Ｈよりも短い蓄積時間、即ち露光時間（＝シャッタースピード）を単位とする電子シャッターが可能になる。
【００６５】
なお、上記実施形態では、単位画素１１の構成において、増幅トランジスタ１５のドレインを電源ＶＤＤに接続し、ソースを出力選択トランジスタ１７を介して水平信号線２２ｎ＋１に接続する構成としたが、図７に示すように、増幅トランジスタ１５のドレインを水平信号線２２ｎ＋１に接続し、ソースを出力選択トランジスタ１７を介してＧＮＤに接続する構成も、Ｉ‐Ｖ変換回路３４の構成次第で可能となる。
【００６６】
また、上記実施形態では、読み出し線とリセット線を読み出し／リセット線２５ｍとして兼用した構成としたが、図８に示すように、水平選択線とリセット線とを水平選択／リセット線２４ｍ′として兼用し、読み出し線２５ｍ′を独立に配線した構成とすることも可能である。この場合にも、単位画素１１の５つのトランジスタ１３〜１７の相互の接続関係は同じであり、また上記実施形態と同じ駆動タイミングで同等の動作が行われる。
【００６７】
図９は、本発明に係るカメラシステムの構成の概略を示すブロック図である。図９において、被写体（図示せず）からの入射光（像光）はレンズ４１を含む光学系を通して撮像デバイス４２の撮像面上に結像される。撮像デバイス４２としては、先述した構成の電子シャッター機能を持つＸ‐Ｙアドレス型撮像素子が用いられる。この撮像デバイス４２の出力信号は、信号処理回路４３で種々の信号処理が施された後、映像信号として出力される。
【００６８】
撮像デバイス４２は、先述したタイミングジェネレータ（ＴＧ）３２（図１を参照）を含む駆動回路４４によって駆動される。この駆動回路４４には、シャッタースピード設定部４５において設定されるシャッタースピード、即ち露光時間（蓄積時間）の情報ｉ，ｊが与えられる。シャッタースピード設定部４５では、１Ｈの整数倍ｉの蓄積時間を設定するための情報ｉと、１ビットの整数倍ｊの蓄積時間を設定するための情報ｊとが設定される。
【００６９】
このように、垂直駆動系に加えて水平駆動系にもシャッター走査回路２９（図１を参照）を備えたＸ‐Ｙアドレス型撮像素子を撮像デバイス４２として用い、シャッタースピード設定部４５で露光時間（蓄積時間）情報ｉ，ｊを任意に設定可能な構成のカメラシステムによれば、撮像デバイス４２がＸ‐Ｙアドレス型撮像素子からなる場合であっても、シャッタースピードを１Ｈよりも短い単位できめ細かく設定できることになる。
【００７０】
【発明の効果】
以上説明したように、本発明によれば、電子シャッター機能を持つ固体撮像素子およびこれを撮像デバイスとして用いたカメラシステムにおいて、シャッター動作を行う画素を行単位で選択し、その選択した画素行を１Ｈの整数倍の露光時間が経過後に読み出し画素行として当該読み出し画素行の各画素の信号を読み出し、次いで、その読み出し画素行についてシャッター動作を行う画素を画素単位で選択し、その選択した画素を１ビットの整数倍の露光時間が経過後に読み出し画素として当該読み出し画素の信号を読み出すようにしたことで、１Ｈの整数倍の露光時間だけでなく、１Ｈよりも短い露光時間を単位とする電子シャッター動作が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る固体撮像素子を示す概略構成図である。
【図２】電子シャッター非動作時のタイミングチャートである。
【図３】垂直シャッター走査回路による電子シャッター動作時のタイミングチャートである。
【図４】水平シャッター走査回路による電子シャッター動作時のタイミングチャートである。
【図５】水平シャッター走査回路による電子シャッター駆動の模式図である。
【図６】水平シャッター走査回路による電子シャッター駆動時のタイミングチャートである。
【図７】本発明の一実施形態の変形例に係る画像構成を示す回路図である。
【図８】本発明の一実施形態の他の変形例に係る画像構成を示す回路図である。
【図９】本発明に係るカメラシステムの構成の概略を示すブロック図である。
【符号の説明】
１１…単位画素、１２…フォトダイオード（ＰＤ）、１３…読み出しトランジスタ、１４…読み出し選択トランジスタ、１５…増幅トランジスタ、１６…リセットトランジスタ、１７…出力選択トランジスタ、２１…画素部、２２ｎ−１，２２ｎ…水平信号線、２３ｎ−１，２３ｎ…垂直／シャッター選択線、２４ｎ−１，２４ｎ…水平選択線、２５ｎ−１，２５ｎ…読み出し／リセット線、２６…垂直信号線、２７ｎ−１，２７ｎ…垂直選択トランジスタ、２８…水平走査回路、２９水平シャッター走査回路、３０…垂直走査回路、３１…垂直シャッター走査回路、３２…タイミングジェネレータ（ＴＧ）、３８…ＣＤＳ（相関二重サンプリング）回路
【発明の属する技術分野】
本発明は、固体撮像素子およびカメラシステムに関し、特に電子シャッター機能を備えたＸ−Ｙアドレス型の固体撮像素子およびこれを用いたカメラシステムに関する。
【０００２】
【従来の技術】
電子シャッター機能を備えたＸ‐Ｙアドレス型撮像素子では、電子シャッター機能を備えたＣＣＤ(Charge Coupled Device) 型撮像素子の場合とは異なり、行（ライン）ごとにシャッターを切る動作となる。すなわち、ＣＣＤ型撮像素子の場合には、各画素の信号電荷を一斉に垂直転送部に読み出すことから、ラインごとにシャッターを切る必要はない。これに対して、Ｘ‐Ｙアドレス型撮像素子の場合には、各画素の信号を行単位で読み出すことから、ラインごとにシャッターを切ることになる。
【０００３】
【発明が解決しようとする課題】
そのため、従来のＸ‐Ｙアドレス型撮像素子では、電子シャッター走査回路が垂直走査系側に設けられていた。しかしながら、垂直走査系は１Ｈ（Ｈは水平走査期間）ごとに各ラインを走査することから、１Ｈの整数倍の露光時間（＝シャッタースピード）しか設定できなく、したがって１Ｈよりも短い露光時間を単位とする電子シャッターが実現できなかった。
【０００４】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、１Ｈよりも短い露光時間を単位とする電子シャッター動作が可能な固体撮像素子およびこれを用いたカメラシステムを提供することにある。
【０００５】
【課題を解決するための手段】
本発明では、単位画素が行列状に配置され、各画素の信号が電気信号として導出される構成の固体撮像素子において、垂直駆動系として、信号を読み出す画素を行単位で選択するための垂直走査回路およびこの垂直走査回路による読み出し画素行の選択に先立ってシャッター動作を行う画素を行単位で選択する垂直シャッター走査回路を設け、水平駆動系として、垂直走査回路によって選択された読み出し画素行および垂直シャッター走査回路によって選択されたシャッター画素行の各画素を順に選択する水平走査回路およびこの水平走査回路の画素選択に先立ってシャッター動作を行う画素を画素単位で選択する水平シャッター走査回路を設ける。そして、水平走査回路および水平シャッター走査回路による画素選択の際に出力される読み出しパルスが、水平方向に隣接する画素のリセットパルスを兼ねるものとする。かかる構成の固体撮像素子をカメラシステムの撮像デバイスとして用いる。
【０００６】
上記の構成において、垂直走査回路および垂直シャッター走査回路は共に行単位で画素の選択を行うが、垂直シャッター走査回路は垂直走査回路の読み出し画素行の選択に先立って所定の画素行分だけ先立って読み出し画素行を選択する。この所定の画素行分に相当する時間が第１の露光時間となる。また、水平走査回路および水平シャッター走査回路は共に画素単位で画素の選択を行うが、水平シャッター走査回路は水平走査回路の画素選択に先立って所定の画素数分だけ先立ってシャッター画素を選択する。この所定の画素数分に相当する時間が第２の露光時間となる。
【０００７】
すなわち、シャッター動作を行う画素を行単位で選択し、その選択した画素行を１画素行の選択期間の整数倍の露光時間（第１の露光時間）が経過後に読み出し画素行として当該読み出し画素行の各画素の信号を読み出す。そして、その読み出し画素行についてシャッター動作を行う画素を画素単位で選択し、その選択した画素を１画素の選択期間の整数倍の露光時間（第２の露光時間）が経過後に読み出し画素として当該読み出し画素の信号を読み出すことにより、１Ｈの整数倍の露光時間だけでなく、それよりも短い、即ち１画素の選択期間を単位とした露光時間の設定が可能となる。
【０００８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は、本発明の一実施形態に係る固体撮像素子を示す概略構成図である。本実施形態に係る固体撮像素子は、電子シャッター機能を備えたＸ‐Ｙアドレス型撮像素子である。
【０００９】
図１において、破線で囲まれた領域が単位画素１１を表している。この単位画素１１は、光電変換素子であるフォトダイオード（ＰＤ）１２に対して、読み出しトランジスタ１３、読み出し選択トランジスタ１４、増幅トランジスタ１５、リセットトランジスタ１６および出力選択トランジスタ１７の５つのＮｃｈＭＯＳトランジスタを有する構成となっている。そして、この単位画素１１が行列状に配置されて画素部２１を構成している。
【００１０】
なお、ここでは、図面の簡略化のために、画素部２１が２列（ｍ−１列目，ｍ列目）２行（ｎ−１行目，ｎ行目）の画素構成の場合を例にとって示している。この画素部２１には、水平信号線２２ｎ−１，２２ｎおよび垂直／シャッター走査線２３ｎ−１，２３ｎが行単位で配線されている。さらに、水平選択線２４ｍ−１，２４ｍおよび読み出し／リセット線２５ｍ−１，２５ｍが列単位で配線されている。
【００１１】
ｍ列ｎ行目の単位画素１１において、フォトダイオード１２は、光電変換と電荷蓄積の各機能を兼ね備えている。すなわち、入射光をその光量に応じた電荷量の信号電荷に光電変換し、かつその信号電荷を蓄積する機能を持っている。このフォトダイオード１２は、埋め込みダイオードのセンサ構造、例えばｎｐダイオードの基板表面側ｐ+ 層からなる正孔蓄積層を付加したＨＡＤ(Hole Accumulated Diode)センサ構造となっている。
【００１２】
フォトダイオード１２のカソードには、読み出しトランジスタ１３のソースが接続されている。読み出しトランジスタ１３は、ドレインが浮遊拡散領域ＦＤに接続され、ゲートが読み出し選択トランジスタ１４のソース／ドレインに接続されている。読み出し選択トランジスタ１４は、ドレイン／ソースが読み出し／リセット線２５ｍに接続され、ゲートが垂直／シャッター選択線２３ｍに接続されている。増幅トランジスタ１５は、ゲートが浮遊拡散領域ＦＤに接続され、ドレインが電源ＶＤＤに接続されている。
【００１３】
リセットトランジスタ１６は、ソースが浮遊拡散領域ＦＤに、ドレインが電源ＶＤＤにそれぞれ接続され、ゲートが隣接するｍ−１列目の読み出し／リセット線２５ｍ−１に接続されている。このリセットトランジスタ１６は、浮遊拡散領域ＦＤを電源ＶＤＤにリセットするためにデプレッション型である。出力選択トランジスタ１７は、ドレインが増幅トランジスタ１５のソースに、ソースが水平信号線２２ｎ＋１にそれぞれ接続され、ゲートが水平選択線２４ｍに接続されている。
【００１４】
また、複数行分、本例では２行分の水平信号線２２ｎ−１，２２ｎに対して、これらと直交する方向に単一の垂直信号線２６が配線されている。そして、水平信号線２２ｎ−１，２２ｎの各々と垂直信号線２６との間には、垂直選択トランジスタ２７ｎ−１，２７ｎがそれぞれ接続されている。これら垂直選択トランジスタ２７ｎ−１，２７ｎも、ＮｃｈＭＯＳトランジスタからなっている。
【００１５】
画素部２１の周辺部には、列選択のための水平走査回路２８および１ビットの整数倍の蓄積時間（露光時間）を制御するための水平シャッター走査回路２９が水平駆動系として、行選択のための垂直走査回路３０および１Ｈ（Ｈは水平走査期間）の整数倍の蓄積時間を制御するための垂直シャッター走査回路３１が垂直駆動系としてそれぞれ設けられている。ここで、１ビットとは、１画素の選択期間を言うものとする。
【００１６】
水平走査回路２８、水平シャッター走査回路２９、垂直走査回路３０および垂直シャッター走査回路３１は、例えばシフトレジスタによって構成され、タイミングジェネレータ（ＴＧ）３２から与えられる駆動パルスに応答してシフト動作（走査）を開始するようになっている。
【００１７】
水平走査回路２８からは水平走査（選択）パルスφＨｍ−１，φＨｍが、水平シャッター走査回路２９からは水平シャッターパルスφＳＨｍ−１，φＳＨｍがそれぞれ順次出力される。これら水平走査パルスφＨｍ−１，φＨｍは、水平選択線２４ｍ−１，２４ｍを通して列単位で各単位画素１１の出力選択トランジスタ１７の各ゲートに与えられるとともに、各列ごとに設けられたＯＲゲート３３ｍ−１，３３ｍにその各一方の入力として与えられる。
【００１８】
水平シャッターパルスφＳＨｍ−１，φＳＨｍは、ＯＲゲート３３ｍ−１，３３ｍにその各他方の入力として与えられる。ＯＲゲート３３ｍ−１，３３ｍの各出力は、各列ごとに設けられたＡＮＤゲート３４ｍ−１，３４ｍにその各一方の入力として与えられる。ＡＮＤゲート３４ｍ−１，３４ｍの各他方の入力としては、タイミングジェネレータ３２から出力される読み出しパルスφＰＲＤが与えられる。
【００１９】
そして、ＡＮＤゲート３４ｍ−１，３４ｍの各出力は、読み出し／リセット線２５ｍ−１，２５ｍを通して対応する各列の単位画素１１の読み出し選択トランジスタ１４の各ドレイン／ソースに与えられるとともに、隣接する列の単位画素１１のリセットトランジスタ１６の各ゲートに与えられる。
【００２０】
垂直走査回路３０からは垂直走査パルスφＶｎ−１，φＶｎが、垂直シャッター走査回路３１からは垂直シャッターパルスφＳｎ−１，φＳｎがそれぞれ順次出力される。垂直走査パルスφＶｎ−１，φＶｎは、各行ごとに設けられたＯＲゲート３５ｎ−１，３５ｎにその各一方の入力として与えられるとともに、垂直選択線３６ｎ−１，３６ｎを通して垂直選択トランジスタ２７ｎ−１，２７ｎのゲートに与えられる。
【００２１】
垂直シャッターパルスφＳｎ−１，φＳｎは、ＯＲゲート３５ｎ−１，３５ｎにその各他方の入力として与えられる。ＯＲゲート３５ｎ−１，３５ｎの各出力は、垂直／シャッター選択線２３ｍ−１，２３ｍを通して各行の単位画素１１の読み出し選択トランジスタ１４の各ゲートに与えられる。
【００２２】
垂直信号線２６の出力端側には、Ｉ（電流）‐Ｖ（電圧）変換回路３７と差分回路としての例えば相関二重サンプリング回路（以下、ＣＤＳ(Correlated Double Sampling)回路と称す）３８とが設けられている。Ｉ‐Ｖ変換回路３７は、垂直信号線２６を通して信号電流として供給される画素信号を信号電圧に変換してＣＤＳ回路３８に供給する。
【００２３】
ＣＤＳ回路３８は、タイミングジェネレータ３２から与えられるサンプリングパルスに基づいて、画素リセット直後のノイズレベルと信号レベルとの差分をとる処理を行う。また、ＣＤＳ回路３８の後段には、必要に応じてＡＧＣ(Auto Gain Control) 回路やＡＤＣ(Analog Didital Converter)回路等を設けることも可能である。
【００２４】
次に、上記構成のＸ‐Ｙアドレス型撮像素子の動作について、図２、図３および図４のタイミングチャートを用いて説明する。なお、図２は電子シャッター非動作時のタイミングチャート、図３は垂直シャッター走査回路３１による電子シャッター動作時のタイミングチャート、図４は水平シャッター走査回路２９による電子シャッター動作時のタイミングチャートである。
【００２５】
先ず、電子シャッター非動作時についてｍ列ｎ−１行目の画素に着目して、図２のタイミングチャートを用いて説明する。垂直走査回路３０の垂直走査により、当該走査回路３０から垂直走査パルスφＶｎ−１が出力され、垂直選択線３６ｎ−１を通してｎ−１行目の垂直選択トランジスタ２６ｎ−１のゲートに印加されるとともに、ＯＲゲート３５ｎ−１を通してｎ行目の垂直／シャッター選択線２３に印加される。これにより、ｎ−１行目が読み出し行として選択される。
【００２６】
ｎ−１行目が選択された状態において、水平走査回路２８の水平走査により、当該走査回路２８から水平走査パルスφＨｍ−１が出力され、この水平走査パルスφＨｍ−１の発生期間においてタイミングジェネレータ３２から読み出しパルスφＰＲＤが出力されると、この読み出しパルスφＰＲＤはＡＮＤゲート３４ｍ−１で水平走査パルスφＨｍ−１と論理積がとられ、その結果ｍ−１列目の読み出し／リセット線２５ｍ−１にパルスが立つ。
【００２７】
すると、ｍ列ｎ−１行目の画素（以下、画素（ｍ，ｎ−１）と記す）のリセットトランジスタ１６がオン状態となる。これにより、浮遊拡散領域ＦＤがリセットトランジスタ１６を通して電源ＶＤＤにリセットされる。このとき、ｍ−１列の水平走査パルスφＨｍ−１は、隣接するｍ列目の単位画素１１のリセットパルスとして機能する。
【００２８】
続いて、水平走査回路２８から水平走査パルスφＨｍが出力され、ｍ列目の水平選択線２４ｍに印加されると、画素（ｍ，ｎ−１）の出力選択トランジスタ１７がオン状態となる。これにより、リセットされた画素（ｍ，ｎ−１）のリセットレベルに応じた電流が、水平信号線２２ｎ−１および垂直選択トランジスタ２７ｎ−１を通して垂直信号線２６に出力される。
【００２９】
また、水平走査パルスφＨｍの発生期間において、読み出しパルスφＰＲＤが出力されると、この読み出しパルスφＰＲＤはＡＮＤゲート３４ｍで水平走査パルスφＨｍと論理積がとられ、その結果ｍ列目の読み出し／リセット線２５ｍにパルスが立つ。このとき、画素（ｍ，ｎ−１）の読み出し選択トランジスタ１４は、垂直走査パルスφＶｎ−１がゲートに印加されていることからオン状態にある。
【００３０】
したがって、読み出し／リセット線２５ｍに立ったパルス、即ち読み出しパルスφＰＲＤが、読み出し選択トランジスタ１４のドレイン‐ソースを介して読み出しトランジスタ１３のゲートに印加される。これにより、読み出しトランジスタ１３がオン状態となり、フォトダイオード１２で光電変換によって発生し、蓄積された信号電荷が読み出しトランジスタ１３を通して浮遊拡散領域ＦＤに読み出される。
【００３１】
読み出しパルスφＰＲＤが消滅すると、読み出しトランジスタ１３がオフ状態となる。そして、浮遊拡散領域ＦＤに読み出された信号電荷は、その電荷量に応じて増幅トランジスタ１５で増幅されて信号電流となり、出力選択トランジスタ１７、水平信号線２２ｎ−１および垂直選択トランジスタ２７ｎ−１を通して垂直信号線２６に出力される。
【００３２】
この画素（ｍ，ｎ−１）の選択時には、その水平走査パルスφＨｍによって次の列の画素（ｍ＋１，ｎ−１）のリセットが行われる。そして、水平走査パルスφＨｍが消滅し、水平走査パルスφＨｍ＋１が水平走査回路２８から出力されることで、次の列の画素（ｍ＋１，ｎ−１）が選択状態となる。
【００３３】
上述した一連の動作の繰り返しにより、ｎ−１行目の１ライン分の単位画素１１のリセットレベルと信号レベルとが、同一の経路（水平信号線２２ｎ−１や垂直選択トランジスタ２７ｎ−１など）を通して点順次に垂直信号線２６上に読み出される。これらはさらに、Ｉ‐Ｖ変換回路３７で電流から電圧に変換された後ＣＤＳ回路３８に送られ、相関二重サンプリングによるノイズキャンセルが行われる。
【００３４】
続いて、垂直シャッター走査回路３１による電子シャッター動作時について、ｎ＋ｉ−１行目の各画素をシャッター画素行とし、ｎ−１行目の各画素を選択画素行（信号読み出し画像行）とした場合を例にとって、図３のタイミングチャートを用いて説明する。このときの蓄積時間は１Ｈ×ｉとなる。
【００３５】
垂直シャッター走査回路３１の走査により、シャッターパルスφＳｎ＋ｉ−１が出力され、ＯＲゲート３５ｎ＋ｉ−１を通してｎ行目の垂直／シャッター選択線２３ｎ＋ｉ−１に印加される。これにより、ｎ＋ｉ−１行目がシャッター行として選択された状態となる。その際に、ｎ＋ｉ−１行目の垂直選択線３６ｎにはパルスは立たない。
【００３６】
このとき、垂直走査回路３０からは垂直走査パルスφＶｎ−１が出力され、垂直選択線３６ｎ−１を通してｎ−１行目の垂直選択トランジスタ２７ｎ−１のゲートに印加されるとともに、ＯＲゲート３５ｎ−１を通してｎ−１行目の垂直／シャッター選択線２３ｎ−１に印加される。これにより、ｎ−１行目が読み出し行として選択された状態となる。
【００３７】
この状態において、水平走査回路２８の水平走査により、当該走査回路２８から水平走査パルスφＨｍ−１が出力される。この水平走査パルスφＨｍ−１の発生期間において、タイミングジェネレータ３２から読み出しパルスφＰＲＤが出力されると、この読み出しパルスφＰＲＤはＡＮＤゲート３４ｍ−１で水平走査パルスφＨｍ−１と論理積がとられ、その結果ｍ−１列目の読み出し／リセット線２５ｍ−１にパルスが立つ。
【００３８】
すると、画素（ｍ，ｎ＋ｉ−１）と画素（ｍ，ｎ−１）の各リセットトランジスタ１６がオン状態となる。これにより、これら各画素において、浮遊拡散領域ＦＤがリセットトランジスタ１６を通して電源ＶＤＤにリセットされる。
【００３９】
続いて、水平走査回路２８から水平走査パルスφＨｍが出力され、ｍ列目の水平選択線２４ｍに印加されると、画素（ｍ，ｎ＋ｉ−１）および画素（ｍ，ｎ−１）の各出力選択トランジスタ１７がオン状態となる。これにより、読み出し画素行の画素（ｍ，ｎ−１）のリセットレベルに応じた電流が、水平信号線２２ｎ−１および垂直選択トランジスタ２７ｎ−１を通して垂直信号線２６に出力される。
【００４０】
その際、画素（ｍ，ｎ＋ｉ−１）については、ｎ＋ｉ−１行目の垂直選択トランジスタ２７ｎ＋ｉ−１がオフ状態にあるため、リセットレベルに応じた電流が垂直信号線２６に出力されることはない。
【００４１】
また、水平走査パルスφＨｍの発生期間において、読み出しパルスφＰＲＤが出力されると、この読み出しパルスφＰＲＤはＡＮＤゲート３４ｍで水平走査パルスφＨｍと論理積がとられ、その結果ｍ列目の読み出し／リセット線２５ｍにパルスが立つ。このパルス、即ち読み出しパルスφＰＲＤは、画素（ｍ，ｎ＋ｉ−１）と画素（ｍ，ｎ−１）の読み出し選択トランジスタ１４のドレイン‐ソースを通して読み出しトランジスタ１３のゲートに印加される。これにより、読み出しトランジスタ１３がオン状態となり、フォトダイオード１２で光電変換によって発生し、蓄積された信号電荷が読み出しトランジスタ１３を通して浮遊拡散領域ＦＤに読み出される。
【００４２】
読み出しパルスφＰＲＤが消滅すると、画素（ｍ，ｎ＋ｉ−１）および画素（ｍ，ｎ−１）の各読み出しトランジスタ１３がオフ状態となる。そして、読み出し画素行の画素（ｍ，ｎ−１）の浮遊拡散領域ＦＤに読み出された信号電荷は、その電荷量に応じて増幅トランジスタ１５で増幅されて信号電流となり、出力選択トランジスタ１７、水平信号線２２ｎ−１および垂直選択トランジスタ２７ｎ−１を通して垂直信号線２６に出力される。
【００４３】
その際、シャッター画素行の画素（ｍ，ｎ＋ｉ−１）については、ｎ＋ｉ−１行目の垂直選択トランジスタ２７ｎ＋ｉ−１がオフ状態にあるため、信号電荷の電荷量に応じた電流が垂直信号線２６に出力されることはない。また、画素（ｍ，ｎ＋ｉ−１）のフォトダイオード１２に蓄積された信号電荷は、浮遊拡散領域ＦＤに送られることでフォトダイオード１２が空となり、新たに蓄積が開始される。
【００４４】
この画素（ｍ，ｎ−１）の選択時には、その水平走査パルスφＨｍによって次の列の画素（ｍ＋１，ｎ−１）のリセットが行われる。また、水平走査パルスφＨｍが消滅し、水平走査パルスφＨｍ＋１が水平走査回路２８から出力されることで、次の列の画素（ｍ＋１，ｎ−１）が選択状態となる。そして、画素（ｍ，ｎ−１）の選択後、（１Ｈ×ｉ）の時間が経過した時点で画素（ｍ，ｎ＋ｉ−１）が選択される。これにより、画素（ｍ，ｎ＋ｉ−１）の蓄積時間（露光時間＝シャッタースピード）は、１Ｈ×ｉとなる。
【００４５】
この電子シャッター動作時にも、非動作時と同様に、ｎ−１行目の１ライン分の単位画素１１のリセットレベルと信号レベルが同一の経路を通して点順次に垂直信号線２６上に読み出される。そして、Ｉ‐Ｖ変換回路３７で電流から電圧に変換された後ＣＤＳ回路３８に送られ、相関二重サンプリングによるノイズキャンセルが行われる。
【００４６】
続いて、水平シャッター走査回路２９による電子シャッター動作時について、画素（ｍ＋ｊ−１，ｎ−１）をシャッター画素とし、画素（ｍ−１，ｎ−１）を選択画素（信号読み出し画像）とした場合を例にとって、図４のタイミングチャートを用いて説明する。このときの蓄積時間は、１画素の選択期間（１ビット）×ｊとなる。
【００４７】
先ず、垂直走査回路３０の垂直走査により、当該走査回路３０から垂直走査パルスφＶｎ−１が出力され、垂直選択線３６ｎ−１を通してｎ−１行目の垂直選択トランジスタ２６ｎ−１のゲートに印加されるとともに、ＯＲゲート３５ｎ−１を通してｎ−１行目の垂直／シャッター選択線２３に印加されることで、ｎ−１行目が選択された状態にあるものとする。
【００４８】
ｎ−１行目が選択された状態において、水平走査回路２８の水平走査により、当該走査回路２８から水平走査パルスφＨｍ−２が出力され、この水平走査パルスφＨｍ−２の発生期間において、タイミングジェネレータ３２から読み出しパルスφＰＲＤが出力されると、この読み出しパルスφＰＲＤはＡＮＤゲート３４ｍ−２で水平走査パルスφＨｍ−２と論理積がとられ、その結果ｍ−２列目の読み出し／リセット線２５ｍ−２にパルスが立つ。
【００４９】
すると、画素（ｍ−１，ｎ−１）のリセットトランジスタ１６がオン状態となる。これにより、画素（ｍ−１，ｎ−１）において、浮遊拡散領域ＦＤがリセットトランジスタ１６を通して電源ＶＤＤにリセットされる。また同時に、水平シャッター走査回路２９の走査により、当該走査回路２９から水平シャッターパルスφＳＨｍ＋ｊ−２が出力され、その発生期間において読み出しパルスφＰＲＤが出力されると、ｍ＋ｊ−２列目の読み出し／リセット線２５ｍ＋ｊ−２にパルスが立つ。すると、画素（ｍ＋ｊ−１，ｎ−１）のリセットトランジスタ１６がオン状態となり、浮遊拡散領域ＦＤがリセットトランジスタ１６を通して電源ＶＤＤにリセットされる。
【００５０】
続いて、水平走査回路２８から水平走査パルスφＨｍ−１が出力され、ｍ−１列目の水平選択線２４ｍ−１に印加されると、リセットされた画素（ｍ−１，ｎ−１）の出力選択トランジスタ１７がオン状態となる。これにより、画素（ｍ−１，ｎ−１）のリセットレベルに応じた電流が、水平信号線２２ｎ−１および垂直選択トランジスタ２７ｎ−１を通して垂直信号線２６に出力される。
【００５１】
その際、画素（ｍ＋ｊ−１，ｎ−１）については、ｍ＋ｊ−１列目の出力選択トランジスタ１７がオフ状態にあるため、リセットレベルに応じた電流が垂直信号線２６に出力されることはない。
【００５２】
また、水平走査パルスφＨｍ−１の発生期間において、読み出しパルスφＰＲＤが出力されると、この読み出しパルスφＰＲＤはＡＮＤゲート３４ｍ−１で水平走査パルスφＨｍ−１と論理積がとられ、その結果ｍ−１列目の読み出し／リセット線２５ｍ−１にパルスが立つ。このパルス、即ち読み出しパルスφＰＲＤは、画素（ｍ−１，ｎ−１）の読み出し選択トランジスタ１４のドレイン‐ソースを通して読み出しトランジスタ１３のゲートに印加される。これにより、読み出しトランジスタ１３がオン状態となり、フォトダイオード１２で光電変換によって発生し、蓄積された信号電荷が読み出しトランジスタ１３を通して浮遊拡散領域ＦＤに読み出される。
【００５３】
また同時に、水平シャッター走査回路２９から出力される水平シャッターパルスφＳＨｍ＋ｊ−１と読み出しパルスφＰＲＤがＡＮＤゲート３４ｍ＋ｊ−１で論理積がとられることで、ｍ＋ｊ−１列目の読み出し／リセット線２５ｍ＋ｊ−１にパルスが立つ。このパルスが画素（ｍ＋ｊ−１，ｎ−１）の読み出し選択トランジスタ１４のドレイン‐ソースを通して読み出しトランジスタ１３のゲートに印加される。これにより、読み出しトランジスタ１３がオン状態となり、フォトダイオード１２で光電変換によって発生し、蓄積された信号電荷が読み出しトランジスタ１３を通して浮遊拡散領域ＦＤに読み出される。
【００５４】
読み出しパルスφＰＲＤが消滅すると、画素（ｍ＋ｊ−１，ｎ−１）および画素（ｍ−１，ｎ−１）の各読み出しトランジスタ１３がオフ状態となる。そして、画素（ｍ−１，ｎ−１）の浮遊拡散領域ＦＤに読み出された信号電荷は、その電荷量に応じて増幅トランジスタ１５で増幅されて信号電流となり、出力選択トランジスタ１７、水平信号線２２ｎ−１および垂直選択トランジスタ２７ｎ−１を通して垂直信号線２６に出力される。
【００５５】
その際、画素（ｍ＋ｊ−１，ｎ−１）については、ｍ＋ｊ−１列目の画素の出力選択トランジスタ１７がオフ状態にあるため、信号電荷の電荷量に応じた電流が垂直信号線２６に出力されることはない。また、画素（ｍ＋ｊ−１，ｎ−１）のフォトダイオード１２に蓄積された信号電荷は浮遊拡散領域ＦＤに送られることでフォトダイオード１２が空となり、新たに蓄積が開始される。
【００５６】
水平走査パルスφＨｍ−１が消滅し、水平走査パルスφＨｍが水平走査回路２８から出力されることで、画素（ｍ−１，ｎ−１）が非選択状態となり、次の列の画素（ｍ，ｎ−１）が選択状態となる。そして、画素（ｍ−１，ｎ−１）の選択後、（１ビット×ｊ）の時間が経過した時点で画素（ｍ＋ｊ−１，ｎ−１）が選択される。これにより、画素（ｍ−１，ｎ−１）の蓄積時間（露光時間＝シャッタースピード）は、１ビット×ｊとなり、１Ｈよりも短い蓄積時間の電子シャッターが可能となる。
【００５７】
ところで、水平シャッター走査回路２９による電子シャッターを実現した場合に、水平シャッター走査回路２９と水平走査回路２８で１Ｈの位相のズレが生じることになる。この位相ズレの問題は、水平シャッター走査回路２９の位相で垂直シャッター走査回路３１を駆動し、水平走査回路２８の位相で垂直走査回路３０を駆動することによって解決できる。
【００５８】
その原理について、図５および図６を用いて説明する。図５は、水平シャッター走査回路２９による電子シャッター駆動の模式図である。また、図６は、そのタイミングチャートである。
【００５９】
垂直シャッター走査回路３１の走査により、当該走査回路３１から垂直シャッターパルスφＳｎが出力され、ＯＲゲート３５ｎを通してｎ行目の垂直／シャッター選択線２３ｎに印加されることにより、ｎ行目が選択された状態となる。この状態において、水平シャッター走査回路２９の走査により、当該走査回路２９から水平シャッターパルス…，φＳＨｍ−１，φＳＨｍ，…が順次出力され、シャッター用の読み出しパルスとして各列の読み出し／リセット線…，２５ｍ−１，２５ｍ，…に印加されていく。
【００６０】
電子シャッターの設定蓄積時間（１ビット×ｊ）が経過した後、水平走査回路２８の水平走査により、当該走査回路２８から水平走査パルス…，φＨｍ−１，φＨｍ，…が各列の水平選択線…，２４ｍ−１，２４ｍ，…に印加されることによってｎ行目の各画素の選択が始まる。
【００６１】
水平シャッター走査回路２９の走査が最終ビットまで来ても、水平走査回路２８の水平走査はまだ最終からｊビット手前を選択した状態にある。ここで、垂直シャッターパルスφＳｎが消滅し、これに代わって垂直シャッターパルスφＳｎ＋１が垂直シャッター走査回路３１から出力されと、ｎ＋１行目が選択された状態となる。
【００６２】
このとき、垂直シャッターパルスφＳｎは消滅するが、垂直走査回路３０からはまだ垂直走査パルスφＶｎが出力された状態にあるため、ｎ行目の垂直／シャッター選択線２３ｎの電位は高レベルのままとなる。この期間では、ｎ行目の画素（１，ｎ），（２，ｎ），…と、ｎ＋１行目の画素（１，ｎ＋１），（２，ｎ＋１），…との２行分の画素が選択された状態にあるが、ｎ行目の水平選択は最終からｊビット目以降なので、既に画素（１，ｎ）〜（ｊ−１，ｎ）の選択は終了している。
【００６３】
したがって、画素（１，ｎ）〜（ｊ−１，ｎ）のフォトダイオード１２に蓄積されている信号電荷が、この時刻に読み出されても問題は無い。また、画素（１，ｎ）〜（ｊ−１，ｎ）では、出力選択トランジスタ１７がオフ状態なので、水平信号線２２ｎには画素信号が出力されない。
【００６４】
上述したように、水平走査系にも水平シャッター走査回路２９を設けて、垂直走査回路３０と垂直シャッター走査回路３１を別位相の駆動タイミングで動作させることにより、ラインごとにシャッターを切ることに加えて、画素ごとにシャッターを切れるため、１Ｈよりも短い蓄積時間、即ち露光時間（＝シャッタースピード）を単位とする電子シャッターが可能になる。
【００６５】
なお、上記実施形態では、単位画素１１の構成において、増幅トランジスタ１５のドレインを電源ＶＤＤに接続し、ソースを出力選択トランジスタ１７を介して水平信号線２２ｎ＋１に接続する構成としたが、図７に示すように、増幅トランジスタ１５のドレインを水平信号線２２ｎ＋１に接続し、ソースを出力選択トランジスタ１７を介してＧＮＤに接続する構成も、Ｉ‐Ｖ変換回路３４の構成次第で可能となる。
【００６６】
また、上記実施形態では、読み出し線とリセット線を読み出し／リセット線２５ｍとして兼用した構成としたが、図８に示すように、水平選択線とリセット線とを水平選択／リセット線２４ｍ′として兼用し、読み出し線２５ｍ′を独立に配線した構成とすることも可能である。この場合にも、単位画素１１の５つのトランジスタ１３〜１７の相互の接続関係は同じであり、また上記実施形態と同じ駆動タイミングで同等の動作が行われる。
【００６７】
図９は、本発明に係るカメラシステムの構成の概略を示すブロック図である。図９において、被写体（図示せず）からの入射光（像光）はレンズ４１を含む光学系を通して撮像デバイス４２の撮像面上に結像される。撮像デバイス４２としては、先述した構成の電子シャッター機能を持つＸ‐Ｙアドレス型撮像素子が用いられる。この撮像デバイス４２の出力信号は、信号処理回路４３で種々の信号処理が施された後、映像信号として出力される。
【００６８】
撮像デバイス４２は、先述したタイミングジェネレータ（ＴＧ）３２（図１を参照）を含む駆動回路４４によって駆動される。この駆動回路４４には、シャッタースピード設定部４５において設定されるシャッタースピード、即ち露光時間（蓄積時間）の情報ｉ，ｊが与えられる。シャッタースピード設定部４５では、１Ｈの整数倍ｉの蓄積時間を設定するための情報ｉと、１ビットの整数倍ｊの蓄積時間を設定するための情報ｊとが設定される。
【００６９】
このように、垂直駆動系に加えて水平駆動系にもシャッター走査回路２９（図１を参照）を備えたＸ‐Ｙアドレス型撮像素子を撮像デバイス４２として用い、シャッタースピード設定部４５で露光時間（蓄積時間）情報ｉ，ｊを任意に設定可能な構成のカメラシステムによれば、撮像デバイス４２がＸ‐Ｙアドレス型撮像素子からなる場合であっても、シャッタースピードを１Ｈよりも短い単位できめ細かく設定できることになる。
【００７０】
【発明の効果】
以上説明したように、本発明によれば、電子シャッター機能を持つ固体撮像素子およびこれを撮像デバイスとして用いたカメラシステムにおいて、シャッター動作を行う画素を行単位で選択し、その選択した画素行を１Ｈの整数倍の露光時間が経過後に読み出し画素行として当該読み出し画素行の各画素の信号を読み出し、次いで、その読み出し画素行についてシャッター動作を行う画素を画素単位で選択し、その選択した画素を１ビットの整数倍の露光時間が経過後に読み出し画素として当該読み出し画素の信号を読み出すようにしたことで、１Ｈの整数倍の露光時間だけでなく、１Ｈよりも短い露光時間を単位とする電子シャッター動作が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る固体撮像素子を示す概略構成図である。
【図２】電子シャッター非動作時のタイミングチャートである。
【図３】垂直シャッター走査回路による電子シャッター動作時のタイミングチャートである。
【図４】水平シャッター走査回路による電子シャッター動作時のタイミングチャートである。
【図５】水平シャッター走査回路による電子シャッター駆動の模式図である。
【図６】水平シャッター走査回路による電子シャッター駆動時のタイミングチャートである。
【図７】本発明の一実施形態の変形例に係る画像構成を示す回路図である。
【図８】本発明の一実施形態の他の変形例に係る画像構成を示す回路図である。
【図９】本発明に係るカメラシステムの構成の概略を示すブロック図である。
【符号の説明】
１１…単位画素、１２…フォトダイオード（ＰＤ）、１３…読み出しトランジスタ、１４…読み出し選択トランジスタ、１５…増幅トランジスタ、１６…リセットトランジスタ、１７…出力選択トランジスタ、２１…画素部、２２ｎ−１，２２ｎ…水平信号線、２３ｎ−１，２３ｎ…垂直／シャッター選択線、２４ｎ−１，２４ｎ…水平選択線、２５ｎ−１，２５ｎ…読み出し／リセット線、２６…垂直信号線、２７ｎ−１，２７ｎ…垂直選択トランジスタ、２８…水平走査回路、２９水平シャッター走査回路、３０…垂直走査回路、３１…垂直シャッター走査回路、３２…タイミングジェネレータ（ＴＧ）、３８…ＣＤＳ（相関二重サンプリング）回路
Claims (2)
- 単位画素が行列状に配置され、各画素の信号が電気信号として導出される画素部と、
信号を読み出す画素を行単位で選択するための垂直走査回路およびこの垂直走査回路による読み出し画素行の選択に先立ってシャッター動作を行う画素を行単位で選択する垂直シャッター走査回路を含む垂直駆動系と、
前記垂直走査回路によって選択された読み出し画素行および前記垂直シャッター走査回路によって選択されたシャッター画素行の各画素を順に選択する水平走査回路およびこの水平走査回路の画素選択に先立ってシャッター動作を行う画素を画素単位で選択する水平シャッター走査回路を含む水平走査系とを備え、
前記水平走査回路および前記水平シャッター走査回路による画素選択の際に出力される読み出しパルスが、水平方向に隣接する画素のリセットパルスを兼ねる
固体撮像素子。 - 単位画素が行列状に配置され、各画素の信号が電気信号として導出される画素部と、
信号を読み出す画素を行単位で選択するための垂直走査回路およびこの垂直走査回路による読み出し画素行の選択に先立ってシャッター動作を行う画素を行単位で選択する垂直シャッター走査回路を含む垂直駆動系と、
前記垂直走査回路によって選択された読み出し画素行および前記垂直シャッター走査回路によって選択されたシャッター画素行の各画素を順に選択する水平走査回路および前記水平走査回路の画素選択に先立ってシャッター動作を行う画素を画素単位で選択する水平シャッター走査回路を含む水平走査系とを備え、
前記水平走査回路および前記水平シャッター走査回路による画素選択の際に出力される読み出しパルスが、水平方向に隣接する画素のリセットパルスを兼ねる
固体撮像素子を撮像デバイスとして用いたカメラシステム。
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