CN109950223B - 包含双垫引线键合体互连的半导体装置 - Google Patents

Abstract

公开了一种包含半导体裸芯的半导体装置，半导体裸芯形成有功能裸芯接合垫的行和虚设裸芯接合垫的相邻行。功能裸芯接合垫可以电连接到半导体裸芯内形成的集成电路。虚设裸芯接合垫可以形成在形成半导体裸芯的半导体晶片的划片区域中，并且被提供用于将半导体装置内的半导体裸芯引线键合。

Description

包含双垫引线键合体互连的半导体装置

技术领域

本申请涉及半导体晶片、半导体裸芯和半导体装置。

背景技术

对于便携式消费电子器件的需求上的强劲增长正驱动对于高容量存储装置的需求。诸如闪存存储器储存卡的非易失性半导体存储器装置被广泛使用，以满足对数字信息储存和交换的日益增长的需求。它们的便携性、多功能以及坚固设计连同它们的高可靠性和大容量已经使得这样的存储器装置对于广泛的电子装置中的使用是理想的，包含例如数码相机、数字音乐播放器、视频游戏控制台、PDA以及蜂窝电话。

可以将半导体存储器提供在半导体封装体内，其保护半导体存储器且允许存储器与主机装置之间的通信。半导体封装体的示例包含***级封装(SiP)或多芯片模块(MCM)，在这种情况下，多个裸芯在小足印(footprint)的基板上安装并互连。堆叠体中的裸芯典型地引线键合到彼此和基板，以允许信号与裸芯堆叠体中的所选裸芯的往复交换。

常规引线键合技术从一个裸芯上的裸芯接合垫到下一相邻裸芯上的裸芯接合垫形成环路(loop)，并且从整个裸芯堆叠体向上并跨每个裸芯上的全部裸芯接合垫重复该工艺。常规接合技术将引线键合体环路形成为超过120μm的高度。随着裸芯堆叠体中的半导体裸芯的数目的增加，引线键合体的高度成为封装体中能够包含的裸芯的数目上的限制因素。附加地，在引线键合体中形成环路提高了在制造期间一个或多个引线键合体可能弯曲并与下一相邻引线键合体电短路的可能性。

发明内容

概括起来，本技术的示例涉及半导体晶片，其包括：第一主表面；与第一主表面相对的第二主表面；多个半导体裸芯，其包括在晶片的第一主表面中形成的集成电路；划片线，其包括划片线的第一组和第二组，划片线的第一组和第二组限定指定区域，多个半导体裸芯中的半导体裸芯在指定区域内沿着切片线彼此分开；功能裸芯接合垫的组，其通过半导体晶片内的金属互连体电连接到集成电路；以及虚设裸芯接合垫的组，其与功能裸芯接合垫的组相邻，虚设裸芯接合垫的组形成在划片线内。

在另一示例中，本技术涉及半导体裸芯，其包括：第一主表面；与第一主表面相对的第二主表面；集成电路，其在有源区域中与第一主表面相邻形成；功能裸芯接合垫的组，其从半导体裸芯的边缘朝内间隔开，并且通过有源区域内的金属互连体电连接到集成电路；以及虚设裸芯接合垫的组，其在半导体裸芯的边缘处且与功能裸芯接合垫的组相邻，虚设裸芯接合垫的组配置为接收引线键合体。

在其他示例中，本技术涉及半导体装置，其包括：基板；安装到基板的多个堆叠半导体裸芯，堆叠半导体裸芯中的半导体裸芯包括：集成电路，其在有源区域内与第一主表面相邻形成；功能裸芯接合垫的组，其从半导体裸芯的边缘朝内间隔开，并且通过有源区域内的金属互连体电连接到集成电路；以及虚设裸芯接合垫的组，其在半导体裸芯的边缘处，且与功能裸芯接合垫的组相邻；以及多个引线键合体，具有电耦合到虚设裸芯接合垫的组的第一端。

在另一示例中，本技术涉及由半导体晶片形成的半导体裸芯，半导体裸芯包括：第一主表面；与第一主表面相对的第二主表面；集成电路，其在有源区域内与第一主表面相邻形成；第一垫构件，用于经由第一主表面下方的金属互连体向或从集成电路传递信号；以及第二垫构件，用于接收引线键合体，第二垫构件与第一垫构件相邻。

附图说明

图1是根据本技术的实施例的形成半导体裸芯的流程图。

图2是半导体晶片的正视图，示出了晶片的第一主表面。

图3是晶片的一部分的放大图，示出了在晶片的一部分上形成的裸芯接合垫。

图4和图5是根据本技术的方面的示出了晶片内的功能裸芯接合垫和虚设裸芯接合垫以及内部部件的截面边缘视图和俯视图。

图6图示了用于切片半导体晶片的研磨激光前隐形切片工艺。

图7图示了根据本技术的第一实施例的完成的半导体裸芯。

图8是根据本技术的实施例的用于形成半导体装置的流程图。

图9和图10是根据本技术的实施例的包含堆叠半导体裸芯的半导体封装体的立体图和截面边缘视图。

图11-图14是根据本技术的替代实施例形成的包含半导体裸芯的半导体封装体的边缘视图。

具体实施方式

现将参考附图描述本技术，其在实施例中涉及包含半导体裸芯的半导体装置，半导体裸芯形成有功能裸芯接合垫的行和虚设裸芯接合垫的相邻行。功能裸芯接合垫可以电连接到半导体裸芯内形成的集成电路。虚设裸芯接合垫可以形成在形成半导体裸芯由的半导体晶片的刻划区域中。当切片晶片时，例如在研磨前隐形切片工艺(stealth dicebefore grinding process)中，在刻划区域中切断虚设裸芯接合垫的行，留下虚设裸芯接合垫暴露在切片的半导体裸芯的边缘处的部分。可以例如使用功能裸芯接合垫与虚设裸芯接合垫的相应的对之间的迹线的重分布层(RDL)图案将对应的功能裸芯接合垫和虚设裸芯接合垫彼此电连接。

在基板上将若干这样的半导体裸芯堆叠在一起之后，可以使用虚设裸芯接合垫来形成引线键合体，以将堆叠体中的裸芯中的每一个与彼此和基板连接。使裸芯接合垫在裸芯的边缘处使得将当堆叠为封装体时，裸芯之间的偏移最小化。除了最小化裸芯堆叠体的足印之外，最小化裸芯偏移还将形成的引线键合体的高度最小化。

应当理解，本发明能够以许多不同形式实现，且不应理解为限制于本文所提出的实施例。反之，提供这些实施例，将使得本公开彻底而完整，并将本发明完全传达给本领域技术人员。事实上，本发明意图覆盖这些实施例的替代、修改和等效，其包含在本发明由所附权利要求限定的精神和范围内。此外，在以下本发明的详细描述中，提出了许多具体细节，以便提供本发明的彻底理解。然而，本领域普通技术人员将理解，本发明能够在没有这样的具体细节的情况下实践。

如本文中可能使用的术语“顶”和“底”“上”和“下”和“垂直”和“水平”及其形式是作为示例且仅为说明性目的，而不意图限制本技术的描述，因为所指的项可以在位置和取向上交换。此外，如本文中所示用的，术语“实质上”和/或“约”是指具体尺寸或参数可以在对于给定应用的可接受制造公差内变化。在一个实施例中，可接受制造公差为±0.25％。

现在将参考图1和图8的流程图以及图2-7和图9-14的视图来解释本技术的实施例。初始地参考图1的流程图，半导体晶片100可以以晶片材料的锭开始，其可以在步骤200中形成。在一个示例中，形成晶片100的锭可以为根据切克拉斯基(Czochralski，CZ)法或悬浮区熔(floating zone，FZ)法生长的单晶硅。然而，在其他实施例中，晶片100可以由其他材料且通过其他工艺形成。

在步骤204中，可以从锭切割半导体晶片100，并且在第一主表面102(图2)和与表面102相对的第二主表面104(图6)上抛光，以提供光滑表面。在步骤206中，第一主表面102可以经受各种处理步骤，以将晶片100划分为相应的半导体裸芯106(图2和图3)，并且在第一主表面102上和/或中形成相应的半导体裸芯106的集成电路。这些各种处理步骤可以包含沉积金属接触体的金属化步骤，金属接触体包含第一主表面102上暴露的功能裸芯接合垫108和虚设裸芯接合垫110，如下面所解释的。金属化步骤还可以包含在晶片内沉积金属互连层和通孔。可以提供这些金属互连层和通孔，用于向和从集成电路传递信号，并且向集成电路提供结构支持，如以下所解释的。

图2中的晶片100上示出的半导体裸芯106的数目为说明性目的，并且在其他实施例中，晶片100可以包含比所示更多的半导体裸芯106。相似地，为说明性目的示出了每个半导体裸芯106上的接合垫108、110的数目，并且在其他实施例中，每个裸芯106可以包含比所示更多的裸芯接合垫。每个半导体裸芯106可以包含包括接合垫108的近端106a，以及与近端106a相对的远端106b。裸芯接合垫108、110可以例如由铝或其合金形成，但在其他实施例中，裸芯接合垫108、110可以由其他材料形成。在实施例中，集成电路可以作为NAND闪存存储器半导体裸芯来操作，但可设想其他类型的集成电路。

半导体裸芯106以行和列形成在晶片100上，行和列由晶片100上的半导体裸芯106之间提供的竖直的和水平的划片线112彼此分开。划片线112保留为半导体裸芯的有源区域周围的边界，可以在其中进行切割，以将半导体裸芯从彼此和晶片100分开。在诸如锯割的传统切片技术中，在切割期间从晶片移除材料，并且切割也不是精确地可控制的。从而，划片线112的宽度可以例如在70μm与170μm之间的范围内。在其他实施例中，划片线112比这更宽或更窄。如下面所解释的，诸如研磨前隐形切片的当前切片方法提供更加严格的公差，并且可以控制为在几微米内。

根据本技术的方面，功能裸芯接合垫108的行可以在每个半导体裸芯106中形成为与半导体裸芯的最终近边缘106a间隔开。如所指出的，功能裸芯接合垫108可以被内部电互连路由到半导体裸芯106内限定的集成电路，并且用来与向和从集成电路传递信号。

根据本技术的其他方面，虚设裸芯接合垫110的行可以在每个半导体裸芯上至少部分地形成在晶片100上的半导体裸芯106之间提供的划片线112内。图3是立体图，其示出了晶片100的第一主表面102的一部分。如所示的，虚设裸芯接合垫110的行可以形成在半导体裸芯106的相邻行的近边缘106a和远边缘106b之间的划片线112内。

如下面所解释的，虚设裸芯接合垫110的特征在于，它们完全形成在划片线112内，从而不破坏形成在功能裸芯接合垫108之下的密封环的结构完整性，如下面所解释的。然而，可以设想，在其他实施例中，虚设裸芯接合垫110的行的小部分(例如，30μm)可以延伸出划片线112并进入半导体裸芯106的有源区域中。

在实施例中，每个功能裸芯接合垫108可以具有近似50μm的长度和宽度，但在其他实施例中，垫108的长度和宽度可以彼此成正比或不成正比地变化。每个虚设裸芯接合垫110可以具有近似70μm乘60μm的长度和宽度，虽然在其他实施例中，垫110的长度和宽度可以彼此成正比或不成正比地变化。

根据本技术的方面，当从晶片切片半导体裸芯时，沿着切片线114切断虚设裸芯接合垫110。如下面所解释的，本技术的实施例采用研磨前隐形切片，其是当切片晶片时移除很少晶片或不移除晶片的精确切割方法。图3还示出了水平切片线114，其指示了沿之从晶片100切割裸芯106的线。如所示的，可以切割裸芯106，使得划片线112的部分保留作为每个半导体裸芯周围的边界。在沿着切片线114切割之后，在近边缘106a中保留作为裸芯106的部分的虚设裸芯接合垫的量可能变化，但在实施例中，可以为30μm至60μm。在其他实施例中，虚设裸芯接合垫110在切片之后保留的部分可以比该量更大或更小。在切片之后，每个虚设裸芯接合垫110的剩余部分可以在半导体裸芯106的远端106b中保持为未使用的。

在步骤208中，可以例如使用每个功能和虚设裸芯接合对之间形成的重分布层(RDL)迹线118，将每个功能裸芯接合垫108电耦合到对应的虚设裸芯接合垫110。可以通过在晶片的表面上沉积钝化层，并蚀刻钝化层以暴露功能裸芯接合垫108和虚设裸芯接合垫110来形成重分布层。之后，在相应的功能和虚设裸芯接合对之间将金属迹线118蚀刻或印制在钝化层的顶部上。在实施例中，可以在功能和虚设裸芯接合对之间的空间中的迹线的顶部上形成另外的钝化层。下面解释了RDL迹线118的其他细节。

图4和图5是晶片100在例如图3中所示的半导体裸芯106的近端106a处的截面侧视图和俯视图。每个半导体裸芯106可以包含半导体晶片的芯片区内的基板层122中和/或上形成的集成电路120。在形成集成电路120之后，可以在电介质膜128的层中依次形成金属互连体124和通孔126的多层。如本领域已知的，金属互连体124、通孔126以及电介质膜层128可以使用光刻法和薄膜沉积工艺每次沉积一层。光刻工艺可以包含例如图案限定，等离子体、化学法或干法蚀刻和抛光。薄膜沉积工艺可以包含例如溅射和/或化学气相沉积。金属互连体124可以由各种导电金属形成，包含例如铜和铜合金，如本领域已知的，并且通孔可以衬有和/或填充有各种导电金属，包含例如钨、铜以及铜合金，如本领域已知的。

钝化层130可以形成在上电介质膜层128的顶部上。可以将钝化层130蚀刻，以形成功能裸芯接合垫108和虚设裸芯垫110。每个裸芯接合垫108、110可以包含衬垫134之上形成的接触层132。如本领域已知的，接触层132可以例如由铜、铝及其合金形成，并且衬垫134可以例如由钛/钛氮化物堆叠体(诸如，例如Ti/TiN/Ti)形成，但是这些材料在其他实施例中可以变化。接合垫108(接触层加衬垫)可以具有720nm的厚度，但此厚度在其他实施例中可以更大或更小。

钝化层130可以充当RDL迹线118的基层。一旦已经蚀刻钝化层130以暴露接合垫108、110，可以将RDL迹线118形成在钝化层130之上，在接合垫108、110之间，以将接合垫108与110电连接。在实施例中，RDL迹线118可以由铜、铝或其合金形成。在实施例中，可以在RDL迹线118之上形成其他钝化层136。可以在晶片100的整个表面(除了功能裸芯接合垫108和虚设裸芯接合垫110之外)之上形成钝化层136，以在晶片100上提供光滑、平坦的表面和相应的半导体裸芯106，如图5中所指示的。

金属互连体124和通孔126可以用来在芯片区内形成导电节点140，以在功能裸芯接合垫108与集成电路120之间传递信号和电压。金属互连体124和通孔126还可以用来在密封环区域内形成密封环142。密封环142可以围绕集成电路120和导电节点140，并且提供机械支持，以避免例如在晶片100的切片期间对集成电路120和导电节点140的损坏。

在图3-5的实施例中，可以将功能裸芯接合垫108形成在芯片区中，在晶片100上的密封环区域和划片线112内侧。可以在晶片100上将虚设裸芯接合垫110形成在划片线112中，在密封环区域外侧。芯片区和密封环区域在本文中可以一起称为半导体裸芯106的有源区域。图3-5还示出了切片线114，其表示沿之从晶片100切割半导体裸芯106的线。如所示的，切片线114切割穿过虚设裸芯接合垫110，以一经从晶片100切片，在每个半导体裸芯106的边缘处留下虚设裸芯接合垫110的一部分。

形成具有功能裸芯接合垫108和虚设裸芯接合垫110的半导体裸芯106提供了两个不同的优点。首先，在半导体裸芯的边缘(106a)处形成裸芯接合垫允许形成低高度的引线键合体，如下面所解释的，并且还允许裸芯106以小的偏移堆叠，以提供具有小总体足印的裸芯堆叠体，如下面所解释的。

可以设想，裸芯106可以形成有单个(功能)裸芯接合垫，其部分地延伸到划片线112中，使得其当切片晶片时，其在裸芯的边缘(106a)处被切断。这样的裸芯接合将延伸在图4中所示的集成电路120之上，在密封环142之上并到划片线112中。然而，当在划片线112中沿着切割线114从晶片切片裸芯106时，以这样的方式形成裸芯接合垫可能不利地影响密封环142的结构完整性。特别地，密封环142之上的钝化层(130和/或136)避免密封环在进行切割之后受湿气和/或污染物危害。从而，裸芯接合垫108与110的对在确保密封环142保持完整和结构良好的情况下允许半导体裸芯106的边缘处的裸芯接合垫。

在步骤206和208中形成集成电路120和金属导电层之后，可以在步骤210中将带的层层压到主表面102上。然后可以将晶片100翻转并在步骤212中切片。本技术的实施例采用研磨前隐形切片步骤来切片晶片100。如图6所示，可以将晶片100支承在夹具(chuck)或其他支承表面(未示出)上，且第二主表面104背向支承表面。然后激光器144可以以透射穿过晶片100的第二主表面104的波长(例如红外或近红外波长)发射脉冲激光束146。可以使用例如包含一个或多个准直透镜148的光学***将脉冲激光束聚焦到晶片的表面104之下的点。当激光束在焦点处达到峰值功率密度时，晶片吸收能量，并且在晶片的表面之下产生针尖孔160。

激光器可以在晶片的平面中沿着划片线112移动，并在若干点处激发，使得在晶片的中间深度处(在晶片的第一主表面102和第二主表面104之间)形成若干紧密排列的针尖孔160。针尖孔160的行和列限定要从晶片100切片的每个半导体裸芯106的最终形状，如图6中的断划线所指示的。

在隐形切片步骤212，可以将晶片100切片或部分切片。然后在步骤214中可以采用施加到第二主表面104的研磨轮(未示出)将晶片减薄。研磨轮可以将晶片100从例如780μm减薄到其例如约25μm至36μm的最终厚度。应当理解，在其他实施例中的背面研磨步骤之后，晶片100可以比此范围更薄或更厚。作为减薄晶片100的附加，来自背面研磨步骤的振动可以导致针尖孔160处的裂纹朝向晶片100的第一主表面102和第二主表面104传播，以沿着在研磨前隐形切片步骤之后未完全切片的任何半导体裸芯的切片线114来完成切片。

应当理解，在其他实施例中，可以通过除研磨前隐形切片之外的方法来切片晶片，包含例如通过锯割、激光或水射流切割方法。在这样的实施例中，可以在背面研磨步骤之前或之后切片晶片。

在完成切片步骤212和背面研磨步骤214之后，可以在步骤216中将粘合到柔性切片带的裸芯贴附膜(DAF)的层施加到晶片100的第二主表面104上。然后可以将晶片100翻转并支承在夹具或其他支承表面上，并且可以在步骤218中将晶片100的第一主表面102上的层压带移除。一经在夹具上，可以将柔性切片带沿着正交轴拉伸，以在步骤220中将单独的半导体裸芯106分开，从而允许单独的半导体裸芯106被取放机器人移除，以包含在半导体封装体中。可以设想，在背面研磨步骤214的完成时，裸芯106未被完全切片。在此情况下，在步骤220中对切片带的拉伸将完成沿着切片线114对半导体裸芯的切片。

图7示出了从晶片100分离之后的半导体裸芯106。裸芯106包含近边缘106a处的虚设裸芯接合垫110，和从近边缘106a朝内间隔开的功能裸芯接合垫108。功能裸芯接合垫和虚设裸芯接合垫的相应的对被RDL迹线118连接。半导体裸芯106可以例如为存储器裸芯，诸如NAND闪存存储器裸芯，但可以采用其他类型的裸芯106。这些其他类型的半导体裸芯包含但不限于诸如ASIC的控制器裸芯，或诸如SDRAM的RAM。

可以将单独的半导体裸芯106封装在一起，以形成半导体装置170，如现将参考图8的流程图和图9-14的图示解释的。在步骤230中，可以将若干半导体裸芯106堆叠在基板150上，如图9和图10的立体图和截面图所示。在包含多个半导体裸芯106的情况下，半导体裸芯106可以以偏移阶梯配置上下叠置，以形成裸芯堆叠体152。

如图9和图10中所见，半导体裸芯106上下叠置，使得虚设裸芯接合垫110中的每一个保持暴露。然而，因为虚设裸芯接合垫110位于半导体裸芯的边缘106a处，每个裸芯可以堆叠得接近其下方的裸芯的边缘，产生裸芯堆叠体152的最小的总体足印。鉴于闪存存储器装置中在更小的尺寸中提供增加的存储容量的持续的驱使，提供具有小足印的裸芯堆叠体152是显著的优点。例如，第一裸芯106可以堆叠在第二裸芯的顶部上，距第二裸芯上的虚设裸芯接合垫110的行0至5μm。此间隔在其他实施例中可能比之更大。功能裸芯接合垫108被下一级上的半导体裸芯覆盖(对于全部半导体裸芯106，除了最顶部半导体裸芯)。上部钝化层136(图4)提供光滑、平坦的表面，使得堆叠体152中的裸芯106可以彼此平靠。

实施例可以在裸芯堆叠体152中包含不同数目的半导体裸芯，包含例如1、2、4、8、16、32或64个裸芯。在其他实施例中，在堆叠体152中可以存在其他数目的裸芯。可以采用裸芯贴附膜将裸芯固定到基板和/或彼此。作为一个示例，裸芯贴附膜可以为来自Henkel AG&Co.KGaA的8988UV环氧树脂，固化到B-阶段以将裸芯106初步固定在堆叠体152中，并且随后固化到最终C-阶段，以将裸芯106永久固定在堆叠体152中。

尽管未示出，可以附加地将一个或多个无源部件固定到基板150。一个或多个无源部件可以包含例如一个或多个电容器、电阻器和/或电感器，虽然可以预期其他部件。

可以在步骤232中形成半导体裸芯106与基板150之间的电互连体。如图9和图10所示，半导体裸芯106经由引线键合体154(在图9和图10中的每一个中编号了引线键合体154中的一个)电耦合到彼此和基板150，引线键合体154固定到堆叠体152中的每个裸芯106上的虚设裸芯接合垫110。

如背景技术部分所指出的，形成在与裸芯的边缘间隔开的裸芯接合垫上的常规引线键合体形成有大高度的环路，以确保随着引线键合体的相对端被连接到下方的裸芯，引线键合体不接触半导体裸芯的边缘。在每个裸芯106的恰好边缘处的虚设裸芯接合垫110之间形成引线键合体154提供的优点是可以省去引线键合体中的环路，并且引线键合体形成为具有最小化总体高度。实际上，在实施例中，引线键合体可以接触虚设裸芯接合垫110的边缘，如例如图10中所示。这提供通篇虚设裸芯接合垫110的边缘对引线键合体154的机械支持的优点，并且避免引线扫摆。引线键合体154可以是低高度的，但在其他实施例中不与虚设裸芯接合垫110的边缘接触。

可以根据若干方案形成引线键合体154。然而，在一个实施例中，引线键合体劈刀(未示出)在第一裸芯106-1的第一虚设裸芯接合垫110上形成球凸块156。从该处，引线键合体劈刀放出引线并在基板150的接触垫158上形成针脚接合。然后引线键合体劈刀可以使引线断开，上移至第二裸芯106-2的第一虚设裸芯接合垫110，并且形成球凸块156。从该处，引线键合体劈刀放出引线，并在裸芯106-1的第一虚设裸芯接合垫上的球凸块156的顶部上形成针脚接合。此工艺沿裸芯堆叠体继续向上，直到裸芯106-1、106-2、106-3、106-4等上的第一虚设裸芯接合垫110被引线键合到彼此和基板150。然后跨半导体装置170中的裸芯106对于其他虚设裸芯接合垫中的每一个重复此工艺。如所指出的，引线键合体154在其他实施例中可以由其他方法形成。

一旦完成引线键合体和制造封装体170，信号可以从集成电路120行进到功能裸芯接合垫108，从功能裸芯接合垫108经由RDL迹线118到虚设裸芯接合垫110，并且从虚设裸芯接合垫110经由引线键合体154到基板150。去往集成电路120的信号可以反向路径行进。

图9和图10中所示的半导体装置170还可以包含控制器裸芯161(图10)，诸如ASIC，其被引线键合到基板150，以控制半导体裸芯106。可以在如图10所示的步骤234中将装置170包封在模塑料162中。在步骤236中，可以可选地将焊料球(未示出)固定到基板150的下表面。在步骤240中，可以通过将相应的半导体装置从这样的装置的平板单一化而完成半导体装置170的制造。

在上面所描述的实施例中，通过RDL迹线118进行功能裸芯接合垫108与虚设裸芯接合垫110之间的连接。这样的优点是，功能裸芯接合垫108与RDL迹线118可以凹陷到裸芯106的表面内，从而允许它们被裸芯堆叠体152中上方更高的半导体裸芯覆盖，如上面所讨论的。然而，应当理解，功能裸芯接合垫108和虚设裸芯接合垫110之间的电连接可以通过除了RDL迹线118之外的其他方案和其他实施例进行。

例如，图11和图12为截面边缘视图，其示出了半导体装置170的其他实施例，其中省略了RDL迹线118，并且功能裸芯接合垫108和虚设裸芯接合垫110通过引线键合体180电连接。特别地，球凸块182和156可以分别形成在功能裸芯接合垫108和虚设裸芯接合垫110上。然后可以通过在球凸块182与156之间形成引线键合体180来将功能裸芯接合垫和虚设裸芯接合垫电互连。然后可以在第一裸芯上的球凸块156和虚设裸芯接合垫110到接着的下部裸芯106上的球凸块182和功能裸芯接合垫108之间形成引线键合体154，如图11所示。可替代地，可以在第一裸芯上的球凸块156和虚设裸芯接合垫110到接着的下部裸芯106上的球凸块156和虚设裸芯接合垫110之间形成引线键合体154，如图12所示。半导体装置170的其他方面可以如上所述。

图13和图14示出了本技术的其他实施例。图13和图14中的半导体装置170分别与图11和图12中的半导体装置170相似，除了省略了功能裸芯接合垫108和虚设裸芯接合垫110之间的引线键合体180，而是由印刷迹线184所取代。特别地，能够在表面上(包含在裸芯106上在功能裸芯接合垫108与虚设裸芯接合垫110之间)印刷导电迹线184的印刷机是已知的。导电迹线184要在晶片级形成，或在从晶片100切片半导体裸芯106之后。半导体装置170的其他方面可以如上所述。

已经为说明和描述的目的呈现了本发明的前述详细描述。其不意图穷举或将本发明限制为所公开的精确形式。鉴于上述教导，可以进行许多修改和变化。选择所描述的实施例以便最佳地解释本发明的远离及其实际应用，从而允许其他本领域技术人员最佳地将本发明应用于各种实施例中，且可设想具有为适应于特定应用的各种修改。本发明的范围意图由所附权利要求限定。

Claims (20)

1.一种半导体裸芯，包括：

第一主表面；

第二主表面，其与所述第一主表面相对；

集成电路，其在有源区域中与所述第一主表面相邻形成；

功能裸芯接合垫的组，其从所述半导体裸芯的边缘朝内间隔开，并且通过所述有源区域内的金属互连体电连接到所述集成电路；

虚设裸芯接合垫的组，其在所述半导体裸芯的边缘处，并且与所述功能裸芯接合垫的组相邻，所述虚设裸芯接合垫的组配置为接收第一组键合引线；

第二组键合引线，其将来自所述功能裸芯接合垫的组的功能裸芯接合垫和来自所述虚设裸芯接合垫的组的虚设裸芯接合垫的相应的对电互连；以及

密封环，其形成在所述半导体裸芯的表面之下，所述功能裸芯接合垫的组从所述半导体裸芯的边缘朝内间隔开的量大于所述密封环从所述半导体裸芯的边缘朝内间隔开的量。

2.根据权利要求1所述的半导体裸芯，其中所述功能裸芯接合垫的组具有切断的边缘。

3.根据权利要求1所述的半导体裸芯，还包括所述功能裸芯接合垫的组与所述虚设裸芯接合垫的组之间的空间中的至少一个钝化层。

4.根据权利要求1所述的半导体裸芯，其中所述功能裸芯接合垫的组设置在所述半导体裸芯的表面之下形成的所述集成电路之上。

5.根据权利要求1所述的半导体裸芯，还包括在所述密封环之上形成在所述半导体裸芯的表面上的一个或多个钝化层。

6.根据权利要求1所述的半导体裸芯，其中所述集成电路为用于闪存存储器的集成电路。

7.一种半导体装置，包括：

基板；

安装到所述基板的多个堆叠半导体裸芯，所述堆叠半导体裸芯中的半导体裸芯包括：

集成电路，其与第一主表面相邻形成，

第一裸芯接合垫的组，其从所述半导体裸芯的边缘朝内间隔开，并且通过金属互连体电连接到所述集成电路，

第二裸芯接合垫的组，其在所述半导体裸芯的边缘处，并且与所述第一裸芯接合垫的组相邻；

密封环，其形成在所述半导体裸芯的表面之下，所述第一裸芯接合垫的组从所述半导体裸芯的边缘朝内间隔开的量大于所述密封环从所述半导体裸芯的边缘朝内间隔开的量；以及

多个引线键合体，其具有电耦合到所述第二裸芯接合垫的组的第一端。

8.根据权利要求7所述的半导体装置，其中所述多个堆叠半导体裸芯以偏移配置堆叠。

9.根据权利要求8所述的半导体装置，其中所述多个堆叠半导体裸芯包括在堆叠体的顶部处的第一半导体裸芯和与所述第一半导体裸芯相邻并位于所述第一半导体裸芯的下方的第二半导体裸芯，其中所述第二半导体裸芯中的所述第一裸芯接合垫的组在所述堆叠体中被覆盖在所述第一半导体裸芯之下。

10.根据权利要求7所述的半导体装置，还包括电连接体，所述电连接体将所述第一裸芯接合垫的组和所述第二裸芯接合垫的组的对电连接。

11.根据权利要求7所述的半导体装置，其中所述半导体裸芯包括第一半导体裸芯，所述半导体装置还包括所述堆叠半导体裸芯的第二半导体裸芯，所述第二半导体裸芯包括：

集成电路的第二组，其与所述第一主表面相邻形成，

第一裸芯接合垫的第二组，其从所述半导体裸芯的边缘朝内间隔开，并且通过金属互连体电连接到所述集成电路的第二组，以及

第二裸芯接合垫的第二组，其在所述半导体裸芯的边缘处，并且与所述第一裸芯接合垫的第二组相邻。

12.根据权利要求11所述的半导体装置，其中所述多个引线键合体具有与所述第一端相对的第二端，所述第二端电耦合到所述第二半导体裸芯上的所述第二裸芯接合垫的第二组。

13.一种半导体裸芯，包括：

第一主表面；

第二主表面，其与所述第一主表面相对；

集成电路，其在有源区域中与所述第一主表面相邻形成；

功能裸芯接合垫的组，其从所述半导体裸芯的边缘朝内间隔开，并且通过所述有源区域内的金属互连体电连接到所述集成电路；

虚设裸芯接合垫的组，其在所述半导体裸芯的边缘处，并且与所述功能裸芯接合垫的组相邻，所述虚设裸芯接合垫的组配置为接收键合引线；以及

密封环，其形成在所述半导体裸芯的表面之下，所述功能裸芯接合垫的组从所述半导体裸芯的边缘朝内间隔开的量大于所述密封环从所述半导体裸芯的边缘朝内间隔开的量。

14.如权利要求13所述的半导体裸芯，还包括在所述密封环之上形成在所述半导体裸芯的表面上的一个或多个钝化层。

15.如权利要求13所述的半导体裸芯，其中所述虚设裸芯接合垫的组具有切断的边缘。

16.如权利要求13所述的半导体裸芯，其中所述集成电路形成在所述半导体裸芯的表面之下且所述功能裸芯接合垫的组位于所述集成电路之上。

17.如权利要求13所述的半导体裸芯，还包括电导体，其将来自所述功能裸芯接合垫的组的功能裸芯接合垫和来自所述虚设裸芯接合垫的组的虚设裸芯接合垫的相应的对电互连。

18.如权利要求17所述的半导体裸芯，其中所述电导体包括重分布层迹线。

19.如权利要求17所述的半导体裸芯，其中所述电导体包括印刷在所述半导体裸芯的表面上的导线迹线。

20.如权利要求17所述的半导体裸芯，其中所述电导体包括键合引线。

Images