JP3870905B2 - 画像処理装置及びその処理方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、画像処理装置及びその処理方法に関する。特に、単位画素がフォトダイオードと光信号検出用のトランジスタとを備え、該単位画素が複数配列されたマトリックス型の固体撮像素子を含む画像処理装置及びその処理方法に関する。
【０００２】
【従来の技術】
半導体イメージセンサは、種々の画像入力装置に利用されている。最近、その中で、閾値電圧変調方式のＭＯＳ型固体撮像素子が、ＣＣＤ（電荷結合素子）の高性能画質、及びＣＭＯＳの低消費電力を兼ね備え，画質の劣化を抑えたほか，高密度化および低コスト化を実現するものとして注目されている。
【０００３】
閾値電圧変調方式のＭＯＳ型固体撮像素子の技術は、例えば、特開平１１−１９５７７８号公報に開示されている。閾値電圧変調方式のＭＯＳ型固体撮像素子では、初期化、蓄積及び読出の３つの状態を繰り返すことによって、各画素のキャリアポケットに蓄積された光発生電荷に基づく画像信号が取り出される。初期化状態の期間は、残留電荷をキャリアポケット内から排出する期間である。蓄積状態の期間は、センサセルに電荷を蓄積する期間である。読出状態の期間は、蓄積された電荷量を電圧変調して読み出す期間である。
【０００４】
【特許文献１】
特開平１１−１９５７７８号公報
【０００５】
【発明が解決しようとする課題】
しかし、これまで開示された技術によれば、フレームレートが固定状態で、シャッタスピードのみ可変できる構成となっていた。シャッタスピード（ここでは露光期間と同義）の設定範囲も１Ｈ（水平周期）〜１フレームまでの構成となっていた。
【０００６】
このように、シャッタスピードの範囲が１フレームまでに限定されていたので、暗い環境での撮影では、蓄積時間を充分にとることができず、アンプの信号ゲインを上げることで明るくしていたが、Ｓ／Ｎ比が悪く画質が低下するという問題を有していた。
【０００７】
一方、フレームレートを変更する場合には、入力するシステムクロック周波数を変更する構成となっている。フレームレートを下げて動作させる場合、Ｈブランキング期間が長くなり、フレームレートを上げると、Ｈブランキング期間が短くなる。また、シャッタスピードが長い場合は、フレームレートが下降し、シャッタスピードが短い場合（１フレームレート以下）は、フレームレートが例えば１５フレーム／秒又は３０フレーム／秒（以下、ｆｐｓという）となる構成となっていた。
【０００８】
このように、フレームレートを下げて動作させる場合、Ｈブランキング期間が長くなり、蓄積状態でのバイアス条件が解除されている期間が長くなるため、暗電流によるノイズの増加等の不具合を生じていた。また、高いフレームレートでの動作を行う場合は、シャッタスピードが短くなるので、ノイズ増加の防止のため明るい環境での撮影に限られるという問題があった。
【０００９】
そこで、本発明は、上記の問題に鑑み、暗い環境及び明るい環境での撮影においても、Ｓ／Ｎ比が良く、画質を改善することができる画像処理装置及びその処理方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の画像処理装置は、フォトダイオードと光信号検出用のトランジスタとを備えた単位画素が複数配列されたマトリックス型の固体撮像素子と、前記固体撮像素子の出力を信号処理し画像信号として出力する信号処理部と、前記固体撮像素子に設けられ、その動作状態に応じて、前記固体撮像素子の出力が有効か否かを示す有効信号を前記信号処理部へ出力する手段と、を具備し、前記有効信号を出力する手段は、前記固体撮像素子を低フレームレートで動作させる場合、フレームレートの低下に応じて、有効信号をフレーム単位で間欠的に非アクティブとする割合を増加させたものである。
【００１１】
このような構成によれば、固体撮像素子から有効な画素データを送出するときは、有効信号（VALID）をアクティブとして信号処理部に有効であることを知らせ、シャッタ開に対応する露光状態（蓄積状態）では有効信号（VALID）を非アクティブとして信号処理部に現在の画素データが無効であることを知らせるようにしたので、暗い環境下でシャッタスピードの設定範囲を１フレーム以上に長く設定しても、露光状態（蓄積状態）では信号処理部で無用な信号処理を行わなくても済む。
【００１２】
本発明の画像処理装置は、フォトダイオードと光信号検出用のトランジスタとを備えた単位画素が複数配列されたマトリックス型の固体撮像素子と、前記固体撮像素子の出力を信号処理し画像信号として出力する信号処理部と、前記固体撮像素子に設けられ、その動作状態に応じて、前記信号処理部に対して信号処理動作を行わせるか否かを制御する有効信号を出力する手段と、を具備し、前記有効信号を出力する手段は、前記固体撮像素子を低フレームレートで動作させる場合、フレームレートの低下に応じて、有効信号をフレーム単位で間欠的に非アクティブとする割合を増加させたものである。
【００１３】
このような構成によれば、固体撮像素子から有効な画素データを送出するときは、有効信号（VALID）をアクティブとして信号処理部に信号処理をさせ、シャッタ開に対応する露光状態（蓄積状態）では有効信号（VALID）を非アクティブとして信号処理部の信号処理を停止させるようにしたので、暗い環境下でシャッタスピードの設定範囲を１フレーム以上に長く設定しても、確実に信号処理できると共に無駄な電力消費を抑えることができる。
【００１４】
本発明の画像処理装置において、前記固体撮像素子が、閾値電圧変調方式のＭＯＳ型固体撮像素子であることが好ましい。
【００１５】
このような構成によれば、閾値電圧変調方式のＭＯＳ型固体撮像素子を使用することで、良好な画質を実現可能となる。
【００１６】
また、本発明の画像処理装置において、前記有効信号を出力する手段は、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間の少なくとも1つの期間がアクティブのときは、有効信号を非アクティブとすることが好ましい。
【００１７】
この構成では、有効信号の第１の生成条件を示すものであり、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間の全ての期間が非アクティブのとき、すなわち、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間のうちのどの期間にも該当しない期間のときのみ、固体撮像素子から有効な画素データであることを示す有効信号を出力し、信号処理部に処理動作を行わせることができる。
【００１８】
また、本発明の画像処理装置において、前記有効信号を出力する手段は、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間，最終ラインカウント値を示す期間の少なくとも1つの期間がアクティブのときは、有効信号を非アクティブとすることが好ましい。
【００１９】
この構成では、有効信号の第２の生成条件を示すものであり、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間，最終ラインカウント値を示す期間の全ての期間が非アクティブのとき、すなわち、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間，最終ラインカウント値を示す期間のうちのどの期間にも該当しない期間のときのみ、固体撮像素子から有効な画素データであることを示す有効信号を出力し、信号処理部に処理動作を行わせることができる。
【００２０】
さらに、本発明の画像処理装置において、前記有効信号を出力する手段は、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間，最終ラインカウント値を示す期間のいずれの期間も非アクティブでかつラインメモリ読み出し期間がアクティブのときは、有効信号をアクティブとすることが好ましい。
【００２１】
この構成では、有効信号の第３の生成条件を示すものであり、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間，最終ラインカウント値を示す期間の全ての期間が非アクティブでかつラインメモリ読み出し期間がアクティブのとき、すなわち、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間，最終ラインカウント値を示す期間のうちのどの期間にも該当しない期間でかつラインメモリ読み出し期間に該当する期間のときのみ、固体撮像素子から有効な画素データであることを示す有効信号を出力し、信号処理部に処理動作を行わせることができる。
【００２２】
さらに、本発明の画像処理装置において、前記Ｈブランキング期間は、前記固体撮像素子に電荷を蓄積する蓄積状態が１フレーム以上続く場合には、その蓄積状態内のＨブランキング期間におけるＨブランキング動作を非アクティブとすることが好ましい。
【００２３】
このような構成によれば、蓄積状態が続いている期間内にＨブランキング動作期間が入らず、蓄積状態のバイアスを継続的に与える、すなわち、ノイズの発生しにくいバイアス状態に設定しておくことができる。
【００２４】
また、本発明の画像処理装置において、前記有効信号を出力する手段は、前記固体撮像素子が常に正常な画像データを出力している条件設定状態のときに、設定条件と異なる画像データとなった場合に有効信号を非アクティブとし、設定条件と同じ画像データの場合に有効信号をアクティブとすることが好ましい。
【００２５】
このような構成によれば、設定条件と異なる画像データとなった場合には、不安定な画像状態に至った場合であるから、画像の明るさ測定などに用いることはできないので、固体撮像素子からの有効信号を非アクティブとして無効な画像データであることを信号処理部に知らせることができる。
【００２６】
さらに、本発明の画像処理装置において、前記の設定条件と異なる画像データとは、フレームレート，シャッタスピード，スキャンの向きなどの状態設定を変更した場合の画像データであることが好ましい。
【００２７】
このような構成によれば、フレームレート，シャッタスピード，スキャンの向きなどの状態設定を変更した場合の画像データは、明らかに不安定な画像状態のデータであるから、画像の明るさ測定などに用いることはできない旨、信号処理部に知らせることができる。
【００３４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
まず、図１に基づき、本実施の形態に係わる画像処理装置の構成を説明する。
【００３５】
図１は、固体撮像装置であるイメージセンサＬＳＩ（大規模集積回路）１と、信号処理装置である信号処理ＬＳＩ２からなる画像処理装置の構成を示すブロック構成図である。イメージセンサＬＳＩ１は、２次元の固体撮像装置であり、光学像を光電変換して、光学像に基づく画素信号を信号処理ＬＳＩ２へ供給する。信号処理ＬＳＩ２は、受信した各画素信号に対して予め決められた信号処理を施して、画像信号を出力する。
【００３６】
イメージセンサＬＳＩ１は、センサセルアレイ３と、クリアライン用シフトレジスタ４と、読み出しライン用シフトレジスタ５と、垂直ドライブ回路６と、昇圧回路７と、レギュレータ８と、蓄積信号用ラインメモリ９と、オフセット信号用ラインメモリ１０と、水平シフトレジスタ１１と、出力アンプ１２と、タイミングジェネレータ１３とを含む。タイミングジェネレータ１３は、レジスタ１４と３線シリアルインターフェース１５を含む。
【００３７】
イメージセンサＬＳＩ１のセンサセルアレイ３は、例えば、特開平１１−１９５７７８号公報に記載されたような閾値変調型の固体撮像素子である。タイミングジェネレータ１３から、各回路へ各種制御信号が供給され、その各種制御信号に基づいて、センサセルアレイ３は、各セルの受光した光量に応じた画素信号を出力する。また、センサセルアレイ３は、例えば、６４０×４８０のセルと、オプティカルブラック（ＯＢ）のための領域（ＯＢ領域）を含む。ＯＢ領域を含めると、センサアレイ３は例えば７１２×５００のセルで構成される。そして、イメージセンサＬＳＩ１は、受光光量に応じた信号成分の電圧出力信号ＶＯＵＴＳと、オフセット成分に応じた電圧出力信号ＶＯＵＴＮの２つの出力信号を、信号処理ＬＳＩ２へ供給する。
【００３８】
垂直ドライブ回路６は、読み出しラインとクリアラインを選択するための回路である。読み出しライン用シフトレジスタ５とクリアライン用シフトレジスタ４は、それぞれ読み出しラインとクリアラインを指定するための回路である。
【００３９】
レギュレータ８は、イメージセンサＬＳＩ１内で必要とされる各種電圧を生成するための電圧生成回路である。昇圧回路７は、後述するように、センサセルアレイ３に対して必要な電圧を与えるために、レギュレータ８から供給された電圧を昇圧するための回路である。なお、イメージセンサＬＳＩ１のより詳細な説明は、図２を用いて後述する。
【００４０】
信号処理ＬＳＩ２は、差分アンプ回路１６と、オプティカルブラック（以下、ＯＢと略す。）クランプ回路１７と、プログラマブルゲインアンプ回路（ＰＧＡ）１８と、アナログディジタル変換回路（ＡＤＣ）１９と、ＯＢ制御ロジック回路２０と、輝度制御ロジック回路２１と、輝度測光ロジック回路２２と、レジスタ２３と、イメージプロセッサ２４と、シーケンサ２５と、タイミングジェネレータ２６とを含む。レジスタ２３は、シャッタースピードデータ等のデータがストアされる。
【００４１】
イメージセンサＬＳＩ１からのＶＯＵＴＳとＶＯＵＴＮの２つのアナログ信号は、差分アンプ回路１６に入力される。信号処理ＬＳＩ２の差分アンプ回路１６は、信号成分の電圧値とオフセット成分との電圧値の差を取って増幅し、ＯＢクランプ回路１７へその差分電圧を出力する。
ＯＢクランプ回路１７は、入力された画素信号の黒レベルを黒色の適切なレベルに設定するための回路である。センサセルアレイ３内の予め決められた数画素分のセル、すなわちＯＢ領域は、遮光板等によって遮光されており、その遮光されたセルの信号レベルに基づいて、有効画素領域の画素信号に対する適切な黒色レベル調整が行われる。
【００４２】
ＰＧＡ１８は、例えば１デシベル単位でゲインを調整するための増幅器である。ＰＧＡ１８によって増幅された信号は、ＡＤＣ１９へ供給される。ＡＤＣ１９はＰＧＡ１８の出力をディジタル信号に変換する。
ＯＢ領域の画素については、その画素の輝度データが、ＡＤＣ１９からディジタル信号としてＯＢ制御ロジック回路２０に供給される。ＯＢ制御ロジック回路２０は、タイミングジェネレータ２６からの制御信号に基づいて、ＡＤＣ１９からの信号を入力し、黒レベルの調整をするためにＯＢクランプ回路１７へ制御信号を出力する。
【００４３】
同様に、輝度測光ロジック回路２２は、例えば、ＡＤＣ１９から供給される１フレーム内の全ての緑（Ｇ）の画素のデータに基づいて、輝度を測定し、輝度データを輝度制御ロジック２１に供給する。
輝度制御ロジック回路２１は、輝度測光ロジック回路２２から供給される輝度データに基づいて、ＰＧＡ１８へゲイン制御信号を供給することによって、画像の明るさの調整を行う。さらに、輝度制御ロジック回路２１は、レジスタ２３へシャッタースピードのデータを書き込む。
【００４４】
なお、レジスタ１４とレジスタ２３は、互いに同じデータをストアするようになっているので、一方のレジスタの内容が変更されると、３線シリアルインターフェース１５を介して、他方のレジスタの内容も変更される。よって、シャッタースピードのデータが、信号処理ＬＳＩ２内のレジスタ２３に書き込まれると、さらに、そのデータは、３線シリアルインターフェース１５を介して、イメージセンサＬＳＩ１内のレジスタ１４に転送されて書き込まれる。イメージセンサＬＳＩ１では、シャッタースピードのデータに基づいて、フォーカルプレーンシャッターの設定が行われる。フォーカルプレーンシャッターの機能については後述する。
【００４５】
例えば、イメージセンサＬＳＩ１側では、シャッタースピードのデータに基づいて、フォーカルプレーンの読み出しラインとクリアラインの幅ｄｌを制御する。画像が明るい場合のように、露光時間を短くする場合には、その幅ｄｌを狭めるように、すなわち読み出しラインとクリアライン間のライン数を小さくするように、制御が行われる。また、画像が暗い場合のように、露光時間を長くする場合には、その幅ｄｌを広げるように、すなわち読み出しラインとクリアライン間のライン数を大きくするように、制御が行われる。さらに、シャッタースピードの制御だけでは露光が適切でないときは、輝度制御ロジック回路２１は、信号ゲインを調整することによって、信号量を適切になるように制御する。
【００４６】
信号処理ＬＳＩ２には、システムクロック信号ＣＬＫＩＮが供給され、そのシステムクロック信号ＣＬＫＩＮに基づいて、タイミングジェネレータ２６は、種々のタイミング信号を生成する。信号処理ＬＳＩ２は、種々のタイミング信号の中から各種同期信号を、イメージセンサＬＳＩ１に供給する。同期信号としては、センサ駆動クロック信号ＳＣＬＫ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣがある。イメージセンサＬＳＩ１はこれらの同期信号に基づいて同期を取って、画像信号を信号処理ＬＳＩ２へ供給する。従って、ＳＣＬＫ、ＶＳＹＮＣ、ＨＳＹＮＣの各信号は、システムクロック信号ＣＬＫＩＮに依存する。
【００４７】
信号処理ＬＳＩ２のレジスタ２３には、各種パラメータ、例えば、全体に、あるいは部分的に明るくするためのパラメータ等が、Ｉ２Ｃ−Ｂｕｓ（アイスクエアシーバス）Ｉ／Ｆを介して入力され、ストアされる。
信号処理ＬＳＩ２において、イメージプロセッサ２４は、ＲＧＢの信号に基づいて画像を生成するための回路であり、シーケンサ２５は、イメージプロセッサ２４を駆動するための回路である。
【００４８】
イメージセンサＬＳＩ１のタイミングジェネレータ１３には、さらにクロック指定信号ＣＬＫ＿ＳＥＬが、入力されるようになっている。ＣＬＫ＿ＳＥＬは、イメージセンサＬＳＩ１が動作されるクロック周波数の指定を明示的に、イメージセンサＬＳＩ１に知らせるすなわちイメージセンサＬＳＩ１にクロックの高低指示を制御信号として入力する、ための信号である。ＣＬＫ＿ＳＥＬに基づいて、タイミングジェネレータ１３が各種制御信号の出力タイミングを変更する。さらに、タイミングジェネレータ１３には、スタンバイ信号ＳＴＡＮＤＢＹが入力される。
【００４９】
イメージセンサＬＳＩ１のレジスタ１４には、シャッタースピード、レギュレータの電圧設定、スキャン方向の指定、等のデータが３線シリアルインターフェース１５を介して入力され、ストアされる。
また、イメージセンサＬＳＩ１は、一つの制御信号として有効信号ＶＡＬＩＤを信号処理ＬＳＩ２のタイミングジェネレータ２６へ供給する。ＶＡＬＩＤは、イメージセンサＬＳＩ１から有効な画像データが出力されていることを示す信号である。この信号がアクティブなときは、有効な画像データがイメージセンサＬＳＩ１から出力されているので、そのデータを測光等に使用できることを、信号処理ＬＳＩ２は知ることができる。
【００５０】
次に、イメージセンサＬＳＩ１の構成について説明する。図２は、イメージセンサＬＳＩ１の構成を示す回路図である。
センサセルアレイ３は、ｍ×ｎ（ｍ行ｎ列）個のセルＳ１１〜Ｓｍｎからなるマトリックスの固体撮像素子である。一つのセルが、一つの単位画素に対応する。各単位画素に対応する各セルは、フォトダイオードＰＤＳと、光信号検出用絶縁ゲート型電界効果型トランジスタであるＭＯＳトランジスタＰＤＴｒを含む。フォトダイオードＰＤＳは、不純物拡散領域とウエル領域からなり、入射光に応じてホール（正孔）がウエル領域内に生じる。そのウエル領域は、光信号検出用ＭＯＳトランジスタＰＤＴｒと共有されており、光信号検出用ＭＯＳトランジスタＰＤＴｒのゲート領域を構成する。フォトダイオードＰＤＳの不純物拡散領域と、光信号検出用ＭＯＳトランジスタＰＤＴｒのドレイン拡散領域は、ウエル領域の表層に一体的に形成されている。ドレイン拡散領域は、リング状のゲート電極の外周部を取り囲むように形成されている。リング状のゲート電極の中心部にソース拡散領域が形成されている。ゲート電極下のウエル領域内であって、ソース拡散領域の周辺部に、ソース拡散領域を取り囲むようにキャリアポケットが形成されている。センサ構造の詳細は、特開平１１−１９５７７８号公報に記載されている。
【００５１】
センサセルアレイ３から光量に応じた信号を得るために、蓄積、読み出し及びクリアの３状態のそれぞれにおいて、各セルのゲート、ソース及びドレインに、所定のバイアス電圧を印加することによって、光量に応じた信号を得ることができる。簡単に言えば、蓄積状態のとき、フォトダイオードＰＤＳに入射した光量に応じて生じたホールをキャリアポケットに蓄積させる。読み出し状態のとき、蓄積されたホールに基づいて信号電圧を読み出す。読み出された信号電圧は、ゲート電圧と、受光量に応じて変化した閾値との差に応じた電圧信号である。クリア状態のとき、昇圧回路７によって光信号検出用ＭＯＳトランジスタＰＤＴｒのソース電圧を所定の値に昇圧するとともに、リングゲート、ソース間のカップリング容量により、ゲート電圧も所定の値に昇圧され、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンし、リングゲート下にチャネルが形成される。従って、ドレイン電圧はソース電圧とほぼ等しい値（ドレイン電圧VD=VG-Vthでゲート電圧VGがソース電圧より十分高い場合）となり、ソース、チャネル、ドレイン下の空乏層が広がることによって、蓄積されたホールは基板方向へ掃き出され、ホール等の残留電荷を排出する。クリア後、ノイズ成分を含むオフセット電圧を読み出し、信号電圧とオフセット電圧との差分をとることによって、画像信号を得ることができる。各セルについて、上述した動作を行い、画像信号を得ることによって、２次元の画像信号を得ることができる。バイアス条件、すなわち各状態における各セルのゲート、ソース及びドレインのバイアス電圧については、後述する。
【００５２】
クリアライン用シフトレジスタ４は、クリアするラインを指定するための回路である。クリアライン用シフトレジスタ４には、クリアライン用シフトデータＡＶ、クリアライン用シフトクロック信号ＶＣＬＫ＿ＡＳＲ、クリアライン用シフトレジスタリセット信号ＶＳＦＲＡ＿ＲＳＴが入力される。クリアライン用シフトレジスタ４は、マトリックス状のセンサセルアレイ３の中の、蓄積電荷をクリアするラインを選択するクリアライン選択信号ＶＳＡ１ないしＶＳＡｍを出力する。
【００５３】
読み出しライン用シフトレジスタ５は、読み出しラインを指定するための回路である。読み出しライン用シフトレジスタ５には、読み出しライン用シフトデータＢＶ、読み出しライン用シフトクロック信号ＶＣＬＫ＿ＢＳＲ、読み出しライン用シフトレジスタリセット信号ＶＳＦＲＢ＿ＲＳＴが入力される。読み出しライン用シフトレジスタ５は、マトリックス状のセンサセルアレイ３の中の、信号電圧を読み出すラインを選択する読み出しライン選択信号ＶＳＢ１ないしＶＳＢｍを出力する。
【００５４】
シャッタースピードのデータに基づいて決められた出力タイミングでクリアライン用シフトデータＡＶと読み出しライン用シフトデータＢＶが与えられることによって、クリアライン用シフトレジスタ４と読み出しライン用シフトレジスタ５は、順番に選択信号を出力する。すなわち、読み出しライン用シフトデータＢＶは、垂直同期信号ＶＳＹＮＣに対して予め決められたタイミングで生成されるが、読み出しライン用シフトデータＢＶとクリアライン用シフトデータＡＶとの位相関係はシャッタースピードによって決定され、その位相関係を保った状態で、クリアライン用シフトレジスタ４と読み出しライン用シフトレジスタ５は、順番に選択信号を出力する。なお、後述するように、１フレーム中に読み出しラインとクリアラインが存在するときは、センサアレイの中の２つのラインが指定され、選択される。
【００５５】
垂直ドライブ回路６は、ライン毎に、２つのＡＮＤ回路３１、３２と、ＯＲ回路３３と、バッファ回路３４と、ドレイン・ゲート電圧供給回路ＶＣ１ｉ（ｉは、１からｍのいずれかである。以下、同じ。）とを含む。一つのＡＮＤ回路３１は、クリアライン選択信号ＶＳＡｉとクリアライン選択イネーブル信号ＣＬＳとを入力とする。他方のＡＮＤ回路３２は、読み出しライン選択信号ＶＳＢｉと、信号読み出し、クリア、ノイズ読み出しの３つの動作の読み出しライン選択イネーブル信号ＶＳＭとを入力とする。ＯＲ回路３３は、各ＡＮＤ回路３１、３２の出力信号と蓄積時全ライン選択信号ＶＧＵＰとを入力とする。バッファ回路３４は、そのＯＲ回路３３からの出力信号を入力とする。各バッファ回路３４の出力信号は、ライン選択信号ＶＳＣｉとして、ドレイン・ゲート電圧供給回路ＶＣ１ｉへ供給される。
【００５６】
ドレイン・ゲート電圧供給回路ＶＣ１ｉには、ライン選択信号ＶＳＣｉに加えて、蓄積イネーブル信号ＳＤＩ、読み出しイネーブル信号ＳＤＲ２及びクリアパルス信号ＣＬが入力される。ドレイン・ゲート電圧供給回路ＶＣ１ｉは、対応するラインの全セルのゲート及びドレインに印加するための電圧を選択して出力する。すなわち、ドレイン・ゲート電圧供給回路ＶＣ１ｉは、各ラインの各セルに、ドレイン電圧ＶＰＤｉと、ゲート電圧ＶＰＧｉを供給する。このドレイン・ゲート電圧供給回路ＶＣ１ｉの詳細は後述する。
【００５７】
ソース電圧供給回路ＶＣ２ｈ（ｈは、１からｎのいずれか。以下、同じ。）が、マトリックスの列毎に、設けられている。ソース電圧供給回路ＶＣ２ｈには、クリアパルス信号ＣＬ及びクリア前ゲートプリセット信号ＰＲが入力される。ソース電圧供給回路ＶＣ２ｈは、各列の全セルのソースに、ソース電圧ＶＰＳｈを供給する。このソース電圧供給回路ＶＣ２ｈの詳細は後述する。
【００５８】
各列に対応するソース線が蓄積信号用ラインメモリ９とオフセット信号用ラインメモリ１０とに、ラインメモリデータロード信号ＬＯＡＤが入力されるスイッチＳＷ１ｈを介して接続されている。
蓄積信号用ラインメモリ９は、各列に対応した選択回路ＨＳｈを含む。各選択回路ＨＳｈは、電荷蓄積用コンデンサＣ２と、読み込み用スイッチＳＷ２１と、リセット用スイッチＳＷ２２と、出力用スイッチＳＷ２３とを含む。
【００５９】
オフセット信号用ラインメモリ１０は、各列に対応した選択回路ＨＮｈを含む。各選択回路ＨＮｈは、電荷蓄積用コンデンサＣ３と、読み込み用スイッチＳＷ３１と、リセット用スイッチＳＷ３２と、出力用スイッチＳＷ３３とを含む。 蓄積信号用ラインメモリ９への蓄積信号用ラインメモリデータロード信号ＬＯＡＤＳが入力されると、ＳＷ２１がオンとなって、各ソース線から光量に応じた電圧がコンデンサＣ２に与えられ、コンデンサＣ２にその電圧に応じた電荷が蓄積される。読み出しライン用シフトレジスタ５によって選択された１ライン分の画素信号が、ＬＯＡＤＳに応じて、蓄積信号用ラインメモリ９にストアされる。
【００６０】
蓄積信号用ラインメモリ９への蓄積信号用ラインメモリリセット信号ＲＥＳＳは、信号読み出し直前にコンデンサＣ２を予め決められた電圧ＶＭＰＲにするための信号である。電圧ＶＭＰＲは、リセット用スイッチＳＷ２２をオンにすることによって、レギュレータ８で生成された電源３５からコンデンサＣ２に供給される。
【００６１】
そして、水平シフトレジスタ１１からの選択信号ＨＳＣＡＮｈによって、蓄積信号用ラインメモリ９の各選択回路ＨＳｈのスイッチＳＷ２３は順番にオンされていく。オンされたＳＷ２３は、コンデンサＣ２に蓄積された電荷に応じた電圧を出力するので、読み出しライン用シフトレジスタ５で選択された１ラインの画素信号が、ＶＯＵＴＳ信号として順番に出力アンプ３６を介して出力される。
【００６２】
オフセット信号用ラインメモリ１０へのオフセット成分蓄積信号用ラインメモリデータロード信号ＬＯＡＤＮが入力されると、スイッチＳＷ３１がオンとなって、各ソース線からオフセット成分に応じた電圧が与えられ、コンデンサＣ３にその電圧に応じた電荷が蓄積される。読み出しライン用シフトレジスタ５によって選択された１ライン分の画素信号が、オフセット成分蓄積信号用ラインメモリデータロード信号ＬＯＡＤＮに応じて、オフセット信号用ラインメモリ１０にストアされる。オフセット信号用ラインメモリ１０へのオフセット信号用ラインメモリリセット信号ＲＥＳＮは、オフセット成分の信号の読み出し直前にコンデンサＣ３を予め決められた電圧ＶＭＰＲにするための信号である。電圧ＶＭＰＲは、リセット用スイッチＳＷ３２をオンにすることによって、レギュレータ８で生成された電源３７からコンデンサＣ３に供給される。
【００６３】
そして、水平シフトレジスタ１１は、オフセット信号用ラインメモリ１０の各選択回路ＨＮｈのスイッチＳＷ３３を順番にオンしていく。オンされたＳＷ３３は、コンデンサＣ３に蓄積された電荷に応じた電圧を出力させるので、読み出しライン用シフトレジスタ５で選択された１ラインの画素信号のオフセット成分の信号が、ＶＯＵＴＮ信号として順番に出力アンプ３８を介して出力される。イメージセンサＬＳＩ１からのＶＯＵＴＳとＶＯＵＴＮの２つの電圧アナログ信号は、信号処理ＬＳＩ２の差分アンプ回路１６に入力される。
【００６４】
図３は図２のドレイン・ゲート電圧供給回路ＶＣ１１ないしＶＣ１ｍの構成を示す回路図である。ドレイン・ゲート電圧供給回路ＶＣ１ｉは、ＮＡＮＤ回路、インバータ回路、トランジスタを含み、各種入力信号に応じて、ドレイン電圧ＶＰＤとゲート電圧ＶＰＧを出力する。
【００６５】
各ドレイン・ゲート電圧供給回路ＶＣ１ｉには、クリアパルス信号ＣＬ、蓄積イネーブル信号ＳＤＩ及び読み出しイネーブル信号ＳＤＲ２が入力され、供給されているＶＣＣＳＧＨＲ、ＶＣＣＳＧＨＩ、ＶＣＣＳＤＲ及びＶＣＣＳＤＩの電圧を用いて、後述する図５のバイアス電圧を発生し、各センサセルのドレインとゲートに与える。
【００６６】
センサセルアレイ３は、次のような状態を有する。これらの各状態は、詳細には、“蓄積”、“リセット（Ｓ）”、“変調（Ｓ）”、“プリセット”、“クリア”、“リセット（Ｎ）”及び“変調（Ｎ）”の各状態を含み、これらの各状態の繰返しによって、光学像を電気信号に変換して出力する。蓄積イネーブル信号ＳＤＩは、ローアクティブの信号であり、蓄積期間を示す信号である。読み出しイネーブル信号ＳＤＲ２は、蓄積期間以外の期間を示す信号ＳＤＲを元に生成された信号であり、変調、オフセット変調及びクリア時にローアクティブとなる信号である。また、ライン選択信号ＶＳＣｉは、読み出しライン及びクリアラインの選択に用いられ、クリアパルス信号ＣＬは、蓄積されたホール等の残留電荷を排出する期間に設定される。
【００６７】
図３において、クリアパルス信号ＣＬがＬレベルでライン選択信号ＶＳＣｉがＨレベルになるものとする。この場合には、ＰＭＯＳトランジスタＴ1 、ＮＭＯＳトランジスタＴ2 はオンとなり、ＰＭＯＳトランジスタＴ3 はオフとなる。そうすると、ゲート電圧ＶＰＧｉは電圧ＶＣＣＳＧＨＩ又は電圧ＶＣＣＳＧＨＲとなる。なお、ＰＭＯＳトランジスタＴ1 はエンハンスト型、ＮＭＯＳトランジスタＴ2 はディプレッション型のＭＯＳトランジスタである。
【００６８】
逆に、クリアパルス信号ＣＬがＨレベルでライン選択信号ＶＳＣがＬレベルの場合には、トランジスタＴ1，Ｔ2 はオフとなり、トランジスタＴ3 はオンとなる。この場合には、ゲート電圧ＶＰＧｉはローレベルの電圧となる。なお、クリアパルス信号ＣＬ及びライン選択信号ＶＳＣｉがＨレベルの場合には、トランジスタＴ1，Ｔ2，Ｔ3 はオフとなり、ゲートはフローティング状態となる。
【００６９】
また、クリアパルス信号ＣＬがＬレベルの場合又はライン選択信号ＶＳＣがＬレベルの場合には、ＮＭＯＳトランジスタＴ5 はオンとなる。各ラインのトランジスタＴ５のソースは共通接続されてＣＯＭノードを構成する。トランジスタＴ５がオンの場合には、各ラインのドレインはＣＯＭノードに接続されてフローティング状態となる。トランジスタＴ５がオンの場合において、蓄積イネーブル信号ＳＤＩがＬレベルのときには、ＰＭＯＳトランジスタＴ6とＮＭＯＳトランジスタＴ7 もオンとなって、ドレイン電圧ＶＰＤｉは電圧ＶＣＣＳＤＩとなる。また、トランジスタＴ5 がオン状態で、読み出しイネーブル信号ＳＤＲ２がＬレベルになると、ＰＭＯＳトランジスタＴ4 もオンとなって、ドレイン電圧ＶＰＤｉは電圧ＶＣＣＳＤＲとなる。また、トランジスタＴ4 〜Ｔ7 のうちトランジスタＴ5 のみがオン状態の場合には、全てのドレインはフローティング状態のＣＯＭノードに接続されてＨｉＺとなる。
【００７０】
なお、トランジスタＴ1 には、蓄積イネーブル信号ＳＤＩがＬレベルの場合に電圧ＶＣＣＳＧＨＩが供給され、信号ＳＤＲがＬレベルの場合に電圧ＶＣＣＳＧＨＲが供給されるようになっている。
【００７１】
即ち、図３の回路は下記表１の状態を得る。なお、表１には、着目している信号のHレベルとLレベルのみ示されている。
図４（ａ）は、図２のソース電圧供給回路ＶＣ２１ないしＶＣ２ｎの構成を示す回路図である。ソース電圧供給回路ＶＣ２ｈは、コンデンサとトランジスタを含み、各種入力信号に応じて、ソース電圧ＶＰＳｈを出力する。
図４（ｂ）は，図４（ａ）におけるＳ１、Ｓ２、Ｓ３及びＳ４の信号を生成するための回路を示す。
各ソース電圧供給回路ＶＣ２ｈは、クリアパルス信号ＣＬの反転信号Ｓ１〜Ｓ３と、プリセット信号ＰＲの正転信号Ｓ４とが入力され、供給されているＶＣＣＳＤＢ及びＶＣＣＶＰＳを用いて、図５のＳＯＵＲＣＥバイアス電圧を発生して、各センサセルのソースに与える。
【００７２】
図４（ｂ）において、信号Ｓ１〜Ｓ３はクリアパルス信号ＣＬの反転信号であり、プリセット信号ＰＲの正転信号Ｓ４は、クリア前ゲートプリセット信号ＰＲと同一論理レベルの信号である。クリアパルス信号ＣＬ及びクリア前ゲートプリセット信号ＰＲがいずれもＬレベルの場合には、反転信号Ｓ１〜Ｓ３はＨレベルであり、プリセット信号ＰＲの正転信号Ｓ４はＬレベルである。従って、ＮＭＯＳトランジスタＴ11，Ｔ13はオンであり、ＰＭＯＳトランジスタＴ12，Ｔ14はオフであり、ＮＭＯＳトランジスタＴ15はオフである。即ち、この場合には、トランジスタＴ14，Ｔ15がオフであるので、ソース電圧供給回路ＶＣ２ｈはソース電圧を供給しない。なお、この時点では、ＮＤ１点の電圧値はグランドレベル（ＧＮＤ）であり、ＮＤ２点の電圧値はＶＣＣＳＤＢである。
【００７３】
また、クリアパルス信号ＣＬがＬレベルで、クリア前ゲートプリセット信号ＰＲがＨレベルの場合には、反転信号Ｓ１〜Ｓ３及びプリセット信号ＰＲの正転信号Ｓ４はＨレベルである。従って、トランジスタＴ11，Ｔ13，Ｔ15はオンであり、トランジスタＴ12，Ｔ14はオフである。即ち、この場合には、ソース電圧ＶＰＳｈは電圧ＶＣＣＶＰＳとなり、また、ＮＤ１点の電圧値はグランドレベル（ＧＮＤ）であり、ＮＤ２点の電圧値はＶＣＣＳＤＢである。従って、この間、コンデンサＣ1 は電圧ＶＣＣＳＤＢまで充電される。
【００７４】
また、クリアパルス信号ＣＬがＨレベルで、クリア前ゲートプリセット信号ＰＲがＬレベルの場合には、反転信号Ｓ１〜Ｓ３及びプリセット信号ＰＲの正転信号Ｓ４はＬレベルである。従って、トランジスタＴ11，Ｔ13，Ｔ15はオフであり、トランジスタＴ12，Ｔ14はオンである。即ち、この場合には、ＮＤ２点の電圧がソース電圧ＶＰＳｈとなる。仮に、この場合の直前に、コンデンサＣ1の電圧がＶＣＣＳＤＢに充電されていれば、トランジスタＴ12がオンすることによってＮＤ１点は電圧ＶＣＣＳＤＢになるので、ＮＤ２点の電圧値はＶＣＣＳＤＢ×２となる。
【００７５】
即ち、図４の回路は下記表２の状態を得る。
図５は、センサセルへ印加するバイアス電圧を説明するための図である。
図５は、各状態における、各セルのゲート電圧、ソース電圧及びドレイン電圧の電圧値を示す。なお、図５ではバイアス電圧の観点から、“蓄積”、“リセット（Ｓ）”、“変調（Ｓ）”、“プリセット”、“クリア”、“リセット（Ｎ）”及び“変調（Ｎ）”の各状態に分けて示している。
【００７６】
図５において、ＧＡＴＥは、セルのゲート電圧であり、選択状態と非選択状態の２つの状態を有する。ＳＯＵＲＣＥは、セルのソース電圧である。ＤＲＡＩＮは、セルのドレイン電圧であり、選択状態と非選択状態の２つの状態を有する。
【００７７】
まず、蓄積状態の場合について説明する。
“蓄積”の状態（以下、蓄積状態という。）のとき、セルアレー中の全てのセルが選択状態とされ、電圧値がＶＣＣＳＧＨＩである電圧が、ゲートに印加される。蓄積状態のとき、非選択のセルはない。蓄積状態のとき、ソースは、ソース電圧供給回路ＶＣ２ｈからのバイアス電圧の供給を受けないが、ゲートにＶＣＣＳＧＨＩの電圧が印加され、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンしているので、ソース・ドレイン間が導通状態になり、蓄積状態ではソースはドレイン電圧（ＶＣＣＳＤＩ）に等しくなる。
【００７８】
次に、“リセット（Ｓ）”の状態（以下、ＲＥＳＳ状態と略す。）の場合について説明する。
選択状態のセルの場合、ＲＥＳＳ状態のとき、電圧値がＬｏ（Ｌレベル）である電圧が、ゲートに印加される。ＲＥＳＳ状態のときは、電圧値がＶＭＰＲである電圧が、ソースに印加される。選択状態のセルの場合、ＲＥＳＳ状態のとき、ゲートにＬｏの電圧が印加され、光信号検出用ＭＯＳトランジスタＰＤＴｒがオフしているので、ソース・ドレイン間が非導通状態になり、ドレインはハイインピーダンス（ＨｉＺ）となる。
【００７９】
また、非選択状態のセルの場合、ＲＥＳＳ状態のときは、電圧値がＬｏ（Ｌレベル）である電圧が、ゲートに印加される。あるセルが非選択状態で、ＲＥＳＳ状態のときは、ドレインはＨｉＺとなる。
“変調（Ｓ）”の状態（以下、ＬＯＡＤＳ状態と略す。）において、選択状態のセルの場合、電圧値がＶＣＣＳＧＨＲである電圧が、ゲートに印加される。選択状態のセルの場合、電圧値がＶＣＣＳＤＲである電圧が、ドレインに印加され、電圧値が（ＶＣＣＳＧＨＲ−ＶｔｈＳ）である電圧が、ソースに出力される。ＬＯＡＤＳ状態では、（ＶＣＣＳＧＨＲ＜ＶＣＣＳＤＲ）の関係が成り立つバイアス電圧を印加する必要がある。
【００８０】
また、非選択状態のセルの場合、ＬＯＡＤＳ状態のとき、電圧値がＬｏである電圧が、ゲートに印加され、電圧値がＶＣＣＳＤＲである電圧が、ドレインに印加される。
続いて、“プリセット”の状態（以下、ＰＲ状態と略す。）の場合について説明する。
選択状態のセルの場合、ＰＲ状態のとき、電圧値がＶＣＣＳＧＨＲである電圧が、ゲートに印加される。ＰＲ状態のとき、電圧値がＶＣＣＶＰＳである電圧が、ソースに印加される。選択状態のセルの場合、ＰＲ状態のとき、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンしているので、ドレインはソースと同じ電圧となる。
【００８１】
また、非選択状態のセルの場合、ＰＲ状態のとき、電圧値がＬｏである電圧が、ゲートに印加され、ドレインはＶＣＣＶＰＳとなる。ＶＳＣｉがＬｏレベルのライン（＝非選択ライン）はＴ５がターンオンし、各ラインが共通ノード（ＣＯＭノード）に接続されてＣＯＭノードがＨｉＺとなる。
【００８２】
“クリア”の状態（以下、ＣＬ状態と略す。）において、選択状態のセルの場合、電圧値が（ＶＣＣＳＤＢ×２）である電圧が、ソースに印加され、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンしているので、ドレインはソースと同じ電圧となる。その結果、電圧値が（ＶＣＣＳＧＨＲ＋ＶＣＣＳＤＢ×２）の電圧が、ゲートに印加される。
【００８３】
また、非選択状態のセルの場合、ＣＬ状態のとき、電圧値がＬｏである電圧が、ゲートに印加され、電圧値がＶＣＣＳＤＲである電圧が、ドレインに印加される。
次に、“リセット（Ｎ）”の状態（以下、ＲＥＳＮ状態と略す。）の場合について説明する。
選択状態のセルの場合、ＲＥＳＮ状態のとき、電圧値がＬｏである電圧が、ゲートに印加される。ＲＥＳＮ状態のとき、電圧値がＶＭＰＲである電圧が、ソースに印加される。選択状態のセルの場合、ＲＥＳＮ状態のとき、ドレインはＨｉＺとなる。
【００８４】
また、非選択状態のセルの場合、ＲＥＳＮ状態のとき、電圧値がＬｏである電圧が、ゲートに印加される。非選択状態のセルの場合、ＲＥＳＮ状態のとき、ドレインはＨｉＺとなる。
なお、クリアパルス信号ＣＬがＬレベルの期間では、図３のＮＭＯＳトランジスタＴ5がターンオンしている。従って、ＲＥＳＳ状態でもＮＭＯＳトランジスタＴ5はターンオンしてドレインはＣＯＭノードに接続される。読み出しイネーブル信号ＳＤＲ２は、ＲＥＳＳ状態とＲＥＳＮ状態でＨレベルとなるので、ＰＭＯＳトランジスタＴ4がターンオフし、ＣＯＭノードはフローティングとなる。
【００８５】
“変調（Ｎ）”の状態（以下、ＬＯＡＤＮ状態と略す。）において、選択状態のセルの場合、電圧値がＶＣＣＳＧＨＲである電圧が、ゲートに印加される。ＬＯＡＤＮ状態のとき、電圧値がＶＣＣＳＤＲである電圧が、ドレインに印加され、電圧値が（ＶＣＣＳＧＨＲ−ＶｔｈＮ）である電圧が、ソースに出力される。
【００８６】
また、非選択状態のセルの場合、ＬＯＡＤＮ状態のとき、電圧値がＬｏである電圧が、ゲートに印加され、電圧値がＶＣＣＳＤＲである電圧が、ドレインに印加される。
ＬＯＡＤＳ状態と同様に、ＬＯＡＤＮ時も図３のＴ５がターンオンしているのでドレインはＣＯＭノード（＝ＨｉＺ）に接続される。
【００８７】
図６は、センサの読み出しラインとクリアラインを説明するための図である。
【００８８】
図６に示すように、ｍ×ｎの画素マトリックスにおいて、各ラインが第１のラインから第ｍのラインまで順番に走査される。読み出しラインは、光量に応じた信号が読み出されるラインであり、クリアラインは、各セルに蓄積された電荷がクリアされるラインである。第１ラインから順番に走査が行われるので、クリア用選択信号に基づいてクリアされたラインの各セルに、その後に受光した光量に応じてホールが生成される。クリア後、読み出しライン選択信号ＶＳＢｉによって読み出されるまでの時間が露出時間となる。露出時間は、読み出しラインとクリアライン間のライン数ｄl に比例し、シャッタースピードの設定、すなわち、１Ｈ（Ｈは水平ライン数を示す。以下同じ。）からｍＨの範囲（あるいは（１フレーム＋１Ｈ以上でもよい）の設定によって変更することができる。
【００８９】
図７は、垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣのタイミングを示すタイミングチャートである。
垂直同期信号ＶＳＹＮＣは、周期ｔ１毎に発生される、ｔ２時間長さのタイミングパルスである。水平同期信号ＨＳＹＮＣは、周期ｔ３毎に発生される、ｔ４時間長さのタイミングパルスである。垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣは、信号処理ＬＳＩ２のタイミングジェネレータ２６からイメージセンサＬＳＩ１へ供給される。
【００９０】
垂直同期信号ＶＳＹＮＣが供給されると、読み出しライン用シフトレジスタ５は、選択信号ＶＳＢｉを順次出力する。垂直同期信号ＶＳＹＮＣの供給後の周期ｔ１内において、水平同期信号ＨＳＹＮＣが、センサセルアレイ３のライン数（＝ｍ）だけ出力される。そして、水平同期信号ＨＳＹＮＣが出力されている期間ｔ４内であってかつＶＧＵＰがＬの期間に、上述した信号成分の読み出し、クリア、そしてオフセット成分の読み出しの動作が行われる期間が存在する。このＶＧＵＰがＬの期間は、Ｈブランキング期間中の所定の期間に設定される。Ｈブランキング期間については、後で図９を用いて詳述する。
【００９１】
周期ｔ３内の期間ｔ４後の期間ｔ５内に、ｎ個の信号成分とオフセット成分のアナログ信号ＶＯＵＴＳとＶＯＵＴＮが出力される。
次に、イメージセンサＬＳＩ１のタイミングジェネレータ（以下、ＴＧという）１３の回路構成について図８を参照して説明する。
図８は、図１のイメージセンサＬＳＩ１のＴＧ１３の構成を示す回路ブロック図である。
【００９２】
ＴＧは、シリアルコントロールブロック７１、マスタタイミング制御ブロック７２、センサレジスタブロック７３、シャッターコントロール部（シャッタスピード上限制御部）７４、フレームコントロール部７５、Ｈ・Ｖカウンタ７６、垂直スキャン制御ブロック７７、水平スキャン制御ブロック７８、アナログ制御ブロック７９を含む。
【００９３】
シリアルコントロールブロック７１には、当該シリアルコントロールブロック７１と、信号処理ＬＳＩ２のレジスタ１４との間のインターフェース信号である３線シリアルＩ／Ｆ信号が入出力される。
マスタタイミング制御ブロック７２には、信号処理ＬＳＩ２のＴＧ２６からセンサ駆動クロックＳＣＬＫ，水平同期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣが入力される。またＴＧ１３には、信号処理ＬＳＩ２からのクロック指定信号ＣＬＫ＿ＳＥＬと、スタンバイ信号ＳＴＡＮＤＢＹが入力されている。
【００９４】
シリアルコントロールブロック７１は、信号処理ＬＳＩ２のレジスタ２３に書き込まれているシャッタスピードの設定データ，レギュレータ８の設定データ及びシステムクロック情報などをシリアルＩ／Ｆ信号として入力し、これらのデータについてライトデータ，ライトアドレス及びライトストローブ信号ＷＲを出力し、センサレジスタブロック７３に供給する。
【００９５】
前記センサレジスタブロック７３は、上記の入力信号に応じて、ラインシャッタスピード設定信号，フレームシャッタスピード設定信号，フレームモード設定信号，クリアパルス幅制御設定信号，クリアパルス印加回数設定信号，ゲイン設定信号及びレギュレータ電圧設定信号を出力する。
一方、マスタタイミング制御ブロック７２は、前述の各種入力信号に基づいて、ピクセルクロック，水平リセットパルス，垂直リセットパルス及びリセット信号を出力する。
【００９６】
シャッタコントロール部（シャッタスピード上限制御部）７４には、センサレジスタブロック７３からのラインシャッタスピード設定信号及びフレームシャッタスピード設定信号が入力され、出力としてラインシャッタスピードデータ及びフレームシャッタスピードデータを出力する。
【００９７】
フレームコントロール部７５には、前記マスタタイミング制御ブロック７２からのピクセルクロック，垂直リセットパルス及びリセット信号と、前述のスタンバイ信号ＳＴＡＮＤＢＹが入力され、出力としてフレームカウント値，フレーム制御データ及びバリッド（ＶＡＬＩＤ）制御信号を出力する。
また、Ｈ・Ｖカウンタ７６には、前記マスタタイミング制御ブロック７２からのピクセルクロック，水平リセットパルス，垂直リセットパルス及びリセット信号が入力され、出力としてラインカウント値及びピクセルカウント値を出力する。
【００９８】
垂直スキャン制御ブロック７７には、入力として、前記シャッタコントロール部７４からのラインシャッタスピードデータ及びフレームシャッタスピードデータ、前記フレームコントロール部７５からのフレームカウント値，フレーム制御データ及びバリッド（ＶＡＬＩＤ）制御信号、前記センサレジスタブロック７３からのクリアパルス幅制御設定信号及びクリアパルス印加回数設定信号、前記マスタタイミング制御ブロック７２からのピクセルクロック及びリセット信号、クロック指定信号ＣＬＫ＿ＳＥＬ、前記Ｈ・Ｖカウンタ７６からのラインカウント値及びピクセルカウント値が入力される。
【００９９】
垂直スキャン制御ブロック７７は、出力としてクリアライン用シフトデータＡＶ，クリアライン用シフトクロックＶＣＬＫ＿ＡＳＲ，クリアライン用シフトレジスタリセット信号ＶＳＦＲＡ＿ＲＳＴ，クリアライン選択イネーブル信号ＣＬＳ，読み出しライン用シフトデータＢＶ，読み出しライン用シフトクロックＶＣＬＫ＿ＢＳＲ，読み出しライン用シフトレジスタリセット信号ＶＳＦＲＢ＿ＲＳＴ，読み出しライン選択イネーブル信号ＶＳＭ，蓄積時全ライン選択信号ＶＧＵＰ，蓄積イネーブル信号ＳＤＩ，読み出しイネーブル信号ＳＤＲ，クリア前ゲートプリセット信号ＰＲ，クリアパルスＣＬを出力する。
【０１００】
水平スキャン制御ブロック７８には、入力として、前記フレームコントロール部７５からのバリッド（ＶＡＬＩＤ）制御信号、前記Ｈ・Ｖカウンタ７６からのラインカウント値及びピクセルカウント値、前記センサレジスタブロック７３からのクリアパルス幅制御設定信号、前記マスタタイミング制御ブロック７２からのピクセルクロック及びリセット信号、クロック指定信号ＣＬＫ＿ＳＥＬが入力される。
【０１０１】
水平スキャン制御ブロック７８は、出力としてラインメモリ選択用シフトデータＡＨ，ラインメモリ選択用シフトクロックＣＩＮ，ラインメモリ選択イネーブル信号ＨＳＣ＿ＣＫ，蓄積信号用ラインメモリリセット信号ＲＥＳＳ，蓄積信号用ラインメモリデータロード信号ＬＯＡＤＳ，オフセット用ラインメモリリセット信号ＲＥＳＮ，オフセット用ラインメモリデータロード信号ＬＯＡＤＮを出力する。
【０１０２】
上記のクロック指定信号ＣＬＫ＿ＳＥＬは、システムクロック信号ＣＬＫＩＮの周波数の高低を示す信号であるが、このＣＬＫ＿ＳＥＬは垂直スキャン制御ブロック７７及び水平スキャン制御ブロック７８に供給されている。各制御ブロック７７及びク７８では、クロック指定信号ＣＬＫ＿ＳＥＬのＨ，Ｌレベルに応じて各ブロック７７及びク７８から出力される各種センサ駆動信号の出力タイミングを制御できるようになっている。
【０１０３】
アナログ制御ブロック７９には、前記フレームコントロール部７５からのバリッド（ＶＡＬＩＤ）制御信号、前記Ｈ・Ｖカウンタ７６からのラインカウント値及びピクセルカウント値、前記センサレジスタブロック７３からのゲイン設定信号、スタンバイ信号ＳＴＡＮＤＢＹが入力され、出力としてアナログアンプゲイン制御信号，アンプ用駆動クロックＣＤＬ，スタンバイ制御信号を出力する。
【０１０４】
そして、前記フレームコントロール部７５からのバリッド（ＶＡＬＩＤ）制御信号はＶＡＬＩＤ信号としてＴＧ１３から信号処理ＬＳＩ２へ出力されるようになっている。
また、前記センサレジスタブロック７３からのレギュレータ電圧設定信号と、前記アナログ制御ブロック７９からのスタンバイ制御信号とは、図１のイメージセンサＬＳＩ１のセンサ駆動バイアス発生用レギュレータ８に入力される。
【０１０５】
前記アナログ制御ブロック７９からのアナログアンプゲイン制御信号とアンプ用駆動クロックＣＤＬとは、図１のイメージセンサＬＳＩ１の出力アンプ１２の制御用信号となる。
【０１０６】
図９はセンサセルアレイ３の光電変換を制御する各信号を示すタイミングチャートである。センサセルアレイ３は、“蓄積”、“リセット（Ｓ）”、“変調（Ｓ）”、“プリセット”、“クリア”、“リセット（Ｎ）”及び“変調（Ｎ）”の各状態の繰返しによって、光学像を電気信号に変換して出力する。図９はこれらの各状態における信号の様子を示している。センサセルアレイ３は、図７の垂直同期信号ＶＳＮＹＣ及び水平同期信号ＨＳＹＮＣを単位時間とした所定のフレームレートで動作する。
【０１０７】
図９の例では、あるラインカウント信号ＲＯＷＣＴにおいて、ＨＳＹＮＣが、ピクセルクロック信号ＰＸＬＣＴが１から８０までＬレベルであり、さらにＰＸＬＣＴが５から２２までがＬＯＡＤＳ（リセット（Ｓ）＋変調（Ｓ））状態に、ＰＸＬＣＴが２７から４４までがＣＬ（プリセット＋クリア）状態に、ＰＸＬＣＴが４５から６３までがＬＯＡＤＮ（リセット（Ｎ）＋変調（Ｎ））状態に割り当てられている。
【０１０８】
なお、各制御信号はＴＧ１３によって生成され出力される。ＴＧ１３は、論理回路で構成されるが、その論理回路は、Ｖｅｒｉｌｏｇ−ＨＤＬ、ＶＨＤＬ等のＨＤＬ（Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ：ハードウエア記述言語）を利用した設計システムを用いれば、自動設計することができる。
【０１０９】
先ず、蓄積状態について説明する。
図７に示すＨブランキング期間中の所定期間（図９の第５ピクセル〜第６３ピクセル）以外の期間が蓄積期間である。蓄積期間には、全画素が蓄積状態となる。この期間には、蓄積時全ライン選択信号ＶＧＵＰはＨレベルで、蓄積イネーブル信号ＳＤＩ及びクリアパルス信号ＣＬはＬレベルである。図２に示すように、蓄積時全ライン選択信号ＶＧＵＰがＨレベルとなることによって全てのライン選択信号ＶＳＣｉがＨレベルとなり、ドレイン・ゲート電圧供給回路ＶＣ１ｉの動作を示す上記表１に示すように、ゲート電圧ＶＰＧｉはＶＣＣＳＧＨＩとなる。また、ドレイン電圧ＶＰＤｉは電圧ＶＣＣＳＤＩとなる。また、この期間には、クリア前ゲートプリセット信号ＰＲもＬレベルであり、ソース電圧供給回路ＶＣ２ｈの動作を示す上記表２に示すように、ソース電圧供給回路ＶＣ２ｈはソース電圧を供給しない。この場合には、セルアレー中の全てのセルのソースは、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンしドレイン電圧に一致する。
【０１１０】
Ｈブランキング期間の第５ピクセルにおいて蓄積期間は終了し信号読み出しが開始される。この信号読み出しのための期間（ＬＯＡＤＳ，ＣＬ，ＬＯＡＤＮ期間）においても、受光光量に基づくホールの蓄積は継続されるが、各セルは蓄積期間とは異なる設定値に設定される。また、信号読み出しのための期間には、クリアライン、読み出しライン又は非選択ラインでは、各セルは個別の設定値に設定される。
【０１１１】
先ず、リセット（ｓ）状態について説明する。図９に示すように、この期間においても、全てのセルに共通の設定が行われる。
図９に示すように、クリアパルス信号ＣＬ及びクリア前ゲートプリセット信号ＰＲはＬレベルであり、ソース電圧供給回路ＶＣ２ｈはソース電圧を供給しない。この期間においては、蓄積信号用ラインメモリリセット信号ＲＥＳＳがハイアクティブとなり、図２のスイッチＳＷ２２がオンとなって、ラインメモリを構成するコンデンサＣ2 の端子電圧はＶＭＰＲにチャージされる。更に、蓄積信号用ラインメモリデータロード信号ＬＯＡＤＳ及びラインメモリデータロード信号ＬＯＡＤもハイアクティブとなり、スイッチＳＷ２１及びスイッチＳＷ１１がオンとなって、ソースラインを電圧ＶＭＰＲで初期化する。
【０１１２】
一方、蓄積時全ライン選択信号ＶＧＵＰはＨからＬに変化し、全てのライン選択信号ＶＳＣｉはＬレベルに変化する。従って、表１に示すように、ゲート電圧ＶＰＳＧｉは全てＬ（ＧＮＤ）レベルとなる。また、蓄積イネーブル信号ＳＤＩはＨレベルであり、ＳＤＲ２もHレベルであるため、表１に示すように、図３中のＴ５がターンオンしているので、全てのセルのドレインは共通に接続され（ＣＯＭノード）、そのＣＯＭノードはＨｉｚ状態となる。
【０１１３】
次に、変調（ｓ）状態について説明する。
図９に示すように、ＣＬ，ＰＲはＬレベルを維持しており、ソース電圧供給回路ＶＣ２ｈはソースラインに電圧を供給していない。各セルに設定した電圧値に応じた出力がソースラインを介して出力される。即ち、クリアライン及び非選択ラインについてはライン選択信号ＶＳＣｉはＬレベルのままであり、ゲート電圧はＬ（ＧＮＤ）レベルである。また、読み出しイネーブル信号ＳＤＲ２もＬレベルであるので、ドレイン電圧ＶＰＤｉはＶＣＣＳＤＲとなる。
【０１１４】
読み出しラインについてはライン選択信号ＶＳＣｉはＨレベルである。クリアパルス信号ＣＬ及び信号ＳＤＲがＬレベルであるので、ゲート電圧ＶＰＧｉはＶＣＣＳＧＨＲである。ドレイン電圧ＶＰＤｉはＶＣＣＳＤＲである。これにより、ソース電圧ＶＰＳｉには電圧（ＶＣＣＳＧＨＲ−ＶｔｈＳ）が現れる。なお、ＶｔｈＳは、蓄積されたホールに応じて変化する。ソースラインの電圧（ＶＣＣＳＧＨＲ−ＶｔｈＳ）は、スイッチＳＷ２１を介してラインメモリを構成する各コンデンサＣ2 に蓄積される。
【０１１５】
次に、相関２重サンプリング処理のために、読み出しラインの各セルに蓄積されているホールを除去（クリア）するためのＣＬ状態を設定する。ホールの除去のためには極めて高い電圧をゲートに印加する必要があり、クリア状態の前にプリセット状態を設定して、倍圧回路を利用して高電圧を得るようになっている。なお、読み出しラインのクリアと同時にクリアラインの各セルのクリアも行うようになっている。
【０１１６】
先ず、プリセット状態においては、読み出しラインとクリアラインについては、ライン選択信号ＶＳＣｉはＨレベルである。クリアパルス信号ＣＬ及び信号ＳＤＲはＬレベルであるので、ゲート電圧ＶＰＧｉはＶＣＣＳＧＨＲである。なお、非選択ラインについては、ライン選択信号ＶＳＣｉがＬレベルであるので、ゲート電圧はＬ（ＧＮＤ）レベルである。
【０１１７】
また、クリアパルス信号ＣＬはＬレベルで、クリア前ゲートプリセット信号ＰＲはＨであるので、表２に示すように、全ソースラインの電圧ＶＰＳｈは電圧ＶＣＣＶＰＳ（例えば０Ｖ）にリセットされる。また、図４のコンデンサＣ1 は電圧ＶＣＣＳＤＢがチャージされ、ＮＤ２点は電圧ＶＣＣＳＤＢとなる。なお、蓄積イネーブル信号ＳＤＩ及び読み出しイネーブル信号ＳＤＲ２はＨレベルであるので、ドレインは、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンして、ソースと同電位になる。
【０１１８】
次に、クリア状態においては、クリア前ゲートプリセット信号ＰＲがＨレベルからＬレベルに変化し、クリアパルス信号ＣＬがＬレベルからＨレベルに変化する。この場合には、表２に示すように、ソースラインは電圧ＶＣＣＳＤＢ×２に変化する。また、読み出しラインとクリアラインについては、クリアパルス信号ＣＬ及びライン選択信号ＶＳＣｉがＨレベルであるので、表１に示すように、ゲートはフローティング状態となる。従って、ソースとゲートとのカップリング容量によって、ゲート電圧ＶＰＧｉは（ＶＣＣＳＤＢ×２＋ＶＣＣＳＧＨＲ）となる。また、ドレインはプリセット状態時と同様に、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンして、ソースと同電位になる。
【０１１９】
一方、非選択ラインについては、ゲート電圧ＶＰＧｉはＬ（ＧＮＤ）レベルのままであり、ドレイン電圧ＶＰＤｉは、トランジスタＴ4 がオンとなるので、ＶＣＣＳＤＲとなる。
【０１２０】
次に、リセット（Ｎ）状態を経て、変調（Ｎ）状態に移行する。これらのリセット（Ｎ）状態及び変調（Ｎ）状態は、夫々リセット（ｓ）状態及び変調（ｓ）状態と略同様の信号が設定される。即ち、リセット（Ｎ）状態においては、蓄積信号用ラインメモリリセット信号ＲＥＳＳ，蓄積信号用ラインメモリデータロード信号ＬＯＡＤＳに夫々代えてオフセット用ラインメモリリセット信号ＲＥＳＮ，オフセット用ラインメモリデータロード信号ＬＯＡＤＮがハイアクティブとなる。これにより、スイッチＳＷ３２がオンとなって、ノイズ読み出し用のラインメモリを構成するコンデンサＣ3 がＶＭＰＲにチャージされる。更に、スイッチＳＷ３１及びスイッチＳＷ１１がオンとなって、ソースラインは電圧ＶＭＰＲで初期化される。
【０１２１】
変調（Ｎ）状態においては、クリアパルス信号ＣＬ，クリア前ゲートプリセット信号ＰＲはＬレベルであり、ソース電圧供給回路ＶＣ２ｈはソースラインに電圧を供給しない。クリアライン及び非選択ラインについてはライン選択信号ＶＳＣｉはＬレベルであり、ゲート電圧ＶＰＧｉはＬ（ＧＮＤ）である。また、読み出しイネーブル信号ＳＤＲ２もＬレベルであるので、ドレイン電圧ＶＰＤｉはＶＣＣＳＤＲとなる。
【０１２２】
読み出しラインについてはライン選択信号ＶＳＣｉはＨレベルである。クリアパルス信号ＣＬ及び信号ＳＤＲがＬレベルであるので、ゲート電圧ＶＰＧｉはＶＣＣＳＧＨＲである。ドレイン電圧ＶＰＤｉはＶＣＣＳＤＲである。これにより、ソース電圧ＶＰＳｈには電圧（ＶＣＣＳＧＨＲ-ＶｔｈＮ）が現れる。このソースに現れる電圧は、直前にクリア状態に設定されていることから、オフセット成分に対応したものとなっている。ソースラインの電圧（ＶＣＣＳＧＨＲ−ＶｔｈＮ）は、スイッチＳＷ３１を介してラインメモリを構成する各コンデンサＣ3 に蓄積される。
【０１２３】
こうして、コンデンサＣ2 には信号成分が蓄積され、コンデンサＣ3 にはオフセット成分が蓄積される。水平シフトレジスタ１１からの選択信号ＨＳＣＡＮｈによって、スイッチＳＷ２３，ＳＷ３３が順番にオンになることで、コンデンサＣ2 ，Ｃ3 に蓄積された電圧が夫々出力アンプ３６，３８を介してＶＯＵＴＳ，ＶＯＵＴＮとして出力される。
【０１２４】
ところで、前述したように、固体撮像素子であるイメージセンサＬＳＩ１のＴＧ１３は、一つの制御信号として有効信号ＶＡＬＩＤを信号処理ＬＳＩ２のＴＧ２６へ供給する。有効信号ＶＡＬＩＤは、イメージセンサＬＳＩ１から有効な画像データが出力されていることを示す信号である。すなわち、ＴＧ１３は、イメージセンサＬＳＩ１の動作状態に応じて、イメージセンサＬＳＩ１の出力が有効か否かを示す有効信号ＶＡＬＩＤを信号処理ＬＳＩ２へ出力する手段を備えている。或いは、有効信号ＶＡＬＩＤは、イメージセンサＬＳＩ１の動作状態に応じて、信号処理ＬＳＩ２に対して信号処理動作を行わせるか否かを制御する制御信号である、とも言える。この信号がアクティブなときは、有効な画像データがイメージセンサＬＳＩ１から出力されているので、信号処理ＬＳＩ２はそのときの画像データを有効として測光等に使用できることを知り、当該画像データを用いて測光データを算出するなどの信号処理動作を行うことができる。
【０１２５】
図１０は、有効信号ＶＡＬＩＤ生成の条件を示している。
図１０(a)は有効信号の生成条件の第１の例を示すものであり、イメージセンサＬＳＩ１内のＴＧ１３における有効信号を出力する手段は、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間の４つの期間を示す信号が、ノア（ＮＯＲ）ゲート８１に入力されており、出力として有効信号ＶＡＬＩＤを出力する構成となっている。アイドルフレームは、センサ起動直後の空きフレームである。間引きフレームについては、後述する。
【０１２６】
図１０(a)の構成では、イメージセンサＬＳＩ１内のＴＧ１３における有効信号を出力する手段は、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間の全ての期間が非アクティブのとき、すなわち、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間のうちのどの期間にも該当しない期間のときのみ、イメージセンサＬＳＩ１から有効な画素データであることを示す有効信号を出力し、信号処理ＬＳＩ２に処理動作を行わせることができる。
【０１２７】
図１０(b)は有効信号の第２の生成条件を示すものであり、イメージセンサＬＳＩ１内のＴＧ１３における有効信号を出力する手段は、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間，最終ラインカウント値を示す期間の５つの期間を示す信号が、ノア（ＮＯＲ）ゲート８２に入力されており、出力として有効信号ＶＡＬＩＤを出力する構成となっている。
【０１２８】
前記最終ラインカウント値とは、ＯＢ領域を含めたセンサセルアレイ３が例えば７１２×５００のセルで構成されている場合には、水平ラインの最終ラインカウント値は５００である。従って、前記の最終ラインカウント値を示す期間とは、ラインカウント値が５００番目の水平ラインの期間を意味している。
【０１２９】
図１０(b)の構成では、イメージセンサＬＳＩ１内のＴＧ１３における有効信号を出力する手段は、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間，最終ラインカウント値を示す期間の全ての期間が非アクティブのとき、すなわち、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間，最終ラインカウント値を示す期間のうちのどの期間にも該当しない期間のときのみ、イメージセンサＬＳＩ１から有効な画素データであることを示す有効信号を出力し、信号処理ＬＳＩ２に処理動作を行わせることができる。
【０１３０】
図１０(c)は有効信号の第３の生成条件を示すものであり、イメージセンサＬＳＩ１内のＴＧ１３における有効信号を出力する手段は、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間，最終ラインカウント値を示す期間の５つの期間を示す信号が、ノア（ＮＯＲ）ゲート８３に入力されており、このノア出力信号と、イメージセンサＬＳＩ１内の蓄積信号用，オフセット信号用ラインメモリ９，１０によるラインメモリ読み出し期間を示す信号とが、アンド（ＡＮＤ）ゲート８４に入力されており、出力として有効信号ＶＡＬＩＤを出力する構成となっている。
【０１３１】
前記ラインメモリ読み出し期間とは、ＯＢ領域を含めたセンサセルアレイ３が例えば７１２×５００のセルで構成されている場合には、例えば水平方向に並んだ７１２個のピクセル（画素）に対応する第１の番号目のピクセルのカウント値の１つ前から第７１２番目のピクセルのカウント値の１つ後までの範囲である７１４ピクセルカウント期間を意味している。
【０１３２】
図１０(c)の構成では、イメージセンサＬＳＩ１内のＴＧ１３における有効信号を出力する手段は、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間，最終ラインカウント値を示す期間の全ての期間が非アクティブでかつ前記ラインメモリ読み出し期間がアクティブのとき、すなわち、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間，最終ラインカウント値を示す期間のうちのどの期間にも該当しない期間でかつラインメモリ読み出し期間に該当する期間のときのみ、イメージセンサＬＳＩ１から有効な画素データであることを示す有効信号を出力し、信号処理ＬＳＩ２に処理動作を行わせることができる。
【０１３３】
図１１は、図１０(c)におけるラインメモリ読み出し期間を説明するための図であり、上記のピクセルカウント値ＰＸＬＣＴと、水平同期信号ＨＳＹＮＣとのタイミング関係に関連して、ラインメモリ読み出し期間を示す信号ＬＭＲＰのタイミング関係を示している。ピクセルカウント値ＰＸＬＣＴは、小さなブロック１つが１ピクセルカウントに相当しこの小ブロックを右方向にカウントするごとに１カウント増加していく。信号ＬＭＲＰのハイレベルの期間がラインメモリ読み出し期間に相当し、画像データが出力される期間の前後±１のピクセルカウント値の範囲となっている。
【０１３４】
さらに、本発明の画像処理装置において、前記Ｈブランキング期間は、前記イメージセンサＬＳＩ１に電荷を蓄積する蓄積状態が１フレーム以上続く場合には、その蓄積状態内のＨブランキング期間におけるＨブランキング動作を非アクティブとすることが好ましい。
【０１３５】
これは、通常の（１フレーム以下の）蓄積状態で与えられるバイアス条件はノイズの発生しにくい電圧値に設定されているが、蓄積状態が１フレーム以上続く場合に、１フレーム以上のシャッタスピードに対応していないために、定期的なＨブランキング期間が入ると、蓄積状態でのバイアス条件が解除され、ノイズの発生し易いバイアス状態を生ずる。これを防止するため、蓄積状態が１フレーム以上続いた場合、蓄積期間における定期的なＨブランキング期間を非アクティブ、すなわち、定期的なＨブランキング動作を停止させることで、蓄積状態のノイズの発生しにくいバイアス条件を継続可能とする。
【０１３６】
図１２に、シャッタスピードの期間が１フレームを越えた場合の垂直同期信号とシャッタスピードとのタイミング関係を示している。
【０１３７】
例えば、図１２に示すように、フォーカルプレーンシャッタのクリア用シフトデータＡＶ（図８並びに図６参照）を印加後、フレーム単位或いはライン＋フレーム後に読み出し動作を行う構成で、前記クリア用シフトデータＡＶから読み出しライン用シフトデータＢＶまでの時間（＝シャッタスピードの期間）はセンサセルのバイアス条件が変化しない構成とする。図１２では、シャッタスピードが１フレームを越える期間、すなわちライン＋フレームの期間の例を示している。
【０１３８】
このような構成によれば、１フレーム以上の蓄積を行う場合でも、蓄積状態が続いている期間内にＨブランキング動作期間が入らず、蓄積状態のバイアス条件（すなわち、ノイズの発生しにくいバイアス状態）を継続的に与えることができ、蓄積状態のバイアスを解除することによる暗電流及びノイズの増加を防止できる。
【０１３９】
また、本発明の画像処理装置において、イメージセンサＬＳＩ１に設けられる前述の有効信号を出力する手段は、前記イメージセンサＬＳＩ１が常に正常な画像データを出力している条件設定状態のときに、設定条件と異なる画像データとなった場合に有効信号を非アクティブとし、設定条件と同じ画像データの場合に有効信号をアクティブとするものである、と表現することができる。
【０１４０】
なお、前記の設定条件と異なる画像データとは、フレームレート，シャッタスピード，スキャンの向きなどの状態設定を変更した場合の画像データであることを意味している。スキャンの向きとは、蓄積された１画面分の画像データにおける画面上側から下側へスキャンする正方向スキャン、及びこれと反対の、蓄積された１画面分の画像データにおける画面下側から上側へスキャンする逆方向スキャンのことである。
【０１４１】
このような構成によれば、設定条件と異なる画像データとなった場合には、不安定な画像状態に至った場合であるから、画像の明るさ測定などに用いることはできないので、イメージセンサＬＳＩ１からの有効信号を非アクティブとして無効な画像データであることを信号処理ＬＳＩ２に知らせることができる。即ち、フレームレート，シャッタスピード，スキャンの向きなどの状態設定を変更した場合の画像データは、明らかに不安定な画像状態のデータであるから、画像の明るさ測定などに用いることはできない旨、信号処理ＬＳＩ２に知らせることができる。
【０１４２】
ところで、従来の閾値電圧変調方式のＭＯＳ型固体撮像素子では、フレームレートを下げて動作させる場合、シャッタスピード（蓄積期間）及びＨブランキング期間が長くなり、特にＨブランキング期間が長くなることによりノイズ成分が増加する。従って、ノイズ軽減のためにはあまり低いフレームレート（ここでは１５ｆｐｓより低いフレームレートを言う）での動作が難しかった。
【０１４３】
その対策として、本発明の画像処理装置では、低いフレームレートで動作させる場合、１フレームの期間及びＨブランキング期間は一定であるが、イメージセンサＬＳＩ１からの有効信号ＶＡＬＩＤをフレーム単位で間欠的に非アクティブとする手法で、すなわち、フレーム単位で間引くフレーム数（単位時間当たりフレーム数）を増加させることで、実質的にフレームレートを低下させる。つまり、フレームレートの低下に応じて、有効信号をフレーム単位で非アクティブとする割合を増加させることにより、信号処理ＬＳＩ２において信号処理するフレーム数を減ずるように構成する。
【０１４４】
まず、イメージセンサＬＳＩ１内のレジスタ１４にフレームレート設定レジスタを設け、(1)シャッタスピードによりフレームレートが可変になるモード、(2)１５ｆｐｓ固定モード、(3)７．５ｆｐｓ固定モード、(4)５ｆｐｓ固定モードを設定可能な構成とする。このレジスタ設定は、前述したようにイメージセンサＬＳＩ１のレジスタ１４と信号処理ＬＳＩ２のレジスタ２３とは、常に同じデータを保持するようになっているので、レジスタ２３に前記(1)〜(4)の４つのモードのいずれかを設定するとそのデータは３線シリアルインターフェース１５を介して、レジスタ１４に書き込まれる。イメージセンサＬＳＩ１では、レジスタ１４に設定されたモードのデータに基づいて、ＴＧ１３が有効信号ＶＡＬＩＤの出力タイミング、すなわち、非アクティブ期間の設定を変更することが可能となる。
【０１４５】
図１３に、フレームレートを変更した場合の垂直同期信号ＶＳＹＮＣと有効信号ＶＡＬＩＤとのタイミング関係を示している。図１３(a)は１５ｆｐｓ固定モードの場合、図１３(b)は７．５ｆｐｓ固定モードの場合、図１３(c)は５ｆｐｓ固定モードの場合、を示している。垂直同期信号ＶＳＹＮＣの時間、即ち、１フレームの期間は常に一定である。
【０１４６】
１５ｆｐｓ固定モードの場合は、有効信号ＶＡＬＩＤをアクティブにし続け、後段の信号処理ＬＳＩ２で連続で処理を行う。
【０１４７】
７．５ｆｐｓ固定モードの場合は、有効信号ＶＡＬＩＤを１フレームおきにアクティブとし、後段の信号処理ＬＳＩ２で１フレームおきの間欠動作を行うことで、１５ｆｐｓ固定モードの場合の半分のフレームレートを実現している。
【０１４８】
５ｆｐｓ固定モードの場合は、有効信号ＶＡＬＩＤを１フレーム分アクティブとし、２フレーム分非アクティブとし、後段の信号処理ＬＳＩ２で２フレームおきに間欠動作を行うことで、１５ｆｐｓ固定モードの場合の１／３のフレームレートを実現している。
【０１４９】
７．５ｆｐｓ固定モードの場合と、５ｆｐｓ固定モードの場合において、有効信号ＶＡＬＩＤが間欠的に非アクティブとなるフレーム期間を、間引きフレームと呼んでいる。７．５ｆｐｓ固定モードの場合は、２フレームに１つが間引きフレームであり、５ｆｐｓ固定モードの場合は、３フレームに２つが間引きフレームとなる。
【０１５０】
このような構成によれば、低いフレームレートで動作させる場合、信号処理ＬＳＩ２へ送出するフレームを間引いてフレーム数を減じることにより、Ｈブランキング期間を長くすることなく低フレームレートを実現している。明るい環境下でも、ノイズの少ない低フレームレート（具体的には１５ｆｐｓより低いフレームレート）の動作が可能となり、画質を改善することが可能となる。さらに、フレームの間引きによりイメージセンサＬＳＩ１の内部動作並びに後段の信号処理ＬＳＩ２の動作を抑えることが可能となり、消費電流の低減が可能となる。
【０１５１】
以上説明した本発明の実施の形態によれば、閾値電圧変調方式のＭＯＳ型固体撮像素子と、前記固体撮像素子の出力を信号処理する信号処理部を含む画像処理装置において、前記固体撮像素子は、その動作状態に応じて、前記固体撮像素子の出力が有効か否かを示す有効信号を前記信号処理部へ出力することにより、固体撮像素子が有効な画素データを送出するときは、有効信号をアクティブとして信号処理部に現在の画素データが有効であることを知らせ、固体撮像素子が露光状態（蓄積状態）にあるときは有効信号を非アクティブとして信号処理部に現在の画素データが無効であることを知らせるようにしたので、暗い環境下でシャッタスピードの設定範囲を１フレーム以上に長く設定しても、露光状態（蓄積状態）では信号処理部で無用な信号処理を行わなくても済む。
【０１５２】
さらに、低フレームレートで動作させる場合、明るい環境下でも、ノイズが少なく画質の改善された動作が可能となり、かつ固体撮像素子内部動作並びに後段の信号処理部の動作を抑えて電力消費を低減することができる。
【０１５３】
尚、上記実施の形態は、固体撮像素子として閾値電圧変調方式のＭＯＳ型イメージセンサを例に説明したが、閾値電圧変調方式のＭＯＳ型イメージセンサに限定されるものではなく、他の方式のイメージセンサについても適応可能であることは言うまでも無い。
【図面の簡単な説明】
【図１】本発明の実施の形態に係わる画像処理装置の構成を示すブロック図である。
【図２】本発明の実施の形態に係わるイメージセンサＬＳＩの構成を示す回路図である。
【図３】本発明の実施の形態に係わるドレイン・ゲート電圧供給回路の構成を示す回路図である。
【図４】本発明の実施の形態に係わるソース電圧供給回路の構成を示す回路図である。
【図５】本発明の実施の形態に係わるセンサセルへ印加するバイアス電圧を説明するための図である。
【図６】本発明の実施の形態に係わる、センサの読み出しラインとクリアラインを説明するための図である。
【図７】本発明の実施の形態に係わる垂直同期信号と水平同期信号のタイミングを示すタイミングチャートである。
【図８】本発明の実施の形態に係わるイメージセンサＬＳＩのタイミングジェネレータの構成を示す回路ブロック図である。
【図９】本発明の実施の形態に係わるＨブランキング期間における各状態における各信号の状態を説明するためのタイミングチャートである。
【図１０】本発明の実施の形態に係わるイメージセンサＬＳＩから出力される有効信号生成の条件を示す図。
【図１１】図１０におけるラインメモリ読み出し期間を説明するための図。
【図１２】シャッタスピードの期間が１フレームを越えた場合の垂直同期信号とシャッタスピード（露光期間）とのタイミング関係を示す図。
【図１３】フレームレートを変更した場合の垂直同期信号と有効信号とのタイミング関係を示す図。
【符号の説明】
１…イメージセンサＬＳＩ、２…信号処理ＬＳＩ、３…センサセルアレイ、６…垂直ドライブ回路、８…レギュレータ、９…蓄積信号用ラインメモリ、１０…オフセット信号用ラインメモリ、１３，２６…タイミングジェネレータ、１４，２３…レジスタ、１５…３線シリアルインターフェース
【発明の属する技術分野】
本発明は、画像処理装置及びその処理方法に関する。特に、単位画素がフォトダイオードと光信号検出用のトランジスタとを備え、該単位画素が複数配列されたマトリックス型の固体撮像素子を含む画像処理装置及びその処理方法に関する。
【０００２】
【従来の技術】
半導体イメージセンサは、種々の画像入力装置に利用されている。最近、その中で、閾値電圧変調方式のＭＯＳ型固体撮像素子が、ＣＣＤ（電荷結合素子）の高性能画質、及びＣＭＯＳの低消費電力を兼ね備え，画質の劣化を抑えたほか，高密度化および低コスト化を実現するものとして注目されている。
【０００３】
閾値電圧変調方式のＭＯＳ型固体撮像素子の技術は、例えば、特開平１１−１９５７７８号公報に開示されている。閾値電圧変調方式のＭＯＳ型固体撮像素子では、初期化、蓄積及び読出の３つの状態を繰り返すことによって、各画素のキャリアポケットに蓄積された光発生電荷に基づく画像信号が取り出される。初期化状態の期間は、残留電荷をキャリアポケット内から排出する期間である。蓄積状態の期間は、センサセルに電荷を蓄積する期間である。読出状態の期間は、蓄積された電荷量を電圧変調して読み出す期間である。
【０００４】
【特許文献１】
特開平１１−１９５７７８号公報
【０００５】
【発明が解決しようとする課題】
しかし、これまで開示された技術によれば、フレームレートが固定状態で、シャッタスピードのみ可変できる構成となっていた。シャッタスピード（ここでは露光期間と同義）の設定範囲も１Ｈ（水平周期）〜１フレームまでの構成となっていた。
【０００６】
このように、シャッタスピードの範囲が１フレームまでに限定されていたので、暗い環境での撮影では、蓄積時間を充分にとることができず、アンプの信号ゲインを上げることで明るくしていたが、Ｓ／Ｎ比が悪く画質が低下するという問題を有していた。
【０００７】
一方、フレームレートを変更する場合には、入力するシステムクロック周波数を変更する構成となっている。フレームレートを下げて動作させる場合、Ｈブランキング期間が長くなり、フレームレートを上げると、Ｈブランキング期間が短くなる。また、シャッタスピードが長い場合は、フレームレートが下降し、シャッタスピードが短い場合（１フレームレート以下）は、フレームレートが例えば１５フレーム／秒又は３０フレーム／秒（以下、ｆｐｓという）となる構成となっていた。
【０００８】
このように、フレームレートを下げて動作させる場合、Ｈブランキング期間が長くなり、蓄積状態でのバイアス条件が解除されている期間が長くなるため、暗電流によるノイズの増加等の不具合を生じていた。また、高いフレームレートでの動作を行う場合は、シャッタスピードが短くなるので、ノイズ増加の防止のため明るい環境での撮影に限られるという問題があった。
【０００９】
そこで、本発明は、上記の問題に鑑み、暗い環境及び明るい環境での撮影においても、Ｓ／Ｎ比が良く、画質を改善することができる画像処理装置及びその処理方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の画像処理装置は、フォトダイオードと光信号検出用のトランジスタとを備えた単位画素が複数配列されたマトリックス型の固体撮像素子と、前記固体撮像素子の出力を信号処理し画像信号として出力する信号処理部と、前記固体撮像素子に設けられ、その動作状態に応じて、前記固体撮像素子の出力が有効か否かを示す有効信号を前記信号処理部へ出力する手段と、を具備し、前記有効信号を出力する手段は、前記固体撮像素子を低フレームレートで動作させる場合、フレームレートの低下に応じて、有効信号をフレーム単位で間欠的に非アクティブとする割合を増加させたものである。
【００１１】
このような構成によれば、固体撮像素子から有効な画素データを送出するときは、有効信号（VALID）をアクティブとして信号処理部に有効であることを知らせ、シャッタ開に対応する露光状態（蓄積状態）では有効信号（VALID）を非アクティブとして信号処理部に現在の画素データが無効であることを知らせるようにしたので、暗い環境下でシャッタスピードの設定範囲を１フレーム以上に長く設定しても、露光状態（蓄積状態）では信号処理部で無用な信号処理を行わなくても済む。
【００１２】
本発明の画像処理装置は、フォトダイオードと光信号検出用のトランジスタとを備えた単位画素が複数配列されたマトリックス型の固体撮像素子と、前記固体撮像素子の出力を信号処理し画像信号として出力する信号処理部と、前記固体撮像素子に設けられ、その動作状態に応じて、前記信号処理部に対して信号処理動作を行わせるか否かを制御する有効信号を出力する手段と、を具備し、前記有効信号を出力する手段は、前記固体撮像素子を低フレームレートで動作させる場合、フレームレートの低下に応じて、有効信号をフレーム単位で間欠的に非アクティブとする割合を増加させたものである。
【００１３】
このような構成によれば、固体撮像素子から有効な画素データを送出するときは、有効信号（VALID）をアクティブとして信号処理部に信号処理をさせ、シャッタ開に対応する露光状態（蓄積状態）では有効信号（VALID）を非アクティブとして信号処理部の信号処理を停止させるようにしたので、暗い環境下でシャッタスピードの設定範囲を１フレーム以上に長く設定しても、確実に信号処理できると共に無駄な電力消費を抑えることができる。
【００１４】
本発明の画像処理装置において、前記固体撮像素子が、閾値電圧変調方式のＭＯＳ型固体撮像素子であることが好ましい。
【００１５】
このような構成によれば、閾値電圧変調方式のＭＯＳ型固体撮像素子を使用することで、良好な画質を実現可能となる。
【００１６】
また、本発明の画像処理装置において、前記有効信号を出力する手段は、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間の少なくとも1つの期間がアクティブのときは、有効信号を非アクティブとすることが好ましい。
【００１７】
この構成では、有効信号の第１の生成条件を示すものであり、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間の全ての期間が非アクティブのとき、すなわち、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間のうちのどの期間にも該当しない期間のときのみ、固体撮像素子から有効な画素データであることを示す有効信号を出力し、信号処理部に処理動作を行わせることができる。
【００１８】
また、本発明の画像処理装置において、前記有効信号を出力する手段は、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間，最終ラインカウント値を示す期間の少なくとも1つの期間がアクティブのときは、有効信号を非アクティブとすることが好ましい。
【００１９】
この構成では、有効信号の第２の生成条件を示すものであり、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間，最終ラインカウント値を示す期間の全ての期間が非アクティブのとき、すなわち、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間，最終ラインカウント値を示す期間のうちのどの期間にも該当しない期間のときのみ、固体撮像素子から有効な画素データであることを示す有効信号を出力し、信号処理部に処理動作を行わせることができる。
【００２０】
さらに、本発明の画像処理装置において、前記有効信号を出力する手段は、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間，最終ラインカウント値を示す期間のいずれの期間も非アクティブでかつラインメモリ読み出し期間がアクティブのときは、有効信号をアクティブとすることが好ましい。
【００２１】
この構成では、有効信号の第３の生成条件を示すものであり、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間，最終ラインカウント値を示す期間の全ての期間が非アクティブでかつラインメモリ読み出し期間がアクティブのとき、すなわち、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間，最終ラインカウント値を示す期間のうちのどの期間にも該当しない期間でかつラインメモリ読み出し期間に該当する期間のときのみ、固体撮像素子から有効な画素データであることを示す有効信号を出力し、信号処理部に処理動作を行わせることができる。
【００２２】
さらに、本発明の画像処理装置において、前記Ｈブランキング期間は、前記固体撮像素子に電荷を蓄積する蓄積状態が１フレーム以上続く場合には、その蓄積状態内のＨブランキング期間におけるＨブランキング動作を非アクティブとすることが好ましい。
【００２３】
このような構成によれば、蓄積状態が続いている期間内にＨブランキング動作期間が入らず、蓄積状態のバイアスを継続的に与える、すなわち、ノイズの発生しにくいバイアス状態に設定しておくことができる。
【００２４】
また、本発明の画像処理装置において、前記有効信号を出力する手段は、前記固体撮像素子が常に正常な画像データを出力している条件設定状態のときに、設定条件と異なる画像データとなった場合に有効信号を非アクティブとし、設定条件と同じ画像データの場合に有効信号をアクティブとすることが好ましい。
【００２５】
このような構成によれば、設定条件と異なる画像データとなった場合には、不安定な画像状態に至った場合であるから、画像の明るさ測定などに用いることはできないので、固体撮像素子からの有効信号を非アクティブとして無効な画像データであることを信号処理部に知らせることができる。
【００２６】
さらに、本発明の画像処理装置において、前記の設定条件と異なる画像データとは、フレームレート，シャッタスピード，スキャンの向きなどの状態設定を変更した場合の画像データであることが好ましい。
【００２７】
このような構成によれば、フレームレート，シャッタスピード，スキャンの向きなどの状態設定を変更した場合の画像データは、明らかに不安定な画像状態のデータであるから、画像の明るさ測定などに用いることはできない旨、信号処理部に知らせることができる。
【００３４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
まず、図１に基づき、本実施の形態に係わる画像処理装置の構成を説明する。
【００３５】
図１は、固体撮像装置であるイメージセンサＬＳＩ（大規模集積回路）１と、信号処理装置である信号処理ＬＳＩ２からなる画像処理装置の構成を示すブロック構成図である。イメージセンサＬＳＩ１は、２次元の固体撮像装置であり、光学像を光電変換して、光学像に基づく画素信号を信号処理ＬＳＩ２へ供給する。信号処理ＬＳＩ２は、受信した各画素信号に対して予め決められた信号処理を施して、画像信号を出力する。
【００３６】
イメージセンサＬＳＩ１は、センサセルアレイ３と、クリアライン用シフトレジスタ４と、読み出しライン用シフトレジスタ５と、垂直ドライブ回路６と、昇圧回路７と、レギュレータ８と、蓄積信号用ラインメモリ９と、オフセット信号用ラインメモリ１０と、水平シフトレジスタ１１と、出力アンプ１２と、タイミングジェネレータ１３とを含む。タイミングジェネレータ１３は、レジスタ１４と３線シリアルインターフェース１５を含む。
【００３７】
イメージセンサＬＳＩ１のセンサセルアレイ３は、例えば、特開平１１−１９５７７８号公報に記載されたような閾値変調型の固体撮像素子である。タイミングジェネレータ１３から、各回路へ各種制御信号が供給され、その各種制御信号に基づいて、センサセルアレイ３は、各セルの受光した光量に応じた画素信号を出力する。また、センサセルアレイ３は、例えば、６４０×４８０のセルと、オプティカルブラック（ＯＢ）のための領域（ＯＢ領域）を含む。ＯＢ領域を含めると、センサアレイ３は例えば７１２×５００のセルで構成される。そして、イメージセンサＬＳＩ１は、受光光量に応じた信号成分の電圧出力信号ＶＯＵＴＳと、オフセット成分に応じた電圧出力信号ＶＯＵＴＮの２つの出力信号を、信号処理ＬＳＩ２へ供給する。
【００３８】
垂直ドライブ回路６は、読み出しラインとクリアラインを選択するための回路である。読み出しライン用シフトレジスタ５とクリアライン用シフトレジスタ４は、それぞれ読み出しラインとクリアラインを指定するための回路である。
【００３９】
レギュレータ８は、イメージセンサＬＳＩ１内で必要とされる各種電圧を生成するための電圧生成回路である。昇圧回路７は、後述するように、センサセルアレイ３に対して必要な電圧を与えるために、レギュレータ８から供給された電圧を昇圧するための回路である。なお、イメージセンサＬＳＩ１のより詳細な説明は、図２を用いて後述する。
【００４０】
信号処理ＬＳＩ２は、差分アンプ回路１６と、オプティカルブラック（以下、ＯＢと略す。）クランプ回路１７と、プログラマブルゲインアンプ回路（ＰＧＡ）１８と、アナログディジタル変換回路（ＡＤＣ）１９と、ＯＢ制御ロジック回路２０と、輝度制御ロジック回路２１と、輝度測光ロジック回路２２と、レジスタ２３と、イメージプロセッサ２４と、シーケンサ２５と、タイミングジェネレータ２６とを含む。レジスタ２３は、シャッタースピードデータ等のデータがストアされる。
【００４１】
イメージセンサＬＳＩ１からのＶＯＵＴＳとＶＯＵＴＮの２つのアナログ信号は、差分アンプ回路１６に入力される。信号処理ＬＳＩ２の差分アンプ回路１６は、信号成分の電圧値とオフセット成分との電圧値の差を取って増幅し、ＯＢクランプ回路１７へその差分電圧を出力する。
ＯＢクランプ回路１７は、入力された画素信号の黒レベルを黒色の適切なレベルに設定するための回路である。センサセルアレイ３内の予め決められた数画素分のセル、すなわちＯＢ領域は、遮光板等によって遮光されており、その遮光されたセルの信号レベルに基づいて、有効画素領域の画素信号に対する適切な黒色レベル調整が行われる。
【００４２】
ＰＧＡ１８は、例えば１デシベル単位でゲインを調整するための増幅器である。ＰＧＡ１８によって増幅された信号は、ＡＤＣ１９へ供給される。ＡＤＣ１９はＰＧＡ１８の出力をディジタル信号に変換する。
ＯＢ領域の画素については、その画素の輝度データが、ＡＤＣ１９からディジタル信号としてＯＢ制御ロジック回路２０に供給される。ＯＢ制御ロジック回路２０は、タイミングジェネレータ２６からの制御信号に基づいて、ＡＤＣ１９からの信号を入力し、黒レベルの調整をするためにＯＢクランプ回路１７へ制御信号を出力する。
【００４３】
同様に、輝度測光ロジック回路２２は、例えば、ＡＤＣ１９から供給される１フレーム内の全ての緑（Ｇ）の画素のデータに基づいて、輝度を測定し、輝度データを輝度制御ロジック２１に供給する。
輝度制御ロジック回路２１は、輝度測光ロジック回路２２から供給される輝度データに基づいて、ＰＧＡ１８へゲイン制御信号を供給することによって、画像の明るさの調整を行う。さらに、輝度制御ロジック回路２１は、レジスタ２３へシャッタースピードのデータを書き込む。
【００４４】
なお、レジスタ１４とレジスタ２３は、互いに同じデータをストアするようになっているので、一方のレジスタの内容が変更されると、３線シリアルインターフェース１５を介して、他方のレジスタの内容も変更される。よって、シャッタースピードのデータが、信号処理ＬＳＩ２内のレジスタ２３に書き込まれると、さらに、そのデータは、３線シリアルインターフェース１５を介して、イメージセンサＬＳＩ１内のレジスタ１４に転送されて書き込まれる。イメージセンサＬＳＩ１では、シャッタースピードのデータに基づいて、フォーカルプレーンシャッターの設定が行われる。フォーカルプレーンシャッターの機能については後述する。
【００４５】
例えば、イメージセンサＬＳＩ１側では、シャッタースピードのデータに基づいて、フォーカルプレーンの読み出しラインとクリアラインの幅ｄｌを制御する。画像が明るい場合のように、露光時間を短くする場合には、その幅ｄｌを狭めるように、すなわち読み出しラインとクリアライン間のライン数を小さくするように、制御が行われる。また、画像が暗い場合のように、露光時間を長くする場合には、その幅ｄｌを広げるように、すなわち読み出しラインとクリアライン間のライン数を大きくするように、制御が行われる。さらに、シャッタースピードの制御だけでは露光が適切でないときは、輝度制御ロジック回路２１は、信号ゲインを調整することによって、信号量を適切になるように制御する。
【００４６】
信号処理ＬＳＩ２には、システムクロック信号ＣＬＫＩＮが供給され、そのシステムクロック信号ＣＬＫＩＮに基づいて、タイミングジェネレータ２６は、種々のタイミング信号を生成する。信号処理ＬＳＩ２は、種々のタイミング信号の中から各種同期信号を、イメージセンサＬＳＩ１に供給する。同期信号としては、センサ駆動クロック信号ＳＣＬＫ、垂直同期信号ＶＳＹＮＣ、水平同期信号ＨＳＹＮＣがある。イメージセンサＬＳＩ１はこれらの同期信号に基づいて同期を取って、画像信号を信号処理ＬＳＩ２へ供給する。従って、ＳＣＬＫ、ＶＳＹＮＣ、ＨＳＹＮＣの各信号は、システムクロック信号ＣＬＫＩＮに依存する。
【００４７】
信号処理ＬＳＩ２のレジスタ２３には、各種パラメータ、例えば、全体に、あるいは部分的に明るくするためのパラメータ等が、Ｉ２Ｃ−Ｂｕｓ（アイスクエアシーバス）Ｉ／Ｆを介して入力され、ストアされる。
信号処理ＬＳＩ２において、イメージプロセッサ２４は、ＲＧＢの信号に基づいて画像を生成するための回路であり、シーケンサ２５は、イメージプロセッサ２４を駆動するための回路である。
【００４８】
イメージセンサＬＳＩ１のタイミングジェネレータ１３には、さらにクロック指定信号ＣＬＫ＿ＳＥＬが、入力されるようになっている。ＣＬＫ＿ＳＥＬは、イメージセンサＬＳＩ１が動作されるクロック周波数の指定を明示的に、イメージセンサＬＳＩ１に知らせるすなわちイメージセンサＬＳＩ１にクロックの高低指示を制御信号として入力する、ための信号である。ＣＬＫ＿ＳＥＬに基づいて、タイミングジェネレータ１３が各種制御信号の出力タイミングを変更する。さらに、タイミングジェネレータ１３には、スタンバイ信号ＳＴＡＮＤＢＹが入力される。
【００４９】
イメージセンサＬＳＩ１のレジスタ１４には、シャッタースピード、レギュレータの電圧設定、スキャン方向の指定、等のデータが３線シリアルインターフェース１５を介して入力され、ストアされる。
また、イメージセンサＬＳＩ１は、一つの制御信号として有効信号ＶＡＬＩＤを信号処理ＬＳＩ２のタイミングジェネレータ２６へ供給する。ＶＡＬＩＤは、イメージセンサＬＳＩ１から有効な画像データが出力されていることを示す信号である。この信号がアクティブなときは、有効な画像データがイメージセンサＬＳＩ１から出力されているので、そのデータを測光等に使用できることを、信号処理ＬＳＩ２は知ることができる。
【００５０】
次に、イメージセンサＬＳＩ１の構成について説明する。図２は、イメージセンサＬＳＩ１の構成を示す回路図である。
センサセルアレイ３は、ｍ×ｎ（ｍ行ｎ列）個のセルＳ１１〜Ｓｍｎからなるマトリックスの固体撮像素子である。一つのセルが、一つの単位画素に対応する。各単位画素に対応する各セルは、フォトダイオードＰＤＳと、光信号検出用絶縁ゲート型電界効果型トランジスタであるＭＯＳトランジスタＰＤＴｒを含む。フォトダイオードＰＤＳは、不純物拡散領域とウエル領域からなり、入射光に応じてホール（正孔）がウエル領域内に生じる。そのウエル領域は、光信号検出用ＭＯＳトランジスタＰＤＴｒと共有されており、光信号検出用ＭＯＳトランジスタＰＤＴｒのゲート領域を構成する。フォトダイオードＰＤＳの不純物拡散領域と、光信号検出用ＭＯＳトランジスタＰＤＴｒのドレイン拡散領域は、ウエル領域の表層に一体的に形成されている。ドレイン拡散領域は、リング状のゲート電極の外周部を取り囲むように形成されている。リング状のゲート電極の中心部にソース拡散領域が形成されている。ゲート電極下のウエル領域内であって、ソース拡散領域の周辺部に、ソース拡散領域を取り囲むようにキャリアポケットが形成されている。センサ構造の詳細は、特開平１１−１９５７７８号公報に記載されている。
【００５１】
センサセルアレイ３から光量に応じた信号を得るために、蓄積、読み出し及びクリアの３状態のそれぞれにおいて、各セルのゲート、ソース及びドレインに、所定のバイアス電圧を印加することによって、光量に応じた信号を得ることができる。簡単に言えば、蓄積状態のとき、フォトダイオードＰＤＳに入射した光量に応じて生じたホールをキャリアポケットに蓄積させる。読み出し状態のとき、蓄積されたホールに基づいて信号電圧を読み出す。読み出された信号電圧は、ゲート電圧と、受光量に応じて変化した閾値との差に応じた電圧信号である。クリア状態のとき、昇圧回路７によって光信号検出用ＭＯＳトランジスタＰＤＴｒのソース電圧を所定の値に昇圧するとともに、リングゲート、ソース間のカップリング容量により、ゲート電圧も所定の値に昇圧され、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンし、リングゲート下にチャネルが形成される。従って、ドレイン電圧はソース電圧とほぼ等しい値（ドレイン電圧VD=VG-Vthでゲート電圧VGがソース電圧より十分高い場合）となり、ソース、チャネル、ドレイン下の空乏層が広がることによって、蓄積されたホールは基板方向へ掃き出され、ホール等の残留電荷を排出する。クリア後、ノイズ成分を含むオフセット電圧を読み出し、信号電圧とオフセット電圧との差分をとることによって、画像信号を得ることができる。各セルについて、上述した動作を行い、画像信号を得ることによって、２次元の画像信号を得ることができる。バイアス条件、すなわち各状態における各セルのゲート、ソース及びドレインのバイアス電圧については、後述する。
【００５２】
クリアライン用シフトレジスタ４は、クリアするラインを指定するための回路である。クリアライン用シフトレジスタ４には、クリアライン用シフトデータＡＶ、クリアライン用シフトクロック信号ＶＣＬＫ＿ＡＳＲ、クリアライン用シフトレジスタリセット信号ＶＳＦＲＡ＿ＲＳＴが入力される。クリアライン用シフトレジスタ４は、マトリックス状のセンサセルアレイ３の中の、蓄積電荷をクリアするラインを選択するクリアライン選択信号ＶＳＡ１ないしＶＳＡｍを出力する。
【００５３】
読み出しライン用シフトレジスタ５は、読み出しラインを指定するための回路である。読み出しライン用シフトレジスタ５には、読み出しライン用シフトデータＢＶ、読み出しライン用シフトクロック信号ＶＣＬＫ＿ＢＳＲ、読み出しライン用シフトレジスタリセット信号ＶＳＦＲＢ＿ＲＳＴが入力される。読み出しライン用シフトレジスタ５は、マトリックス状のセンサセルアレイ３の中の、信号電圧を読み出すラインを選択する読み出しライン選択信号ＶＳＢ１ないしＶＳＢｍを出力する。
【００５４】
シャッタースピードのデータに基づいて決められた出力タイミングでクリアライン用シフトデータＡＶと読み出しライン用シフトデータＢＶが与えられることによって、クリアライン用シフトレジスタ４と読み出しライン用シフトレジスタ５は、順番に選択信号を出力する。すなわち、読み出しライン用シフトデータＢＶは、垂直同期信号ＶＳＹＮＣに対して予め決められたタイミングで生成されるが、読み出しライン用シフトデータＢＶとクリアライン用シフトデータＡＶとの位相関係はシャッタースピードによって決定され、その位相関係を保った状態で、クリアライン用シフトレジスタ４と読み出しライン用シフトレジスタ５は、順番に選択信号を出力する。なお、後述するように、１フレーム中に読み出しラインとクリアラインが存在するときは、センサアレイの中の２つのラインが指定され、選択される。
【００５５】
垂直ドライブ回路６は、ライン毎に、２つのＡＮＤ回路３１、３２と、ＯＲ回路３３と、バッファ回路３４と、ドレイン・ゲート電圧供給回路ＶＣ１ｉ（ｉは、１からｍのいずれかである。以下、同じ。）とを含む。一つのＡＮＤ回路３１は、クリアライン選択信号ＶＳＡｉとクリアライン選択イネーブル信号ＣＬＳとを入力とする。他方のＡＮＤ回路３２は、読み出しライン選択信号ＶＳＢｉと、信号読み出し、クリア、ノイズ読み出しの３つの動作の読み出しライン選択イネーブル信号ＶＳＭとを入力とする。ＯＲ回路３３は、各ＡＮＤ回路３１、３２の出力信号と蓄積時全ライン選択信号ＶＧＵＰとを入力とする。バッファ回路３４は、そのＯＲ回路３３からの出力信号を入力とする。各バッファ回路３４の出力信号は、ライン選択信号ＶＳＣｉとして、ドレイン・ゲート電圧供給回路ＶＣ１ｉへ供給される。
【００５６】
ドレイン・ゲート電圧供給回路ＶＣ１ｉには、ライン選択信号ＶＳＣｉに加えて、蓄積イネーブル信号ＳＤＩ、読み出しイネーブル信号ＳＤＲ２及びクリアパルス信号ＣＬが入力される。ドレイン・ゲート電圧供給回路ＶＣ１ｉは、対応するラインの全セルのゲート及びドレインに印加するための電圧を選択して出力する。すなわち、ドレイン・ゲート電圧供給回路ＶＣ１ｉは、各ラインの各セルに、ドレイン電圧ＶＰＤｉと、ゲート電圧ＶＰＧｉを供給する。このドレイン・ゲート電圧供給回路ＶＣ１ｉの詳細は後述する。
【００５７】
ソース電圧供給回路ＶＣ２ｈ（ｈは、１からｎのいずれか。以下、同じ。）が、マトリックスの列毎に、設けられている。ソース電圧供給回路ＶＣ２ｈには、クリアパルス信号ＣＬ及びクリア前ゲートプリセット信号ＰＲが入力される。ソース電圧供給回路ＶＣ２ｈは、各列の全セルのソースに、ソース電圧ＶＰＳｈを供給する。このソース電圧供給回路ＶＣ２ｈの詳細は後述する。
【００５８】
各列に対応するソース線が蓄積信号用ラインメモリ９とオフセット信号用ラインメモリ１０とに、ラインメモリデータロード信号ＬＯＡＤが入力されるスイッチＳＷ１ｈを介して接続されている。
蓄積信号用ラインメモリ９は、各列に対応した選択回路ＨＳｈを含む。各選択回路ＨＳｈは、電荷蓄積用コンデンサＣ２と、読み込み用スイッチＳＷ２１と、リセット用スイッチＳＷ２２と、出力用スイッチＳＷ２３とを含む。
【００５９】
オフセット信号用ラインメモリ１０は、各列に対応した選択回路ＨＮｈを含む。各選択回路ＨＮｈは、電荷蓄積用コンデンサＣ３と、読み込み用スイッチＳＷ３１と、リセット用スイッチＳＷ３２と、出力用スイッチＳＷ３３とを含む。 蓄積信号用ラインメモリ９への蓄積信号用ラインメモリデータロード信号ＬＯＡＤＳが入力されると、ＳＷ２１がオンとなって、各ソース線から光量に応じた電圧がコンデンサＣ２に与えられ、コンデンサＣ２にその電圧に応じた電荷が蓄積される。読み出しライン用シフトレジスタ５によって選択された１ライン分の画素信号が、ＬＯＡＤＳに応じて、蓄積信号用ラインメモリ９にストアされる。
【００６０】
蓄積信号用ラインメモリ９への蓄積信号用ラインメモリリセット信号ＲＥＳＳは、信号読み出し直前にコンデンサＣ２を予め決められた電圧ＶＭＰＲにするための信号である。電圧ＶＭＰＲは、リセット用スイッチＳＷ２２をオンにすることによって、レギュレータ８で生成された電源３５からコンデンサＣ２に供給される。
【００６１】
そして、水平シフトレジスタ１１からの選択信号ＨＳＣＡＮｈによって、蓄積信号用ラインメモリ９の各選択回路ＨＳｈのスイッチＳＷ２３は順番にオンされていく。オンされたＳＷ２３は、コンデンサＣ２に蓄積された電荷に応じた電圧を出力するので、読み出しライン用シフトレジスタ５で選択された１ラインの画素信号が、ＶＯＵＴＳ信号として順番に出力アンプ３６を介して出力される。
【００６２】
オフセット信号用ラインメモリ１０へのオフセット成分蓄積信号用ラインメモリデータロード信号ＬＯＡＤＮが入力されると、スイッチＳＷ３１がオンとなって、各ソース線からオフセット成分に応じた電圧が与えられ、コンデンサＣ３にその電圧に応じた電荷が蓄積される。読み出しライン用シフトレジスタ５によって選択された１ライン分の画素信号が、オフセット成分蓄積信号用ラインメモリデータロード信号ＬＯＡＤＮに応じて、オフセット信号用ラインメモリ１０にストアされる。オフセット信号用ラインメモリ１０へのオフセット信号用ラインメモリリセット信号ＲＥＳＮは、オフセット成分の信号の読み出し直前にコンデンサＣ３を予め決められた電圧ＶＭＰＲにするための信号である。電圧ＶＭＰＲは、リセット用スイッチＳＷ３２をオンにすることによって、レギュレータ８で生成された電源３７からコンデンサＣ３に供給される。
【００６３】
そして、水平シフトレジスタ１１は、オフセット信号用ラインメモリ１０の各選択回路ＨＮｈのスイッチＳＷ３３を順番にオンしていく。オンされたＳＷ３３は、コンデンサＣ３に蓄積された電荷に応じた電圧を出力させるので、読み出しライン用シフトレジスタ５で選択された１ラインの画素信号のオフセット成分の信号が、ＶＯＵＴＮ信号として順番に出力アンプ３８を介して出力される。イメージセンサＬＳＩ１からのＶＯＵＴＳとＶＯＵＴＮの２つの電圧アナログ信号は、信号処理ＬＳＩ２の差分アンプ回路１６に入力される。
【００６４】
図３は図２のドレイン・ゲート電圧供給回路ＶＣ１１ないしＶＣ１ｍの構成を示す回路図である。ドレイン・ゲート電圧供給回路ＶＣ１ｉは、ＮＡＮＤ回路、インバータ回路、トランジスタを含み、各種入力信号に応じて、ドレイン電圧ＶＰＤとゲート電圧ＶＰＧを出力する。
【００６５】
各ドレイン・ゲート電圧供給回路ＶＣ１ｉには、クリアパルス信号ＣＬ、蓄積イネーブル信号ＳＤＩ及び読み出しイネーブル信号ＳＤＲ２が入力され、供給されているＶＣＣＳＧＨＲ、ＶＣＣＳＧＨＩ、ＶＣＣＳＤＲ及びＶＣＣＳＤＩの電圧を用いて、後述する図５のバイアス電圧を発生し、各センサセルのドレインとゲートに与える。
【００６６】
センサセルアレイ３は、次のような状態を有する。これらの各状態は、詳細には、“蓄積”、“リセット（Ｓ）”、“変調（Ｓ）”、“プリセット”、“クリア”、“リセット（Ｎ）”及び“変調（Ｎ）”の各状態を含み、これらの各状態の繰返しによって、光学像を電気信号に変換して出力する。蓄積イネーブル信号ＳＤＩは、ローアクティブの信号であり、蓄積期間を示す信号である。読み出しイネーブル信号ＳＤＲ２は、蓄積期間以外の期間を示す信号ＳＤＲを元に生成された信号であり、変調、オフセット変調及びクリア時にローアクティブとなる信号である。また、ライン選択信号ＶＳＣｉは、読み出しライン及びクリアラインの選択に用いられ、クリアパルス信号ＣＬは、蓄積されたホール等の残留電荷を排出する期間に設定される。
【００６７】
図３において、クリアパルス信号ＣＬがＬレベルでライン選択信号ＶＳＣｉがＨレベルになるものとする。この場合には、ＰＭＯＳトランジスタＴ1 、ＮＭＯＳトランジスタＴ2 はオンとなり、ＰＭＯＳトランジスタＴ3 はオフとなる。そうすると、ゲート電圧ＶＰＧｉは電圧ＶＣＣＳＧＨＩ又は電圧ＶＣＣＳＧＨＲとなる。なお、ＰＭＯＳトランジスタＴ1 はエンハンスト型、ＮＭＯＳトランジスタＴ2 はディプレッション型のＭＯＳトランジスタである。
【００６８】
逆に、クリアパルス信号ＣＬがＨレベルでライン選択信号ＶＳＣがＬレベルの場合には、トランジスタＴ1，Ｔ2 はオフとなり、トランジスタＴ3 はオンとなる。この場合には、ゲート電圧ＶＰＧｉはローレベルの電圧となる。なお、クリアパルス信号ＣＬ及びライン選択信号ＶＳＣｉがＨレベルの場合には、トランジスタＴ1，Ｔ2，Ｔ3 はオフとなり、ゲートはフローティング状態となる。
【００６９】
また、クリアパルス信号ＣＬがＬレベルの場合又はライン選択信号ＶＳＣがＬレベルの場合には、ＮＭＯＳトランジスタＴ5 はオンとなる。各ラインのトランジスタＴ５のソースは共通接続されてＣＯＭノードを構成する。トランジスタＴ５がオンの場合には、各ラインのドレインはＣＯＭノードに接続されてフローティング状態となる。トランジスタＴ５がオンの場合において、蓄積イネーブル信号ＳＤＩがＬレベルのときには、ＰＭＯＳトランジスタＴ6とＮＭＯＳトランジスタＴ7 もオンとなって、ドレイン電圧ＶＰＤｉは電圧ＶＣＣＳＤＩとなる。また、トランジスタＴ5 がオン状態で、読み出しイネーブル信号ＳＤＲ２がＬレベルになると、ＰＭＯＳトランジスタＴ4 もオンとなって、ドレイン電圧ＶＰＤｉは電圧ＶＣＣＳＤＲとなる。また、トランジスタＴ4 〜Ｔ7 のうちトランジスタＴ5 のみがオン状態の場合には、全てのドレインはフローティング状態のＣＯＭノードに接続されてＨｉＺとなる。
【００７０】
なお、トランジスタＴ1 には、蓄積イネーブル信号ＳＤＩがＬレベルの場合に電圧ＶＣＣＳＧＨＩが供給され、信号ＳＤＲがＬレベルの場合に電圧ＶＣＣＳＧＨＲが供給されるようになっている。
【００７１】
即ち、図３の回路は下記表１の状態を得る。なお、表１には、着目している信号のHレベルとLレベルのみ示されている。
図４（ｂ）は，図４（ａ）におけるＳ１、Ｓ２、Ｓ３及びＳ４の信号を生成するための回路を示す。
各ソース電圧供給回路ＶＣ２ｈは、クリアパルス信号ＣＬの反転信号Ｓ１〜Ｓ３と、プリセット信号ＰＲの正転信号Ｓ４とが入力され、供給されているＶＣＣＳＤＢ及びＶＣＣＶＰＳを用いて、図５のＳＯＵＲＣＥバイアス電圧を発生して、各センサセルのソースに与える。
【００７２】
図４（ｂ）において、信号Ｓ１〜Ｓ３はクリアパルス信号ＣＬの反転信号であり、プリセット信号ＰＲの正転信号Ｓ４は、クリア前ゲートプリセット信号ＰＲと同一論理レベルの信号である。クリアパルス信号ＣＬ及びクリア前ゲートプリセット信号ＰＲがいずれもＬレベルの場合には、反転信号Ｓ１〜Ｓ３はＨレベルであり、プリセット信号ＰＲの正転信号Ｓ４はＬレベルである。従って、ＮＭＯＳトランジスタＴ11，Ｔ13はオンであり、ＰＭＯＳトランジスタＴ12，Ｔ14はオフであり、ＮＭＯＳトランジスタＴ15はオフである。即ち、この場合には、トランジスタＴ14，Ｔ15がオフであるので、ソース電圧供給回路ＶＣ２ｈはソース電圧を供給しない。なお、この時点では、ＮＤ１点の電圧値はグランドレベル（ＧＮＤ）であり、ＮＤ２点の電圧値はＶＣＣＳＤＢである。
【００７３】
また、クリアパルス信号ＣＬがＬレベルで、クリア前ゲートプリセット信号ＰＲがＨレベルの場合には、反転信号Ｓ１〜Ｓ３及びプリセット信号ＰＲの正転信号Ｓ４はＨレベルである。従って、トランジスタＴ11，Ｔ13，Ｔ15はオンであり、トランジスタＴ12，Ｔ14はオフである。即ち、この場合には、ソース電圧ＶＰＳｈは電圧ＶＣＣＶＰＳとなり、また、ＮＤ１点の電圧値はグランドレベル（ＧＮＤ）であり、ＮＤ２点の電圧値はＶＣＣＳＤＢである。従って、この間、コンデンサＣ1 は電圧ＶＣＣＳＤＢまで充電される。
【００７４】
また、クリアパルス信号ＣＬがＨレベルで、クリア前ゲートプリセット信号ＰＲがＬレベルの場合には、反転信号Ｓ１〜Ｓ３及びプリセット信号ＰＲの正転信号Ｓ４はＬレベルである。従って、トランジスタＴ11，Ｔ13，Ｔ15はオフであり、トランジスタＴ12，Ｔ14はオンである。即ち、この場合には、ＮＤ２点の電圧がソース電圧ＶＰＳｈとなる。仮に、この場合の直前に、コンデンサＣ1の電圧がＶＣＣＳＤＢに充電されていれば、トランジスタＴ12がオンすることによってＮＤ１点は電圧ＶＣＣＳＤＢになるので、ＮＤ２点の電圧値はＶＣＣＳＤＢ×２となる。
【００７５】
即ち、図４の回路は下記表２の状態を得る。
図５は、各状態における、各セルのゲート電圧、ソース電圧及びドレイン電圧の電圧値を示す。なお、図５ではバイアス電圧の観点から、“蓄積”、“リセット（Ｓ）”、“変調（Ｓ）”、“プリセット”、“クリア”、“リセット（Ｎ）”及び“変調（Ｎ）”の各状態に分けて示している。
【００７６】
図５において、ＧＡＴＥは、セルのゲート電圧であり、選択状態と非選択状態の２つの状態を有する。ＳＯＵＲＣＥは、セルのソース電圧である。ＤＲＡＩＮは、セルのドレイン電圧であり、選択状態と非選択状態の２つの状態を有する。
【００７７】
まず、蓄積状態の場合について説明する。
“蓄積”の状態（以下、蓄積状態という。）のとき、セルアレー中の全てのセルが選択状態とされ、電圧値がＶＣＣＳＧＨＩである電圧が、ゲートに印加される。蓄積状態のとき、非選択のセルはない。蓄積状態のとき、ソースは、ソース電圧供給回路ＶＣ２ｈからのバイアス電圧の供給を受けないが、ゲートにＶＣＣＳＧＨＩの電圧が印加され、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンしているので、ソース・ドレイン間が導通状態になり、蓄積状態ではソースはドレイン電圧（ＶＣＣＳＤＩ）に等しくなる。
【００７８】
次に、“リセット（Ｓ）”の状態（以下、ＲＥＳＳ状態と略す。）の場合について説明する。
選択状態のセルの場合、ＲＥＳＳ状態のとき、電圧値がＬｏ（Ｌレベル）である電圧が、ゲートに印加される。ＲＥＳＳ状態のときは、電圧値がＶＭＰＲである電圧が、ソースに印加される。選択状態のセルの場合、ＲＥＳＳ状態のとき、ゲートにＬｏの電圧が印加され、光信号検出用ＭＯＳトランジスタＰＤＴｒがオフしているので、ソース・ドレイン間が非導通状態になり、ドレインはハイインピーダンス（ＨｉＺ）となる。
【００７９】
また、非選択状態のセルの場合、ＲＥＳＳ状態のときは、電圧値がＬｏ（Ｌレベル）である電圧が、ゲートに印加される。あるセルが非選択状態で、ＲＥＳＳ状態のときは、ドレインはＨｉＺとなる。
“変調（Ｓ）”の状態（以下、ＬＯＡＤＳ状態と略す。）において、選択状態のセルの場合、電圧値がＶＣＣＳＧＨＲである電圧が、ゲートに印加される。選択状態のセルの場合、電圧値がＶＣＣＳＤＲである電圧が、ドレインに印加され、電圧値が（ＶＣＣＳＧＨＲ−ＶｔｈＳ）である電圧が、ソースに出力される。ＬＯＡＤＳ状態では、（ＶＣＣＳＧＨＲ＜ＶＣＣＳＤＲ）の関係が成り立つバイアス電圧を印加する必要がある。
【００８０】
また、非選択状態のセルの場合、ＬＯＡＤＳ状態のとき、電圧値がＬｏである電圧が、ゲートに印加され、電圧値がＶＣＣＳＤＲである電圧が、ドレインに印加される。
続いて、“プリセット”の状態（以下、ＰＲ状態と略す。）の場合について説明する。
選択状態のセルの場合、ＰＲ状態のとき、電圧値がＶＣＣＳＧＨＲである電圧が、ゲートに印加される。ＰＲ状態のとき、電圧値がＶＣＣＶＰＳである電圧が、ソースに印加される。選択状態のセルの場合、ＰＲ状態のとき、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンしているので、ドレインはソースと同じ電圧となる。
【００８１】
また、非選択状態のセルの場合、ＰＲ状態のとき、電圧値がＬｏである電圧が、ゲートに印加され、ドレインはＶＣＣＶＰＳとなる。ＶＳＣｉがＬｏレベルのライン（＝非選択ライン）はＴ５がターンオンし、各ラインが共通ノード（ＣＯＭノード）に接続されてＣＯＭノードがＨｉＺとなる。
【００８２】
“クリア”の状態（以下、ＣＬ状態と略す。）において、選択状態のセルの場合、電圧値が（ＶＣＣＳＤＢ×２）である電圧が、ソースに印加され、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンしているので、ドレインはソースと同じ電圧となる。その結果、電圧値が（ＶＣＣＳＧＨＲ＋ＶＣＣＳＤＢ×２）の電圧が、ゲートに印加される。
【００８３】
また、非選択状態のセルの場合、ＣＬ状態のとき、電圧値がＬｏである電圧が、ゲートに印加され、電圧値がＶＣＣＳＤＲである電圧が、ドレインに印加される。
次に、“リセット（Ｎ）”の状態（以下、ＲＥＳＮ状態と略す。）の場合について説明する。
選択状態のセルの場合、ＲＥＳＮ状態のとき、電圧値がＬｏである電圧が、ゲートに印加される。ＲＥＳＮ状態のとき、電圧値がＶＭＰＲである電圧が、ソースに印加される。選択状態のセルの場合、ＲＥＳＮ状態のとき、ドレインはＨｉＺとなる。
【００８４】
また、非選択状態のセルの場合、ＲＥＳＮ状態のとき、電圧値がＬｏである電圧が、ゲートに印加される。非選択状態のセルの場合、ＲＥＳＮ状態のとき、ドレインはＨｉＺとなる。
なお、クリアパルス信号ＣＬがＬレベルの期間では、図３のＮＭＯＳトランジスタＴ5がターンオンしている。従って、ＲＥＳＳ状態でもＮＭＯＳトランジスタＴ5はターンオンしてドレインはＣＯＭノードに接続される。読み出しイネーブル信号ＳＤＲ２は、ＲＥＳＳ状態とＲＥＳＮ状態でＨレベルとなるので、ＰＭＯＳトランジスタＴ4がターンオフし、ＣＯＭノードはフローティングとなる。
【００８５】
“変調（Ｎ）”の状態（以下、ＬＯＡＤＮ状態と略す。）において、選択状態のセルの場合、電圧値がＶＣＣＳＧＨＲである電圧が、ゲートに印加される。ＬＯＡＤＮ状態のとき、電圧値がＶＣＣＳＤＲである電圧が、ドレインに印加され、電圧値が（ＶＣＣＳＧＨＲ−ＶｔｈＮ）である電圧が、ソースに出力される。
【００８６】
また、非選択状態のセルの場合、ＬＯＡＤＮ状態のとき、電圧値がＬｏである電圧が、ゲートに印加され、電圧値がＶＣＣＳＤＲである電圧が、ドレインに印加される。
ＬＯＡＤＳ状態と同様に、ＬＯＡＤＮ時も図３のＴ５がターンオンしているのでドレインはＣＯＭノード（＝ＨｉＺ）に接続される。
【００８７】
図６は、センサの読み出しラインとクリアラインを説明するための図である。
【００８８】
図６に示すように、ｍ×ｎの画素マトリックスにおいて、各ラインが第１のラインから第ｍのラインまで順番に走査される。読み出しラインは、光量に応じた信号が読み出されるラインであり、クリアラインは、各セルに蓄積された電荷がクリアされるラインである。第１ラインから順番に走査が行われるので、クリア用選択信号に基づいてクリアされたラインの各セルに、その後に受光した光量に応じてホールが生成される。クリア後、読み出しライン選択信号ＶＳＢｉによって読み出されるまでの時間が露出時間となる。露出時間は、読み出しラインとクリアライン間のライン数ｄl に比例し、シャッタースピードの設定、すなわち、１Ｈ（Ｈは水平ライン数を示す。以下同じ。）からｍＨの範囲（あるいは（１フレーム＋１Ｈ以上でもよい）の設定によって変更することができる。
【００８９】
図７は、垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣのタイミングを示すタイミングチャートである。
垂直同期信号ＶＳＹＮＣは、周期ｔ１毎に発生される、ｔ２時間長さのタイミングパルスである。水平同期信号ＨＳＹＮＣは、周期ｔ３毎に発生される、ｔ４時間長さのタイミングパルスである。垂直同期信号ＶＳＹＮＣと水平同期信号ＨＳＹＮＣは、信号処理ＬＳＩ２のタイミングジェネレータ２６からイメージセンサＬＳＩ１へ供給される。
【００９０】
垂直同期信号ＶＳＹＮＣが供給されると、読み出しライン用シフトレジスタ５は、選択信号ＶＳＢｉを順次出力する。垂直同期信号ＶＳＹＮＣの供給後の周期ｔ１内において、水平同期信号ＨＳＹＮＣが、センサセルアレイ３のライン数（＝ｍ）だけ出力される。そして、水平同期信号ＨＳＹＮＣが出力されている期間ｔ４内であってかつＶＧＵＰがＬの期間に、上述した信号成分の読み出し、クリア、そしてオフセット成分の読み出しの動作が行われる期間が存在する。このＶＧＵＰがＬの期間は、Ｈブランキング期間中の所定の期間に設定される。Ｈブランキング期間については、後で図９を用いて詳述する。
【００９１】
周期ｔ３内の期間ｔ４後の期間ｔ５内に、ｎ個の信号成分とオフセット成分のアナログ信号ＶＯＵＴＳとＶＯＵＴＮが出力される。
次に、イメージセンサＬＳＩ１のタイミングジェネレータ（以下、ＴＧという）１３の回路構成について図８を参照して説明する。
図８は、図１のイメージセンサＬＳＩ１のＴＧ１３の構成を示す回路ブロック図である。
【００９２】
ＴＧは、シリアルコントロールブロック７１、マスタタイミング制御ブロック７２、センサレジスタブロック７３、シャッターコントロール部（シャッタスピード上限制御部）７４、フレームコントロール部７５、Ｈ・Ｖカウンタ７６、垂直スキャン制御ブロック７７、水平スキャン制御ブロック７８、アナログ制御ブロック７９を含む。
【００９３】
シリアルコントロールブロック７１には、当該シリアルコントロールブロック７１と、信号処理ＬＳＩ２のレジスタ１４との間のインターフェース信号である３線シリアルＩ／Ｆ信号が入出力される。
マスタタイミング制御ブロック７２には、信号処理ＬＳＩ２のＴＧ２６からセンサ駆動クロックＳＣＬＫ，水平同期信号ＨＳＹＮＣ及び垂直同期信号ＶＳＹＮＣが入力される。またＴＧ１３には、信号処理ＬＳＩ２からのクロック指定信号ＣＬＫ＿ＳＥＬと、スタンバイ信号ＳＴＡＮＤＢＹが入力されている。
【００９４】
シリアルコントロールブロック７１は、信号処理ＬＳＩ２のレジスタ２３に書き込まれているシャッタスピードの設定データ，レギュレータ８の設定データ及びシステムクロック情報などをシリアルＩ／Ｆ信号として入力し、これらのデータについてライトデータ，ライトアドレス及びライトストローブ信号ＷＲを出力し、センサレジスタブロック７３に供給する。
【００９５】
前記センサレジスタブロック７３は、上記の入力信号に応じて、ラインシャッタスピード設定信号，フレームシャッタスピード設定信号，フレームモード設定信号，クリアパルス幅制御設定信号，クリアパルス印加回数設定信号，ゲイン設定信号及びレギュレータ電圧設定信号を出力する。
一方、マスタタイミング制御ブロック７２は、前述の各種入力信号に基づいて、ピクセルクロック，水平リセットパルス，垂直リセットパルス及びリセット信号を出力する。
【００９６】
シャッタコントロール部（シャッタスピード上限制御部）７４には、センサレジスタブロック７３からのラインシャッタスピード設定信号及びフレームシャッタスピード設定信号が入力され、出力としてラインシャッタスピードデータ及びフレームシャッタスピードデータを出力する。
【００９７】
フレームコントロール部７５には、前記マスタタイミング制御ブロック７２からのピクセルクロック，垂直リセットパルス及びリセット信号と、前述のスタンバイ信号ＳＴＡＮＤＢＹが入力され、出力としてフレームカウント値，フレーム制御データ及びバリッド（ＶＡＬＩＤ）制御信号を出力する。
また、Ｈ・Ｖカウンタ７６には、前記マスタタイミング制御ブロック７２からのピクセルクロック，水平リセットパルス，垂直リセットパルス及びリセット信号が入力され、出力としてラインカウント値及びピクセルカウント値を出力する。
【００９８】
垂直スキャン制御ブロック７７には、入力として、前記シャッタコントロール部７４からのラインシャッタスピードデータ及びフレームシャッタスピードデータ、前記フレームコントロール部７５からのフレームカウント値，フレーム制御データ及びバリッド（ＶＡＬＩＤ）制御信号、前記センサレジスタブロック７３からのクリアパルス幅制御設定信号及びクリアパルス印加回数設定信号、前記マスタタイミング制御ブロック７２からのピクセルクロック及びリセット信号、クロック指定信号ＣＬＫ＿ＳＥＬ、前記Ｈ・Ｖカウンタ７６からのラインカウント値及びピクセルカウント値が入力される。
【００９９】
垂直スキャン制御ブロック７７は、出力としてクリアライン用シフトデータＡＶ，クリアライン用シフトクロックＶＣＬＫ＿ＡＳＲ，クリアライン用シフトレジスタリセット信号ＶＳＦＲＡ＿ＲＳＴ，クリアライン選択イネーブル信号ＣＬＳ，読み出しライン用シフトデータＢＶ，読み出しライン用シフトクロックＶＣＬＫ＿ＢＳＲ，読み出しライン用シフトレジスタリセット信号ＶＳＦＲＢ＿ＲＳＴ，読み出しライン選択イネーブル信号ＶＳＭ，蓄積時全ライン選択信号ＶＧＵＰ，蓄積イネーブル信号ＳＤＩ，読み出しイネーブル信号ＳＤＲ，クリア前ゲートプリセット信号ＰＲ，クリアパルスＣＬを出力する。
【０１００】
水平スキャン制御ブロック７８には、入力として、前記フレームコントロール部７５からのバリッド（ＶＡＬＩＤ）制御信号、前記Ｈ・Ｖカウンタ７６からのラインカウント値及びピクセルカウント値、前記センサレジスタブロック７３からのクリアパルス幅制御設定信号、前記マスタタイミング制御ブロック７２からのピクセルクロック及びリセット信号、クロック指定信号ＣＬＫ＿ＳＥＬが入力される。
【０１０１】
水平スキャン制御ブロック７８は、出力としてラインメモリ選択用シフトデータＡＨ，ラインメモリ選択用シフトクロックＣＩＮ，ラインメモリ選択イネーブル信号ＨＳＣ＿ＣＫ，蓄積信号用ラインメモリリセット信号ＲＥＳＳ，蓄積信号用ラインメモリデータロード信号ＬＯＡＤＳ，オフセット用ラインメモリリセット信号ＲＥＳＮ，オフセット用ラインメモリデータロード信号ＬＯＡＤＮを出力する。
【０１０２】
上記のクロック指定信号ＣＬＫ＿ＳＥＬは、システムクロック信号ＣＬＫＩＮの周波数の高低を示す信号であるが、このＣＬＫ＿ＳＥＬは垂直スキャン制御ブロック７７及び水平スキャン制御ブロック７８に供給されている。各制御ブロック７７及びク７８では、クロック指定信号ＣＬＫ＿ＳＥＬのＨ，Ｌレベルに応じて各ブロック７７及びク７８から出力される各種センサ駆動信号の出力タイミングを制御できるようになっている。
【０１０３】
アナログ制御ブロック７９には、前記フレームコントロール部７５からのバリッド（ＶＡＬＩＤ）制御信号、前記Ｈ・Ｖカウンタ７６からのラインカウント値及びピクセルカウント値、前記センサレジスタブロック７３からのゲイン設定信号、スタンバイ信号ＳＴＡＮＤＢＹが入力され、出力としてアナログアンプゲイン制御信号，アンプ用駆動クロックＣＤＬ，スタンバイ制御信号を出力する。
【０１０４】
そして、前記フレームコントロール部７５からのバリッド（ＶＡＬＩＤ）制御信号はＶＡＬＩＤ信号としてＴＧ１３から信号処理ＬＳＩ２へ出力されるようになっている。
また、前記センサレジスタブロック７３からのレギュレータ電圧設定信号と、前記アナログ制御ブロック７９からのスタンバイ制御信号とは、図１のイメージセンサＬＳＩ１のセンサ駆動バイアス発生用レギュレータ８に入力される。
【０１０５】
前記アナログ制御ブロック７９からのアナログアンプゲイン制御信号とアンプ用駆動クロックＣＤＬとは、図１のイメージセンサＬＳＩ１の出力アンプ１２の制御用信号となる。
【０１０６】
図９はセンサセルアレイ３の光電変換を制御する各信号を示すタイミングチャートである。センサセルアレイ３は、“蓄積”、“リセット（Ｓ）”、“変調（Ｓ）”、“プリセット”、“クリア”、“リセット（Ｎ）”及び“変調（Ｎ）”の各状態の繰返しによって、光学像を電気信号に変換して出力する。図９はこれらの各状態における信号の様子を示している。センサセルアレイ３は、図７の垂直同期信号ＶＳＮＹＣ及び水平同期信号ＨＳＹＮＣを単位時間とした所定のフレームレートで動作する。
【０１０７】
図９の例では、あるラインカウント信号ＲＯＷＣＴにおいて、ＨＳＹＮＣが、ピクセルクロック信号ＰＸＬＣＴが１から８０までＬレベルであり、さらにＰＸＬＣＴが５から２２までがＬＯＡＤＳ（リセット（Ｓ）＋変調（Ｓ））状態に、ＰＸＬＣＴが２７から４４までがＣＬ（プリセット＋クリア）状態に、ＰＸＬＣＴが４５から６３までがＬＯＡＤＮ（リセット（Ｎ）＋変調（Ｎ））状態に割り当てられている。
【０１０８】
なお、各制御信号はＴＧ１３によって生成され出力される。ＴＧ１３は、論理回路で構成されるが、その論理回路は、Ｖｅｒｉｌｏｇ−ＨＤＬ、ＶＨＤＬ等のＨＤＬ（Ｈａｒｄｗａｒｅ Ｄｅｓｃｒｉｐｔｉｏｎ Ｌａｎｇｕａｇｅ：ハードウエア記述言語）を利用した設計システムを用いれば、自動設計することができる。
【０１０９】
先ず、蓄積状態について説明する。
図７に示すＨブランキング期間中の所定期間（図９の第５ピクセル〜第６３ピクセル）以外の期間が蓄積期間である。蓄積期間には、全画素が蓄積状態となる。この期間には、蓄積時全ライン選択信号ＶＧＵＰはＨレベルで、蓄積イネーブル信号ＳＤＩ及びクリアパルス信号ＣＬはＬレベルである。図２に示すように、蓄積時全ライン選択信号ＶＧＵＰがＨレベルとなることによって全てのライン選択信号ＶＳＣｉがＨレベルとなり、ドレイン・ゲート電圧供給回路ＶＣ１ｉの動作を示す上記表１に示すように、ゲート電圧ＶＰＧｉはＶＣＣＳＧＨＩとなる。また、ドレイン電圧ＶＰＤｉは電圧ＶＣＣＳＤＩとなる。また、この期間には、クリア前ゲートプリセット信号ＰＲもＬレベルであり、ソース電圧供給回路ＶＣ２ｈの動作を示す上記表２に示すように、ソース電圧供給回路ＶＣ２ｈはソース電圧を供給しない。この場合には、セルアレー中の全てのセルのソースは、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンしドレイン電圧に一致する。
【０１１０】
Ｈブランキング期間の第５ピクセルにおいて蓄積期間は終了し信号読み出しが開始される。この信号読み出しのための期間（ＬＯＡＤＳ，ＣＬ，ＬＯＡＤＮ期間）においても、受光光量に基づくホールの蓄積は継続されるが、各セルは蓄積期間とは異なる設定値に設定される。また、信号読み出しのための期間には、クリアライン、読み出しライン又は非選択ラインでは、各セルは個別の設定値に設定される。
【０１１１】
先ず、リセット（ｓ）状態について説明する。図９に示すように、この期間においても、全てのセルに共通の設定が行われる。
図９に示すように、クリアパルス信号ＣＬ及びクリア前ゲートプリセット信号ＰＲはＬレベルであり、ソース電圧供給回路ＶＣ２ｈはソース電圧を供給しない。この期間においては、蓄積信号用ラインメモリリセット信号ＲＥＳＳがハイアクティブとなり、図２のスイッチＳＷ２２がオンとなって、ラインメモリを構成するコンデンサＣ2 の端子電圧はＶＭＰＲにチャージされる。更に、蓄積信号用ラインメモリデータロード信号ＬＯＡＤＳ及びラインメモリデータロード信号ＬＯＡＤもハイアクティブとなり、スイッチＳＷ２１及びスイッチＳＷ１１がオンとなって、ソースラインを電圧ＶＭＰＲで初期化する。
【０１１２】
一方、蓄積時全ライン選択信号ＶＧＵＰはＨからＬに変化し、全てのライン選択信号ＶＳＣｉはＬレベルに変化する。従って、表１に示すように、ゲート電圧ＶＰＳＧｉは全てＬ（ＧＮＤ）レベルとなる。また、蓄積イネーブル信号ＳＤＩはＨレベルであり、ＳＤＲ２もHレベルであるため、表１に示すように、図３中のＴ５がターンオンしているので、全てのセルのドレインは共通に接続され（ＣＯＭノード）、そのＣＯＭノードはＨｉｚ状態となる。
【０１１３】
次に、変調（ｓ）状態について説明する。
図９に示すように、ＣＬ，ＰＲはＬレベルを維持しており、ソース電圧供給回路ＶＣ２ｈはソースラインに電圧を供給していない。各セルに設定した電圧値に応じた出力がソースラインを介して出力される。即ち、クリアライン及び非選択ラインについてはライン選択信号ＶＳＣｉはＬレベルのままであり、ゲート電圧はＬ（ＧＮＤ）レベルである。また、読み出しイネーブル信号ＳＤＲ２もＬレベルであるので、ドレイン電圧ＶＰＤｉはＶＣＣＳＤＲとなる。
【０１１４】
読み出しラインについてはライン選択信号ＶＳＣｉはＨレベルである。クリアパルス信号ＣＬ及び信号ＳＤＲがＬレベルであるので、ゲート電圧ＶＰＧｉはＶＣＣＳＧＨＲである。ドレイン電圧ＶＰＤｉはＶＣＣＳＤＲである。これにより、ソース電圧ＶＰＳｉには電圧（ＶＣＣＳＧＨＲ−ＶｔｈＳ）が現れる。なお、ＶｔｈＳは、蓄積されたホールに応じて変化する。ソースラインの電圧（ＶＣＣＳＧＨＲ−ＶｔｈＳ）は、スイッチＳＷ２１を介してラインメモリを構成する各コンデンサＣ2 に蓄積される。
【０１１５】
次に、相関２重サンプリング処理のために、読み出しラインの各セルに蓄積されているホールを除去（クリア）するためのＣＬ状態を設定する。ホールの除去のためには極めて高い電圧をゲートに印加する必要があり、クリア状態の前にプリセット状態を設定して、倍圧回路を利用して高電圧を得るようになっている。なお、読み出しラインのクリアと同時にクリアラインの各セルのクリアも行うようになっている。
【０１１６】
先ず、プリセット状態においては、読み出しラインとクリアラインについては、ライン選択信号ＶＳＣｉはＨレベルである。クリアパルス信号ＣＬ及び信号ＳＤＲはＬレベルであるので、ゲート電圧ＶＰＧｉはＶＣＣＳＧＨＲである。なお、非選択ラインについては、ライン選択信号ＶＳＣｉがＬレベルであるので、ゲート電圧はＬ（ＧＮＤ）レベルである。
【０１１７】
また、クリアパルス信号ＣＬはＬレベルで、クリア前ゲートプリセット信号ＰＲはＨであるので、表２に示すように、全ソースラインの電圧ＶＰＳｈは電圧ＶＣＣＶＰＳ（例えば０Ｖ）にリセットされる。また、図４のコンデンサＣ1 は電圧ＶＣＣＳＤＢがチャージされ、ＮＤ２点は電圧ＶＣＣＳＤＢとなる。なお、蓄積イネーブル信号ＳＤＩ及び読み出しイネーブル信号ＳＤＲ２はＨレベルであるので、ドレインは、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンして、ソースと同電位になる。
【０１１８】
次に、クリア状態においては、クリア前ゲートプリセット信号ＰＲがＨレベルからＬレベルに変化し、クリアパルス信号ＣＬがＬレベルからＨレベルに変化する。この場合には、表２に示すように、ソースラインは電圧ＶＣＣＳＤＢ×２に変化する。また、読み出しラインとクリアラインについては、クリアパルス信号ＣＬ及びライン選択信号ＶＳＣｉがＨレベルであるので、表１に示すように、ゲートはフローティング状態となる。従って、ソースとゲートとのカップリング容量によって、ゲート電圧ＶＰＧｉは（ＶＣＣＳＤＢ×２＋ＶＣＣＳＧＨＲ）となる。また、ドレインはプリセット状態時と同様に、光信号検出用ＭＯＳトランジスタＰＤＴｒがターンオンして、ソースと同電位になる。
【０１１９】
一方、非選択ラインについては、ゲート電圧ＶＰＧｉはＬ（ＧＮＤ）レベルのままであり、ドレイン電圧ＶＰＤｉは、トランジスタＴ4 がオンとなるので、ＶＣＣＳＤＲとなる。
【０１２０】
次に、リセット（Ｎ）状態を経て、変調（Ｎ）状態に移行する。これらのリセット（Ｎ）状態及び変調（Ｎ）状態は、夫々リセット（ｓ）状態及び変調（ｓ）状態と略同様の信号が設定される。即ち、リセット（Ｎ）状態においては、蓄積信号用ラインメモリリセット信号ＲＥＳＳ，蓄積信号用ラインメモリデータロード信号ＬＯＡＤＳに夫々代えてオフセット用ラインメモリリセット信号ＲＥＳＮ，オフセット用ラインメモリデータロード信号ＬＯＡＤＮがハイアクティブとなる。これにより、スイッチＳＷ３２がオンとなって、ノイズ読み出し用のラインメモリを構成するコンデンサＣ3 がＶＭＰＲにチャージされる。更に、スイッチＳＷ３１及びスイッチＳＷ１１がオンとなって、ソースラインは電圧ＶＭＰＲで初期化される。
【０１２１】
変調（Ｎ）状態においては、クリアパルス信号ＣＬ，クリア前ゲートプリセット信号ＰＲはＬレベルであり、ソース電圧供給回路ＶＣ２ｈはソースラインに電圧を供給しない。クリアライン及び非選択ラインについてはライン選択信号ＶＳＣｉはＬレベルであり、ゲート電圧ＶＰＧｉはＬ（ＧＮＤ）である。また、読み出しイネーブル信号ＳＤＲ２もＬレベルであるので、ドレイン電圧ＶＰＤｉはＶＣＣＳＤＲとなる。
【０１２２】
読み出しラインについてはライン選択信号ＶＳＣｉはＨレベルである。クリアパルス信号ＣＬ及び信号ＳＤＲがＬレベルであるので、ゲート電圧ＶＰＧｉはＶＣＣＳＧＨＲである。ドレイン電圧ＶＰＤｉはＶＣＣＳＤＲである。これにより、ソース電圧ＶＰＳｈには電圧（ＶＣＣＳＧＨＲ-ＶｔｈＮ）が現れる。このソースに現れる電圧は、直前にクリア状態に設定されていることから、オフセット成分に対応したものとなっている。ソースラインの電圧（ＶＣＣＳＧＨＲ−ＶｔｈＮ）は、スイッチＳＷ３１を介してラインメモリを構成する各コンデンサＣ3 に蓄積される。
【０１２３】
こうして、コンデンサＣ2 には信号成分が蓄積され、コンデンサＣ3 にはオフセット成分が蓄積される。水平シフトレジスタ１１からの選択信号ＨＳＣＡＮｈによって、スイッチＳＷ２３，ＳＷ３３が順番にオンになることで、コンデンサＣ2 ，Ｃ3 に蓄積された電圧が夫々出力アンプ３６，３８を介してＶＯＵＴＳ，ＶＯＵＴＮとして出力される。
【０１２４】
ところで、前述したように、固体撮像素子であるイメージセンサＬＳＩ１のＴＧ１３は、一つの制御信号として有効信号ＶＡＬＩＤを信号処理ＬＳＩ２のＴＧ２６へ供給する。有効信号ＶＡＬＩＤは、イメージセンサＬＳＩ１から有効な画像データが出力されていることを示す信号である。すなわち、ＴＧ１３は、イメージセンサＬＳＩ１の動作状態に応じて、イメージセンサＬＳＩ１の出力が有効か否かを示す有効信号ＶＡＬＩＤを信号処理ＬＳＩ２へ出力する手段を備えている。或いは、有効信号ＶＡＬＩＤは、イメージセンサＬＳＩ１の動作状態に応じて、信号処理ＬＳＩ２に対して信号処理動作を行わせるか否かを制御する制御信号である、とも言える。この信号がアクティブなときは、有効な画像データがイメージセンサＬＳＩ１から出力されているので、信号処理ＬＳＩ２はそのときの画像データを有効として測光等に使用できることを知り、当該画像データを用いて測光データを算出するなどの信号処理動作を行うことができる。
【０１２５】
図１０は、有効信号ＶＡＬＩＤ生成の条件を示している。
図１０(a)は有効信号の生成条件の第１の例を示すものであり、イメージセンサＬＳＩ１内のＴＧ１３における有効信号を出力する手段は、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間の４つの期間を示す信号が、ノア（ＮＯＲ）ゲート８１に入力されており、出力として有効信号ＶＡＬＩＤを出力する構成となっている。アイドルフレームは、センサ起動直後の空きフレームである。間引きフレームについては、後述する。
【０１２６】
図１０(a)の構成では、イメージセンサＬＳＩ１内のＴＧ１３における有効信号を出力する手段は、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間の全ての期間が非アクティブのとき、すなわち、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間のうちのどの期間にも該当しない期間のときのみ、イメージセンサＬＳＩ１から有効な画素データであることを示す有効信号を出力し、信号処理ＬＳＩ２に処理動作を行わせることができる。
【０１２７】
図１０(b)は有効信号の第２の生成条件を示すものであり、イメージセンサＬＳＩ１内のＴＧ１３における有効信号を出力する手段は、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間，最終ラインカウント値を示す期間の５つの期間を示す信号が、ノア（ＮＯＲ）ゲート８２に入力されており、出力として有効信号ＶＡＬＩＤを出力する構成となっている。
【０１２８】
前記最終ラインカウント値とは、ＯＢ領域を含めたセンサセルアレイ３が例えば７１２×５００のセルで構成されている場合には、水平ラインの最終ラインカウント値は５００である。従って、前記の最終ラインカウント値を示す期間とは、ラインカウント値が５００番目の水平ラインの期間を意味している。
【０１２９】
図１０(b)の構成では、イメージセンサＬＳＩ１内のＴＧ１３における有効信号を出力する手段は、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間，最終ラインカウント値を示す期間の全ての期間が非アクティブのとき、すなわち、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間，最終ラインカウント値を示す期間のうちのどの期間にも該当しない期間のときのみ、イメージセンサＬＳＩ１から有効な画素データであることを示す有効信号を出力し、信号処理ＬＳＩ２に処理動作を行わせることができる。
【０１３０】
図１０(c)は有効信号の第３の生成条件を示すものであり、イメージセンサＬＳＩ１内のＴＧ１３における有効信号を出力する手段は、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間，最終ラインカウント値を示す期間の５つの期間を示す信号が、ノア（ＮＯＲ）ゲート８３に入力されており、このノア出力信号と、イメージセンサＬＳＩ１内の蓄積信号用，オフセット信号用ラインメモリ９，１０によるラインメモリ読み出し期間を示す信号とが、アンド（ＡＮＤ）ゲート８４に入力されており、出力として有効信号ＶＡＬＩＤを出力する構成となっている。
【０１３１】
前記ラインメモリ読み出し期間とは、ＯＢ領域を含めたセンサセルアレイ３が例えば７１２×５００のセルで構成されている場合には、例えば水平方向に並んだ７１２個のピクセル（画素）に対応する第１の番号目のピクセルのカウント値の１つ前から第７１２番目のピクセルのカウント値の１つ後までの範囲である７１４ピクセルカウント期間を意味している。
【０１３２】
図１０(c)の構成では、イメージセンサＬＳＩ１内のＴＧ１３における有効信号を出力する手段は、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間，最終ラインカウント値を示す期間の全ての期間が非アクティブでかつ前記ラインメモリ読み出し期間がアクティブのとき、すなわち、アイドルフレーム，蓄積フレーム，間引きフレーム，Ｈブランキング期間，最終ラインカウント値を示す期間のうちのどの期間にも該当しない期間でかつラインメモリ読み出し期間に該当する期間のときのみ、イメージセンサＬＳＩ１から有効な画素データであることを示す有効信号を出力し、信号処理ＬＳＩ２に処理動作を行わせることができる。
【０１３３】
図１１は、図１０(c)におけるラインメモリ読み出し期間を説明するための図であり、上記のピクセルカウント値ＰＸＬＣＴと、水平同期信号ＨＳＹＮＣとのタイミング関係に関連して、ラインメモリ読み出し期間を示す信号ＬＭＲＰのタイミング関係を示している。ピクセルカウント値ＰＸＬＣＴは、小さなブロック１つが１ピクセルカウントに相当しこの小ブロックを右方向にカウントするごとに１カウント増加していく。信号ＬＭＲＰのハイレベルの期間がラインメモリ読み出し期間に相当し、画像データが出力される期間の前後±１のピクセルカウント値の範囲となっている。
【０１３４】
さらに、本発明の画像処理装置において、前記Ｈブランキング期間は、前記イメージセンサＬＳＩ１に電荷を蓄積する蓄積状態が１フレーム以上続く場合には、その蓄積状態内のＨブランキング期間におけるＨブランキング動作を非アクティブとすることが好ましい。
【０１３５】
これは、通常の（１フレーム以下の）蓄積状態で与えられるバイアス条件はノイズの発生しにくい電圧値に設定されているが、蓄積状態が１フレーム以上続く場合に、１フレーム以上のシャッタスピードに対応していないために、定期的なＨブランキング期間が入ると、蓄積状態でのバイアス条件が解除され、ノイズの発生し易いバイアス状態を生ずる。これを防止するため、蓄積状態が１フレーム以上続いた場合、蓄積期間における定期的なＨブランキング期間を非アクティブ、すなわち、定期的なＨブランキング動作を停止させることで、蓄積状態のノイズの発生しにくいバイアス条件を継続可能とする。
【０１３６】
図１２に、シャッタスピードの期間が１フレームを越えた場合の垂直同期信号とシャッタスピードとのタイミング関係を示している。
【０１３７】
例えば、図１２に示すように、フォーカルプレーンシャッタのクリア用シフトデータＡＶ（図８並びに図６参照）を印加後、フレーム単位或いはライン＋フレーム後に読み出し動作を行う構成で、前記クリア用シフトデータＡＶから読み出しライン用シフトデータＢＶまでの時間（＝シャッタスピードの期間）はセンサセルのバイアス条件が変化しない構成とする。図１２では、シャッタスピードが１フレームを越える期間、すなわちライン＋フレームの期間の例を示している。
【０１３８】
このような構成によれば、１フレーム以上の蓄積を行う場合でも、蓄積状態が続いている期間内にＨブランキング動作期間が入らず、蓄積状態のバイアス条件（すなわち、ノイズの発生しにくいバイアス状態）を継続的に与えることができ、蓄積状態のバイアスを解除することによる暗電流及びノイズの増加を防止できる。
【０１３９】
また、本発明の画像処理装置において、イメージセンサＬＳＩ１に設けられる前述の有効信号を出力する手段は、前記イメージセンサＬＳＩ１が常に正常な画像データを出力している条件設定状態のときに、設定条件と異なる画像データとなった場合に有効信号を非アクティブとし、設定条件と同じ画像データの場合に有効信号をアクティブとするものである、と表現することができる。
【０１４０】
なお、前記の設定条件と異なる画像データとは、フレームレート，シャッタスピード，スキャンの向きなどの状態設定を変更した場合の画像データであることを意味している。スキャンの向きとは、蓄積された１画面分の画像データにおける画面上側から下側へスキャンする正方向スキャン、及びこれと反対の、蓄積された１画面分の画像データにおける画面下側から上側へスキャンする逆方向スキャンのことである。
【０１４１】
このような構成によれば、設定条件と異なる画像データとなった場合には、不安定な画像状態に至った場合であるから、画像の明るさ測定などに用いることはできないので、イメージセンサＬＳＩ１からの有効信号を非アクティブとして無効な画像データであることを信号処理ＬＳＩ２に知らせることができる。即ち、フレームレート，シャッタスピード，スキャンの向きなどの状態設定を変更した場合の画像データは、明らかに不安定な画像状態のデータであるから、画像の明るさ測定などに用いることはできない旨、信号処理ＬＳＩ２に知らせることができる。
【０１４２】
ところで、従来の閾値電圧変調方式のＭＯＳ型固体撮像素子では、フレームレートを下げて動作させる場合、シャッタスピード（蓄積期間）及びＨブランキング期間が長くなり、特にＨブランキング期間が長くなることによりノイズ成分が増加する。従って、ノイズ軽減のためにはあまり低いフレームレート（ここでは１５ｆｐｓより低いフレームレートを言う）での動作が難しかった。
【０１４３】
その対策として、本発明の画像処理装置では、低いフレームレートで動作させる場合、１フレームの期間及びＨブランキング期間は一定であるが、イメージセンサＬＳＩ１からの有効信号ＶＡＬＩＤをフレーム単位で間欠的に非アクティブとする手法で、すなわち、フレーム単位で間引くフレーム数（単位時間当たりフレーム数）を増加させることで、実質的にフレームレートを低下させる。つまり、フレームレートの低下に応じて、有効信号をフレーム単位で非アクティブとする割合を増加させることにより、信号処理ＬＳＩ２において信号処理するフレーム数を減ずるように構成する。
【０１４４】
まず、イメージセンサＬＳＩ１内のレジスタ１４にフレームレート設定レジスタを設け、(1)シャッタスピードによりフレームレートが可変になるモード、(2)１５ｆｐｓ固定モード、(3)７．５ｆｐｓ固定モード、(4)５ｆｐｓ固定モードを設定可能な構成とする。このレジスタ設定は、前述したようにイメージセンサＬＳＩ１のレジスタ１４と信号処理ＬＳＩ２のレジスタ２３とは、常に同じデータを保持するようになっているので、レジスタ２３に前記(1)〜(4)の４つのモードのいずれかを設定するとそのデータは３線シリアルインターフェース１５を介して、レジスタ１４に書き込まれる。イメージセンサＬＳＩ１では、レジスタ１４に設定されたモードのデータに基づいて、ＴＧ１３が有効信号ＶＡＬＩＤの出力タイミング、すなわち、非アクティブ期間の設定を変更することが可能となる。
【０１４５】
図１３に、フレームレートを変更した場合の垂直同期信号ＶＳＹＮＣと有効信号ＶＡＬＩＤとのタイミング関係を示している。図１３(a)は１５ｆｐｓ固定モードの場合、図１３(b)は７．５ｆｐｓ固定モードの場合、図１３(c)は５ｆｐｓ固定モードの場合、を示している。垂直同期信号ＶＳＹＮＣの時間、即ち、１フレームの期間は常に一定である。
【０１４６】
１５ｆｐｓ固定モードの場合は、有効信号ＶＡＬＩＤをアクティブにし続け、後段の信号処理ＬＳＩ２で連続で処理を行う。
【０１４７】
７．５ｆｐｓ固定モードの場合は、有効信号ＶＡＬＩＤを１フレームおきにアクティブとし、後段の信号処理ＬＳＩ２で１フレームおきの間欠動作を行うことで、１５ｆｐｓ固定モードの場合の半分のフレームレートを実現している。
【０１４８】
５ｆｐｓ固定モードの場合は、有効信号ＶＡＬＩＤを１フレーム分アクティブとし、２フレーム分非アクティブとし、後段の信号処理ＬＳＩ２で２フレームおきに間欠動作を行うことで、１５ｆｐｓ固定モードの場合の１／３のフレームレートを実現している。
【０１４９】
７．５ｆｐｓ固定モードの場合と、５ｆｐｓ固定モードの場合において、有効信号ＶＡＬＩＤが間欠的に非アクティブとなるフレーム期間を、間引きフレームと呼んでいる。７．５ｆｐｓ固定モードの場合は、２フレームに１つが間引きフレームであり、５ｆｐｓ固定モードの場合は、３フレームに２つが間引きフレームとなる。
【０１５０】
このような構成によれば、低いフレームレートで動作させる場合、信号処理ＬＳＩ２へ送出するフレームを間引いてフレーム数を減じることにより、Ｈブランキング期間を長くすることなく低フレームレートを実現している。明るい環境下でも、ノイズの少ない低フレームレート（具体的には１５ｆｐｓより低いフレームレート）の動作が可能となり、画質を改善することが可能となる。さらに、フレームの間引きによりイメージセンサＬＳＩ１の内部動作並びに後段の信号処理ＬＳＩ２の動作を抑えることが可能となり、消費電流の低減が可能となる。
【０１５１】
以上説明した本発明の実施の形態によれば、閾値電圧変調方式のＭＯＳ型固体撮像素子と、前記固体撮像素子の出力を信号処理する信号処理部を含む画像処理装置において、前記固体撮像素子は、その動作状態に応じて、前記固体撮像素子の出力が有効か否かを示す有効信号を前記信号処理部へ出力することにより、固体撮像素子が有効な画素データを送出するときは、有効信号をアクティブとして信号処理部に現在の画素データが有効であることを知らせ、固体撮像素子が露光状態（蓄積状態）にあるときは有効信号を非アクティブとして信号処理部に現在の画素データが無効であることを知らせるようにしたので、暗い環境下でシャッタスピードの設定範囲を１フレーム以上に長く設定しても、露光状態（蓄積状態）では信号処理部で無用な信号処理を行わなくても済む。
【０１５２】
さらに、低フレームレートで動作させる場合、明るい環境下でも、ノイズが少なく画質の改善された動作が可能となり、かつ固体撮像素子内部動作並びに後段の信号処理部の動作を抑えて電力消費を低減することができる。
【０１５３】
尚、上記実施の形態は、固体撮像素子として閾値電圧変調方式のＭＯＳ型イメージセンサを例に説明したが、閾値電圧変調方式のＭＯＳ型イメージセンサに限定されるものではなく、他の方式のイメージセンサについても適応可能であることは言うまでも無い。
【図面の簡単な説明】
【図１】本発明の実施の形態に係わる画像処理装置の構成を示すブロック図である。
【図２】本発明の実施の形態に係わるイメージセンサＬＳＩの構成を示す回路図である。
【図３】本発明の実施の形態に係わるドレイン・ゲート電圧供給回路の構成を示す回路図である。
【図４】本発明の実施の形態に係わるソース電圧供給回路の構成を示す回路図である。
【図５】本発明の実施の形態に係わるセンサセルへ印加するバイアス電圧を説明するための図である。
【図６】本発明の実施の形態に係わる、センサの読み出しラインとクリアラインを説明するための図である。
【図７】本発明の実施の形態に係わる垂直同期信号と水平同期信号のタイミングを示すタイミングチャートである。
【図８】本発明の実施の形態に係わるイメージセンサＬＳＩのタイミングジェネレータの構成を示す回路ブロック図である。
【図９】本発明の実施の形態に係わるＨブランキング期間における各状態における各信号の状態を説明するためのタイミングチャートである。
【図１０】本発明の実施の形態に係わるイメージセンサＬＳＩから出力される有効信号生成の条件を示す図。
【図１１】図１０におけるラインメモリ読み出し期間を説明するための図。
【図１２】シャッタスピードの期間が１フレームを越えた場合の垂直同期信号とシャッタスピード（露光期間）とのタイミング関係を示す図。
【図１３】フレームレートを変更した場合の垂直同期信号と有効信号とのタイミング関係を示す図。
【符号の説明】
１…イメージセンサＬＳＩ、２…信号処理ＬＳＩ、３…センサセルアレイ、６…垂直ドライブ回路、８…レギュレータ、９…蓄積信号用ラインメモリ、１０…オフセット信号用ラインメモリ、１３，２６…タイミングジェネレータ、１４，２３…レジスタ、１５…３線シリアルインターフェース
Claims (9)
- フォトダイオードと光信号検出用のトランジスタとを備えた単位画素が複数配列されたマトリックス型の固体撮像素子と、
前記固体撮像素子の出力を信号処理し画像信号として出力する信号処理部と、
前記固体撮像素子に設けられ、その動作状態に応じて、前記固体撮像素子の出力が有効か否かを示す有効信号を前記信号処理部へ出力する手段と、
を具備し、
前記有効信号を出力する手段は、前記固体撮像素子を低フレームレートで動作させる場合、フレームレートの低下に応じて、有効信号をフレーム単位で間欠的に非アクティブとする割合を増加させることを特徴とする画像処理装置。 - フォトダイオードと光信号検出用のトランジスタとを備えた単位画素が複数配列されたマトリックス型の固体撮像素子と、
前記固体撮像素子の出力を信号処理し画像信号として出力する信号処理部と、前記固体撮像素子に設けられ、その動作状態に応じて、前記信号処理部に対して信号処理動作を行わせるか否かを制御する有効信号を出力する手段と、
を具備し、
前記有効信号を出力する手段は、前記固体撮像素子を低フレームレートで動作させる場合、フレームレートの低下に応じて、有効信号をフレーム単位で間欠的に非アクティブとする割合を増加させることを特徴とする画像処理装置。 - 前記固体撮像素子が、閾値電圧変調方式のＭＯＳ型固体撮像素子であることを特徴とする請求項１又は２に記載の画像処理装置。
- 前記有効信号を出力する手段は、アイドルフレーム， 蓄積フレーム， 間引きフレーム， Ｈブランキング期間の少なくとも１つの期間がアクティブのときは、有効信号を非アクティブとすることを特徴とする請求項１〜３のいずれか１つに記載の画像処理装置。
- 前記有効信号を出力する手段は、アイドルフレーム， 蓄積フレーム， 間引きフレーム， Ｈブランキング期間， 最終ラインカウント値を示す期間の少なくとも１つの期間がアクティブのときは、有効信号を非アクティブとすることを特徴とする請求項１〜３のいずれか１つに記載の画像処理装置。
- 前記有効信号を出力する手段は、アイドルフレーム， 蓄積フレーム， 間引きフレーム， Ｈブランキング期間， 最終ラインカウント値を示す期間のいずれの期間も非アクティブでかつラインメモリ読み出し期間がアクティブのときは、有効信号をアクティブとすることを特徴とする請求項１〜３のいずれか１つに記載の画像処理装置。
- 前記Ｈブランキング期間は、前記固体撮像素子に電荷を蓄積する蓄積状態が１ フレーム以上続く場合には、その蓄積状態内のＨ ブランキング期間におけるＨ ブランキング動作を非アクティブとすることを特徴とする請求項４〜６のいずれか１つに記載の画像処理装置。
- 前記有効信号を出力する手段は、前記固体撮像素子が常に正常な画像データを出力している条件設定状態のときに、設定条件と異なる画像データとなった場合に有効信号を非アクティブとし、設定条件と同じ画像データの場合に有効信号をアクティブとすることを特徴とする請求項１〜３のいずれか１つに記載の画像処理装置。
- 前記の設定条件と異なる画像データとは、フレームレート，シャッタスピード，スキャンの向きなどの状態設定を変更した場合の画像データであることを特徴とする請求項８ 記載の画像処理装置。
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