JP3870905B2 - 画像処理装置及びその処理方法 - Google Patents
画像処理装置及びその処理方法 Download PDFInfo
- Publication number
- JP3870905B2 JP3870905B2 JP2003013602A JP2003013602A JP3870905B2 JP 3870905 B2 JP3870905 B2 JP 3870905B2 JP 2003013602 A JP2003013602 A JP 2003013602A JP 2003013602 A JP2003013602 A JP 2003013602A JP 3870905 B2 JP3870905 B2 JP 3870905B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- state
- frame
- voltage
- valid
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000003672 processing method Methods 0.000 title description 4
- 238000009825 accumulation Methods 0.000 claims description 74
- 230000015654 memory Effects 0.000 claims description 54
- 238000003384 imaging method Methods 0.000 claims description 39
- 230000003287 optical effect Effects 0.000 claims description 21
- 239000011159 matrix material Substances 0.000 claims description 10
- 230000000875 corresponding effect Effects 0.000 description 23
- 239000003990 capacitor Substances 0.000 description 21
- 238000010586 diagram Methods 0.000 description 19
- 238000001514 detection method Methods 0.000 description 14
- 238000001046 rapid expansion of supercritical solution Methods 0.000 description 12
- 102100027626 Ferric-chelate reductase 1 Human genes 0.000 description 9
- 101000862406 Homo sapiens Ferric-chelate reductase 1 Proteins 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 7
- 238000005375 photometry Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 230000001276 controlling effect Effects 0.000 description 4
- 230000000737 periodic effect Effects 0.000 description 3
- 238000003079 width control Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000009471 action Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 239000002344 surface layer Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
- H04N23/70—Circuitry for compensating brightness variation in the scene
- H04N23/71—Circuitry for evaluating the brightness variation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N23/00—Cameras or camera modules comprising electronic image sensors; Control thereof
- H04N23/70—Circuitry for compensating brightness variation in the scene
- H04N23/73—Circuitry for compensating brightness variation in the scene by influencing the exposure time
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
- H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
- Image Input (AREA)
- Facsimile Heads (AREA)
Description
【発明の属する技術分野】
本発明は、画像処理装置及びその処理方法に関する。特に、単位画素がフォトダイオードと光信号検出用のトランジスタとを備え、該単位画素が複数配列されたマトリックス型の固体撮像素子を含む画像処理装置及びその処理方法に関する。
【0002】
【従来の技術】
半導体イメージセンサは、種々の画像入力装置に利用されている。最近、その中で、閾値電圧変調方式のMOS型固体撮像素子が、CCD(電荷結合素子)の高性能画質、及びCMOSの低消費電力を兼ね備え,画質の劣化を抑えたほか,高密度化および低コスト化を実現するものとして注目されている。
【0003】
閾値電圧変調方式のMOS型固体撮像素子の技術は、例えば、特開平11−195778号公報に開示されている。閾値電圧変調方式のMOS型固体撮像素子では、初期化、蓄積及び読出の3つの状態を繰り返すことによって、各画素のキャリアポケットに蓄積された光発生電荷に基づく画像信号が取り出される。初期化状態の期間は、残留電荷をキャリアポケット内から排出する期間である。蓄積状態の期間は、センサセルに電荷を蓄積する期間である。読出状態の期間は、蓄積された電荷量を電圧変調して読み出す期間である。
【0004】
【特許文献1】
特開平11−195778号公報
【0005】
【発明が解決しようとする課題】
しかし、これまで開示された技術によれば、フレームレートが固定状態で、シャッタスピードのみ可変できる構成となっていた。シャッタスピード(ここでは露光期間と同義)の設定範囲も1H(水平周期)〜1フレームまでの構成となっていた。
【0006】
このように、シャッタスピードの範囲が1フレームまでに限定されていたので、暗い環境での撮影では、蓄積時間を充分にとることができず、アンプの信号ゲインを上げることで明るくしていたが、S/N比が悪く画質が低下するという問題を有していた。
【0007】
一方、フレームレートを変更する場合には、入力するシステムクロック周波数を変更する構成となっている。フレームレートを下げて動作させる場合、Hブランキング期間が長くなり、フレームレートを上げると、Hブランキング期間が短くなる。また、シャッタスピードが長い場合は、フレームレートが下降し、シャッタスピードが短い場合(1フレームレート以下)は、フレームレートが例えば15フレーム/秒又は30フレーム/秒(以下、fpsという)となる構成となっていた。
【0008】
このように、フレームレートを下げて動作させる場合、Hブランキング期間が長くなり、蓄積状態でのバイアス条件が解除されている期間が長くなるため、暗電流によるノイズの増加等の不具合を生じていた。また、高いフレームレートでの動作を行う場合は、シャッタスピードが短くなるので、ノイズ増加の防止のため明るい環境での撮影に限られるという問題があった。
【0009】
そこで、本発明は、上記の問題に鑑み、暗い環境及び明るい環境での撮影においても、S/N比が良く、画質を改善することができる画像処理装置及びその処理方法を提供することを目的とする。
【0010】
【課題を解決するための手段】
本発明の画像処理装置は、フォトダイオードと光信号検出用のトランジスタとを備えた単位画素が複数配列されたマトリックス型の固体撮像素子と、前記固体撮像素子の出力を信号処理し画像信号として出力する信号処理部と、前記固体撮像素子に設けられ、その動作状態に応じて、前記固体撮像素子の出力が有効か否かを示す有効信号を前記信号処理部へ出力する手段と、を具備し、前記有効信号を出力する手段は、前記固体撮像素子を低フレームレートで動作させる場合、フレームレートの低下に応じて、有効信号をフレーム単位で間欠的に非アクティブとする割合を増加させたものである。
【0011】
このような構成によれば、固体撮像素子から有効な画素データを送出するときは、有効信号(VALID)をアクティブとして信号処理部に有効であることを知らせ、シャッタ開に対応する露光状態(蓄積状態)では有効信号(VALID)を非アクティブとして信号処理部に現在の画素データが無効であることを知らせるようにしたので、暗い環境下でシャッタスピードの設定範囲を1フレーム以上に長く設定しても、露光状態(蓄積状態)では信号処理部で無用な信号処理を行わなくても済む。
【0012】
本発明の画像処理装置は、フォトダイオードと光信号検出用のトランジスタとを備えた単位画素が複数配列されたマトリックス型の固体撮像素子と、前記固体撮像素子の出力を信号処理し画像信号として出力する信号処理部と、前記固体撮像素子に設けられ、その動作状態に応じて、前記信号処理部に対して信号処理動作を行わせるか否かを制御する有効信号を出力する手段と、を具備し、前記有効信号を出力する手段は、前記固体撮像素子を低フレームレートで動作させる場合、フレームレートの低下に応じて、有効信号をフレーム単位で間欠的に非アクティブとする割合を増加させたものである。
【0013】
このような構成によれば、固体撮像素子から有効な画素データを送出するときは、有効信号(VALID)をアクティブとして信号処理部に信号処理をさせ、シャッタ開に対応する露光状態(蓄積状態)では有効信号(VALID)を非アクティブとして信号処理部の信号処理を停止させるようにしたので、暗い環境下でシャッタスピードの設定範囲を1フレーム以上に長く設定しても、確実に信号処理できると共に無駄な電力消費を抑えることができる。
【0014】
本発明の画像処理装置において、前記固体撮像素子が、閾値電圧変調方式のMOS型固体撮像素子であることが好ましい。
【0015】
このような構成によれば、閾値電圧変調方式のMOS型固体撮像素子を使用することで、良好な画質を実現可能となる。
【0016】
また、本発明の画像処理装置において、前記有効信号を出力する手段は、アイドルフレーム,蓄積フレーム,間引きフレーム,Hブランキング期間の少なくとも1つの期間がアクティブのときは、有効信号を非アクティブとすることが好ましい。
【0017】
この構成では、有効信号の第1の生成条件を示すものであり、アイドルフレーム,蓄積フレーム,間引きフレーム,Hブランキング期間の全ての期間が非アクティブのとき、すなわち、アイドルフレーム,蓄積フレーム,間引きフレーム,Hブランキング期間のうちのどの期間にも該当しない期間のときのみ、固体撮像素子から有効な画素データであることを示す有効信号を出力し、信号処理部に処理動作を行わせることができる。
【0018】
また、本発明の画像処理装置において、前記有効信号を出力する手段は、アイドルフレーム,蓄積フレーム,間引きフレーム,Hブランキング期間,最終ラインカウント値を示す期間の少なくとも1つの期間がアクティブのときは、有効信号を非アクティブとすることが好ましい。
【0019】
この構成では、有効信号の第2の生成条件を示すものであり、アイドルフレーム,蓄積フレーム,間引きフレーム,Hブランキング期間,最終ラインカウント値を示す期間の全ての期間が非アクティブのとき、すなわち、アイドルフレーム,蓄積フレーム,間引きフレーム,Hブランキング期間,最終ラインカウント値を示す期間のうちのどの期間にも該当しない期間のときのみ、固体撮像素子から有効な画素データであることを示す有効信号を出力し、信号処理部に処理動作を行わせることができる。
【0020】
さらに、本発明の画像処理装置において、前記有効信号を出力する手段は、アイドルフレーム,蓄積フレーム,間引きフレーム,Hブランキング期間,最終ラインカウント値を示す期間のいずれの期間も非アクティブでかつラインメモリ読み出し期間がアクティブのときは、有効信号をアクティブとすることが好ましい。
【0021】
この構成では、有効信号の第3の生成条件を示すものであり、アイドルフレーム,蓄積フレーム,間引きフレーム,Hブランキング期間,最終ラインカウント値を示す期間の全ての期間が非アクティブでかつラインメモリ読み出し期間がアクティブのとき、すなわち、アイドルフレーム,蓄積フレーム,間引きフレーム,Hブランキング期間,最終ラインカウント値を示す期間のうちのどの期間にも該当しない期間でかつラインメモリ読み出し期間に該当する期間のときのみ、固体撮像素子から有効な画素データであることを示す有効信号を出力し、信号処理部に処理動作を行わせることができる。
【0022】
さらに、本発明の画像処理装置において、前記Hブランキング期間は、前記固体撮像素子に電荷を蓄積する蓄積状態が1フレーム以上続く場合には、その蓄積状態内のHブランキング期間におけるHブランキング動作を非アクティブとすることが好ましい。
【0023】
このような構成によれば、蓄積状態が続いている期間内にHブランキング動作期間が入らず、蓄積状態のバイアスを継続的に与える、すなわち、ノイズの発生しにくいバイアス状態に設定しておくことができる。
【0024】
また、本発明の画像処理装置において、前記有効信号を出力する手段は、前記固体撮像素子が常に正常な画像データを出力している条件設定状態のときに、設定条件と異なる画像データとなった場合に有効信号を非アクティブとし、設定条件と同じ画像データの場合に有効信号をアクティブとすることが好ましい。
【0025】
このような構成によれば、設定条件と異なる画像データとなった場合には、不安定な画像状態に至った場合であるから、画像の明るさ測定などに用いることはできないので、固体撮像素子からの有効信号を非アクティブとして無効な画像データであることを信号処理部に知らせることができる。
【0026】
さらに、本発明の画像処理装置において、前記の設定条件と異なる画像データとは、フレームレート,シャッタスピード,スキャンの向きなどの状態設定を変更した場合の画像データであることが好ましい。
【0027】
このような構成によれば、フレームレート,シャッタスピード,スキャンの向きなどの状態設定を変更した場合の画像データは、明らかに不安定な画像状態のデータであるから、画像の明るさ測定などに用いることはできない旨、信号処理部に知らせることができる。
【0034】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
まず、図1に基づき、本実施の形態に係わる画像処理装置の構成を説明する。
【0035】
図1は、固体撮像装置であるイメージセンサLSI(大規模集積回路)1と、信号処理装置である信号処理LSI2からなる画像処理装置の構成を示すブロック構成図である。イメージセンサLSI1は、2次元の固体撮像装置であり、光学像を光電変換して、光学像に基づく画素信号を信号処理LSI2へ供給する。信号処理LSI2は、受信した各画素信号に対して予め決められた信号処理を施して、画像信号を出力する。
【0036】
イメージセンサLSI1は、センサセルアレイ3と、クリアライン用シフトレジスタ4と、読み出しライン用シフトレジスタ5と、垂直ドライブ回路6と、昇圧回路7と、レギュレータ8と、蓄積信号用ラインメモリ9と、オフセット信号用ラインメモリ10と、水平シフトレジスタ11と、出力アンプ12と、タイミングジェネレータ13とを含む。タイミングジェネレータ13は、レジスタ14と3線シリアルインターフェース15を含む。
【0037】
イメージセンサLSI1のセンサセルアレイ3は、例えば、特開平11−195778号公報に記載されたような閾値変調型の固体撮像素子である。タイミングジェネレータ13から、各回路へ各種制御信号が供給され、その各種制御信号に基づいて、センサセルアレイ3は、各セルの受光した光量に応じた画素信号を出力する。また、センサセルアレイ3は、例えば、640×480のセルと、オプティカルブラック(OB)のための領域(OB領域)を含む。OB領域を含めると、センサアレイ3は例えば712×500のセルで構成される。そして、イメージセンサLSI1は、受光光量に応じた信号成分の電圧出力信号VOUTSと、オフセット成分に応じた電圧出力信号VOUTNの2つの出力信号を、信号処理LSI2へ供給する。
【0038】
垂直ドライブ回路6は、読み出しラインとクリアラインを選択するための回路である。読み出しライン用シフトレジスタ5とクリアライン用シフトレジスタ4は、それぞれ読み出しラインとクリアラインを指定するための回路である。
【0039】
レギュレータ8は、イメージセンサLSI1内で必要とされる各種電圧を生成するための電圧生成回路である。昇圧回路7は、後述するように、センサセルアレイ3に対して必要な電圧を与えるために、レギュレータ8から供給された電圧を昇圧するための回路である。なお、イメージセンサLSI1のより詳細な説明は、図2を用いて後述する。
【0040】
信号処理LSI2は、差分アンプ回路16と、オプティカルブラック(以下、OBと略す。)クランプ回路17と、プログラマブルゲインアンプ回路(PGA)18と、アナログディジタル変換回路(ADC)19と、OB制御ロジック回路20と、輝度制御ロジック回路21と、輝度測光ロジック回路22と、レジスタ23と、イメージプロセッサ24と、シーケンサ25と、タイミングジェネレータ26とを含む。レジスタ23は、シャッタースピードデータ等のデータがストアされる。
【0041】
イメージセンサLSI1からのVOUTSとVOUTNの2つのアナログ信号は、差分アンプ回路16に入力される。信号処理LSI2の差分アンプ回路16は、信号成分の電圧値とオフセット成分との電圧値の差を取って増幅し、OBクランプ回路17へその差分電圧を出力する。
OBクランプ回路17は、入力された画素信号の黒レベルを黒色の適切なレベルに設定するための回路である。センサセルアレイ3内の予め決められた数画素分のセル、すなわちOB領域は、遮光板等によって遮光されており、その遮光されたセルの信号レベルに基づいて、有効画素領域の画素信号に対する適切な黒色レベル調整が行われる。
【0042】
PGA18は、例えば1デシベル単位でゲインを調整するための増幅器である。PGA18によって増幅された信号は、ADC19へ供給される。ADC19はPGA18の出力をディジタル信号に変換する。
OB領域の画素については、その画素の輝度データが、ADC19からディジタル信号としてOB制御ロジック回路20に供給される。OB制御ロジック回路20は、タイミングジェネレータ26からの制御信号に基づいて、ADC19からの信号を入力し、黒レベルの調整をするためにOBクランプ回路17へ制御信号を出力する。
【0043】
同様に、輝度測光ロジック回路22は、例えば、ADC19から供給される1フレーム内の全ての緑(G)の画素のデータに基づいて、輝度を測定し、輝度データを輝度制御ロジック21に供給する。
輝度制御ロジック回路21は、輝度測光ロジック回路22から供給される輝度データに基づいて、PGA18へゲイン制御信号を供給することによって、画像の明るさの調整を行う。さらに、輝度制御ロジック回路21は、レジスタ23へシャッタースピードのデータを書き込む。
【0044】
なお、レジスタ14とレジスタ23は、互いに同じデータをストアするようになっているので、一方のレジスタの内容が変更されると、3線シリアルインターフェース15を介して、他方のレジスタの内容も変更される。よって、シャッタースピードのデータが、信号処理LSI2内のレジスタ23に書き込まれると、さらに、そのデータは、3線シリアルインターフェース15を介して、イメージセンサLSI1内のレジスタ14に転送されて書き込まれる。イメージセンサLSI1では、シャッタースピードのデータに基づいて、フォーカルプレーンシャッターの設定が行われる。フォーカルプレーンシャッターの機能については後述する。
【0045】
例えば、イメージセンサLSI1側では、シャッタースピードのデータに基づいて、フォーカルプレーンの読み出しラインとクリアラインの幅dlを制御する。画像が明るい場合のように、露光時間を短くする場合には、その幅dlを狭めるように、すなわち読み出しラインとクリアライン間のライン数を小さくするように、制御が行われる。また、画像が暗い場合のように、露光時間を長くする場合には、その幅dlを広げるように、すなわち読み出しラインとクリアライン間のライン数を大きくするように、制御が行われる。さらに、シャッタースピードの制御だけでは露光が適切でないときは、輝度制御ロジック回路21は、信号ゲインを調整することによって、信号量を適切になるように制御する。
【0046】
信号処理LSI2には、システムクロック信号CLKINが供給され、そのシステムクロック信号CLKINに基づいて、タイミングジェネレータ26は、種々のタイミング信号を生成する。信号処理LSI2は、種々のタイミング信号の中から各種同期信号を、イメージセンサLSI1に供給する。同期信号としては、センサ駆動クロック信号SCLK、垂直同期信号VSYNC、水平同期信号HSYNCがある。イメージセンサLSI1はこれらの同期信号に基づいて同期を取って、画像信号を信号処理LSI2へ供給する。従って、SCLK、VSYNC、HSYNCの各信号は、システムクロック信号CLKINに依存する。
【0047】
信号処理LSI2のレジスタ23には、各種パラメータ、例えば、全体に、あるいは部分的に明るくするためのパラメータ等が、I2C−Bus(アイスクエアシーバス)I/Fを介して入力され、ストアされる。
信号処理LSI2において、イメージプロセッサ24は、RGBの信号に基づいて画像を生成するための回路であり、シーケンサ25は、イメージプロセッサ24を駆動するための回路である。
【0048】
イメージセンサLSI1のタイミングジェネレータ13には、さらにクロック指定信号CLK_SELが、入力されるようになっている。CLK_SELは、イメージセンサLSI1が動作されるクロック周波数の指定を明示的に、イメージセンサLSI1に知らせるすなわちイメージセンサLSI1にクロックの高低指示を制御信号として入力する、ための信号である。CLK_SELに基づいて、タイミングジェネレータ13が各種制御信号の出力タイミングを変更する。さらに、タイミングジェネレータ13には、スタンバイ信号STANDBYが入力される。
【0049】
イメージセンサLSI1のレジスタ14には、シャッタースピード、レギュレータの電圧設定、スキャン方向の指定、等のデータが3線シリアルインターフェース15を介して入力され、ストアされる。
また、イメージセンサLSI1は、一つの制御信号として有効信号VALIDを信号処理LSI2のタイミングジェネレータ26へ供給する。VALIDは、イメージセンサLSI1から有効な画像データが出力されていることを示す信号である。この信号がアクティブなときは、有効な画像データがイメージセンサLSI1から出力されているので、そのデータを測光等に使用できることを、信号処理LSI2は知ることができる。
【0050】
次に、イメージセンサLSI1の構成について説明する。図2は、イメージセンサLSI1の構成を示す回路図である。
センサセルアレイ3は、m×n(m行n列)個のセルS11〜Smnからなるマトリックスの固体撮像素子である。一つのセルが、一つの単位画素に対応する。各単位画素に対応する各セルは、フォトダイオードPDSと、光信号検出用絶縁ゲート型電界効果型トランジスタであるMOSトランジスタPDTrを含む。フォトダイオードPDSは、不純物拡散領域とウエル領域からなり、入射光に応じてホール(正孔)がウエル領域内に生じる。そのウエル領域は、光信号検出用MOSトランジスタPDTrと共有されており、光信号検出用MOSトランジスタPDTrのゲート領域を構成する。フォトダイオードPDSの不純物拡散領域と、光信号検出用MOSトランジスタPDTrのドレイン拡散領域は、ウエル領域の表層に一体的に形成されている。ドレイン拡散領域は、リング状のゲート電極の外周部を取り囲むように形成されている。リング状のゲート電極の中心部にソース拡散領域が形成されている。ゲート電極下のウエル領域内であって、ソース拡散領域の周辺部に、ソース拡散領域を取り囲むようにキャリアポケットが形成されている。センサ構造の詳細は、特開平11−195778号公報に記載されている。
【0051】
センサセルアレイ3から光量に応じた信号を得るために、蓄積、読み出し及びクリアの3状態のそれぞれにおいて、各セルのゲート、ソース及びドレインに、所定のバイアス電圧を印加することによって、光量に応じた信号を得ることができる。簡単に言えば、蓄積状態のとき、フォトダイオードPDSに入射した光量に応じて生じたホールをキャリアポケットに蓄積させる。読み出し状態のとき、蓄積されたホールに基づいて信号電圧を読み出す。読み出された信号電圧は、ゲート電圧と、受光量に応じて変化した閾値との差に応じた電圧信号である。クリア状態のとき、昇圧回路7によって光信号検出用MOSトランジスタPDTrのソース電圧を所定の値に昇圧するとともに、リングゲート、ソース間のカップリング容量により、ゲート電圧も所定の値に昇圧され、光信号検出用MOSトランジスタPDTrがターンオンし、リングゲート下にチャネルが形成される。従って、ドレイン電圧はソース電圧とほぼ等しい値(ドレイン電圧VD=VG-Vthでゲート電圧VGがソース電圧より十分高い場合)となり、ソース、チャネル、ドレイン下の空乏層が広がることによって、蓄積されたホールは基板方向へ掃き出され、ホール等の残留電荷を排出する。クリア後、ノイズ成分を含むオフセット電圧を読み出し、信号電圧とオフセット電圧との差分をとることによって、画像信号を得ることができる。各セルについて、上述した動作を行い、画像信号を得ることによって、2次元の画像信号を得ることができる。バイアス条件、すなわち各状態における各セルのゲート、ソース及びドレインのバイアス電圧については、後述する。
【0052】
クリアライン用シフトレジスタ4は、クリアするラインを指定するための回路である。クリアライン用シフトレジスタ4には、クリアライン用シフトデータAV、クリアライン用シフトクロック信号VCLK_ASR、クリアライン用シフトレジスタリセット信号VSFRA_RSTが入力される。クリアライン用シフトレジスタ4は、マトリックス状のセンサセルアレイ3の中の、蓄積電荷をクリアするラインを選択するクリアライン選択信号VSA1ないしVSAmを出力する。
【0053】
読み出しライン用シフトレジスタ5は、読み出しラインを指定するための回路である。読み出しライン用シフトレジスタ5には、読み出しライン用シフトデータBV、読み出しライン用シフトクロック信号VCLK_BSR、読み出しライン用シフトレジスタリセット信号VSFRB_RSTが入力される。読み出しライン用シフトレジスタ5は、マトリックス状のセンサセルアレイ3の中の、信号電圧を読み出すラインを選択する読み出しライン選択信号VSB1ないしVSBmを出力する。
【0054】
シャッタースピードのデータに基づいて決められた出力タイミングでクリアライン用シフトデータAVと読み出しライン用シフトデータBVが与えられることによって、クリアライン用シフトレジスタ4と読み出しライン用シフトレジスタ5は、順番に選択信号を出力する。すなわち、読み出しライン用シフトデータBVは、垂直同期信号VSYNCに対して予め決められたタイミングで生成されるが、読み出しライン用シフトデータBVとクリアライン用シフトデータAVとの位相関係はシャッタースピードによって決定され、その位相関係を保った状態で、クリアライン用シフトレジスタ4と読み出しライン用シフトレジスタ5は、順番に選択信号を出力する。なお、後述するように、1フレーム中に読み出しラインとクリアラインが存在するときは、センサアレイの中の2つのラインが指定され、選択される。
【0055】
垂直ドライブ回路6は、ライン毎に、2つのAND回路31、32と、OR回路33と、バッファ回路34と、ドレイン・ゲート電圧供給回路VC1i(iは、1からmのいずれかである。以下、同じ。)とを含む。一つのAND回路31は、クリアライン選択信号VSAiとクリアライン選択イネーブル信号CLSとを入力とする。他方のAND回路32は、読み出しライン選択信号VSBiと、信号読み出し、クリア、ノイズ読み出しの3つの動作の読み出しライン選択イネーブル信号VSMとを入力とする。OR回路33は、各AND回路31、32の出力信号と蓄積時全ライン選択信号VGUPとを入力とする。バッファ回路34は、そのOR回路33からの出力信号を入力とする。各バッファ回路34の出力信号は、ライン選択信号VSCiとして、ドレイン・ゲート電圧供給回路VC1iへ供給される。
【0056】
ドレイン・ゲート電圧供給回路VC1iには、ライン選択信号VSCiに加えて、蓄積イネーブル信号SDI、読み出しイネーブル信号SDR2及びクリアパルス信号CLが入力される。ドレイン・ゲート電圧供給回路VC1iは、対応するラインの全セルのゲート及びドレインに印加するための電圧を選択して出力する。すなわち、ドレイン・ゲート電圧供給回路VC1iは、各ラインの各セルに、ドレイン電圧VPDiと、ゲート電圧VPGiを供給する。このドレイン・ゲート電圧供給回路VC1iの詳細は後述する。
【0057】
ソース電圧供給回路VC2h(hは、1からnのいずれか。以下、同じ。)が、マトリックスの列毎に、設けられている。ソース電圧供給回路VC2hには、クリアパルス信号CL及びクリア前ゲートプリセット信号PRが入力される。ソース電圧供給回路VC2hは、各列の全セルのソースに、ソース電圧VPShを供給する。このソース電圧供給回路VC2hの詳細は後述する。
【0058】
各列に対応するソース線が蓄積信号用ラインメモリ9とオフセット信号用ラインメモリ10とに、ラインメモリデータロード信号LOADが入力されるスイッチSW1hを介して接続されている。
蓄積信号用ラインメモリ9は、各列に対応した選択回路HShを含む。各選択回路HShは、電荷蓄積用コンデンサC2と、読み込み用スイッチSW21と、リセット用スイッチSW22と、出力用スイッチSW23とを含む。
【0059】
オフセット信号用ラインメモリ10は、各列に対応した選択回路HNhを含む。各選択回路HNhは、電荷蓄積用コンデンサC3と、読み込み用スイッチSW31と、リセット用スイッチSW32と、出力用スイッチSW33とを含む。 蓄積信号用ラインメモリ9への蓄積信号用ラインメモリデータロード信号LOADSが入力されると、SW21がオンとなって、各ソース線から光量に応じた電圧がコンデンサC2に与えられ、コンデンサC2にその電圧に応じた電荷が蓄積される。読み出しライン用シフトレジスタ5によって選択された1ライン分の画素信号が、LOADSに応じて、蓄積信号用ラインメモリ9にストアされる。
【0060】
蓄積信号用ラインメモリ9への蓄積信号用ラインメモリリセット信号RESSは、信号読み出し直前にコンデンサC2を予め決められた電圧VMPRにするための信号である。電圧VMPRは、リセット用スイッチSW22をオンにすることによって、レギュレータ8で生成された電源35からコンデンサC2に供給される。
【0061】
そして、水平シフトレジスタ11からの選択信号HSCANhによって、蓄積信号用ラインメモリ9の各選択回路HShのスイッチSW23は順番にオンされていく。オンされたSW23は、コンデンサC2に蓄積された電荷に応じた電圧を出力するので、読み出しライン用シフトレジスタ5で選択された1ラインの画素信号が、VOUTS信号として順番に出力アンプ36を介して出力される。
【0062】
オフセット信号用ラインメモリ10へのオフセット成分蓄積信号用ラインメモリデータロード信号LOADNが入力されると、スイッチSW31がオンとなって、各ソース線からオフセット成分に応じた電圧が与えられ、コンデンサC3にその電圧に応じた電荷が蓄積される。読み出しライン用シフトレジスタ5によって選択された1ライン分の画素信号が、オフセット成分蓄積信号用ラインメモリデータロード信号LOADNに応じて、オフセット信号用ラインメモリ10にストアされる。オフセット信号用ラインメモリ10へのオフセット信号用ラインメモリリセット信号RESNは、オフセット成分の信号の読み出し直前にコンデンサC3を予め決められた電圧VMPRにするための信号である。電圧VMPRは、リセット用スイッチSW32をオンにすることによって、レギュレータ8で生成された電源37からコンデンサC3に供給される。
【0063】
そして、水平シフトレジスタ11は、オフセット信号用ラインメモリ10の各選択回路HNhのスイッチSW33を順番にオンしていく。オンされたSW33は、コンデンサC3に蓄積された電荷に応じた電圧を出力させるので、読み出しライン用シフトレジスタ5で選択された1ラインの画素信号のオフセット成分の信号が、VOUTN信号として順番に出力アンプ38を介して出力される。イメージセンサLSI1からのVOUTSとVOUTNの2つの電圧アナログ信号は、信号処理LSI2の差分アンプ回路16に入力される。
【0064】
図3は図2のドレイン・ゲート電圧供給回路VC11ないしVC1mの構成を示す回路図である。ドレイン・ゲート電圧供給回路VC1iは、NAND回路、インバータ回路、トランジスタを含み、各種入力信号に応じて、ドレイン電圧VPDとゲート電圧VPGを出力する。
【0065】
各ドレイン・ゲート電圧供給回路VC1iには、クリアパルス信号CL、蓄積イネーブル信号SDI及び読み出しイネーブル信号SDR2が入力され、供給されているVCCSGHR、VCCSGHI、VCCSDR及びVCCSDIの電圧を用いて、後述する図5のバイアス電圧を発生し、各センサセルのドレインとゲートに与える。
【0066】
センサセルアレイ3は、次のような状態を有する。これらの各状態は、詳細には、“蓄積”、“リセット(S)”、“変調(S)”、“プリセット”、“クリア”、“リセット(N)”及び“変調(N)”の各状態を含み、これらの各状態の繰返しによって、光学像を電気信号に変換して出力する。蓄積イネーブル信号SDIは、ローアクティブの信号であり、蓄積期間を示す信号である。読み出しイネーブル信号SDR2は、蓄積期間以外の期間を示す信号SDRを元に生成された信号であり、変調、オフセット変調及びクリア時にローアクティブとなる信号である。また、ライン選択信号VSCiは、読み出しライン及びクリアラインの選択に用いられ、クリアパルス信号CLは、蓄積されたホール等の残留電荷を排出する期間に設定される。
【0067】
図3において、クリアパルス信号CLがLレベルでライン選択信号VSCiがHレベルになるものとする。この場合には、PMOSトランジスタT1 、NMOSトランジスタT2 はオンとなり、PMOSトランジスタT3 はオフとなる。そうすると、ゲート電圧VPGiは電圧VCCSGHI又は電圧VCCSGHRとなる。なお、PMOSトランジスタT1 はエンハンスト型、NMOSトランジスタT2 はディプレッション型のMOSトランジスタである。
【0068】
逆に、クリアパルス信号CLがHレベルでライン選択信号VSCがLレベルの場合には、トランジスタT1,T2 はオフとなり、トランジスタT3 はオンとなる。この場合には、ゲート電圧VPGiはローレベルの電圧となる。なお、クリアパルス信号CL及びライン選択信号VSCiがHレベルの場合には、トランジスタT1,T2,T3 はオフとなり、ゲートはフローティング状態となる。
【0069】
また、クリアパルス信号CLがLレベルの場合又はライン選択信号VSCがLレベルの場合には、NMOSトランジスタT5 はオンとなる。各ラインのトランジスタT5のソースは共通接続されてCOMノードを構成する。トランジスタT5がオンの場合には、各ラインのドレインはCOMノードに接続されてフローティング状態となる。トランジスタT5がオンの場合において、蓄積イネーブル信号SDIがLレベルのときには、PMOSトランジスタT6とNMOSトランジスタT7 もオンとなって、ドレイン電圧VPDiは電圧VCCSDIとなる。また、トランジスタT5 がオン状態で、読み出しイネーブル信号SDR2がLレベルになると、PMOSトランジスタT4 もオンとなって、ドレイン電圧VPDiは電圧VCCSDRとなる。また、トランジスタT4 〜T7 のうちトランジスタT5 のみがオン状態の場合には、全てのドレインはフローティング状態のCOMノードに接続されてHiZとなる。
【0070】
なお、トランジスタT1 には、蓄積イネーブル信号SDIがLレベルの場合に電圧VCCSGHIが供給され、信号SDRがLレベルの場合に電圧VCCSGHRが供給されるようになっている。
【0071】
即ち、図3の回路は下記表1の状態を得る。なお、表1には、着目している信号のHレベルとLレベルのみ示されている。
図4(a)は、図2のソース電圧供給回路VC21ないしVC2nの構成を示す回路図である。ソース電圧供給回路VC2hは、コンデンサとトランジスタを含み、各種入力信号に応じて、ソース電圧VPShを出力する。
図4(b)は,図4(a)におけるS1、S2、S3及びS4の信号を生成するための回路を示す。
各ソース電圧供給回路VC2hは、クリアパルス信号CLの反転信号S1〜S3と、プリセット信号PRの正転信号S4とが入力され、供給されているVCCSDB及びVCCVPSを用いて、図5のSOURCEバイアス電圧を発生して、各センサセルのソースに与える。
【0072】
図4(b)において、信号S1〜S3はクリアパルス信号CLの反転信号であり、プリセット信号PRの正転信号S4は、クリア前ゲートプリセット信号PRと同一論理レベルの信号である。クリアパルス信号CL及びクリア前ゲートプリセット信号PRがいずれもLレベルの場合には、反転信号S1〜S3はHレベルであり、プリセット信号PRの正転信号S4はLレベルである。従って、NMOSトランジスタT11,T13はオンであり、PMOSトランジスタT12,T14はオフであり、NMOSトランジスタT15はオフである。即ち、この場合には、トランジスタT14,T15がオフであるので、ソース電圧供給回路VC2hはソース電圧を供給しない。なお、この時点では、ND1点の電圧値はグランドレベル(GND)であり、ND2点の電圧値はVCCSDBである。
【0073】
また、クリアパルス信号CLがLレベルで、クリア前ゲートプリセット信号PRがHレベルの場合には、反転信号S1〜S3及びプリセット信号PRの正転信号S4はHレベルである。従って、トランジスタT11,T13,T15はオンであり、トランジスタT12,T14はオフである。即ち、この場合には、ソース電圧VPShは電圧VCCVPSとなり、また、ND1点の電圧値はグランドレベル(GND)であり、ND2点の電圧値はVCCSDBである。従って、この間、コンデンサC1 は電圧VCCSDBまで充電される。
【0074】
また、クリアパルス信号CLがHレベルで、クリア前ゲートプリセット信号PRがLレベルの場合には、反転信号S1〜S3及びプリセット信号PRの正転信号S4はLレベルである。従って、トランジスタT11,T13,T15はオフであり、トランジスタT12,T14はオンである。即ち、この場合には、ND2点の電圧がソース電圧VPShとなる。仮に、この場合の直前に、コンデンサC1の電圧がVCCSDBに充電されていれば、トランジスタT12がオンすることによってND1点は電圧VCCSDBになるので、ND2点の電圧値はVCCSDB×2となる。
【0075】
即ち、図4の回路は下記表2の状態を得る。
図5は、センサセルへ印加するバイアス電圧を説明するための図である。
図5は、各状態における、各セルのゲート電圧、ソース電圧及びドレイン電圧の電圧値を示す。なお、図5ではバイアス電圧の観点から、“蓄積”、“リセット(S)”、“変調(S)”、“プリセット”、“クリア”、“リセット(N)”及び“変調(N)”の各状態に分けて示している。
【0076】
図5において、GATEは、セルのゲート電圧であり、選択状態と非選択状態の2つの状態を有する。SOURCEは、セルのソース電圧である。DRAINは、セルのドレイン電圧であり、選択状態と非選択状態の2つの状態を有する。
【0077】
まず、蓄積状態の場合について説明する。
“蓄積”の状態(以下、蓄積状態という。)のとき、セルアレー中の全てのセルが選択状態とされ、電圧値がVCCSGHIである電圧が、ゲートに印加される。蓄積状態のとき、非選択のセルはない。蓄積状態のとき、ソースは、ソース電圧供給回路VC2hからのバイアス電圧の供給を受けないが、ゲートにVCCSGHIの電圧が印加され、光信号検出用MOSトランジスタPDTrがターンオンしているので、ソース・ドレイン間が導通状態になり、蓄積状態ではソースはドレイン電圧(VCCSDI)に等しくなる。
【0078】
次に、“リセット(S)”の状態(以下、RESS状態と略す。)の場合について説明する。
選択状態のセルの場合、RESS状態のとき、電圧値がLo(Lレベル)である電圧が、ゲートに印加される。RESS状態のときは、電圧値がVMPRである電圧が、ソースに印加される。選択状態のセルの場合、RESS状態のとき、ゲートにLoの電圧が印加され、光信号検出用MOSトランジスタPDTrがオフしているので、ソース・ドレイン間が非導通状態になり、ドレインはハイインピーダンス(HiZ)となる。
【0079】
また、非選択状態のセルの場合、RESS状態のときは、電圧値がLo(Lレベル)である電圧が、ゲートに印加される。あるセルが非選択状態で、RESS状態のときは、ドレインはHiZとなる。
“変調(S)”の状態(以下、LOADS状態と略す。)において、選択状態のセルの場合、電圧値がVCCSGHRである電圧が、ゲートに印加される。選択状態のセルの場合、電圧値がVCCSDRである電圧が、ドレインに印加され、電圧値が(VCCSGHR−VthS)である電圧が、ソースに出力される。LOADS状態では、(VCCSGHR<VCCSDR)の関係が成り立つバイアス電圧を印加する必要がある。
【0080】
また、非選択状態のセルの場合、LOADS状態のとき、電圧値がLoである電圧が、ゲートに印加され、電圧値がVCCSDRである電圧が、ドレインに印加される。
続いて、“プリセット”の状態(以下、PR状態と略す。)の場合について説明する。
選択状態のセルの場合、PR状態のとき、電圧値がVCCSGHRである電圧が、ゲートに印加される。PR状態のとき、電圧値がVCCVPSである電圧が、ソースに印加される。選択状態のセルの場合、PR状態のとき、光信号検出用MOSトランジスタPDTrがターンオンしているので、ドレインはソースと同じ電圧となる。
【0081】
また、非選択状態のセルの場合、PR状態のとき、電圧値がLoである電圧が、ゲートに印加され、ドレインはVCCVPSとなる。VSCiがLoレベルのライン(=非選択ライン)はT5がターンオンし、各ラインが共通ノード(COMノード)に接続されてCOMノードがHiZとなる。
【0082】
“クリア”の状態(以下、CL状態と略す。)において、選択状態のセルの場合、電圧値が(VCCSDB×2)である電圧が、ソースに印加され、光信号検出用MOSトランジスタPDTrがターンオンしているので、ドレインはソースと同じ電圧となる。その結果、電圧値が(VCCSGHR+VCCSDB×2)の電圧が、ゲートに印加される。
【0083】
また、非選択状態のセルの場合、CL状態のとき、電圧値がLoである電圧が、ゲートに印加され、電圧値がVCCSDRである電圧が、ドレインに印加される。
次に、“リセット(N)”の状態(以下、RESN状態と略す。)の場合について説明する。
選択状態のセルの場合、RESN状態のとき、電圧値がLoである電圧が、ゲートに印加される。RESN状態のとき、電圧値がVMPRである電圧が、ソースに印加される。選択状態のセルの場合、RESN状態のとき、ドレインはHiZとなる。
【0084】
また、非選択状態のセルの場合、RESN状態のとき、電圧値がLoである電圧が、ゲートに印加される。非選択状態のセルの場合、RESN状態のとき、ドレインはHiZとなる。
なお、クリアパルス信号CLがLレベルの期間では、図3のNMOSトランジスタT5がターンオンしている。従って、RESS状態でもNMOSトランジスタT5はターンオンしてドレインはCOMノードに接続される。読み出しイネーブル信号SDR2は、RESS状態とRESN状態でHレベルとなるので、PMOSトランジスタT4がターンオフし、COMノードはフローティングとなる。
【0085】
“変調(N)”の状態(以下、LOADN状態と略す。)において、選択状態のセルの場合、電圧値がVCCSGHRである電圧が、ゲートに印加される。LOADN状態のとき、電圧値がVCCSDRである電圧が、ドレインに印加され、電圧値が(VCCSGHR−VthN)である電圧が、ソースに出力される。
【0086】
また、非選択状態のセルの場合、LOADN状態のとき、電圧値がLoである電圧が、ゲートに印加され、電圧値がVCCSDRである電圧が、ドレインに印加される。
LOADS状態と同様に、LOADN時も図3のT5がターンオンしているのでドレインはCOMノード(=HiZ)に接続される。
【0087】
図6は、センサの読み出しラインとクリアラインを説明するための図である。
【0088】
図6に示すように、m×nの画素マトリックスにおいて、各ラインが第1のラインから第mのラインまで順番に走査される。読み出しラインは、光量に応じた信号が読み出されるラインであり、クリアラインは、各セルに蓄積された電荷がクリアされるラインである。第1ラインから順番に走査が行われるので、クリア用選択信号に基づいてクリアされたラインの各セルに、その後に受光した光量に応じてホールが生成される。クリア後、読み出しライン選択信号VSBiによって読み出されるまでの時間が露出時間となる。露出時間は、読み出しラインとクリアライン間のライン数dl に比例し、シャッタースピードの設定、すなわち、1H(Hは水平ライン数を示す。以下同じ。)からmHの範囲(あるいは(1フレーム+1H以上でもよい)の設定によって変更することができる。
【0089】
図7は、垂直同期信号VSYNCと水平同期信号HSYNCのタイミングを示すタイミングチャートである。
垂直同期信号VSYNCは、周期t1毎に発生される、t2時間長さのタイミングパルスである。水平同期信号HSYNCは、周期t3毎に発生される、t4時間長さのタイミングパルスである。垂直同期信号VSYNCと水平同期信号HSYNCは、信号処理LSI2のタイミングジェネレータ26からイメージセンサLSI1へ供給される。
【0090】
垂直同期信号VSYNCが供給されると、読み出しライン用シフトレジスタ5は、選択信号VSBiを順次出力する。垂直同期信号VSYNCの供給後の周期t1内において、水平同期信号HSYNCが、センサセルアレイ3のライン数(=m)だけ出力される。そして、水平同期信号HSYNCが出力されている期間t4内であってかつVGUPがLの期間に、上述した信号成分の読み出し、クリア、そしてオフセット成分の読み出しの動作が行われる期間が存在する。このVGUPがLの期間は、Hブランキング期間中の所定の期間に設定される。Hブランキング期間については、後で図9を用いて詳述する。
【0091】
周期t3内の期間t4後の期間t5内に、n個の信号成分とオフセット成分のアナログ信号VOUTSとVOUTNが出力される。
次に、イメージセンサLSI1のタイミングジェネレータ(以下、TGという)13の回路構成について図8を参照して説明する。
図8は、図1のイメージセンサLSI1のTG13の構成を示す回路ブロック図である。
【0092】
TGは、シリアルコントロールブロック71、マスタタイミング制御ブロック72、センサレジスタブロック73、シャッターコントロール部(シャッタスピード上限制御部)74、フレームコントロール部75、H・Vカウンタ76、垂直スキャン制御ブロック77、水平スキャン制御ブロック78、アナログ制御ブロック79を含む。
【0093】
シリアルコントロールブロック71には、当該シリアルコントロールブロック71と、信号処理LSI2のレジスタ14との間のインターフェース信号である3線シリアルI/F信号が入出力される。
マスタタイミング制御ブロック72には、信号処理LSI2のTG26からセンサ駆動クロックSCLK,水平同期信号HSYNC及び垂直同期信号VSYNCが入力される。またTG13には、信号処理LSI2からのクロック指定信号CLK_SELと、スタンバイ信号STANDBYが入力されている。
【0094】
シリアルコントロールブロック71は、信号処理LSI2のレジスタ23に書き込まれているシャッタスピードの設定データ,レギュレータ8の設定データ及びシステムクロック情報などをシリアルI/F信号として入力し、これらのデータについてライトデータ,ライトアドレス及びライトストローブ信号WRを出力し、センサレジスタブロック73に供給する。
【0095】
前記センサレジスタブロック73は、上記の入力信号に応じて、ラインシャッタスピード設定信号,フレームシャッタスピード設定信号,フレームモード設定信号,クリアパルス幅制御設定信号,クリアパルス印加回数設定信号,ゲイン設定信号及びレギュレータ電圧設定信号を出力する。
一方、マスタタイミング制御ブロック72は、前述の各種入力信号に基づいて、ピクセルクロック,水平リセットパルス,垂直リセットパルス及びリセット信号を出力する。
【0096】
シャッタコントロール部(シャッタスピード上限制御部)74には、センサレジスタブロック73からのラインシャッタスピード設定信号及びフレームシャッタスピード設定信号が入力され、出力としてラインシャッタスピードデータ及びフレームシャッタスピードデータを出力する。
【0097】
フレームコントロール部75には、前記マスタタイミング制御ブロック72からのピクセルクロック,垂直リセットパルス及びリセット信号と、前述のスタンバイ信号STANDBYが入力され、出力としてフレームカウント値,フレーム制御データ及びバリッド(VALID)制御信号を出力する。
また、H・Vカウンタ76には、前記マスタタイミング制御ブロック72からのピクセルクロック,水平リセットパルス,垂直リセットパルス及びリセット信号が入力され、出力としてラインカウント値及びピクセルカウント値を出力する。
【0098】
垂直スキャン制御ブロック77には、入力として、前記シャッタコントロール部74からのラインシャッタスピードデータ及びフレームシャッタスピードデータ、前記フレームコントロール部75からのフレームカウント値,フレーム制御データ及びバリッド(VALID)制御信号、前記センサレジスタブロック73からのクリアパルス幅制御設定信号及びクリアパルス印加回数設定信号、前記マスタタイミング制御ブロック72からのピクセルクロック及びリセット信号、クロック指定信号CLK_SEL、前記H・Vカウンタ76からのラインカウント値及びピクセルカウント値が入力される。
【0099】
垂直スキャン制御ブロック77は、出力としてクリアライン用シフトデータAV,クリアライン用シフトクロックVCLK_ASR,クリアライン用シフトレジスタリセット信号VSFRA_RST,クリアライン選択イネーブル信号CLS,読み出しライン用シフトデータBV,読み出しライン用シフトクロックVCLK_BSR,読み出しライン用シフトレジスタリセット信号VSFRB_RST,読み出しライン選択イネーブル信号VSM,蓄積時全ライン選択信号VGUP,蓄積イネーブル信号SDI,読み出しイネーブル信号SDR,クリア前ゲートプリセット信号PR,クリアパルスCLを出力する。
【0100】
水平スキャン制御ブロック78には、入力として、前記フレームコントロール部75からのバリッド(VALID)制御信号、前記H・Vカウンタ76からのラインカウント値及びピクセルカウント値、前記センサレジスタブロック73からのクリアパルス幅制御設定信号、前記マスタタイミング制御ブロック72からのピクセルクロック及びリセット信号、クロック指定信号CLK_SELが入力される。
【0101】
水平スキャン制御ブロック78は、出力としてラインメモリ選択用シフトデータAH,ラインメモリ選択用シフトクロックCIN,ラインメモリ選択イネーブル信号HSC_CK,蓄積信号用ラインメモリリセット信号RESS,蓄積信号用ラインメモリデータロード信号LOADS,オフセット用ラインメモリリセット信号RESN,オフセット用ラインメモリデータロード信号LOADNを出力する。
【0102】
上記のクロック指定信号CLK_SELは、システムクロック信号CLKINの周波数の高低を示す信号であるが、このCLK_SELは垂直スキャン制御ブロック77及び水平スキャン制御ブロック78に供給されている。各制御ブロック77及びク78では、クロック指定信号CLK_SELのH,Lレベルに応じて各ブロック77及びク78から出力される各種センサ駆動信号の出力タイミングを制御できるようになっている。
【0103】
アナログ制御ブロック79には、前記フレームコントロール部75からのバリッド(VALID)制御信号、前記H・Vカウンタ76からのラインカウント値及びピクセルカウント値、前記センサレジスタブロック73からのゲイン設定信号、スタンバイ信号STANDBYが入力され、出力としてアナログアンプゲイン制御信号,アンプ用駆動クロックCDL,スタンバイ制御信号を出力する。
【0104】
そして、前記フレームコントロール部75からのバリッド(VALID)制御信号はVALID信号としてTG13から信号処理LSI2へ出力されるようになっている。
また、前記センサレジスタブロック73からのレギュレータ電圧設定信号と、前記アナログ制御ブロック79からのスタンバイ制御信号とは、図1のイメージセンサLSI1のセンサ駆動バイアス発生用レギュレータ8に入力される。
【0105】
前記アナログ制御ブロック79からのアナログアンプゲイン制御信号とアンプ用駆動クロックCDLとは、図1のイメージセンサLSI1の出力アンプ12の制御用信号となる。
【0106】
図9はセンサセルアレイ3の光電変換を制御する各信号を示すタイミングチャートである。センサセルアレイ3は、“蓄積”、“リセット(S)”、“変調(S)”、“プリセット”、“クリア”、“リセット(N)”及び“変調(N)”の各状態の繰返しによって、光学像を電気信号に変換して出力する。図9はこれらの各状態における信号の様子を示している。センサセルアレイ3は、図7の垂直同期信号VSNYC及び水平同期信号HSYNCを単位時間とした所定のフレームレートで動作する。
【0107】
図9の例では、あるラインカウント信号ROWCTにおいて、HSYNCが、ピクセルクロック信号PXLCTが1から80までLレベルであり、さらにPXLCTが5から22までがLOADS(リセット(S)+変調(S))状態に、PXLCTが27から44までがCL(プリセット+クリア)状態に、PXLCTが45から63までがLOADN(リセット(N)+変調(N))状態に割り当てられている。
【0108】
なお、各制御信号はTG13によって生成され出力される。TG13は、論理回路で構成されるが、その論理回路は、Verilog−HDL、VHDL等のHDL(Hardware Description Language:ハードウエア記述言語)を利用した設計システムを用いれば、自動設計することができる。
【0109】
先ず、蓄積状態について説明する。
図7に示すHブランキング期間中の所定期間(図9の第5ピクセル〜第63ピクセル)以外の期間が蓄積期間である。蓄積期間には、全画素が蓄積状態となる。この期間には、蓄積時全ライン選択信号VGUPはHレベルで、蓄積イネーブル信号SDI及びクリアパルス信号CLはLレベルである。図2に示すように、蓄積時全ライン選択信号VGUPがHレベルとなることによって全てのライン選択信号VSCiがHレベルとなり、ドレイン・ゲート電圧供給回路VC1iの動作を示す上記表1に示すように、ゲート電圧VPGiはVCCSGHIとなる。また、ドレイン電圧VPDiは電圧VCCSDIとなる。また、この期間には、クリア前ゲートプリセット信号PRもLレベルであり、ソース電圧供給回路VC2hの動作を示す上記表2に示すように、ソース電圧供給回路VC2hはソース電圧を供給しない。この場合には、セルアレー中の全てのセルのソースは、光信号検出用MOSトランジスタPDTrがターンオンしドレイン電圧に一致する。
【0110】
Hブランキング期間の第5ピクセルにおいて蓄積期間は終了し信号読み出しが開始される。この信号読み出しのための期間(LOADS,CL,LOADN期間)においても、受光光量に基づくホールの蓄積は継続されるが、各セルは蓄積期間とは異なる設定値に設定される。また、信号読み出しのための期間には、クリアライン、読み出しライン又は非選択ラインでは、各セルは個別の設定値に設定される。
【0111】
先ず、リセット(s)状態について説明する。図9に示すように、この期間においても、全てのセルに共通の設定が行われる。
図9に示すように、クリアパルス信号CL及びクリア前ゲートプリセット信号PRはLレベルであり、ソース電圧供給回路VC2hはソース電圧を供給しない。この期間においては、蓄積信号用ラインメモリリセット信号RESSがハイアクティブとなり、図2のスイッチSW22がオンとなって、ラインメモリを構成するコンデンサC2 の端子電圧はVMPRにチャージされる。更に、蓄積信号用ラインメモリデータロード信号LOADS及びラインメモリデータロード信号LOADもハイアクティブとなり、スイッチSW21及びスイッチSW11がオンとなって、ソースラインを電圧VMPRで初期化する。
【0112】
一方、蓄積時全ライン選択信号VGUPはHからLに変化し、全てのライン選択信号VSCiはLレベルに変化する。従って、表1に示すように、ゲート電圧VPSGiは全てL(GND)レベルとなる。また、蓄積イネーブル信号SDIはHレベルであり、SDR2もHレベルであるため、表1に示すように、図3中のT5がターンオンしているので、全てのセルのドレインは共通に接続され(COMノード)、そのCOMノードはHiz状態となる。
【0113】
次に、変調(s)状態について説明する。
図9に示すように、CL,PRはLレベルを維持しており、ソース電圧供給回路VC2hはソースラインに電圧を供給していない。各セルに設定した電圧値に応じた出力がソースラインを介して出力される。即ち、クリアライン及び非選択ラインについてはライン選択信号VSCiはLレベルのままであり、ゲート電圧はL(GND)レベルである。また、読み出しイネーブル信号SDR2もLレベルであるので、ドレイン電圧VPDiはVCCSDRとなる。
【0114】
読み出しラインについてはライン選択信号VSCiはHレベルである。クリアパルス信号CL及び信号SDRがLレベルであるので、ゲート電圧VPGiはVCCSGHRである。ドレイン電圧VPDiはVCCSDRである。これにより、ソース電圧VPSiには電圧(VCCSGHR−VthS)が現れる。なお、VthSは、蓄積されたホールに応じて変化する。ソースラインの電圧(VCCSGHR−VthS)は、スイッチSW21を介してラインメモリを構成する各コンデンサC2 に蓄積される。
【0115】
次に、相関2重サンプリング処理のために、読み出しラインの各セルに蓄積されているホールを除去(クリア)するためのCL状態を設定する。ホールの除去のためには極めて高い電圧をゲートに印加する必要があり、クリア状態の前にプリセット状態を設定して、倍圧回路を利用して高電圧を得るようになっている。なお、読み出しラインのクリアと同時にクリアラインの各セルのクリアも行うようになっている。
【0116】
先ず、プリセット状態においては、読み出しラインとクリアラインについては、ライン選択信号VSCiはHレベルである。クリアパルス信号CL及び信号SDRはLレベルであるので、ゲート電圧VPGiはVCCSGHRである。なお、非選択ラインについては、ライン選択信号VSCiがLレベルであるので、ゲート電圧はL(GND)レベルである。
【0117】
また、クリアパルス信号CLはLレベルで、クリア前ゲートプリセット信号PRはHであるので、表2に示すように、全ソースラインの電圧VPShは電圧VCCVPS(例えば0V)にリセットされる。また、図4のコンデンサC1 は電圧VCCSDBがチャージされ、ND2点は電圧VCCSDBとなる。なお、蓄積イネーブル信号SDI及び読み出しイネーブル信号SDR2はHレベルであるので、ドレインは、光信号検出用MOSトランジスタPDTrがターンオンして、ソースと同電位になる。
【0118】
次に、クリア状態においては、クリア前ゲートプリセット信号PRがHレベルからLレベルに変化し、クリアパルス信号CLがLレベルからHレベルに変化する。この場合には、表2に示すように、ソースラインは電圧VCCSDB×2に変化する。また、読み出しラインとクリアラインについては、クリアパルス信号CL及びライン選択信号VSCiがHレベルであるので、表1に示すように、ゲートはフローティング状態となる。従って、ソースとゲートとのカップリング容量によって、ゲート電圧VPGiは(VCCSDB×2+VCCSGHR)となる。また、ドレインはプリセット状態時と同様に、光信号検出用MOSトランジスタPDTrがターンオンして、ソースと同電位になる。
【0119】
一方、非選択ラインについては、ゲート電圧VPGiはL(GND)レベルのままであり、ドレイン電圧VPDiは、トランジスタT4 がオンとなるので、VCCSDRとなる。
【0120】
次に、リセット(N)状態を経て、変調(N)状態に移行する。これらのリセット(N)状態及び変調(N)状態は、夫々リセット(s)状態及び変調(s)状態と略同様の信号が設定される。即ち、リセット(N)状態においては、蓄積信号用ラインメモリリセット信号RESS,蓄積信号用ラインメモリデータロード信号LOADSに夫々代えてオフセット用ラインメモリリセット信号RESN,オフセット用ラインメモリデータロード信号LOADNがハイアクティブとなる。これにより、スイッチSW32がオンとなって、ノイズ読み出し用のラインメモリを構成するコンデンサC3 がVMPRにチャージされる。更に、スイッチSW31及びスイッチSW11がオンとなって、ソースラインは電圧VMPRで初期化される。
【0121】
変調(N)状態においては、クリアパルス信号CL,クリア前ゲートプリセット信号PRはLレベルであり、ソース電圧供給回路VC2hはソースラインに電圧を供給しない。クリアライン及び非選択ラインについてはライン選択信号VSCiはLレベルであり、ゲート電圧VPGiはL(GND)である。また、読み出しイネーブル信号SDR2もLレベルであるので、ドレイン電圧VPDiはVCCSDRとなる。
【0122】
読み出しラインについてはライン選択信号VSCiはHレベルである。クリアパルス信号CL及び信号SDRがLレベルであるので、ゲート電圧VPGiはVCCSGHRである。ドレイン電圧VPDiはVCCSDRである。これにより、ソース電圧VPShには電圧(VCCSGHR-VthN)が現れる。このソースに現れる電圧は、直前にクリア状態に設定されていることから、オフセット成分に対応したものとなっている。ソースラインの電圧(VCCSGHR−VthN)は、スイッチSW31を介してラインメモリを構成する各コンデンサC3 に蓄積される。
【0123】
こうして、コンデンサC2 には信号成分が蓄積され、コンデンサC3 にはオフセット成分が蓄積される。水平シフトレジスタ11からの選択信号HSCANhによって、スイッチSW23,SW33が順番にオンになることで、コンデンサC2 ,C3 に蓄積された電圧が夫々出力アンプ36,38を介してVOUTS,VOUTNとして出力される。
【0124】
ところで、前述したように、固体撮像素子であるイメージセンサLSI1のTG13は、一つの制御信号として有効信号VALIDを信号処理LSI2のTG26へ供給する。有効信号VALIDは、イメージセンサLSI1から有効な画像データが出力されていることを示す信号である。すなわち、TG13は、イメージセンサLSI1の動作状態に応じて、イメージセンサLSI1の出力が有効か否かを示す有効信号VALIDを信号処理LSI2へ出力する手段を備えている。或いは、有効信号VALIDは、イメージセンサLSI1の動作状態に応じて、信号処理LSI2に対して信号処理動作を行わせるか否かを制御する制御信号である、とも言える。この信号がアクティブなときは、有効な画像データがイメージセンサLSI1から出力されているので、信号処理LSI2はそのときの画像データを有効として測光等に使用できることを知り、当該画像データを用いて測光データを算出するなどの信号処理動作を行うことができる。
【0125】
図10は、有効信号VALID生成の条件を示している。
図10(a)は有効信号の生成条件の第1の例を示すものであり、イメージセンサLSI1内のTG13における有効信号を出力する手段は、アイドルフレーム,蓄積フレーム,間引きフレーム,Hブランキング期間の4つの期間を示す信号が、ノア(NOR)ゲート81に入力されており、出力として有効信号VALIDを出力する構成となっている。アイドルフレームは、センサ起動直後の空きフレームである。間引きフレームについては、後述する。
【0126】
図10(a)の構成では、イメージセンサLSI1内のTG13における有効信号を出力する手段は、アイドルフレーム,蓄積フレーム,間引きフレーム,Hブランキング期間の全ての期間が非アクティブのとき、すなわち、アイドルフレーム,蓄積フレーム,間引きフレーム,Hブランキング期間のうちのどの期間にも該当しない期間のときのみ、イメージセンサLSI1から有効な画素データであることを示す有効信号を出力し、信号処理LSI2に処理動作を行わせることができる。
【0127】
図10(b)は有効信号の第2の生成条件を示すものであり、イメージセンサLSI1内のTG13における有効信号を出力する手段は、アイドルフレーム,蓄積フレーム,間引きフレーム,Hブランキング期間,最終ラインカウント値を示す期間の5つの期間を示す信号が、ノア(NOR)ゲート82に入力されており、出力として有効信号VALIDを出力する構成となっている。
【0128】
前記最終ラインカウント値とは、OB領域を含めたセンサセルアレイ3が例えば712×500のセルで構成されている場合には、水平ラインの最終ラインカウント値は500である。従って、前記の最終ラインカウント値を示す期間とは、ラインカウント値が500番目の水平ラインの期間を意味している。
【0129】
図10(b)の構成では、イメージセンサLSI1内のTG13における有効信号を出力する手段は、アイドルフレーム,蓄積フレーム,間引きフレーム,Hブランキング期間,最終ラインカウント値を示す期間の全ての期間が非アクティブのとき、すなわち、アイドルフレーム,蓄積フレーム,間引きフレーム,Hブランキング期間,最終ラインカウント値を示す期間のうちのどの期間にも該当しない期間のときのみ、イメージセンサLSI1から有効な画素データであることを示す有効信号を出力し、信号処理LSI2に処理動作を行わせることができる。
【0130】
図10(c)は有効信号の第3の生成条件を示すものであり、イメージセンサLSI1内のTG13における有効信号を出力する手段は、アイドルフレーム,蓄積フレーム,間引きフレーム,Hブランキング期間,最終ラインカウント値を示す期間の5つの期間を示す信号が、ノア(NOR)ゲート83に入力されており、このノア出力信号と、イメージセンサLSI1内の蓄積信号用,オフセット信号用ラインメモリ9,10によるラインメモリ読み出し期間を示す信号とが、アンド(AND)ゲート84に入力されており、出力として有効信号VALIDを出力する構成となっている。
【0131】
前記ラインメモリ読み出し期間とは、OB領域を含めたセンサセルアレイ3が例えば712×500のセルで構成されている場合には、例えば水平方向に並んだ712個のピクセル(画素)に対応する第1の番号目のピクセルのカウント値の1つ前から第712番目のピクセルのカウント値の1つ後までの範囲である714ピクセルカウント期間を意味している。
【0132】
図10(c)の構成では、イメージセンサLSI1内のTG13における有効信号を出力する手段は、アイドルフレーム,蓄積フレーム,間引きフレーム,Hブランキング期間,最終ラインカウント値を示す期間の全ての期間が非アクティブでかつ前記ラインメモリ読み出し期間がアクティブのとき、すなわち、アイドルフレーム,蓄積フレーム,間引きフレーム,Hブランキング期間,最終ラインカウント値を示す期間のうちのどの期間にも該当しない期間でかつラインメモリ読み出し期間に該当する期間のときのみ、イメージセンサLSI1から有効な画素データであることを示す有効信号を出力し、信号処理LSI2に処理動作を行わせることができる。
【0133】
図11は、図10(c)におけるラインメモリ読み出し期間を説明するための図であり、上記のピクセルカウント値PXLCTと、水平同期信号HSYNCとのタイミング関係に関連して、ラインメモリ読み出し期間を示す信号LMRPのタイミング関係を示している。ピクセルカウント値PXLCTは、小さなブロック1つが1ピクセルカウントに相当しこの小ブロックを右方向にカウントするごとに1カウント増加していく。信号LMRPのハイレベルの期間がラインメモリ読み出し期間に相当し、画像データが出力される期間の前後±1のピクセルカウント値の範囲となっている。
【0134】
さらに、本発明の画像処理装置において、前記Hブランキング期間は、前記イメージセンサLSI1に電荷を蓄積する蓄積状態が1フレーム以上続く場合には、その蓄積状態内のHブランキング期間におけるHブランキング動作を非アクティブとすることが好ましい。
【0135】
これは、通常の(1フレーム以下の)蓄積状態で与えられるバイアス条件はノイズの発生しにくい電圧値に設定されているが、蓄積状態が1フレーム以上続く場合に、1フレーム以上のシャッタスピードに対応していないために、定期的なHブランキング期間が入ると、蓄積状態でのバイアス条件が解除され、ノイズの発生し易いバイアス状態を生ずる。これを防止するため、蓄積状態が1フレーム以上続いた場合、蓄積期間における定期的なHブランキング期間を非アクティブ、すなわち、定期的なHブランキング動作を停止させることで、蓄積状態のノイズの発生しにくいバイアス条件を継続可能とする。
【0136】
図12に、シャッタスピードの期間が1フレームを越えた場合の垂直同期信号とシャッタスピードとのタイミング関係を示している。
【0137】
例えば、図12に示すように、フォーカルプレーンシャッタのクリア用シフトデータAV(図8並びに図6参照)を印加後、フレーム単位或いはライン+フレーム後に読み出し動作を行う構成で、前記クリア用シフトデータAVから読み出しライン用シフトデータBVまでの時間(=シャッタスピードの期間)はセンサセルのバイアス条件が変化しない構成とする。図12では、シャッタスピードが1フレームを越える期間、すなわちライン+フレームの期間の例を示している。
【0138】
このような構成によれば、1フレーム以上の蓄積を行う場合でも、蓄積状態が続いている期間内にHブランキング動作期間が入らず、蓄積状態のバイアス条件(すなわち、ノイズの発生しにくいバイアス状態)を継続的に与えることができ、蓄積状態のバイアスを解除することによる暗電流及びノイズの増加を防止できる。
【0139】
また、本発明の画像処理装置において、イメージセンサLSI1に設けられる前述の有効信号を出力する手段は、前記イメージセンサLSI1が常に正常な画像データを出力している条件設定状態のときに、設定条件と異なる画像データとなった場合に有効信号を非アクティブとし、設定条件と同じ画像データの場合に有効信号をアクティブとするものである、と表現することができる。
【0140】
なお、前記の設定条件と異なる画像データとは、フレームレート,シャッタスピード,スキャンの向きなどの状態設定を変更した場合の画像データであることを意味している。スキャンの向きとは、蓄積された1画面分の画像データにおける画面上側から下側へスキャンする正方向スキャン、及びこれと反対の、蓄積された1画面分の画像データにおける画面下側から上側へスキャンする逆方向スキャンのことである。
【0141】
このような構成によれば、設定条件と異なる画像データとなった場合には、不安定な画像状態に至った場合であるから、画像の明るさ測定などに用いることはできないので、イメージセンサLSI1からの有効信号を非アクティブとして無効な画像データであることを信号処理LSI2に知らせることができる。即ち、フレームレート,シャッタスピード,スキャンの向きなどの状態設定を変更した場合の画像データは、明らかに不安定な画像状態のデータであるから、画像の明るさ測定などに用いることはできない旨、信号処理LSI2に知らせることができる。
【0142】
ところで、従来の閾値電圧変調方式のMOS型固体撮像素子では、フレームレートを下げて動作させる場合、シャッタスピード(蓄積期間)及びHブランキング期間が長くなり、特にHブランキング期間が長くなることによりノイズ成分が増加する。従って、ノイズ軽減のためにはあまり低いフレームレート(ここでは15fpsより低いフレームレートを言う)での動作が難しかった。
【0143】
その対策として、本発明の画像処理装置では、低いフレームレートで動作させる場合、1フレームの期間及びHブランキング期間は一定であるが、イメージセンサLSI1からの有効信号VALIDをフレーム単位で間欠的に非アクティブとする手法で、すなわち、フレーム単位で間引くフレーム数(単位時間当たりフレーム数)を増加させることで、実質的にフレームレートを低下させる。つまり、フレームレートの低下に応じて、有効信号をフレーム単位で非アクティブとする割合を増加させることにより、信号処理LSI2において信号処理するフレーム数を減ずるように構成する。
【0144】
まず、イメージセンサLSI1内のレジスタ14にフレームレート設定レジスタを設け、(1)シャッタスピードによりフレームレートが可変になるモード、(2)15fps固定モード、(3)7.5fps固定モード、(4)5fps固定モードを設定可能な構成とする。このレジスタ設定は、前述したようにイメージセンサLSI1のレジスタ14と信号処理LSI2のレジスタ23とは、常に同じデータを保持するようになっているので、レジスタ23に前記(1)〜(4)の4つのモードのいずれかを設定するとそのデータは3線シリアルインターフェース15を介して、レジスタ14に書き込まれる。イメージセンサLSI1では、レジスタ14に設定されたモードのデータに基づいて、TG13が有効信号VALIDの出力タイミング、すなわち、非アクティブ期間の設定を変更することが可能となる。
【0145】
図13に、フレームレートを変更した場合の垂直同期信号VSYNCと有効信号VALIDとのタイミング関係を示している。図13(a)は15fps固定モードの場合、図13(b)は7.5fps固定モードの場合、図13(c)は5fps固定モードの場合、を示している。垂直同期信号VSYNCの時間、即ち、1フレームの期間は常に一定である。
【0146】
15fps固定モードの場合は、有効信号VALIDをアクティブにし続け、後段の信号処理LSI2で連続で処理を行う。
【0147】
7.5fps固定モードの場合は、有効信号VALIDを1フレームおきにアクティブとし、後段の信号処理LSI2で1フレームおきの間欠動作を行うことで、15fps固定モードの場合の半分のフレームレートを実現している。
【0148】
5fps固定モードの場合は、有効信号VALIDを1フレーム分アクティブとし、2フレーム分非アクティブとし、後段の信号処理LSI2で2フレームおきに間欠動作を行うことで、15fps固定モードの場合の1/3のフレームレートを実現している。
【0149】
7.5fps固定モードの場合と、5fps固定モードの場合において、有効信号VALIDが間欠的に非アクティブとなるフレーム期間を、間引きフレームと呼んでいる。7.5fps固定モードの場合は、2フレームに1つが間引きフレームであり、5fps固定モードの場合は、3フレームに2つが間引きフレームとなる。
【0150】
このような構成によれば、低いフレームレートで動作させる場合、信号処理LSI2へ送出するフレームを間引いてフレーム数を減じることにより、Hブランキング期間を長くすることなく低フレームレートを実現している。明るい環境下でも、ノイズの少ない低フレームレート(具体的には15fpsより低いフレームレート)の動作が可能となり、画質を改善することが可能となる。さらに、フレームの間引きによりイメージセンサLSI1の内部動作並びに後段の信号処理LSI2の動作を抑えることが可能となり、消費電流の低減が可能となる。
【0151】
以上説明した本発明の実施の形態によれば、閾値電圧変調方式のMOS型固体撮像素子と、前記固体撮像素子の出力を信号処理する信号処理部を含む画像処理装置において、前記固体撮像素子は、その動作状態に応じて、前記固体撮像素子の出力が有効か否かを示す有効信号を前記信号処理部へ出力することにより、固体撮像素子が有効な画素データを送出するときは、有効信号をアクティブとして信号処理部に現在の画素データが有効であることを知らせ、固体撮像素子が露光状態(蓄積状態)にあるときは有効信号を非アクティブとして信号処理部に現在の画素データが無効であることを知らせるようにしたので、暗い環境下でシャッタスピードの設定範囲を1フレーム以上に長く設定しても、露光状態(蓄積状態)では信号処理部で無用な信号処理を行わなくても済む。
【0152】
さらに、低フレームレートで動作させる場合、明るい環境下でも、ノイズが少なく画質の改善された動作が可能となり、かつ固体撮像素子内部動作並びに後段の信号処理部の動作を抑えて電力消費を低減することができる。
【0153】
尚、上記実施の形態は、固体撮像素子として閾値電圧変調方式のMOS型イメージセンサを例に説明したが、閾値電圧変調方式のMOS型イメージセンサに限定されるものではなく、他の方式のイメージセンサについても適応可能であることは言うまでも無い。
【図面の簡単な説明】
【図1】本発明の実施の形態に係わる画像処理装置の構成を示すブロック図である。
【図2】本発明の実施の形態に係わるイメージセンサLSIの構成を示す回路図である。
【図3】本発明の実施の形態に係わるドレイン・ゲート電圧供給回路の構成を示す回路図である。
【図4】本発明の実施の形態に係わるソース電圧供給回路の構成を示す回路図である。
【図5】本発明の実施の形態に係わるセンサセルへ印加するバイアス電圧を説明するための図である。
【図6】本発明の実施の形態に係わる、センサの読み出しラインとクリアラインを説明するための図である。
【図7】本発明の実施の形態に係わる垂直同期信号と水平同期信号のタイミングを示すタイミングチャートである。
【図8】本発明の実施の形態に係わるイメージセンサLSIのタイミングジェネレータの構成を示す回路ブロック図である。
【図9】本発明の実施の形態に係わるHブランキング期間における各状態における各信号の状態を説明するためのタイミングチャートである。
【図10】本発明の実施の形態に係わるイメージセンサLSIから出力される有効信号生成の条件を示す図。
【図11】図10におけるラインメモリ読み出し期間を説明するための図。
【図12】シャッタスピードの期間が1フレームを越えた場合の垂直同期信号とシャッタスピード(露光期間)とのタイミング関係を示す図。
【図13】フレームレートを変更した場合の垂直同期信号と有効信号とのタイミング関係を示す図。
【符号の説明】
1…イメージセンサLSI、2…信号処理LSI、3…センサセルアレイ、6…垂直ドライブ回路、8…レギュレータ、9…蓄積信号用ラインメモリ、10…オフセット信号用ラインメモリ、13,26…タイミングジェネレータ、14,23…レジスタ、15…3線シリアルインターフェース
Claims (9)
- フォトダイオードと光信号検出用のトランジスタとを備えた単位画素が複数配列されたマトリックス型の固体撮像素子と、
前記固体撮像素子の出力を信号処理し画像信号として出力する信号処理部と、
前記固体撮像素子に設けられ、その動作状態に応じて、前記固体撮像素子の出力が有効か否かを示す有効信号を前記信号処理部へ出力する手段と、
を具備し、
前記有効信号を出力する手段は、前記固体撮像素子を低フレームレートで動作させる場合、フレームレートの低下に応じて、有効信号をフレーム単位で間欠的に非アクティブとする割合を増加させることを特徴とする画像処理装置。 - フォトダイオードと光信号検出用のトランジスタとを備えた単位画素が複数配列されたマトリックス型の固体撮像素子と、
前記固体撮像素子の出力を信号処理し画像信号として出力する信号処理部と、前記固体撮像素子に設けられ、その動作状態に応じて、前記信号処理部に対して信号処理動作を行わせるか否かを制御する有効信号を出力する手段と、
を具備し、
前記有効信号を出力する手段は、前記固体撮像素子を低フレームレートで動作させる場合、フレームレートの低下に応じて、有効信号をフレーム単位で間欠的に非アクティブとする割合を増加させることを特徴とする画像処理装置。 - 前記固体撮像素子が、閾値電圧変調方式のMOS型固体撮像素子であることを特徴とする請求項1又は2に記載の画像処理装置。
- 前記有効信号を出力する手段は、アイドルフレーム, 蓄積フレーム, 間引きフレーム, Hブランキング期間の少なくとも1つの期間がアクティブのときは、有効信号を非アクティブとすることを特徴とする請求項1〜3のいずれか1つに記載の画像処理装置。
- 前記有効信号を出力する手段は、アイドルフレーム, 蓄積フレーム, 間引きフレーム, Hブランキング期間, 最終ラインカウント値を示す期間の少なくとも1つの期間がアクティブのときは、有効信号を非アクティブとすることを特徴とする請求項1〜3のいずれか1つに記載の画像処理装置。
- 前記有効信号を出力する手段は、アイドルフレーム, 蓄積フレーム, 間引きフレーム, Hブランキング期間, 最終ラインカウント値を示す期間のいずれの期間も非アクティブでかつラインメモリ読み出し期間がアクティブのときは、有効信号をアクティブとすることを特徴とする請求項1〜3のいずれか1つに記載の画像処理装置。
- 前記Hブランキング期間は、前記固体撮像素子に電荷を蓄積する蓄積状態が1 フレーム以上続く場合には、その蓄積状態内のH ブランキング期間におけるH ブランキング動作を非アクティブとすることを特徴とする請求項4〜6のいずれか1つに記載の画像処理装置。
- 前記有効信号を出力する手段は、前記固体撮像素子が常に正常な画像データを出力している条件設定状態のときに、設定条件と異なる画像データとなった場合に有効信号を非アクティブとし、設定条件と同じ画像データの場合に有効信号をアクティブとすることを特徴とする請求項1〜3のいずれか1つに記載の画像処理装置。
- 前記の設定条件と異なる画像データとは、フレームレート,シャッタスピード,スキャンの向きなどの状態設定を変更した場合の画像データであることを特徴とする請求項8 記載の画像処理装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003013602A JP3870905B2 (ja) | 2003-01-22 | 2003-01-22 | 画像処理装置及びその処理方法 |
US10/763,120 US7420604B2 (en) | 2003-01-22 | 2004-01-22 | Image-processing device with image-pickup validity indication and processing method thereof |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003013602A JP3870905B2 (ja) | 2003-01-22 | 2003-01-22 | 画像処理装置及びその処理方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004228870A JP2004228870A (ja) | 2004-08-12 |
JP3870905B2 true JP3870905B2 (ja) | 2007-01-24 |
Family
ID=32901883
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003013602A Expired - Fee Related JP3870905B2 (ja) | 2003-01-22 | 2003-01-22 | 画像処理装置及びその処理方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7420604B2 (ja) |
JP (1) | JP3870905B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4620025B2 (ja) * | 2005-11-29 | 2011-01-26 | 株式会社リコー | 画像読取装置、情報処理装置およびプログラム |
JP4723994B2 (ja) * | 2005-12-19 | 2011-07-13 | 株式会社東芝 | 固体撮像装置 |
JP2009232174A (ja) * | 2008-03-24 | 2009-10-08 | Seiko Epson Corp | 撮像素子 |
US8692873B2 (en) | 2009-01-15 | 2014-04-08 | Alverix, Inc. | Video-frame data receiver with low frame capture rate |
JP2012029223A (ja) * | 2010-07-27 | 2012-02-09 | Sanyo Electric Co Ltd | イメージセンサおよび撮像装置 |
EP2664268B1 (en) * | 2011-06-21 | 2016-04-27 | Olympus Corporation | Medical instrument |
WO2022158132A1 (ja) * | 2021-01-22 | 2022-07-28 | ソニーセミコンダクタソリューションズ株式会社 | 映像処理装置、映像処理方法、および映像表示装置 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6282782A (ja) | 1985-10-07 | 1987-04-16 | Toshiba Corp | 遠隔駆動形固体撮像装置 |
JPS63219279A (ja) | 1987-03-09 | 1988-09-12 | Hamamatsu Photonics Kk | 撮像装置 |
US5046190A (en) * | 1988-09-06 | 1991-09-03 | Allen-Bradley Company, Inc. | Pipeline image processor |
JPH0918790A (ja) | 1995-06-29 | 1997-01-17 | Sharp Corp | カメラ装置 |
JPH0969980A (ja) | 1995-08-31 | 1997-03-11 | Sharp Corp | カメラ装置 |
JPH1124152A (ja) * | 1997-07-01 | 1999-01-29 | Seiko Precision Kk | カメラ用表示装置 |
US6608647B1 (en) | 1997-06-24 | 2003-08-19 | Cognex Corporation | Methods and apparatus for charge coupled device image acquisition with independent integration and readout |
JP2935492B2 (ja) | 1997-10-30 | 1999-08-16 | イノビジョン株式会社 | 固体撮像素子及び固体撮像素子による光信号検出方法 |
US6051857A (en) * | 1998-01-07 | 2000-04-18 | Innovision, Inc. | Solid-state imaging device and method of detecting optical signals using the same |
US6545331B1 (en) * | 1999-12-10 | 2003-04-08 | Innotech Corporation | Solid state imaging device, manufacturing method thereof, and solid state imaging apparatus |
JP3615144B2 (ja) | 2000-11-22 | 2005-01-26 | イノテック株式会社 | 固体撮像装置 |
US6448596B1 (en) * | 2000-08-15 | 2002-09-10 | Innotech Corporation | Solid-state imaging device |
JP2002134729A (ja) | 2000-10-26 | 2002-05-10 | Innotech Corp | 固体撮像装置及びその駆動方法 |
-
2003
- 2003-01-22 JP JP2003013602A patent/JP3870905B2/ja not_active Expired - Fee Related
-
2004
- 2004-01-22 US US10/763,120 patent/US7420604B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20040183933A1 (en) | 2004-09-23 |
JP2004228870A (ja) | 2004-08-12 |
US7420604B2 (en) | 2008-09-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR101143641B1 (ko) | 고체 촬상 장치와, 그 구동 제어 방법 및 장치 | |
US8089530B2 (en) | Solid-state image pickup apparatus, drive method for the solid-state image pickup apparatus, and image pickup apparatus | |
CN101243681B (zh) | 像素个别抗重叠电路及其操作方式 | |
US7675015B2 (en) | CMOS image sensor with boosted voltage signal and related method of operation | |
EP1081941A2 (en) | Self compensating correlated double sampling circuit | |
JP2003234959A (ja) | Cmosイメージセンサ | |
JP2002077737A (ja) | イメージセンサ | |
US20050104985A1 (en) | Solid-state imaging device and its drive method | |
JP2001189893A (ja) | 固体撮像装置 | |
JP2003018471A (ja) | 固体撮像装置 | |
US6346696B1 (en) | Image sensor and method for driving the same | |
JP3870905B2 (ja) | 画像処理装置及びその処理方法 | |
JP2004228874A (ja) | 画像処理装置、画像処理方法及び固体撮像装置 | |
JP2004228872A (ja) | 画像処理装置、画像処理方法及び固体撮像装置 | |
JP2000209508A (ja) | 固体撮像装置 | |
JP2004228873A (ja) | 画像処理装置、画像処理方法及び固体撮像装置 | |
JP2004228871A (ja) | 画像処理装置、画像処理方法及び固体撮像装置 | |
JP4314832B2 (ja) | 画像処理装置及びその処理方法 | |
JP2004228868A (ja) | 画像処理装置及びその処理方法 | |
JP2010226679A (ja) | 固体撮像装置 | |
JP4123951B2 (ja) | シフトレジスタ回路、シフトクロック発生回路及び画像処理装置 | |
JP2004228869A (ja) | 画像処理装置及びその処理方法 | |
JP2002247456A (ja) | 走査回路とそれを用いた撮像装置 | |
KR100690883B1 (ko) | 이미지 센서 | |
JP2008148327A (ja) | シフトレジスタ回路、シフトクロック発生回路及び画像処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060725 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060830 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060926 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061009 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 3870905 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101027 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101027 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111027 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121027 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121027 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131027 Year of fee payment: 7 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |