JP3863400B2 - 半導体集積回路 - Google Patents
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Description
【発明の属する技術分野】
この発明は、走査可能なラッチ手段を有する半導体集積回路に関するものである。
【0002】
【従来の技術】
近年、複雑化する同期型半導体集積回路において、走査可能なラッチ手段(スキャンチェーン)を設け、一部の機能のみを切り離して前記ラッチ手段をテストできるようにすることにより、テスト時間を大幅に短縮する技術が主流となっている。前記走査可能なラッチ手段(スキャンチェーン)とは、複数のレジスタなどを一本あるいは複数本のチェーン状に接続し、前段のレジスタに記憶されたデータを後段のレジスタにシフト(スキャン)できるようにしたものである。
【0003】
特に、メモリ回路とロジック回路とを搭載する混載メモリ等を形成するためのマクロセルにおいては、このマクロセルが多数の入出力端子を持つため、前述したようなスキャン機能を持つことが半導体集積回路(半導体チップ)全体の故障検出率を向上させるために必須となっている。
【0004】
図11は、従来のマクロセルにおけるスキャンの実現方法を示す概略図である。このマクロセル101は、混載メモリなどを形成するためのマクロセルである。図11に示すように、マクロセル101は多数の入出力端子(以下、IO端子と記す)102を所持するため、これらIO端子102は空間的広がりを持って配置されることになる。IO端子102には、入出力レジスタ(以下、IOレジスタと記す)103が設けられており、これらIOレジスタ103は、マクロセルの外部から入力されるデータ(外部パス)をテストするためにスキャン機能を有し、直列に接続されている。
【0005】
これらIOレジスタ103群の一端にはスキャン入力端子104が接続され、IOレジスタ103群の他端にはスキャン出力端子105が接続されている。そして、スキャン入力端子104にはスキャンされるデータSIが入力され、スキャン出力端子105からはスキャンされたデータSOが出力される。なお、スキャンの実行には、図示していないが他に制御用入力信号とクロック信号を使用する。
【0006】
図12は、従来の混載メモリマクロの構成を示す図である。ここでは、混載メモリマクロにおけるスキャンの実現の1例を示す。
【0007】
図12に示すように、この混載メモリマクロ111は、図11に示したマクロセル101、動作制御回路112、及びマクロセル101Bを有している。マクロセル101Bは、動作制御回路112を基準にマクロセル101を鏡反転したものである。混載メモリマクロでは、通常、メモリ容量を増やし、かつ動作制御回路112を共通に使用するために、動作制御回路112を挟んでマクロセル101とマクロセル101Bとが鏡反転の関係を持つように配置される。
【0008】
前記マクロセル101、101Bには、それぞれ128個のIOレジスタ及び入出力端子が配置されている。マクロセル101の右端にはIOレジスタ群の右端に接続されたスキャン入力端子104が設けられ、マクロセル101の左端には前記IOレジスタ群の左端に接続されたスキャン出力端子105が設けられている。
【0009】
前記動作制御回路112には、コントロール信号CNTを入出力する入出力線があり、さらにコントロール信号CNTを記憶するレジスタが存在する。動作制御回路112の右端には、前記レジスタに接続されたスキャン入力端子113が設けられ、動作制御回路112の下端には前記レジスタに接続されたスキャン出力端子114が設けられている。
【0010】
前記マクロセル101Bの左端にはIOレジスタ群の左端に接続されたスキャン入力端子104Bが設けられ、マクロセル101Bの右端には前記IOレジスタ群の右端に接続されたスキャン出力端子105Bが設けられている。さらに、スキャン出力端子114とスキャン入力端子104Bとの間を配線115により接続する。
【0011】
図12に示すように構成されたメモリマクロ111では、右端のスキャン入力端子104にスキャンを行うデータSIを入力し、スキャン出力端子105BからスキャンされたデータSOを出力することにより、メモリマクロにおけるスキャン機能を実現できる。
【0012】
【発明が解決しようとする課題】
しかしながら、スキャン出力端子114とスキャン入力端子104Bとの間に設けられる配線115は、128個のIO端子を横切った長い配線になり、スキャン動作のパフォーマンスを劣化させるという問題がある。また、配線115はメモリマクロの外部に設けなければならず、スキャン動作の自動化に対する妨げになるという問題もある。
【0013】
そこでこの発明は、前記問題を解決するためになされたものであり、様々な構成のメモリマクロにスキャン機能を設定したとき、外部に長い配線を設けることによるスキャン動作のパフォーマンス劣化を低減でき、またメモリマクロの外部に設ける配線を無くして、スキャン動作の自動化に対する障害を取り除くことができる半導体集積回路を提供することを目的とする。
【0014】
【課題を解決するための手段】
この発明の一実施態様の半導体集積回路は、メモリセルが行方向及び列方向に複数配列されたメモリセルアレイと、前記行方向に配列された前記メモリセルを選択するローデコーダと、前記列方向に配列された前記メモリセルを選択するカラムデコーダと、選択されたメモリセルからデータを読み出すセンスアンプと、前記メモリセルのデータの記憶・読み出しを行うための第1の複数の入出力端子と、前記第1の複数の入出力端子の一部の端子に接続されると共に、記憶したデータを順次シフトする、直列に接続された第1の複数のレジスタと、前記第1の複数の入出力端子の残りの端子に接続されると共に、記憶したデータを順次シフトする、直列に接続された第2の複数のレジスタと、前記直列に接続された第1の複数のレジスタの一端に設けられた第1スキャン入力端子と、前記直列に接続された第1の複数のレジスタの他端に設けられた第1スキャン出力端子と、前記直列に接続された第2の複数のレジスタの一端に設けられた第2スキャン入力端子と、前記直列に接続された第2の複数のレジスタの他端に設けられた第2スキャン出力端子と、前記ローデコーダ、カラムデコーダ、及び前記第1、第2の複数のレジスタの動作を制御する動作制御回路とを具備し、前記第1の複数のレジスタ及び前記第2の複数のレジスタは一辺の近傍領域上に配置され、前記第1スキャン入力端子及び前記第2スキャン出力端子は前記一辺の近傍領域の一端側に配置され、前記第1スキャン出力端子及び前記第2スキャン入力端子は前記一辺の近傍領域の他端側に配置されていることを特徴とする。
【0015】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【0016】
[第1の実施の形態]
まず、この発明の第1の実施の形態の半導体集積回路を構成するアレイブロックについて説明する。
【0017】
図1は、第1の実施の形態のアレイブロックの構成を示す図である。
【0018】
図1に示すように、アレイブロック11内には、メモリセルアレイ12、ローデコーダ13、カラムデコーダ14、センスアンプ15、及び入出力制御回路16が形成されている。
【0019】
前記メモリセルアレイ12には、データを記憶するメモリセルが行(ロー)方向及び列(カラム)方向にマトリクス状に配列されている。ローデコーダ13は、外部から入力されたローアドレスに基づいて、ロー方向のメモリセルを選択するために前記メモリセルに接続されたワード線WLを選択する。センスアンプ15は、ローデコーダ13に基づいて選択されたメモリセルから読み出した電圧を増幅する。カラムデコーダ14は、外部から入力されたカラムアドレスに基づいて、カラム方向のメモリセルを選択するために前記メモリセルに接続されたビット線を選択し、DQ線に接続する。入出力制御回路16は、読み出しの場合、メモリセルに記憶されているデータを出力端子まで転送し、書き込みの場合、入力端子に入力されたデータをメモリセルに転送する。
【0020】
前記入出力制御回路16には、入出力レジスタ及びスキャンレジスタ(以下IOレジスタと記す)16A、入出力端子(以下IO端子と記す)16B、第1、第2のスキャン入力端子SIR1、SIL1、及び第1、第2のスキャン出力端子SOL1、SOR1が配置されている。
【0021】
前記入出力制御回路16の右端には、第1のスキャン入力端子SIR1が配置され、入出力制御回路16の左端には、第1のスキャン出力端子SOL1が配置されている。そして、第1のスキャン入力端子SIR1と第1のスキャン出力端子SOL1との間には、直列に接続された複数のIOレジスタ16Aが配列されている。前記複数のIOレジスタ16Aは、それぞれ走査可能なラッチ手段を持っており、直列に接続されてスキャンチェーンを形成している。また、複数のIOレジスタ16Aには、それぞれIO端子16Bが接続されている。
【0022】
また、前記入出力制御回路16の左端には、第2のスキャン入力端子SIL1が配置され、入出力制御回路16の右端には、第2のスキャン出力端子SOR1が配置されている。そして、第2のスキャン入力端子SIL1と第2のスキャン出力端子SOR1との間には、直列に接続された複数のIOレジスタ16Aが配列されている。前記複数のIOレジスタ16Aは、前述と同様にそれぞれ走査可能なラッチ手段を持っており、直列に接続されてスキャンチェーンを形成している。また、複数のIOレジスタ16Aには、それぞれIO端子16Bが接続されている。なお、第2のスキャン入力端子SIL1は第1のスキャン出力端子SOL1の近傍に配置され、第2のスキャン出力端子SOR1は第1のスキャン入力端子SIR1の近傍に配置される。
【0023】
さらに、第1のスキャン出力端子SOL1と第2のスキャン入力端子SIL1との間には配線17が接続されている。
【0024】
このような構成を持つアレイブロック11では、スキャン入力端子SIR1に入力されたデータは直列に接続された複数のIOレジスタ16Aを順次走査され、スキャン出力端子SOL1に転送される。スキャン出力端子SOL1に転送された前記データは、配線17を通ってスキャン入力端子SIL1に入力される。さらに、スキャン入力端子SIL1に入力された前記データは、直列に接続された複数のIOレジスタ16Aを順次走査され、スキャン出力端子SOR1に転送される。
【0025】
前述したように、アレイブロック11の右端にスキャン入力端子SIR1を配置し、この出力となるスキャン出力端子SOL1をアレイブロック11の左端に配置する。さらに、アレイブロック11の左端にスキャン入力端子SIL1を配置し、この出力となるスキャン出力端子SOR1をアレイブロック11の右端に配置する。そして、アレイブロック11の左端に配置されたスキャン出力端子SOL1とスキャン入力端子SIL1とを配線17により接続する。これにより、スキャン入力端子SIR1とスキャン出力端子SOR1との間にスキャンチェーンを形成することができ、スキャン入力端子SIR1に入力されたデータを、スキャン出力端子SOR1へスキャンすることができる。
【0026】
ここで、前記配線17は、互いに近傍に配置されたスキャン出力端子SOL1とスキャン入力端子SIL1との間を接続するものであるため、長い配線になることはない。したがって、スキャン入力端子SIR1に入力されたデータをスキャン出力端子SOR1へスキャンした場合でも、スキャン動作のパフォーマンス劣化を低減することができる。
【0027】
また、読み出し時には、前記センスアンプ15からの出力は、DQ線を通ってIOレジスタ16Aに記憶され、さらにIO端子16Bから外部へ出力される。一方、書き込み時には、外部からIO端子16Bに入力されたデータはIOレジスタ16Aに記憶され、さらにDQ線を通って選択されたメモリセルに書き込まれる。
【0028】
次に、前記アレイブロック11に動作制御回路を設けたメモリマクロの構成について説明する。
【0029】
図2は、前記第1の実施の形態の第1変形例のメモリマクロの構成を示す図である。
【0030】
図2に示すように、メモリマクロは、図1に示した前記アレイブロック11、及び動作制御回路21を有している。アレイブロック11内の構成は、図1に示した構成と同様であり、ここでは入力制御回路16内のスキャン入力端子SIR1、SIL1、及びスキャン出力端子SOL1、SOR1のみを示している。アレイブロック11の入力制御回路内には、128個のIOレジスタと、128個のIO端子が配置されている。
【0031】
すなわち、アレイブロック11の入出力制御回路の右端には、スキャン入力端子SIR1が配置され、入出力制御回路の左端には、スキャン出力端子SOL1が配置されている。そして、スキャン入力端子SIR1とスキャン出力端子SOL1との間には、直列に接続された64個のIOレジスタが配列されている。前記64個のIOレジスタは、それぞれ走査可能なラッチ手段を持っており、スキャンチェーンを形成している。また、64個のIOレジスタには、それぞれIO端子が接続されている。
【0032】
前記入出力制御回路の左端には、スキャン入力端子SIL1が配置され、入出力制御回路の右端には、スキャン出力端子SOR1が配置されている。そして、スキャン入力端子SIL1とスキャン出力端子SOR1との間には、直列に接続された64個のIOレジスタが配列されている。前記64個のIOレジスタは、それぞれ走査可能なラッチ手段を持っており、スキャンチェーンを形成している。また、64個のIOレジスタには、それぞれIO端子が接続されている。
【0033】
また、前記動作制御回路21の右端には、スキャン出力端子SOL1に接続されたスキャン入力端子SIR2が配置され、動作制御回路21の左端には、スキャン出力端子SOL2が配置されている。そして、スキャン入力端子SIR2とスキャン出力端子SOL2との間には、複数のIOレジスタが接続されている。前記複数のIOレジスタは走査可能なラッチ手段を持っており、スキャンチェーンを形成している。また、IOレジスタには、それぞれIO端子が接続されている。
【0034】
前記動作制御回路21の左端には、スキャン入力端子SIL2が配置され、動作制御回路21の右端には、スキャン入力端子SIL1に接続されたスキャン出力端子SOR2が配置されている。そして、スキャン入力端子SIL2とスキャン出力端子SOR2との間には、複数のIOレジスタが接続されている。前記複数のIOレジスタは、走査可能なラッチ手段を持っており、スキャンチェーンを形成している。また、IOレジスタには、それぞれIO端子が接続されている。このIO端子には、コントロール信号CNTが入出力される。外部から入力されるコントロール信号CNTには、クロック信号やコマンド信号などがある。動作制御回路21は、外部から入力されるクロック信号に基づいて内部で使用するクロック信号を生成する。また、コマンド信号に基づいて各種の動作信号を生成し、これら動作信号をローデコーダ13、カラムデコーダ14、及び入出力制御回路16に出力する。すなわち、動作制御回路21は、外部から入力されるクロック信号、及びコマンド信号に応じて、ローデコーダ13、カラムデコーダ14、及び入出力制御回路16の動作を制御する。
【0035】
さらに、スキャン出力端子SOL2とスキャン入力端子SIL2との間には、配線22が接続されている。
【0036】
このような構成を持つメモリマクロでは、スキャン入力端子SIR1に入力されたデータは直列に接続された複数のIOレジスタを順次走査され、スキャン出力端子SOL1に転送され、さらにスキャン入力端子SIR2に転送される。スキャン入力端子SIR2に転送された前記データは、複数のIOレジスタを走査され、スキャン出力端子SOL2に転送される。
【0037】
前記スキャン出力端子SOL2に転送された前記データは、配線22を通ってスキャン入力端子SIL2に入力される。スキャン入力端子SIL2に入力されたデータは、複数のIOレジスタを走査され、スキャン出力端子SOR2に転送され、さらにスキャン入力端子SIL1に転送される。スキャン入力端子SIL1に入力された前記データは、直列に接続された複数のIOレジスタを順次走査され、スキャン出力端子SOR1に転送される。
【0038】
前述したように、前記アレイブロック11及び動作制御回路21の左端には、スキャン入力端子とスキャン出力端子が1つずつ設けられ、さらにこれらの右端にもスキャン入力端子とスキャン出力端子が1つずつ設けられる。そして、アレイブロック11と動作制御回路21を並べて配置したとき、スキャン出力端子SOL1とスキャン入力端子SIR2とが接続され、またスキャン出力端子SOR2とスキャン入力端子SIL1とが接続されるようになっている。これにより、アレイブロック11と動作制御回路21によりメモリマクロを構成した場合にも、左端にスキャン入力端子とスキャン出力端子が1つずつ設けられ、右端にもスキャン入力端子とスキャン出力端子が1つずつ設けられる。さらに、メモリマクロの左端のスキャン出力端子SOL2とスキャン入力端子SIL2とが配線22により接続されている。
【0039】
このような構成により、メモリマクロの右端のスキャン入力端子SIR1にスキャンするデータSIを入力し、スキャン出力端子SOR1からスキャンされたデータSOを出力することにより、メモリマクロとしてのスキャン機能を実現できる。
【0040】
ここで、前記配線22は、動作制御回路21の左端の互いに近傍に配置されたスキャン出力端子SOL2とスキャン入力端子SIL2との間を接続するものであるため、長い配線になることはない。したがって、スキャン入力端子SIR1に入力されたデータSIを、スキャン出力端子SOR1へスキャンしてデータSOを出力した場合でも、スキャン動作のパフォーマンス劣化を抑制することができる。
【0041】
次に、前記アレイブロック11及び動作制御回路21を有するメモリマクロに、アレイブロック11Bを設けたメモリマクロの構成について説明する。動作制御回路21を2つのアレイブロック11、11Bで共通に利用する場合、通常、動作制御回路21を中心にして2つのアレイブロック11とアレイブロック11Bが鏡反転されたように配置される。
【0042】
図3は、前記第1の実施の形態の第2変形例のメモリマクロの構成を示す図である。
【0043】
図3に示すように、メモリマクロは、前記アレイブロック11、動作制御回路21、及びアレイブロック11Bを有している。アレイブロック11Bは、動作制御回路21を対称軸としてアレイブロック11を鏡反転したものである。アレイブロック11及び動作制御回路21の構成は、図2に示した構成と同様である。
【0044】
前記アレイブロック11B内の構成は、図1に示した構成を鏡反転したものであり、ここでは入力制御回路内のスキャン入力端子SIR1B、SIL1B、及びスキャン出力端子SOL1B、SOR1Bのみを示している。アレイブロック11Bの入力制御回路内には、128個のIOレジスタと、128個のIO端子が配置されている。
【0045】
前記アレイブロック11Bの入出力制御回路の右端には、スキャン出力端子SOL2に接続されたスキャン入力端子SIR1Bが配置され、入出力制御回路の左端には、スキャン出力端子SOL1Bが配置されている。そして、スキャン入力端子SIR1Bとスキャン出力端子SOL1Bとの間には、直列に接続された64個のIOレジスタが配列されている。前記64個のIOレジスタは、それぞれ走査可能なラッチ手段を持っており、直列に接続されてスキャンチェーンを形成している。また、64個のIOレジスタには、それぞれIO端子が接続されている。
【0046】
前記アレイブロック11Bの左端には、スキャン入力端子SIL1Bが配置され、アレイブロック11Bの右端には、スキャン入力端子SIL2に接続されたスキャン出力端子SOR1Bが配置されている。そして、スキャン入力端子SIL1Bとスキャン出力端子SOR1Bとの間には、直列に接続された64個のIOレジスタが配列されている。前記64個のIOレジスタは、それぞれ走査可能なラッチ手段を持っており、直列に接続されてスキャンチェーンを形成している。また、64個のIOレジスタには、それぞれIO端子が接続されている。
【0047】
さらに、スキャン出力端子SOL1Bとスキャン入力端子SIL1Bとの間には、配線24が接続されている。
【0048】
このような構成を持つメモリマクロでは、スキャン入力端子SIR1に入力されたデータSIは直列に接続された複数のIOレジスタを順次走査され、スキャン出力端子SOL1に転送され、さらにスキャン入力端子SIR2に転送される。スキャン入力端子SIR2に転送された前記データSIは、複数のIOレジスタを走査され、スキャン出力端子SOL2に転送され、さらにスキャン入力端子SIR1Bに転送される。さらに、前記データSIは、直列に接続された複数のIOレジスタを順次走査され、スキャン出力端子SOL1Bに転送される。
【0049】
前記スキャン出力端子SOL1Bに転送された前記データSIは、配線24を通ってスキャン入力端子SIL1Bに入力される。さらに、前記データSIは、直列に接続された複数のIOレジスタを順次走査され、スキャン出力端子SOR1Bに転送され、さらにスキャン入力端子SIL2に転送される。スキャン入力端子SIL2に入力された前記データSIは、複数のIOレジスタを走査され、スキャン出力端子SOR2に転送され、さらにスキャン入力端子SIL1に転送される。さらに、前記データSIは、直列に接続された複数のIOレジスタを順次走査され、スキャン出力端子SOR1に転送され、データSOとして出力される。
【0050】
前述したように、アレイブロック11、動作制御回路21、及びアレイブロック11Bのそれぞれの左端にはスキャン入力端子とスキャン出力端子が1つずつ設けられ、さらにこれらの右端にもスキャン入力端子とスキャン出力端子が1つずつ設けられる。そして、アレイブロック11、動作制御回路21、及びアレイブロック11Bを並べて配置したとき、スキャン出力端子SOL1とスキャン入力端子SIR2とが接続され、さらにスキャン出力端子SOL2とスキャン入力端子SIR1B、スキャン出力端子SOR1Bとスキャン入力端子SIL2、及びスキャン出力端子SOR2とスキャン入力端子SIL1とがそれぞれ接続されるようになっている。これにより、アレイブロック11、動作制御回路21、及びアレイブロック11Bによってメモリマクロを構成した場合にも、左端にスキャン入力端子とスキャン出力端子を1つずつ設けることができ、右端にもスキャン入力端子とスキャン出力端子を1つずつ設けることができる。さらに、メモリマクロの左端のスキャン出力端子SOL1Bとスキャン入力端子SIL1Bとが配線24により接続されている。
【0051】
このような構成により、メモリマクロの右端のスキャン入力端子SIR1にスキャンするデータSIを入力し、スキャン出力端子SOR1からスキャンされたデータSOを出力することにより、メモリマクロとしてのスキャン機能を実現できる。
【0052】
ここで、前記配線24は、アレイブロック11Bの左端の互いに近傍に配置されたスキャン出力端子SOL1Bとスキャン入力端子SIL1Bとの間を接続するものであるため、長い配線になることはない。したがって、スキャン入力端子SIR1に入力されたデータSIを、スキャン出力端子SOR1へスキャンしてデータSOを出力した場合でも、スキャン動作のパフォーマンス劣化を抑制することができる。
【0053】
次に、図2に示したアレイブロック11及び動作制御回路21から構成されたメモリマクロを、並列に並べて配置した場合の構成について説明する。
【0054】
図4は、前記第1の実施の形態の第3変形例のメモリマクロの構成を示す図である。
【0055】
図4に示すように、前記アレイブロック11及び動作制御回路21を有するメモリマクロ31と、このメモリマクロ31を鏡反転したメモリマクロ31Bが配置されている。
【0056】
前記メモリマクロ31の構成は、図2に示した構成と同様であり、ここではアレイブロック11の入力制御回路内のスキャン入力端子SIR1、SIL1、及びスキャン出力端子SOL1、SOR1のみを示している。さらに、動作制御回路21内には、スキャン入力端子SIR2、SIL2、及びスキャン出力端子SOL2、SOR2を示している。
【0057】
また、メモリマクロ31Bの構成は、図2に示した構成を鏡反転したものと同様であり、ここではアレイブロック11の入力制御回路内のスキャン入力端子SIR1B、SIL1B、及びスキャン出力端子SOL1B、SOR1Bのみを示している。さらに、動作制御回路21内には、スキャン入力端子SIR2B、SIL2B、及びスキャン出力端子SOL2B、SOR2Bを示している。
【0058】
ここで、前記メモリマクロ31の左端のスキャン出力端子SOL2とメモリマクロ31Bの右端のスキャン入力端子SIR2Bとの間を配線32により接続し、メモリマクロ31Bの右端のスキャン出力端子SOR2Bとメモリマクロ31の左端のスキャン入力端子SIL2との間を配線33により接続する。さらに、メモリマクロ31Bの左端のスキャン出力端子SOL1Bとスキャン入力端子SIL1Bとの間を配線34により接続する。
【0059】
そして、メモリマクロ31の右端のスキャン入力端子SIR1をスキャンする入力データSIの入力端子とし、メモリマクロ31の右端のスキャン出力端子SOR1をスキャンされた出力データSOの出力端子とする。
【0060】
このような構成により、複数のメモリマクロが並列に配置された場合でも、それぞれ隣接するスキャン出力端子とスキャン入力端子を互いに接続することにより、容易にスキャンチェーンを構成することができる。また、このときスキャンチェーンが長くなることはなく、スキャン動作のパフォーマンス劣化を抑制することができる。
【0061】
また、メモリマクロ31、31Bの右端及び左端に配置されたスキャン入出力端子SIR1/SOL2、SOR1/SIL2、SIR2B/SOL1B、SOR2B/SIL1Bを自動配線ツールに登録することにより、スキャンを実現するための前記配線32、33、34を、自動配線機能により形成することもできる。このような自動配線機能を利用すれば、並べたメモリマクロ間内にロジックレジスタがある場合にも対応でき、より自由度の高い配線形成が可能となる
以上説明したようにこの第1の実施の形態及び変形例によれば、外部に長い配線を形成することによるスキャン動作のパフォーマンス劣化を低減でき、スキャン動作の自動化における障害を取り除くことができる。
【0062】
[第2の実施の形態]
次に、この発明の第2の実施の形態の半導体集積回路を構成するアレイブロックについて説明する。この第2の実施の形態において前記第1の実施の形態と異なる点は、第2のスキャン入力端子SIL1と第2のスキャン出力端子SOR1との間に、複数のバッファが配列されている点であり、その他は前記第1の実施の形態と同様である。
【0063】
図5は、第2の実施の形態のアレイブロックの構成を示す図である。
【0064】
図5に示すように、アレイブロック41内には、メモリセルアレイ12、ローデコーダ13、カラムデコーダ14、センスアンプ15、及び入出力制御回路42が形成されている。
【0065】
前記入出力制御回路42には、IOレジスタ42A、IO端子42B、第1、第2のスキャン入力端子SIR1、SIL1、及び第1、第2のスキャン出力端子SOL1、SOR1が配置されている。
【0066】
前記入出力制御回路42の右端には、第1のスキャン入力端子SIR1が配置され、入出力制御回路42の左端には、第1のスキャン出力端子SOL1が配置されている。そして、第1のスキャン入力端子SIR1と第1のスキャン出力端子SOL1との間には、直列に接続された複数のIOレジスタ42Aが配列されている。前記複数のIOレジスタ42Aは、それぞれ走査可能なラッチ手段を持っており、直列に接続されてスキャンチェーンを形成している。また、複数のIOレジスタ42Aには、それぞれIO端子42Bが接続されている。
【0067】
また、前記入出力制御回路42の左端には、第2のスキャン入力端子SIL1が配置され、入出力制御回路42の右端には、第2のスキャン出力端子SOR1が配置されている。そして、第2のスキャン入力端子SIL1と第2のスキャン出力端子SOR1との間には、直列に接続された複数のバッファ42Cが配列されている。なお、第2のスキャン入力端子SIL1は第1のスキャン出力端子SOL1の近傍に配置され、第2のスキャン出力端子SOR1は第1のスキャン入力端子SIR1の近傍に配置される。
【0068】
さらに、第1のスキャン出力端子SOL1と第2のスキャン入力端子SIL1との間には配線43が接続されている。
【0069】
このような構成を持つアレイブロック41では、スキャン入力端子SIR1に入力されたデータは直列に接続された複数のIOレジスタ42Aを順次走査され、スキャン出力端子SOL1に転送される。スキャン出力端子SOL1に転送された前記データは、配線43を通ってスキャン入力端子SIL1に入力される。さらに、スキャン入力端子SIL1に入力された前記データは、直列に接続されたバッファ42Cを通って、スキャン出力端子SOR1に転送される。
【0070】
前述したように、アレイブロック41の右端にスキャン入力端子SIR1を配置し、この出力となるスキャン出力端子SOL1をアレイブロック41の左端に配置する。さらに、アレイブロック41の左端にスキャン入力端子SIL1を配置し、この出力となるスキャン出力端子SOR1をアレイブロック41の右端に配置する。そして、アレイブロック41の左端に配置されたスキャン出力端子SOL1とスキャン入力端子SIL1とを配線43により接続する。これにより、スキャン入力端子SIR1とスキャン出力端子SOR1との間にスキャンチェーンを形成することができ、スキャン入力端子SIR1に入力されたデータを、スキャン出力端子SOR1へスキャンすることができる。
【0071】
ここで、前記配線43は、互いに近傍に配置されたスキャン出力端子SOL1とスキャン入力端子SIL1との間を接続するものであるため、長い配線になることはない。したがって、スキャン入力端子SIR1に入力されたデータをスキャン出力端子SOR1へスキャンした場合でも、スキャン動作のパフォーマンス劣化を抑制することができる。
【0072】
以上説明したようにこの第2の実施の形態によれば、外部に長い配線を形成することによるスキャン動作のパフォーマンス劣化を低減でき、スキャン動作の自動化における障害を取り除くことができる。
【0073】
[第3の実施の形態]
次に、この発明の第3の実施の形態の半導体集積回路を構成するアレイブロックについて説明する。この第3の実施の形態において前記第1の実施の形態と異なる点は、アレイブロックの一端側近傍にスキャン入力端子とスキャン出力端子を設け、他端側近傍にはスキャン入力端子とスキャン出力端子を設けず、IOレジスタ間を配線にて接続した点であり、その他は前記第1の実施の形態と同様である。
【0074】
図6は、第3の実施の形態のアレイブロックの構成を示す図である。
【0075】
図6に示すように、アレイブロック51内には、メモリセルアレイ12、ローデコーダ13、カラムデコーダ14、センスアンプ15、及び入出力制御回路52が形成されている。
【0076】
前記入出力制御回路52には、IOレジスタ52A、IOレジスタ52B、IO端子52C、スキャン入力端子SIL1、及びスキャン出力端子SOL1が配置されている。
【0077】
前記入出力制御回路52の左端には、スキャン入力端子SIL1とスキャン出力端子SOL1が配置されている。スキャン入力端子SIL1には、直列に接続された複数のIOレジスタ52Aの一端が接続されている。これら複数のIOレジスタ52Aは、入出力制御回路52の左端から右端に向かって配列されている。
【0078】
また、複数のIOレジスタ52Bは、直列に接続され、入出力制御回路52の右端から左端に向かって配列されている。複数のIOレジスタ52Aの他端と複数のIOレジスタ52Bの一端との間は接続され、複数のIOレジスタ52Bの他端はスキャン出力端子SOL1に接続されている。
【0079】
前記複数のIOレジスタ52A、52Bは、それぞれ走査可能なラッチ手段を持っており、スキャンチェーンを形成している。また、複数のIOレジスタ52A、52Bには、それぞれIO端子52Cが接続されている。なお、スキャン入力端子SIL1はスキャン出力端子SOL1の近傍に配置される。
【0080】
このような構成を持つアレイブロック51では、スキャン入力端子SIL1に入力されたデータは直列に接続された複数のIOレジスタ52A、52Bを順次走査され、スキャン出力端子SOL1に転送される。
【0081】
前述したように、アレイブロック51の左端にスキャン入力端子SIL1を配置し、この出力となるスキャン出力端子SOL1を同様にアレイブロック51の左端に配置する。そして、スキャン入力端子SIL1とスキャン出力端子SOL1との間に、複数のIOレジスタ52A及び52Bを直列に接続する。これにより、スキャン入力端子SIL1とスキャン出力端子SOL1との間にスキャンチェーンを形成することができ、スキャン入力端子SIL1に入力されたデータを、スキャン出力端子SOL1へスキャンすることができる。
【0082】
このように、アレイブロックの片端近傍にスキャン入力端子とスキャン出力端子をそれぞれ1つずつ設けることにより、様々な構成のメモリマクロを作成した場合でも、外部に長い配線を形成することによって生じるスキャン動作のパフォーマンス劣化を抑制することができ、さらにメモリマクロの外部に設ける配線を無くして、スキャン動作の自動化に対する障害を取り除くことができる。
【0083】
次に、前記アレイブロック51に動作制御回路を設けたメモリマクロの構成について説明する。
【0084】
図7は、前記第3の実施の形態の第1変形例のメモリマクロの構成を示す図である。
【0085】
図7に示すように、メモリマクロは、図6に示した前記アレイブロック51、及び動作制御回路61を有している。アレイブロック51内の構成は、図6に示した構成と同様であり、ここでは入力制御回路52内のスキャン入力端子SIL1、及びスキャン出力端子SOL1のみを示している。アレイブロック51の入力制御回路内には、128個のIOレジスタと、128個のIO端子が配置されている。
【0086】
すなわち、アレイブロック51の入出力制御回路の左端には、スキャン入力端子SIL1とスキャン出力端子SOL1が配置されている。そして、スキャン入力端子SIL1とスキャン出力端子SOL1との間には、図6に示したように直列に接続された128個のIOレジスタが配列されている。前記128個のIOレジスタは、それぞれ走査可能なラッチ手段を持っており、スキャンチェーンを形成している。また、128個のIOレジスタには、それぞれIO端子が接続されている。
【0087】
また、前記動作制御回路61の下端には、スキャン入力端子SID2が配置され、動作制御回路61の右端には、前記スキャン入力端子SID2に接続されると共に、スキャン入力端子SIL1に接続されたスキャン出力端子SOR2が配置されている。
【0088】
前記動作制御回路61の右端には、スキャン出力端子SOL1に接続されたスキャン入力端子SIR2が配置され、動作制御回路61の左端には、スキャン出力端子SOL2が配置されている。そして、スキャン入力端子SIR2とスキャン出力端子SOL2との間には、複数のIOレジスタが接続されている。前記複数のIOレジスタは走査可能なラッチ手段を持っており、スキャンチェーンを形成している。また、IOレジスタには、図示しないIO端子が接続されている。このIO端子はコントロール信号CNTを入出力する。
【0089】
前記動作制御回路61の左端には、スキャン入力端子SIL2が配置され、動作制御回路61の下端には、前記スキャン入力端子SIL2に接続されたスキャン出力端子SOD2が配置されている。スキャン出力端子SOD2は、スキャン入力端子SID2の近傍に配置される。
【0090】
なお、下端のスキャン入力端子SID2は、右端のスキャン出力端子SOR2を下端に引き出すためのものであり、スキャン入力端子SID2とスキャン出力端子SOR2は配線で接続されているだけである。同様に、下端のスキャン出力端子SOD2は、左端のスキャン入力端子SIL2を下端に引き出すためのものであり、スキャン出力端子SOD2とスキャン入力端子SIL2は配線で接続されているだけである。このため、動作制御回路61内のIOレジスタは全てスキャン入力端子SIR2とスキャン出力端子SOL2との間に配置されている。
【0091】
このような構成を持つメモリマクロでは、スキャン入力端子SID2に入力されたデータSIは、スキャン出力端子SOR2に転送され、さらにスキャン入力端子SIL1に転送される。スキャン入力端子SIL1に入力された前記データSIは直列に接続された複数のIOレジスタを順次走査され、スキャン出力端子SOL1に転送され、さらにスキャン入力端子SIR2に転送される。さらに、前記データSIは、複数のIOレジスタを走査され、スキャン出力端子SOL2に転送される。
【0092】
前記メモリマクロでは、アレイブロック51と動作制御回路61を並べて配置したとき、スキャン出力端子SOR2とスキャン入力端子SIL1とが接続され、またスキャン出力端子SOL1とスキャン入力端子SIR2とが接続されるようになっている。
【0093】
このような構成により、メモリマクロの下端のスキャン入力端子SID2にスキャンするデータSIを入力し、スキャン出力端子SOL2からスキャンされたデータSOを出力することにより、メモリマクロとしてのスキャン機能を実現できる。このとき、このメモリマクロは1つのスキャンチェーンとして機能するので、外部に配線を接続する必要がない。これにより、設計上の制限が少なくなり、このメモリマクロの取り扱いが容易になると共に、スキャン動作のパフォーマンス劣化を抑制することができ、さらにメモリマクロの外部に設ける配線を無くして、スキャン動作の自動化に対する障害を取り除くことができる。
【0094】
次に、前記アレイブロック51及び動作制御回路61を有するメモリマクロに、アレイブロック51Bを設けたメモリマクロの構成について説明する。動作制御回路61を2つのアレイブロック51、51Bで共通に利用する場合、通常、動作制御回路61を中心にして2つのアレイブロック51、51Bが鏡反転されたように配置される。
【0095】
図8は、前記第3の実施の形態の第2変形例のメモリマクロの構成を示す図である。
【0096】
図8に示すように、メモリマクロは、前記アレイブロック51、動作制御回路61、及びアレイブロック51Bを有している。アレイブロック51Bは、動作制御回路61を対称軸としてアレイブロック51を鏡反転したものである。アレイブロック51及び動作制御回路61の構成は、図7に示した構成と同様である。
【0097】
前記アレイブロック51B内の構成は、図6に示した構成を鏡反転したものであり、ここでは入力制御回路内のスキャン入力端子SIR1B、及びスキャン出力端子SOR1Bのみを示している。アレイブロック51Bの入力制御回路内には、128個のIOレジスタと、128個のIO端子が配置されている。
【0098】
前記アレイブロック51Bの入出力制御回路の右端には、スキャン出力端子SOL2に接続されたスキャン入力端子SIR1Bが配置され、同様に右端にはスキャン入力端子SIL2に接続されたスキャン出力端子SOR1Bが配置されている。スキャン入力端子SIR1Bとスキャン出力端子SOR1Bとの間には、図6に示したように直列に接続された128個のIOレジスタが配列されている。前記128個のIOレジスタは、それぞれ走査可能なラッチ手段を持っており、スキャンチェーンを形成している。また、128個のIOレジスタには、それぞれIO端子が接続されている。
【0099】
このような構成を持つメモリマクロでは、スキャン入力端子SID2に入力されたデータSIは、スキャン出力端子SOR2に転送され、さらにスキャン入力端子SIL1に転送される。スキャン入力端子SIL1に入力された前記データSIは直列に接続された複数のIOレジスタを順次走査され、スキャン出力端子SOL1に転送され、さらにスキャン入力端子SIR2に転送される。さらに、前記データSIは、複数のIOレジスタを走査され、スキャン出力端子SOL2に転送され、さらにスキャン入力端子SIR1Bに転送される。
【0100】
前記スキャン入力端子SIR1Bに転送された前記データSIは、直列に接続された複数のIOレジスタを順次走査され、スキャン出力端子SOR1Bに転送され、さらにスキャン入力端子SIL2に転送される。さらに、前記スキャン入力端子SIL2に転送された前記データSIは、スキャン出力端子SOD2に転送される。
【0101】
前記メモリマクロでは、アレイブロック51、動作制御回路61、及びアレイブロック51Bを並べて配置したとき、スキャン出力端子SOR2とスキャン入力端子SIL1が接続され、さらにスキャン出力端子SOL1とスキャン入力端子SIR2、スキャン出力端子SOL2とスキャン入力端子SIR1B、及びスキャン出力端子SOR1Bとスキャン入力端子SIL2とがそれぞれ接続されるようになっている。
【0102】
このような構成により、メモリマクロの下端のスキャン入力端子SID2にスキャンするデータSIを入力し、メモリマクロの下端のスキャン出力端子SOD2からスキャンされたデータSOを出力することにより、メモリマクロとしてのスキャン機能を実現できる。このとき、このメモリマクロは1つのスキャンチェーンとして機能するので、外部に配線を接続する必要がない。これにより、設計上の制限が少なくなり、このメモリマクロの取り扱いが容易になると共に、スキャン動作のパフォーマンス劣化を抑制することができ、メモリマクロの外部に設ける配線を無くして、スキャン動作の自動化に対する障害を取り除くことができる。
【0103】
以上説明したようにこの第3の実施の形態及び変形例によれば、外部に長い配線を形成することによるスキャン動作のパフォーマンス劣化を低減でき、スキャン動作の自動化における障害を取り除くことができる。
【0104】
[第4の実施の形態]
次に、この発明の第4の実施の形態の半導体集積回路を構成するメモリマクロについて説明する。この第4の実施の形態は、アレイブロック内のIOレジスタ間でホールド違反によるデータのスルーをなくすために、前段のIOレジスタに供給されるクロック信号を遅延させるバッファを設けたものであり、その他は第2の実施の形態のアレイブロックの構成と同様である。さらに、この第4の実施の形態では、動作制御回路を中心にして前述したアレイブロックが鏡反転されたように配置されている。
【0105】
図9は、第4の実施の形態のメモリマクロの構成を示す図である。
【0106】
図9に示すように、メモリマクロ71は、アレイブロック72、動作制御回路21、及びアレイブロック72Bを有している。アレイブロック72Bは、動作制御回路21を対称軸としてアレイブロック72を鏡反転したものである。
【0107】
前記アレイブロック72内の構成は、図1に示したアレイブロック11において、入力制御回路16を除き、メモリセルアレイ12、ローデコーダ13、カラムデコーダ14、センスアンプ15を有する構成は同様であるため、ここでは入力制御回路内の構成のみを示す。
【0108】
アレイブロック72の入出力制御回路は、IO端子がそれぞれ接続された複数のIOレジスタ73、複数のバッファ75、76、第1のスキャン入力端子SIR3、第1のスキャン出力端子SOL3、第2のスキャン入力端子SIL3、及び第2のスキャン出力端子SOR3を有している。
【0109】
前記アレイブロック72の右端には、第1のスキャン入力端子SIR3が配置され、アレイブロック72の左端には、第1のスキャン出力端子SOL3が配置されている。そして、第1のスキャン入力端子SIR3と第1のスキャン出力端子SOL3との間には、直列に接続された複数(例えば128個)のIOレジスタ73が配列されている。前記複数のIOレジスタ73は、それぞれ走査可能なラッチ手段を持っており、直列に接続されてスキャンチェーンを形成している。
【0110】
さらに、出力段側のIOレジスタ73にはクロック信号SSCLKが入力され、入力段側のIOレジスタ73にはバッファ75を通ったクロック信号SSCLKが入力されている。クロック信号SSCLKは、動作制御回路21から供給される。また、複数のIOレジスタ73には、複数(例えば128個)のIO端子が接続されている。
【0111】
また、前記アレイブロック72の左端には、第2のスキャン入力端子SIL3が配置され、アレイブロック72の右端には、第2のスキャン出力端子SOR3が配置されている。そして、第2のスキャン入力端子SIL3と第2のスキャン出力端子SOR3との間には、直列に接続された複数のバッファ76が配列されている。なお、第2のスキャン入力端子SIL3は第1のスキャン出力端子SOL3の近傍に配置され、第2のスキャン出力端子SOR3は第1のスキャン入力端子SIR3の近傍に配置される。
【0112】
前記アレイブロック72Bの構成は、前記アレイブロック72を鏡反転したものであり、スキャン入力端子SIL3Bとスキャン出力端子SOR3Bとの間には、直列に接続された複数(例えば128個)のIOレジスタ73Bが配列されている。前記複数のIOレジスタ73Bは、それぞれ走査可能なラッチ手段を持っており、直列に接続されてスキャンチェーンを形成している。
【0113】
さらに、出力段側のIOレジスタ73Bにはクロック信号SSCLKが入力され、入力段側のIOレジスタ73Bにはバッファ75Bを通ったクロック信号SSCLKが入力されている。クロック信号SSCLKは、動作制御回路21から供給される。また、複数のIOレジスタ73Bには、複数(128個)のIO端子が接続されている。
【0114】
また、スキャン入力端子SIR3Bとスキャン出力端子SOL3Bとの間には、直列に接続された複数のバッファ76Bが配列されている。なお、スキャン入力端子SIR3Bはスキャン出力端子SOR3Bの近傍に配置され、スキャン出力端子SOL3Bはスキャン入力端子SIL3Bの近傍に配置される。さらに、スキャン出力端子SOL3Bとスキャン入力端子SIL3Bとの間には、配線77が接続されている。
【0115】
また、動作制御回路21の構成は、図2に示した構成と同様である。
【0116】
前記メモリマクロ71では、スキャン入力端子SIL3からスキャン出力端子SOR3へのパス、及びスキャン入力端子SIR3Bからスキャン出力端子SOL3Bへのパスには、IOレジスタはなく、バッファ76及びバッファ76Bだけが存在している。さらに、スキャン入力端子SIR3からスキャン出力端子SOL3へのパス、及びスキャン入力端子SIL3Bからスキャン出力端子SOR3Bへのパスには、IOレジスタ73、及びIOレジスタ73Bが存在する。
【0117】
前記クロック信号SSCLKは、スキャンシフト用のクロック信号であり、このクロック信号に応答してIOレジスタ73、73Bは記憶していたデータを後段のIOレジスタに出力する。
【0118】
このような構成を持つメモリマクロ71では、スキャン入力端子SIR3に入力されたデータSIは、直列に接続された複数のIOレジスタ73を順次走査され、スキャン出力端子SOL3に転送され、さらにスキャン入力端子SIR2に転送される。このとき、後段(データを受け取る側)のIOレジスタ73には遅延させていないクロック信号SSCLKを供給し、前段(データを転送する側)のIOレジスタ73にはバッファ75により遅延させたクロック信号SSCLKを供給する。これにより、後段のIOレジスタ73に記憶されていたデータを、前段のIOレジスタ73に記憶されていたデータより先に転送させる。こうしてホールド違反によるデータのスルーを防止する。
【0119】
前記スキャン入力端子SIR2に転送された前記データSIは、複数のIOレジスタを走査され、スキャン出力端子SOL2に転送され、さらにスキャン入力端子SIR3Bに転送される。スキャン入力端子SIR3Bに転送された前記データSIは直列に接続された複数のバッファ76Bを通って、スキャン出力端子SOL3Bに転送される。
【0120】
前記スキャン出力端子SOL3Bに転送された前記データSIは、配線77を通ってスキャン入力端子SIL3Bに入力される。スキャン入力端子SIL3Bに入力された前記データSIは、直列に接続された複数のIOレジスタ73Bを順次走査され、スキャン出力端子SOR3Bに転送され、さらにスキャン入力端子SIL2に転送される。このとき、前述と同様に、後段のIOレジスタ73Bには遅延させていないクロック信号SSCLKを供給し、前段のIOレジスタ73Bにはバッファ75Bにより遅延させたクロック信号SSCLKを供給する。これにより、後段のIOレジスタ73Bに記憶されていたデータを、前段のIOレジスタ73Bに記憶されていたデータより先に転送させる。こうしてホールド違反によるデータのスルーを防止する。
【0121】
前記スキャン入力端子SIL2に入力された前記データSIは、複数のIOレジスタを走査され、スキャン出力端子SOR2に転送され、さらにスキャン入力端子SIL3に転送される。さらに、前記データSIは、直列に接続された複数のバッファ76を通って、スキャン出力端子SOR3に転送される。このようにして、メモリマクロ71内をスキャンされたデータSOがスキャン出力端子SOR3から出力される。
【0122】
前述したようにこの第4の実施の形態では、データシフト方向の後段のIOレジスタが前段のIOレジスタより先にクロック信号を受け取るため、後段のIOレジスタは、データを転送した後に、前段のIOレジスタから転送されるデータを受け取ることができる。これにより、ホールド違反によるデータのスルーをなくすことができる。この実施の形態は、IOレジスタ群に対するシフトクロックの設計を容易にした例である。
【0123】
また、前述した各実施の形態では左端及び右端にスキャン入力端子とスキャン出力端子を設けたが、図10に示すように、左端にスキャン入力端子SILとスキャン出力端子SOLを設け、右端にスキャン入力端子SIRとスキャン出力端子SORを、上端にスキャン入力端子SIUとスキャン出力端子SOUを、及び下端にスキャン入力端子SIDとスキャン出力端子SODをそれぞれ設けるようにしてもよい。
【0124】
また、前述した各実施の形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。
【0125】
さらに、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【0126】
【発明の効果】
以上述べたようにこの発明によれば、様々な構成のメモリマクロにスキャン機能を設定したとき、外部に長い配線を設けることによるスキャン動作のパフォーマンス劣化を低減でき、またメモリマクロの外部に設ける配線を無くして、スキャン動作の自動化に対する障害を取り除くことができる半導体集積回路を提供することが可能である。
【図面の簡単な説明】
【図1】この発明の第1の実施の形態の半導体集積回路を構成するアレイブロックを示す図である。
【図2】前記第1の実施の形態の第1変形例の半導体集積回路を構成するメモリマクロを示す図である。
【図3】前記第1の実施の形態の第2変形例の半導体集積回路を構成するメモリマクロを示す図である。
【図4】前記第1の実施の形態の第3変形例の半導体集積回路を構成するメモリマクロを示す図である。
【図5】この発明の第2の実施の形態の半導体集積回路を構成するアレイブロックを示す図である。
【図6】この発明の第3の実施の形態の半導体集積回路を構成するアレイブロックを示す図である。
【図7】前記第3の実施の形態の第1変形例の半導体集積回路を構成するメモリマクロを示す図である。
【図8】前記第3の実施の形態の第2変形例の半導体集積回路を構成するメモリマクロを示す図である。
【図9】この発明の第4の実施の形態の半導体集積回路を構成するアレイブロックを示す図である。
【図10】この発明の各実施の形態に適用できるスキャン入出力端子の設置場所を示す図である。に
【図11】従来のアレイブロックにおけるスキャンの実現方法を示す概略図である。
【図12】従来のメモリマクロの構成を示す図である。
【符号の説明】
11…アレイブロック
11B…アレイブロック
12…メモリセルアレイ
13…ローデコーダ
14…カラムデコーダ
15…センスアンプ
16…入出力制御回路
16A…入出力レジスタ及びスキャンレジスタ(IOレジスタ)
16B…入出力端子(IO端子)
SIR1…第1のスキャン入力端子
SIL1…第2のスキャン入力端子
SOL1…第1のスキャン出力端子
SOR1…第2のスキャン出力端子
17…配線
21…動作制御回路
22…配線
24…配線
31…メモリマクロ
31B…メモリマクロ
32、33、34…配線
Claims (10)
- メモリセルが行方向及び列方向に複数配列されたメモリセルアレイと、
前記行方向に配列された前記メモリセルを選択するローデコーダと、
前記列方向に配列された前記メモリセルを選択するカラムデコーダと、
選択されたメモリセルからデータを読み出すセンスアンプと、
前記メモリセルのデータの記憶・読み出しを行うための第1の複数の入出力端子と、
前記第1の複数の入出力端子の一部の端子に接続されると共に、記憶したデータを順次シフトする、直列に接続された第1の複数のレジスタと、
前記第1の複数の入出力端子の残りの端子に接続されると共に、記憶したデータを順次シフトする、直列に接続された第2の複数のレジスタと、
前記直列に接続された第1の複数のレジスタの一端に設けられた第1スキャン入力端子と、
前記直列に接続された第1の複数のレジスタの他端に設けられた第1スキャン出力端子と、
前記直列に接続された第2の複数のレジスタの一端に設けられた第2スキャン入力端子と、
前記直列に接続された第2の複数のレジスタの他端に設けられた第2スキャン出力端子と、
前記ローデコーダ、カラムデコーダ、及び前記第1、第2の複数のレジスタの動作を制御する動作制御回路とを具備し、
前記第1の複数のレジスタ及び前記第2の複数のレジスタは一辺の近傍領域上に配置され、前記第1スキャン入力端子及び前記第2スキャン出力端子は前記一辺の近傍領域の一端側に配置され、前記第1スキャン出力端子及び前記第2スキャン入力端子は前記一辺の近傍領域の他端側に配置されていることを特徴とする半導体集積回路。 - メモリセルが行方向及び列方向に複数配列されたメモリセルアレイと、
前記行方向に配列された前記メモリセルを選択するローデコーダと、
前記列方向に配列された前記メモリセルを選択するカラムデコーダと、
選択されたメモリセルからデータを読み出すセンスアンプと、
前記メモリセルのデータの記憶・読み出しを行うための第1の複数の入出力端子と、
前記第1の複数の入出力端子のそれぞれに接続されると共に、記憶したデータを順次シフトする、直列に接続された複数のレジスタと、
データを増幅する、直列に接続された複数のバッファと、
前記直列に接続された複数のレジスタの一端に設けられた第1スキャン入力端子と、
前記直列に接続された複数のレジスタの他端に設けられた第1スキャン出力端子と、
前記直列に接続された複数のバッファの一端に設けられた第2スキャン入力端子と、
前記直列に接続された複数のバッファの他端に設けられた第2スキャン出力端子と、
前記ローデコーダ、カラムデコーダ、及び前記複数のレジスタの動作を制御する動作制御回路とを具備し、
前記複数のレジスタ及び前記複数のバッファは一辺の近傍領域上に配置され、前記第1スキャン入力端子及び前記第2スキャン出力端子は前記一辺の近傍領域の一端側に配置され、前記第1スキャン出力端子及び前記第2スキャン入力端子は前記一辺の近傍領域の他端側に配置されていることを特徴とする半導体集積回路。 - 前記第1スキャン出力端子と前記第2スキャン入力端子とは近傍に配置されており、前記第1スキャン出力端子と前記第2スキャン入力端子との間に形成された配線をさらに具備することを特徴とする請求項1または2に記載の半導体集積回路。
- 前記動作制御回路は、第2の複数の入出力端子に接続された第3、第4の複数のレジスタと、第3スキャン入力端子と、この第3スキャン入力端子に前記第3の複数のレジスタを介して接続された第3スキャン出力端子と、第4スキャン入力端子と、この第4スキャン入力端子に前記第4の複数のレジスタを介して接続された第4スキャン出力端子とを有し、
前記第3スキャン入力端子は前記第1スキャン出力端子に接続され、前記第4スキャン出力端子は前記第2スキャン入力端子に接続されていることを特徴とする請求項1または2に記載の半導体集積回路。 - 前記第3スキャン出力端子と前記第4スキャン入力端子とは近傍に配置されており、前記第3スキャン出力端子と前記第4スキャン入力端子との間に形成された配線をさらに具備することを特徴とする請求項4に記載の半導体集積回路。
- 前記メモリセルアレイ、ローデコーダ、カラムデコーダ、センスアンプ、第1の複数の入出力端子、第1、第2の複数のレジスタ、第1スキャン入力端子、第1スキャン出力端子、第2スキャン入力端子、及び第2スキャン出力端子がメモリ回路を構成し、このメモリ回路に隣接して前記動作制御回路が配置されると共に、前記動作制御回路を挟んで前記メモリ回路と反対側には、前記メモリ回路が鏡反転された構成を持つメモリ回路が配置されていることを特徴とする請求項1に記載の半導体集積回路。
- 前記メモリセルアレイ、ローデコーダ、カラムデコーダ、センスアンプ、第1の複数の入出力端子、複数のレジスタ、複数のバッファ、第1スキャン入力端子、第1スキャン出力端子、第2スキャン入力端子、及び第2スキャン出力端子がメモリ回路を構成し、このメモリ回路に隣接して前記動作制御回路が配置されると共に、前記動作制御回路を挟んで前記メモリ回路と反対側には、前記メモリ回路が鏡反転された構成を持つメモリ回路が配置されていることを特徴とする請求項2に記載の半導体集積回路。
- メモリセルが行方向及び列方向に複数配列されたメモリセルアレイと、
前記行方向に配列された前記メモリセルを選択するローデコーダと、
前記列方向に配列された前記メモリセルを選択するカラムデコーダと、
選択されたメモリセルからデータを読み出すセンスアンプと、
前記メモリセルのデータの記憶・読み出しを行うための第1の複数の入出力端子と、
前記第1の複数の入出力端子に接続されると共に、記憶したデータを順次シフトする、直列に接続された第1の複数のレジスタと、
データを増幅する、直列に接続された第1の複数のバッファと、
前記直列に接続された第1の複数のレジスタの一端に設けられた第1スキャン入力端子と、
前記直列に接続された第1の複数のレジスタの他端に設けられた第1スキャン出力端子と、
前記直列に接続された第1の複数のバッファの一端に設けられた第2スキャン入力端子と、
前記直列に接続された第1の複数のバッファの他端に設けられた第2スキャン出力端子と、
前記ローデコーダ、カラムデコーダの動作を制御すると共に、前記第1の複数のレジスタにおけるデータのシフト動作を制御するクロック信号を出力する動作制御回路と、
前記動作制御回路から出力される前記クロック信号を遅延して前記第1の複数のレジスタに供給する第2の複数のバッファとを具備し、
前記第1の複数のレジスタ及び前記第1の複数のバッファは一辺の近傍領域上に配置され、前記第1スキャン入力端子及び前記第2スキャン出力端子は前記一辺の近傍領域の一端側に配置され、前記第1スキャン出力端子及び前記第2スキャン入力端子は前記一辺の近傍領域の他端側に配置されていることを特徴とする半導体集積回路。 - 前記動作制御回路は、第2の複数の入出力端子に接続された第2、第3の複数のレジスタと、第3スキャン入力端子と、この第3スキャン入力端子に前記第2の複数のレジスタを介して接続された第3スキャン出力端子と、第4スキャン入力端子と、この第4スキャン入力端子に前記第3の複数のレジスタを介して接続された第4スキャン出力端子とを有し、
前記第3スキャン入力端子は前記第1スキャン出力端子に接続され、前記第4スキャン出力端子は前記第2スキャン入力端子に接続されていることを特徴とする請求項8に記載の半導体集積回路。 - 前記メモリセルアレイ、ローデコーダ、カラムデコーダ、センスアンプ、第1の複数の入出力端子、第1の複数のレジスタ、第1の複数のバッファ、第2の複数のバッファ、第1スキャン入力端子、第1スキャン出力端子、第2スキャン入力端子、及び第2スキャン出力端子がメモリ回路を構成し、このメモリ回路に隣接して前記動作制御回路が配置されると共に、前記動作制御回路を挟んで前記メモリ回路と反対側には、前記メモリ回路が鏡反転された構成を持つメモリ回路が配置されていることを特徴とする請求項8に記載の半導体集積回路。
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