JP3862120B2 - 表面実装型電子部品及びその実装方法 - Google Patents
表面実装型電子部品及びその実装方法 Download PDFInfo
- Publication number
- JP3862120B2 JP3862120B2 JP7209598A JP7209598A JP3862120B2 JP 3862120 B2 JP3862120 B2 JP 3862120B2 JP 7209598 A JP7209598 A JP 7209598A JP 7209598 A JP7209598 A JP 7209598A JP 3862120 B2 JP3862120 B2 JP 3862120B2
- Authority
- JP
- Japan
- Prior art keywords
- electrodes
- bga
- semiconductor chip
- electronic component
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
Description
【０００１】
【目次】
以下の順序で本発明を説明する。
【０００２】
発明の属する技術分野
従来の技術（図５〜図７）
発明が解決しようとする課題（図５〜図７）
課題を解決するための手段
発明の実施の形態
（１）本実施の形態によるＢＧＡの構成（図１）
（２）本実施の形態によるＢＧＡの実装方法（図２）
（３）本実施の形態の動作及び効果（図１〜図３）
（４）他の実施の形態（図４）
発明の効果
【０００３】
【発明の属する技術分野】
本発明は表面実装型電子部品及びその実装方法に関し、例えばＢＧＡ（Ball Grid Array ）に適用して好適である。
【０００４】
【従来の技術】
従来、この種の表面実装型電子部品として例えば図５に示すようなＢＧＡ１が広く知られている。
【０００５】
このＢＧＡ１は、プリント配線板２の一面２Ａ上に複数のバンプ２Ｂが形成される一方他面２Ｃ上にパツド２Ｄが複数形成されると共に半導体チツプ３が配設され、当該半導体チツプ３の各電極３Ａと各パツド２Ｄとがワイヤ４により導通接続される。そして各パツド２Ｄ、ワイヤ４及び半導体チツプ３を覆うようにプリント配線板２の他面２Ｃ上に、例えばエポキシ系の絶縁樹脂等からなる封止樹脂５を供給することにより構成されている。
【０００６】
これによりこのＢＧＡ１は、プリント配線板２の各バンプ２Ｂとマザー基板６の実装面６Ａ上の各ランド６Ｂとがクリームはんだ７を介して導通接続されることにより、マザー基板６上に実装することができるようになされている。
【０００７】
ここでこのようなＢＧＡ１は図６（Ａ）〜図６（Ｃ）において示す以下の手順によりマザー基板６上に実装される。すなわちまず図６（Ａ）に示すように、マザー基板６の各ランド６Ｂ上にクリームはんだ７をスクリーン転写等の方法により供給する。
【０００８】
この状態で図６（Ｂ）に示すようにＢＧＡ１の各バンプ２Ｂとマザー基板６上の各ランド６Ｂとが対向するように位置合わせした後、図６（Ｃ）に示すようにＢＧＡ１の各バンプ２Ｂが各ランド６Ｂに当接するようにＢＧＡ１を所定圧力で押し付けマウントする。
【０００９】
そしてこのＢＧＡ１をマウントしたマザー基板６を所定温度でリフロー加熱することにより、ＢＧＡ１をマザー基板６上に実装することができる。
【００１０】
【発明が解決しようとする課題】
ところがこのようなＢＧＡ１では、図６（Ｃ）に示すＢＧＡマウント工程において、ＢＧＡ１をマザー基板６上に押し付ける圧力は一定ではない。これにより例えば図７（Ａ）に示すように、ＢＧＡ１の押し付け圧力が大きい場合は、マザー基板６の各ランド６Ｂ上に供給されたクリームはんだ７を必要以上に押し潰すためこの各ランド６Ｂ上のクリームはんだ７同士が接触し、ランド６Ｂ間のシヨート不良を引き起こす問題があつた。
【００１１】
またＢＧＡ１をマウントしたマザー基板６をリフロー加熱する加熱加工工程時において、マザー基板６の各ランド６Ｂ上に供給されたクリームはんだ７が溶解した後、ＢＧＡ１が当該ＢＧＡ１の自重により各ランド６Ｂ上に押し付けられ、当該各ランド６Ｂ上に供給されたクリームはんだ７を必要以上に押し潰すためこの各ランド６Ｂ上のクリームはんだ７同士が接触し、ランド６Ｂ間のシヨート不良を引き起こす問題もあつた。
【００１２】
一方、これとは逆にＢＧＡ１の押し付け圧力が小さい場合において図７（Ｂ）に示すように、例えばＢＧＡ１の各バンプ２Ｂの形状が均等ではなく当該バンプ２Ｂの高さのばらつき（コプラナリテイ）が大きい場合、ＢＧＡ１のバンプ２Ｂの中でマザー基板６の各ランド６Ｂ上に供給されたクリームはんだ７と接触しないバンプ２Ｂが発生するため、バンプ浮きによるオープン不良を引き起こす問題があつた。
【００１３】
そして従来これらＢＧＡ１の押し付け圧力の制御は、ＢＧＡ１の実装装置の条件設定にのみ依存していたため、例えばＢＧＡ１やマザー基板６自体に反り等の欠陥を有する場合には、上述のようなシヨート不良等を回避し難かつた。
【００１４】
さらに加熱加工工程時にＢＧＡ１に負荷される加熱温度は、ＢＧＡ１を加熱する前の加熱炉を事前に温度測定することにより確認されるが、これは加熱炉の温度のばらつきや温度測定器の精度のばらつきにより事前測定の温度と実際の加熱時の温度に差が生じる場合があり、このため実際にＢＧＡ１を加熱している加熱加工時のＢＧＡ１に負荷される加熱温度が、このＢＧＡ１の耐熱保証温度よりも大きい場合には当該ＢＧＡ１の封止樹脂５が溶解するため、このＢＧＡ１は使用できなくなる問題があつた。
【００１５】
本発明は以上の点を考慮してなされたもので、接続の信頼性を実用上十分に向上させ得る表面実装型電子部品を実現しようとするものである。
【００１６】
【課題を解決するための手段】
かかる課題を解決するため本発明の表面実装型電子部品においては、一面上に複数の第１の電極が設けられた半導体チツプと、一面側に半導体チツプの第１の電極にそれぞれ対応させて複数の第２の電極が設けられ、他面側に第２の電極それぞれに導通する第１の導電材料からなる複数の第１の突起電極が設けられると共に、他面側の同一直線上にのらない少なくとも３カ所以上の位置に第１の導電材料よりも高融点の第２の導電材料からなり第１の突起電極と同じ高さでなる第２の突起電極がそれぞれ設けられた変換基板と、半導体チツプの第１の電極及び変換基板の対応する第２の電極をそれぞれ導通接続する導通接続手段と、半導体チツプ及び導通接続手段を一体に封止する封止樹脂とを設け、第２の導電材料は、封止樹脂の融点と同一の融点でなるようにした。
【００１７】
これによりこの表面実装型電子部品では、マザー基板に実装する際に第２の突起電極によつて所定状態に安定させて実装することができ、且つ第２の突起電極とマザー基板の電極との当接状態から実装時における封止樹脂の温度が適正であつたか否かを知ることができる。
【００１８】
また本発明の表面実装型電子部品の実装方法においては、一面上に複数の第１の電極が設けられた半導体チツプと、一面側に半導体チツプの第１の電極にそれぞれ対応させて複数の第２の電極が設けられると共に、他面側に複数の第２の電極それぞれに導通する第１の導電材料からなる複数の第１の突起電極が設けられた変換基板と、半導体チツプの第１の電極及び変換基板の対応する第２の電極をそれぞれ導通接続する導通接続手段と、半導体チツプ及び導通接続手段を一体に封止する封止樹脂とを具えた表面実装型電子部品の実装方法において、変換基板の他面側における同一直線上にのらない少なくとも３ヶ所以上の位置に、第１の導電材料よりも高融点であり且つ封止樹脂と同一の融点である第２の導電材料を用いて第１の突起電極と同じ高さでなる複数の第２の突起電極をそれぞれ形成する第１のステツプと、一面上に第１及び第２の突起電極にそれぞれ対応して複数の電極が設けられたマザー基板の当該各電極と、表面実装型電子部品の第１及び第２の突起電極とをそれぞれ導通接続する第２のステツプとを設けるようにした。
【００１９】
これによりこの表面実装型電子部品の実装方法では、マザー基板に実装する際に第２の突起電極によつて所定状態に安定させて実装することができ、且つ第２の突起電極とマザー基板の電極との当接状態から実装時における封止樹脂の温度が適正であつたか否かを知ることができる。
【００２０】
【発明の実施の形態】
以下図面について、本発明の一実施の形態を詳述する。
【００２１】
（１）本実施の形態によるＢＧＡの構成
図５との対応部分に同一符号を付した図１において１０は全体として本実施の形態によるＢＧＡを示し、プリント配線板２の一面２Ａ上の各バンプ２Ｂに加えてダミーバンプ１１がこの一面２Ａ上に形成されている点を除いてＢＧＡ１とほぼ同様の構成からなる。
【００２２】
この場合このダミーバンプ１１は、実際上融点が各バンプ２Ｂの融点よりも高くかつＢＧＡ１０の耐熱保証温度と同等の例えば 220〔℃〕〜 250〔℃〕程度のＳｎ−Ａｇ系等のはんだからなり、例えば各バンプ２Ｂの高さと同寸法の高さ及び同形状でプリント配線板２の一面２Ａ上の４隅等にそれぞれスクリーン転写法等により形成される。
【００２３】
これによりこのＢＧＡ１０は、各ダミーバンプ１１とこれに対応するマザー基板６の各ランド６Ｃとがそれぞれ直接当接する一方、各バンプ２Ｂとこれに対応するマザー基板６の各ランド６Ｂとがクリームはんだ７を介して導通接続されることによりマザー基板６上に実装することができるようになされている。
【００２４】
（２）本実施の形態によるＢＧＡの実装方法
ここで実際上このＢＧＡ１０は図２（Ａ）〜図２（Ｃ）に示す以下の手順により、マザー基板６上に実装することができる。すなわちまず図２（Ａ）のようにマザー基板６の実装面６Ａ上にＢＧＡ１０の各ダミーバンプ１１に対応して形成されたランド６Ｃを除く、各ランド６Ｂ上にそれぞれクリームはんだ７をスクリーン転写等の方法で供給する。
【００２５】
次にこの状態で図２（Ｂ）に示すようにＢＧＡ１０の各バンプ２Ｂとマザー基板６上の各ランド６Ｂ及び各ダミーバンプ１１とこれに対応する各ランド６Ｃとが対向するように位置合わせした後、図６（Ｃ）に示すようにＢＧＡ１０の各ダミーバンプ１１が各ランド６Ｃに当接するようにＢＧＡ１０を所定圧力で押し付けマウントする。このときこのＢＧＡ１０の押し付け圧力は、各ダミーバンプ１１と各ランド６Ｃとが当接することから常に均等となるようになされている。
【００２６】
そしてこの後ＢＧＡ１０をマウントしたマザー基板６を所定温度でリフロー加熱することにより、クリームはんだ７が溶解して各バンプ２Ｂと各ランド６Ｂとが導通接続するためＢＧＡ１０をマザー基板６上に実装することができる。
【００２７】
（３）本実施の形態の動作及び効果
以上の構成において、ＢＧＡ１０はプリント配線板２の一面２Ａ上の直線上以外の少なくとも４ヵ所以上にダミーバンプ１１を形成し、当該ダミーバンプ１１とマザー基板６の各ランド６Ｃとを直接当接させる一方、これと共に各バンプ２Ｂと各ランド６Ｂとをクリームはんだ７を介して導通接続することにより、ＢＧＡ１０をマザー基板６上に常に均等な押し付け圧力で押し付け実装することができる。
【００２８】
かくするにつきＢＧＡ１０をマザー基板６上に必要以上に強く押し付けたり、又はＢＧＡ１０の自重により当該ＢＧＡ１０が各ランド６Ｂ上に必要以上に押し付けられ、当該各ランド６Ｂ上に供給されたクリームはんだ７を必要以上に押し潰すことによる各ランド６Ｂ間のシヨート不良を未然に防止することができると共に、各バンプ２Ｂの高さにばらつきを有する場合においても、各バンプ２Ｂと各ランド６Ｂとをクリームはんだ７を介して確実に接続するため、バンプ浮きによるオープン不良を未然に防止することができる。
【００２９】
一方このときダミーバンプ１１は各バンプ２Ｂよりも高くかつＢＧＡ１０の耐熱保証温度と同等の融点を有するため、リフロー加熱温度がＢＧＡ１０の耐熱保証温度よりも低い場合は図３（Ａ）に示すように各バンプ２Ｂはクリームはんだ７がＢＧＡ１０を当該ＢＧＡ１０の高さ方向に浮かすように凝固する一方、各ダミーバンプ１１とこれに対応する各ランド６Ｃとの間にはクリームはんだ７が供給されていないため、この分僅かに隙間を有するようになされている。
【００３０】
一方、リフロー加熱温度がＢＧＡ１０の耐熱保証温度よりも高い場合は図３（Ｂ）に示すように、各ダミーバンプ１１が溶解し各ランド６Ｃと接合してしまうため、各ダミーバンプ１１とこれに対応する各ランド６Ｃとの間には隙間はできず、これら各ダミーバンプ１１と各ランド６Ｃとが当接した状態になる。
【００３１】
かくしてこのＢＧＡ１０では、リフロー加熱後にＢＧＡ１０のダミーバンプ１１がマザー基板６のランド６Ｃに当接しているか否かにより、リフロー加熱時の加熱加工温度がＢＧＡ１０の耐熱保証温度未満か否かを知ることができるようになされている。
【００３２】
以上の構成によれば、ＢＧＡ１０はプリント配線板２の一面２Ａ上の直線上以外の少なくとも４ヵ所以上にダミーバンプ１１を形成し、当該ダミーバンプ１１とマザー基板６の各ランド６Ｃとが当接するようにマザー基板６上に実装することにより、ＢＧＡ１０を常に均等な押し付け圧力でマザー基板６上に押し付けることができ、ＢＧＡ１０の自重又は当該ＢＧＡ１０をマザー基板６上に必要以上に強く押し付けることによる各ランド６Ｂ間のシヨート不良を未然に防止することができると共に、各バンプ２Ｂの高さにばらつきを有する場合においても各バンプ２Ｂと各ランド６Ｂとを確実に接続するため、バンプ浮きによるオープン不良を未然に防止することができ、かくして接続の信頼性を実用上十分に向上させ得るＢＧＡ１０を実現することができる。
【００３３】
（４）他の実施の形態
なお上述の実施の形態においては、支持手段としてのダミーバンプ１１の材料をＳｎ−Ａｇ系のはんだを用いて形成するようにした場合について述べたが、本発明はこれに限らず、要は融点がバンプ２Ｂよりも高くかつＢＧＡ１０の耐熱保証温度と同等であるものであればダミーバンプ１１の材料としては、この他Ｓｎ−Ｓｂ系等の種々の材料を用いて形成する場合においても広く適用することができる。
【００３４】
また上述の実施の形態においては、ダミーバンプ１１をプリント配線板２の一面２Ａ上の４隅に形成するようにした場合について述べたが、本発明はこれに限らず、要はプリント配線板２の一面２Ａ上の直線上以外の少なくとも４ヵ所であればダミーバンプ１１の形成位置としては、この他種々の位置に形成する場合においても広く適用することができる。
【００３５】
さらに上述の実施の形態においては、ダミーバンプ１１をバンプ２Ｂと同形状に形成するようにした場合について述べたが、本発明はこれに限らず、要はバンプ２Ｂの高さと同寸法であればダミーバンプ１１の形状としては、この他例えば図１との対応部分に同一符号を付した図４（Ａ）に示すＢＧＡ２０のダミーバンプ２１のようにバンプ２Ｂの高さと同寸法を有する立方体等の種々の形状を用いて形成する場合においても広く適用することができる。
【００３６】
さらに上述の実施の形態においては、ダミーバンプ１１をスクリーン転写法を用いて形成するようにした場合について述べたが、本発明はこれに限らず、ダミーバンプ１１の形成方法としては、この他めつき法等の種々の形成方法を用いて形成する場合においても広く適用することができる。
【００３７】
さらに上述の実施の形態においては、表面実装型電子部品としてＢＧＡ１０を用いるようにした場合について述べたが、本発明はこれに限らず、要は一面上に複数の電極が形成されるものであれば表面実装型電子部品としては、この他例えば図４（Ｂ）に示すようなＬＧＡ（ランドグリツドアレイ）３０等の種々の表面実装型電子部品を適用することができる。
【００３８】
さらに上述の実施の形態においては、リフロー加熱後、各ダミーバンプ１１とこれに対応するマザー基板６の各ランド６Ｃとの間に僅かに隙間が形成されることによりリフロー加熱温度がＢＧＡ１０の耐熱保証温度未満か否かを確認できるようにした場合について述べたが、本発明はこれに限らず、要は各ダミーバンプ１１とこれに対応するマザー基板６の各ランド６Ｃとが接触することにより、リフロー加熱温度がＢＧＡ１０の耐熱保証温度よりも高いことが確認できるようにすればその構成としては、この他例えばダミーバンプを検査用バンプとして当該各検査用バンプとこれに対応する各検査用ランドとが接触することにより電流が流れ、この電流によりリフロー加熱温度がＢＧＡ１０の耐熱保証温度よりも高いことが確認できるようにする場合等の種々の構成を広く適用することができる。
【００３９】
【発明の効果】
上述のように本発明によれば、一面上に複数の第１の電極が設けられた半導体チツプと、一面側に半導体チツプの第１の電極にそれぞれ対応させて複数の第２の電極が設けられ、他面側に第２の電極それぞれに導通する第１の導電材料からなる複数の第１の突起電極が設けられると共に、他面側の同一直線上にのらない少なくとも３カ所以上の位置に第１の導電材料よりも高融点の第２の導電材料からなり第１の突起電極と同じ高さでなる第２の突起電極がそれぞれ設けられた変換基板と、半導体チツプの第１の電極及び変換基板の対応する第２の電極をそれぞれ導通接続する導通接続手段と、半導体チツプ及び導通接続手段を一体に封止する封止樹脂とを設け、第２の導電材料は、封止樹脂の融点と同一の融点でなるようにしたことにより、マザー基板に実装する際に第２の突起電極によつて所定状態に安定させて実装することができ、且つ第２の突起電極とマザー基板の電極との当接状態から実装時における封止樹脂の温度が適正であつたか否かを知ることができるので、かくして接続の信頼性を実用上十分に向上させ得る表面実装型電子部品を実現することができる。
【００４０】
また上述のように本発明によれば、一面上に複数の第１の電極が設けられた半導体チツプと、一面側に半導体チツプの第１の電極にそれぞれ対応させて複数の第２の電極が設けられると共に、他面側に複数の第２の電極それぞれに導通する第１の導電材料からなる複数の第１の突起電極が設けられた変換基板と、半導体チツプの第１の電極及び変換基板の対応する第２の電極をそれぞれ導通接続する導通接続手段と、半導体チツプ及び導通接続手段を一体に封止する封止樹脂とを具えた表面実装型電子部品の実装方法において、変換基板の他面側における同一直線上にのらない少なくとも３ヶ所以上の位置に、第１の導電材料よりも高融点であり且つ封止樹脂と同一の融点である第２の導電材料を用いて第１の突起電極と同じ高さでなる複数の第２の突起電極をそれぞれ形成する第１のステツプと、一面上に第１及び第２の突起電極にそれぞれ対応して複数の電極が設けられたマザー基板の当該各電極と、表面実装型電子部品の第１及び第２の突起電極とをそれぞれ導通接続する第２のステツプとを設けるようにしたことにより、マザー基板に実装する際に第２の突起電極によつて所定状態に安定させて実装することができ、且つ第２の突起電極とマザー基板の電極との当接状態から実装時における封止樹脂の温度が適正であつたか否かを知ることができるので、かくして接続の信頼性を実用上十分に向上させ得る表面実装型電子部品の実装方法を実現することができる。
【図面の簡単な説明】
【図１】本実施の形態によるＢＧＡの構成を示す断面図である。
【図２】本実施の形態によるＢＧＡの実装手順を示す断面図である。
【図３】本実施の形態によるＢＧＡとマザー基板との実装の構成を示す部分的断面図である。
【図４】他の実施の形態による表面実装型電子部品の構成を示す部分的断面図である。
【図５】従来のＢＧＡの構成を示す断面図である。
【図６】従来のＢＧＡの実装手順を示す断面図である。
【図７】従来のＢＧＡとマザー基板との実装の構成を示す部分的断面図である。
【符号の説明】
１、１０、２０……ＢＧＡ、２……プリント配線板、２Ａ……一面、２Ｂ……バンプ、２Ｃ……他面、２Ｄ……パツド、３……半導体チツプ、４……ワイヤ、５……封止樹脂、６……マザー基板、６Ａ……実装面、６Ｂ、６Ｃ……ランド、７……クリームはんだ、１１、２１、３１……ダミーバンプ、３０……ＬＧＡ。
【目次】
以下の順序で本発明を説明する。
【０００２】
発明の属する技術分野
従来の技術（図５〜図７）
発明が解決しようとする課題（図５〜図７）
課題を解決するための手段
発明の実施の形態
（１）本実施の形態によるＢＧＡの構成（図１）
（２）本実施の形態によるＢＧＡの実装方法（図２）
（３）本実施の形態の動作及び効果（図１〜図３）
（４）他の実施の形態（図４）
発明の効果
【０００３】
【発明の属する技術分野】
本発明は表面実装型電子部品及びその実装方法に関し、例えばＢＧＡ（Ball Grid Array ）に適用して好適である。
【０００４】
【従来の技術】
従来、この種の表面実装型電子部品として例えば図５に示すようなＢＧＡ１が広く知られている。
【０００５】
このＢＧＡ１は、プリント配線板２の一面２Ａ上に複数のバンプ２Ｂが形成される一方他面２Ｃ上にパツド２Ｄが複数形成されると共に半導体チツプ３が配設され、当該半導体チツプ３の各電極３Ａと各パツド２Ｄとがワイヤ４により導通接続される。そして各パツド２Ｄ、ワイヤ４及び半導体チツプ３を覆うようにプリント配線板２の他面２Ｃ上に、例えばエポキシ系の絶縁樹脂等からなる封止樹脂５を供給することにより構成されている。
【０００６】
これによりこのＢＧＡ１は、プリント配線板２の各バンプ２Ｂとマザー基板６の実装面６Ａ上の各ランド６Ｂとがクリームはんだ７を介して導通接続されることにより、マザー基板６上に実装することができるようになされている。
【０００７】
ここでこのようなＢＧＡ１は図６（Ａ）〜図６（Ｃ）において示す以下の手順によりマザー基板６上に実装される。すなわちまず図６（Ａ）に示すように、マザー基板６の各ランド６Ｂ上にクリームはんだ７をスクリーン転写等の方法により供給する。
【０００８】
この状態で図６（Ｂ）に示すようにＢＧＡ１の各バンプ２Ｂとマザー基板６上の各ランド６Ｂとが対向するように位置合わせした後、図６（Ｃ）に示すようにＢＧＡ１の各バンプ２Ｂが各ランド６Ｂに当接するようにＢＧＡ１を所定圧力で押し付けマウントする。
【０００９】
そしてこのＢＧＡ１をマウントしたマザー基板６を所定温度でリフロー加熱することにより、ＢＧＡ１をマザー基板６上に実装することができる。
【００１０】
【発明が解決しようとする課題】
ところがこのようなＢＧＡ１では、図６（Ｃ）に示すＢＧＡマウント工程において、ＢＧＡ１をマザー基板６上に押し付ける圧力は一定ではない。これにより例えば図７（Ａ）に示すように、ＢＧＡ１の押し付け圧力が大きい場合は、マザー基板６の各ランド６Ｂ上に供給されたクリームはんだ７を必要以上に押し潰すためこの各ランド６Ｂ上のクリームはんだ７同士が接触し、ランド６Ｂ間のシヨート不良を引き起こす問題があつた。
【００１１】
またＢＧＡ１をマウントしたマザー基板６をリフロー加熱する加熱加工工程時において、マザー基板６の各ランド６Ｂ上に供給されたクリームはんだ７が溶解した後、ＢＧＡ１が当該ＢＧＡ１の自重により各ランド６Ｂ上に押し付けられ、当該各ランド６Ｂ上に供給されたクリームはんだ７を必要以上に押し潰すためこの各ランド６Ｂ上のクリームはんだ７同士が接触し、ランド６Ｂ間のシヨート不良を引き起こす問題もあつた。
【００１２】
一方、これとは逆にＢＧＡ１の押し付け圧力が小さい場合において図７（Ｂ）に示すように、例えばＢＧＡ１の各バンプ２Ｂの形状が均等ではなく当該バンプ２Ｂの高さのばらつき（コプラナリテイ）が大きい場合、ＢＧＡ１のバンプ２Ｂの中でマザー基板６の各ランド６Ｂ上に供給されたクリームはんだ７と接触しないバンプ２Ｂが発生するため、バンプ浮きによるオープン不良を引き起こす問題があつた。
【００１３】
そして従来これらＢＧＡ１の押し付け圧力の制御は、ＢＧＡ１の実装装置の条件設定にのみ依存していたため、例えばＢＧＡ１やマザー基板６自体に反り等の欠陥を有する場合には、上述のようなシヨート不良等を回避し難かつた。
【００１４】
さらに加熱加工工程時にＢＧＡ１に負荷される加熱温度は、ＢＧＡ１を加熱する前の加熱炉を事前に温度測定することにより確認されるが、これは加熱炉の温度のばらつきや温度測定器の精度のばらつきにより事前測定の温度と実際の加熱時の温度に差が生じる場合があり、このため実際にＢＧＡ１を加熱している加熱加工時のＢＧＡ１に負荷される加熱温度が、このＢＧＡ１の耐熱保証温度よりも大きい場合には当該ＢＧＡ１の封止樹脂５が溶解するため、このＢＧＡ１は使用できなくなる問題があつた。
【００１５】
本発明は以上の点を考慮してなされたもので、接続の信頼性を実用上十分に向上させ得る表面実装型電子部品を実現しようとするものである。
【００１６】
【課題を解決するための手段】
かかる課題を解決するため本発明の表面実装型電子部品においては、一面上に複数の第１の電極が設けられた半導体チツプと、一面側に半導体チツプの第１の電極にそれぞれ対応させて複数の第２の電極が設けられ、他面側に第２の電極それぞれに導通する第１の導電材料からなる複数の第１の突起電極が設けられると共に、他面側の同一直線上にのらない少なくとも３カ所以上の位置に第１の導電材料よりも高融点の第２の導電材料からなり第１の突起電極と同じ高さでなる第２の突起電極がそれぞれ設けられた変換基板と、半導体チツプの第１の電極及び変換基板の対応する第２の電極をそれぞれ導通接続する導通接続手段と、半導体チツプ及び導通接続手段を一体に封止する封止樹脂とを設け、第２の導電材料は、封止樹脂の融点と同一の融点でなるようにした。
【００１７】
これによりこの表面実装型電子部品では、マザー基板に実装する際に第２の突起電極によつて所定状態に安定させて実装することができ、且つ第２の突起電極とマザー基板の電極との当接状態から実装時における封止樹脂の温度が適正であつたか否かを知ることができる。
【００１８】
また本発明の表面実装型電子部品の実装方法においては、一面上に複数の第１の電極が設けられた半導体チツプと、一面側に半導体チツプの第１の電極にそれぞれ対応させて複数の第２の電極が設けられると共に、他面側に複数の第２の電極それぞれに導通する第１の導電材料からなる複数の第１の突起電極が設けられた変換基板と、半導体チツプの第１の電極及び変換基板の対応する第２の電極をそれぞれ導通接続する導通接続手段と、半導体チツプ及び導通接続手段を一体に封止する封止樹脂とを具えた表面実装型電子部品の実装方法において、変換基板の他面側における同一直線上にのらない少なくとも３ヶ所以上の位置に、第１の導電材料よりも高融点であり且つ封止樹脂と同一の融点である第２の導電材料を用いて第１の突起電極と同じ高さでなる複数の第２の突起電極をそれぞれ形成する第１のステツプと、一面上に第１及び第２の突起電極にそれぞれ対応して複数の電極が設けられたマザー基板の当該各電極と、表面実装型電子部品の第１及び第２の突起電極とをそれぞれ導通接続する第２のステツプとを設けるようにした。
【００１９】
これによりこの表面実装型電子部品の実装方法では、マザー基板に実装する際に第２の突起電極によつて所定状態に安定させて実装することができ、且つ第２の突起電極とマザー基板の電極との当接状態から実装時における封止樹脂の温度が適正であつたか否かを知ることができる。
【００２０】
【発明の実施の形態】
以下図面について、本発明の一実施の形態を詳述する。
【００２１】
（１）本実施の形態によるＢＧＡの構成
図５との対応部分に同一符号を付した図１において１０は全体として本実施の形態によるＢＧＡを示し、プリント配線板２の一面２Ａ上の各バンプ２Ｂに加えてダミーバンプ１１がこの一面２Ａ上に形成されている点を除いてＢＧＡ１とほぼ同様の構成からなる。
【００２２】
この場合このダミーバンプ１１は、実際上融点が各バンプ２Ｂの融点よりも高くかつＢＧＡ１０の耐熱保証温度と同等の例えば 220〔℃〕〜 250〔℃〕程度のＳｎ−Ａｇ系等のはんだからなり、例えば各バンプ２Ｂの高さと同寸法の高さ及び同形状でプリント配線板２の一面２Ａ上の４隅等にそれぞれスクリーン転写法等により形成される。
【００２３】
これによりこのＢＧＡ１０は、各ダミーバンプ１１とこれに対応するマザー基板６の各ランド６Ｃとがそれぞれ直接当接する一方、各バンプ２Ｂとこれに対応するマザー基板６の各ランド６Ｂとがクリームはんだ７を介して導通接続されることによりマザー基板６上に実装することができるようになされている。
【００２４】
（２）本実施の形態によるＢＧＡの実装方法
ここで実際上このＢＧＡ１０は図２（Ａ）〜図２（Ｃ）に示す以下の手順により、マザー基板６上に実装することができる。すなわちまず図２（Ａ）のようにマザー基板６の実装面６Ａ上にＢＧＡ１０の各ダミーバンプ１１に対応して形成されたランド６Ｃを除く、各ランド６Ｂ上にそれぞれクリームはんだ７をスクリーン転写等の方法で供給する。
【００２５】
次にこの状態で図２（Ｂ）に示すようにＢＧＡ１０の各バンプ２Ｂとマザー基板６上の各ランド６Ｂ及び各ダミーバンプ１１とこれに対応する各ランド６Ｃとが対向するように位置合わせした後、図６（Ｃ）に示すようにＢＧＡ１０の各ダミーバンプ１１が各ランド６Ｃに当接するようにＢＧＡ１０を所定圧力で押し付けマウントする。このときこのＢＧＡ１０の押し付け圧力は、各ダミーバンプ１１と各ランド６Ｃとが当接することから常に均等となるようになされている。
【００２６】
そしてこの後ＢＧＡ１０をマウントしたマザー基板６を所定温度でリフロー加熱することにより、クリームはんだ７が溶解して各バンプ２Ｂと各ランド６Ｂとが導通接続するためＢＧＡ１０をマザー基板６上に実装することができる。
【００２７】
（３）本実施の形態の動作及び効果
以上の構成において、ＢＧＡ１０はプリント配線板２の一面２Ａ上の直線上以外の少なくとも４ヵ所以上にダミーバンプ１１を形成し、当該ダミーバンプ１１とマザー基板６の各ランド６Ｃとを直接当接させる一方、これと共に各バンプ２Ｂと各ランド６Ｂとをクリームはんだ７を介して導通接続することにより、ＢＧＡ１０をマザー基板６上に常に均等な押し付け圧力で押し付け実装することができる。
【００２８】
かくするにつきＢＧＡ１０をマザー基板６上に必要以上に強く押し付けたり、又はＢＧＡ１０の自重により当該ＢＧＡ１０が各ランド６Ｂ上に必要以上に押し付けられ、当該各ランド６Ｂ上に供給されたクリームはんだ７を必要以上に押し潰すことによる各ランド６Ｂ間のシヨート不良を未然に防止することができると共に、各バンプ２Ｂの高さにばらつきを有する場合においても、各バンプ２Ｂと各ランド６Ｂとをクリームはんだ７を介して確実に接続するため、バンプ浮きによるオープン不良を未然に防止することができる。
【００２９】
一方このときダミーバンプ１１は各バンプ２Ｂよりも高くかつＢＧＡ１０の耐熱保証温度と同等の融点を有するため、リフロー加熱温度がＢＧＡ１０の耐熱保証温度よりも低い場合は図３（Ａ）に示すように各バンプ２Ｂはクリームはんだ７がＢＧＡ１０を当該ＢＧＡ１０の高さ方向に浮かすように凝固する一方、各ダミーバンプ１１とこれに対応する各ランド６Ｃとの間にはクリームはんだ７が供給されていないため、この分僅かに隙間を有するようになされている。
【００３０】
一方、リフロー加熱温度がＢＧＡ１０の耐熱保証温度よりも高い場合は図３（Ｂ）に示すように、各ダミーバンプ１１が溶解し各ランド６Ｃと接合してしまうため、各ダミーバンプ１１とこれに対応する各ランド６Ｃとの間には隙間はできず、これら各ダミーバンプ１１と各ランド６Ｃとが当接した状態になる。
【００３１】
かくしてこのＢＧＡ１０では、リフロー加熱後にＢＧＡ１０のダミーバンプ１１がマザー基板６のランド６Ｃに当接しているか否かにより、リフロー加熱時の加熱加工温度がＢＧＡ１０の耐熱保証温度未満か否かを知ることができるようになされている。
【００３２】
以上の構成によれば、ＢＧＡ１０はプリント配線板２の一面２Ａ上の直線上以外の少なくとも４ヵ所以上にダミーバンプ１１を形成し、当該ダミーバンプ１１とマザー基板６の各ランド６Ｃとが当接するようにマザー基板６上に実装することにより、ＢＧＡ１０を常に均等な押し付け圧力でマザー基板６上に押し付けることができ、ＢＧＡ１０の自重又は当該ＢＧＡ１０をマザー基板６上に必要以上に強く押し付けることによる各ランド６Ｂ間のシヨート不良を未然に防止することができると共に、各バンプ２Ｂの高さにばらつきを有する場合においても各バンプ２Ｂと各ランド６Ｂとを確実に接続するため、バンプ浮きによるオープン不良を未然に防止することができ、かくして接続の信頼性を実用上十分に向上させ得るＢＧＡ１０を実現することができる。
【００３３】
（４）他の実施の形態
なお上述の実施の形態においては、支持手段としてのダミーバンプ１１の材料をＳｎ−Ａｇ系のはんだを用いて形成するようにした場合について述べたが、本発明はこれに限らず、要は融点がバンプ２Ｂよりも高くかつＢＧＡ１０の耐熱保証温度と同等であるものであればダミーバンプ１１の材料としては、この他Ｓｎ−Ｓｂ系等の種々の材料を用いて形成する場合においても広く適用することができる。
【００３４】
また上述の実施の形態においては、ダミーバンプ１１をプリント配線板２の一面２Ａ上の４隅に形成するようにした場合について述べたが、本発明はこれに限らず、要はプリント配線板２の一面２Ａ上の直線上以外の少なくとも４ヵ所であればダミーバンプ１１の形成位置としては、この他種々の位置に形成する場合においても広く適用することができる。
【００３５】
さらに上述の実施の形態においては、ダミーバンプ１１をバンプ２Ｂと同形状に形成するようにした場合について述べたが、本発明はこれに限らず、要はバンプ２Ｂの高さと同寸法であればダミーバンプ１１の形状としては、この他例えば図１との対応部分に同一符号を付した図４（Ａ）に示すＢＧＡ２０のダミーバンプ２１のようにバンプ２Ｂの高さと同寸法を有する立方体等の種々の形状を用いて形成する場合においても広く適用することができる。
【００３６】
さらに上述の実施の形態においては、ダミーバンプ１１をスクリーン転写法を用いて形成するようにした場合について述べたが、本発明はこれに限らず、ダミーバンプ１１の形成方法としては、この他めつき法等の種々の形成方法を用いて形成する場合においても広く適用することができる。
【００３７】
さらに上述の実施の形態においては、表面実装型電子部品としてＢＧＡ１０を用いるようにした場合について述べたが、本発明はこれに限らず、要は一面上に複数の電極が形成されるものであれば表面実装型電子部品としては、この他例えば図４（Ｂ）に示すようなＬＧＡ（ランドグリツドアレイ）３０等の種々の表面実装型電子部品を適用することができる。
【００３８】
さらに上述の実施の形態においては、リフロー加熱後、各ダミーバンプ１１とこれに対応するマザー基板６の各ランド６Ｃとの間に僅かに隙間が形成されることによりリフロー加熱温度がＢＧＡ１０の耐熱保証温度未満か否かを確認できるようにした場合について述べたが、本発明はこれに限らず、要は各ダミーバンプ１１とこれに対応するマザー基板６の各ランド６Ｃとが接触することにより、リフロー加熱温度がＢＧＡ１０の耐熱保証温度よりも高いことが確認できるようにすればその構成としては、この他例えばダミーバンプを検査用バンプとして当該各検査用バンプとこれに対応する各検査用ランドとが接触することにより電流が流れ、この電流によりリフロー加熱温度がＢＧＡ１０の耐熱保証温度よりも高いことが確認できるようにする場合等の種々の構成を広く適用することができる。
【００３９】
【発明の効果】
上述のように本発明によれば、一面上に複数の第１の電極が設けられた半導体チツプと、一面側に半導体チツプの第１の電極にそれぞれ対応させて複数の第２の電極が設けられ、他面側に第２の電極それぞれに導通する第１の導電材料からなる複数の第１の突起電極が設けられると共に、他面側の同一直線上にのらない少なくとも３カ所以上の位置に第１の導電材料よりも高融点の第２の導電材料からなり第１の突起電極と同じ高さでなる第２の突起電極がそれぞれ設けられた変換基板と、半導体チツプの第１の電極及び変換基板の対応する第２の電極をそれぞれ導通接続する導通接続手段と、半導体チツプ及び導通接続手段を一体に封止する封止樹脂とを設け、第２の導電材料は、封止樹脂の融点と同一の融点でなるようにしたことにより、マザー基板に実装する際に第２の突起電極によつて所定状態に安定させて実装することができ、且つ第２の突起電極とマザー基板の電極との当接状態から実装時における封止樹脂の温度が適正であつたか否かを知ることができるので、かくして接続の信頼性を実用上十分に向上させ得る表面実装型電子部品を実現することができる。
【００４０】
また上述のように本発明によれば、一面上に複数の第１の電極が設けられた半導体チツプと、一面側に半導体チツプの第１の電極にそれぞれ対応させて複数の第２の電極が設けられると共に、他面側に複数の第２の電極それぞれに導通する第１の導電材料からなる複数の第１の突起電極が設けられた変換基板と、半導体チツプの第１の電極及び変換基板の対応する第２の電極をそれぞれ導通接続する導通接続手段と、半導体チツプ及び導通接続手段を一体に封止する封止樹脂とを具えた表面実装型電子部品の実装方法において、変換基板の他面側における同一直線上にのらない少なくとも３ヶ所以上の位置に、第１の導電材料よりも高融点であり且つ封止樹脂と同一の融点である第２の導電材料を用いて第１の突起電極と同じ高さでなる複数の第２の突起電極をそれぞれ形成する第１のステツプと、一面上に第１及び第２の突起電極にそれぞれ対応して複数の電極が設けられたマザー基板の当該各電極と、表面実装型電子部品の第１及び第２の突起電極とをそれぞれ導通接続する第２のステツプとを設けるようにしたことにより、マザー基板に実装する際に第２の突起電極によつて所定状態に安定させて実装することができ、且つ第２の突起電極とマザー基板の電極との当接状態から実装時における封止樹脂の温度が適正であつたか否かを知ることができるので、かくして接続の信頼性を実用上十分に向上させ得る表面実装型電子部品の実装方法を実現することができる。
【図面の簡単な説明】
【図１】本実施の形態によるＢＧＡの構成を示す断面図である。
【図２】本実施の形態によるＢＧＡの実装手順を示す断面図である。
【図３】本実施の形態によるＢＧＡとマザー基板との実装の構成を示す部分的断面図である。
【図４】他の実施の形態による表面実装型電子部品の構成を示す部分的断面図である。
【図５】従来のＢＧＡの構成を示す断面図である。
【図６】従来のＢＧＡの実装手順を示す断面図である。
【図７】従来のＢＧＡとマザー基板との実装の構成を示す部分的断面図である。
【符号の説明】
１、１０、２０……ＢＧＡ、２……プリント配線板、２Ａ……一面、２Ｂ……バンプ、２Ｃ……他面、２Ｄ……パツド、３……半導体チツプ、４……ワイヤ、５……封止樹脂、６……マザー基板、６Ａ……実装面、６Ｂ、６Ｃ……ランド、７……クリームはんだ、１１、２１、３１……ダミーバンプ、３０……ＬＧＡ。
Claims (5)
- 一面上に複数の第１の電極が設けられた半導体チツプと、
一面側に上記半導体チツプの各上記第１の電極にそれぞれ対応させて複数の第２の電極が設けられ、他面側に各上記第２の電極それぞれに導通する第１の導電材料からなる複数の第１の突起電極が設けられると共に、上記他面側の同一直線上にのらない少なくとも３カ所以上の位置に上記第１の導電材料よりも高融点の第２の導電材料からなり上記第１の突起電極と同じ高さでなる第２の突起電極がそれぞれ設けられた変換基板と、
上記半導体チツプの各上記第１の電極及び上記変換基板の対応する上記第２の電極をそれぞれ導通接続する導通接続手段と、
上記半導体チツプ及び上記導通接続手段を一体に封止する封止樹脂と
を具え、上記第２の導電材料は、上記封止樹脂の融点と同一の融点でなる
ことを特徴とする表面実装型電子部品。 - 上記第２の突起電極は、上記他面の四隅に形成された
ことを特徴とする請求項１に記載の表面実装型電子部品。 - 一面上に複数の第１の電極が設けられた半導体チツプと、
一面側に上記半導体チツプの各上記第１の電極にそれぞれ対応させて複数の第２の電極が設けられると共に、他面側に上記複数の第２の電極それぞれに導通する第１の導電材料からなる複数の第１の突起電極が設けられた変換基板と、
上記半導体チツプの各上記第１の電極及び上記変換基板の対応する上記第２の電極をそれぞれ導通接続する導通接続手段と、
上記半導体チツプ及び上記導通接続手段を一体に封止する封止樹脂と
を具えた表面実装型電子部品の実装方法において、
上記変換基板の他面側における同一直線上にのらない少なくとも３ヶ所以上の位置に、上記第１の導電材料よりも高融点であり且つ上記封止樹脂と同一の融点である第２の導電材料を用いて各上記第１の突起電極と同じ高さでなる複数の第２の突起電極をそれぞれ形成する第１のステツプと、
一面上に上記第１及び第２の突起電極にそれぞれ対応して複数の電極が設けられたマザー基板の当該各電極と、上記表面実装型電子部品の上記第１及び第２の突起電極とをそれぞれ導通接続する第２のステツプと
を具えることを特徴とする表面実装型電子部品の実装方法。 - 上記第１のステツプでは、
上記第２の突起電極を上記他面の四隅に形成する
ことを特徴とする請求項３に記載の表面実装型電子部品の実装方法。 - 上記表面実装型電子部品の上記第２の突起電極と当該第２の突起電極に対応して設けられた上記マザー基板の電極とが電気的に導通するか否かを基に、上記第２のステツプにおいて上記封止樹脂の融点を超えたか否かを判定する第３のステツプと
を具えることを特徴とする請求項３に記載の表面実装型電子部品の実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7209598A JP3862120B2 (ja) | 1998-03-20 | 1998-03-20 | 表面実装型電子部品及びその実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7209598A JP3862120B2 (ja) | 1998-03-20 | 1998-03-20 | 表面実装型電子部品及びその実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11274356A JPH11274356A (ja) | 1999-10-08 |
| JP3862120B2 true JP3862120B2 (ja) | 2006-12-27 |
Family
ID=13479519
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7209598A Expired - Fee Related JP3862120B2 (ja) | 1998-03-20 | 1998-03-20 | 表面実装型電子部品及びその実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3862120B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4521984B2 (ja) * | 2000-11-29 | 2010-08-11 | 京セラ株式会社 | 積層型半導体装置および実装基板 |
| JP2013219170A (ja) * | 2012-04-09 | 2013-10-24 | Yokogawa Electric Corp | 基板装置 |
| CN107592733A (zh) * | 2017-08-24 | 2018-01-16 | 深圳市华星光电半导体显示技术有限公司 | 用于贴装球栅阵列封装芯片的印刷电路板及其制作方法 |
| JP7234876B2 (ja) * | 2019-09-20 | 2023-03-08 | 株式会社村田製作所 | 基板の接続構造 |
-
1998
- 1998-03-20 JP JP7209598A patent/JP3862120B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11274356A (ja) | 1999-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6062873A (en) | Socket for chip package test | |
| JP2006339596A (ja) | インタポーザおよび半導体装置 | |
| US6887778B2 (en) | Semiconductor device and manufacturing method | |
| US6727718B2 (en) | Electronic component package, printed circuit board, and method of inspecting the printed circuit board | |
| JP2907168B2 (ja) | 半導体装置および半導体装置と基板の接合構造 | |
| JP3862120B2 (ja) | 表面実装型電子部品及びその実装方法 | |
| JP3597913B2 (ja) | 半導体装置とその実装方法 | |
| JP2007027576A (ja) | 半導体装置 | |
| JP2005123463A (ja) | 半導体装置及びその製造方法、半導体装置モジュール、回路基板並びに電子機器 | |
| JP2699726B2 (ja) | 半導体装置の実装方法 | |
| JP3394479B2 (ja) | 半導体装置 | |
| JPH08139226A (ja) | 半導体回路装置及びその回路実装方法 | |
| TWI272048B (en) | Joint structure for passive component | |
| JP2633745B2 (ja) | 半導体装置の実装体 | |
| JPH0511019A (ja) | 回路部品の試験法及びその為の可撓性回路基板 | |
| JP2751897B2 (ja) | ボールグリッドアレイ実装構造及び実装方法 | |
| JPH05136201A (ja) | 半導体装置用電極と実装体 | |
| JP3076953B2 (ja) | Ｔｇａ型半導体装置 | |
| JP2974584B2 (ja) | Ｐｂｇａパッケージ | |
| JP3604001B2 (ja) | 半導体装置の製造方法 | |
| JP4124518B2 (ja) | 電子ユニット | |
| JPH11307564A (ja) | 半導体装置 | |
| JPH09275271A (ja) | プリント配線板、その製造方法、およびプリント回路基板 | |
| JPH0528077U (ja) | 多層プリント配線板の内層パターンへの実装構造 | |
| JPH0344945A (ja) | 半導体装置の実装体およびその実装方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041201 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060621 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060623 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060817 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060908 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060921 |
|
| LAPS | Cancellation because of no payment of annual fees |