JP3855638B2

JP3855638B2 - Manufacturing method of semiconductor device

Info

Publication number: JP3855638B2
Application number: JP2000306137A
Authority: JP
Inventors: 順瀧澤
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2000-10-05
Filing date: 2000-10-05
Publication date: 2006-12-13
Anticipated expiration: 2020-10-05
Also published as: JP2002118262A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ構造を有する半導体装置及びその製造方法に関する。特には、完全空乏型ＳＯＩデバイスを容易に製造できる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図１３は、従来のＳＯＩ(Silicon On Insulator)構造の完全空乏型半導体装置を示す断面図である。
まず、張り合わせ法により製造されたＳＯＩ基板１０１を準備する。このＳＯＩ基板１０１は、単結晶シリコンからなる支持基板１０２と、この支持基板１０２上に形成された絶縁膜１０３と、この絶縁膜１０３上に形成された単結晶Ｓｉ層１０４と、から構成されている。
【０００３】
すなわち、表面に第１絶縁膜が形成された第１シリコン基板（支持基板１０２）を準備し、表面に第２絶縁膜が形成された第２シリコン基板（単結晶Ｓｉ層１０４）を準備する。次に、第１絶縁膜と第２絶縁膜を張り合わせることにより、支持基板１０２上に形成された第１及び第２絶縁膜からなる絶縁膜１０３と、この絶縁膜１０３上に形成された第２シリコン基板（単結晶Ｓｉ層１０４）と、からなるＳＯＩ基板１０１が形成される。この後、第２シリコン基板の裏面を研磨することにより第２シリコン基板の厚さを１０ｎｍ程度とする。これにより、厚さの薄い単結晶Ｓｉ層１０４を備えたＳＯＩ基板１０１が形成される。
【０００４】
次に、単結晶Ｓｉ層１０４にトレンチを形成し、このトレンチ内にシリコン酸化膜を埋め込む。これにより、絶縁膜１０３上の素子分離領域にはシリコン酸化膜からなる素子分離膜１０５が形成される。次に、単結晶Ｓｉ層１０４にＰ型不純物をイオン注入する。
【０００５】
この後、単結晶Ｓｉ層１０４の表面に熱酸化法によりゲート酸化膜１０６を形成する。次に、このゲート酸化膜１０６を含む全面上にポリシリコン膜を堆積し、このポリシリコン膜をパターニングすることにより、ゲート酸化膜上にゲート電極１０７が形成される。
【０００６】
次に、ゲート電極１０７をマスクとして低濃度のＮ型不純物イオンをイオン注入する。この後、ゲート電極１０７を含む全面上にＣＶＤ（Chemical Vapor Deposition）法によりシリコン酸化膜を堆積し、このシリコン酸化膜を全面エッチングすることにより、ゲート電極１０７の側壁にはシリコン酸化膜からなるサイドウォール１１３が形成される。
【０００７】
次に、サイドウォール１１３及びゲート電極１０７をマスクとしてＮ型不純物イオンをイオン注入する。この後、ＳＯＩ基板１０１にアニールを施すことにより、単結晶Ｓｉ層には低濃度のＮ型拡散層１１５及びソース／ドレイン領域のＮ型拡散層１１６，１１７が形成される。このようにしてＳＯＩ構造の完全空乏型ＭＯＳトランジスタが形成される。完全空乏型ＭＯＳトランジスタは、短チャンネル効果を十分に抑制できるなどの種々の特徴を有している。
【０００８】
この後、ソース／ドレイン領域のＮ型拡散層１１６，１１７上の酸化膜を除去し、ゲート電極１０７を含む全面上に金属層（図示せず）を堆積する。次に、ＳＯＩ基板に熱処理を施すことにより、単結晶Ｓｉ層及びゲート電極それぞれと金属層とがシリサイド反応を起こすことにより、Ｎ型拡散層１１６，１１７及びゲート電極それぞれの上にはシリサイド層（図示せず）が形成される。
【０００９】
次に、ゲート電極を含む全面上に層間絶縁膜（図示せず）を堆積し、この層間絶縁膜をエッチングすることにより、該層間絶縁膜にはＮ型拡散層１１６，１１７それぞれの上に位置するコンタクトホール（図示せず）が形成される。
【００１０】
【発明が解決しようとする課題】
ところで、上記従来の半導体装置の製造方法では、完全空乏型ＭＯＳトランジスタを形成するために単結晶Ｓｉ層１０４の厚さを非常に薄くしている。このため、ソース／ドレイン領域の拡散層上でのシリサイド反応が進み過ぎると、単結晶Ｓｉ層１０４における拡散層１１６，１１７の部分が全てシリサイド化してしまうことがある。また、コンタクトホールを形成するためのエッチングにおけるオーバーエッチング量が多すぎると、コンタクトホールが単結晶Ｓｉ層１０４を突き抜けて絶縁膜１０３まで到達してしまうこともある。このように単結晶Ｓｉ層を薄く形成した完全空乏型ＭＯＳトランジスタでは、上述したようにプロセス制御が困難である。従って、完全空乏型ＳＯＩデバイスを製造することは困難である。
【００１１】
本発明は上記のような事情を考慮してなされたものであり、その目的は、プロセス制御が容易であり完全空乏型トランジスタを容易に製造できる半導体装置及びその製造方法を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、支持基板、その上に形成された第１絶縁膜及びその上に形成された単結晶Ｓｉ層を有するＳＯＩ基板を準備する第１工程と、
単結晶Ｓｉ層の表面にダミーゲート絶縁膜を形成する第２工程と、
このダミーゲート絶縁膜上にダミーゲート電極を形成する第３工程と、
ダミーゲート電極をマスクとして単結晶Ｓｉ層に不純物イオンを注入する第４工程と、
単結晶Ｓｉ層にアニールを施すことにより、単結晶Ｓｉ層にソース／ドレイン領域の拡散層を形成する第５工程と、
ダミーゲート電極を含む全面上に第２絶縁膜を堆積し、第２絶縁膜をＣＭＰ研磨又はエッチバックすることにより、ダミーゲート電極の上面を露出させる第６工程と、
第２絶縁膜をマスクとして、ダミーゲート電極及びダミーゲート絶縁膜をエッチングすると共に単結晶Ｓｉ層を所定深さまでエッチングする第７工程と、
単結晶Ｓｉ層上にゲート絶縁膜を形成する第８工程と、
このゲート絶縁膜上にゲート電極を形成する第９工程と、
を具備することを特徴とする。
【００１３】
上記半導体装置の製造方法によれば、単結晶Ｓｉ層の厚さを比較的に厚く形成しても、第７工程で第２絶縁膜をマスクとして単結晶Ｓｉ層を所定深さまでエッチングすることにより、ゲート電極下のチャンネル部の単結晶Ｓｉ層の厚さを薄くできる。従って、完全空乏型ＭＯＳトランジスタを形成することができる。このトランジスタでは、従来の半導体装置のように単結晶Ｓｉ層の厚さを薄くする必要がないので、プロセス制御が容易となる。
【００１４】
また、本発明に係る半導体装置の製造方法においては、第７工程と第８工程の間に、第７工程により単結晶Ｓｉ層に形成された凹部の内側壁に、Ｓｉより比誘電率の低い絶縁膜からなるサイドウォールを形成する工程をさらに含むことも可能である。
【００１５】
本発明に係る半導体装置は、支持基板、その上に形成された絶縁膜及びその上に形成された単結晶Ｓｉ層を有するＳＯＩ基板と、
単結晶Ｓｉ層に形成された、チャンネル領域上に位置する凹部と、
この凹部の内側壁に形成された、Ｓｉより比誘電率の低い絶縁膜からなるサイドウォールと、
凹部の底部に形成されたゲート絶縁膜と、
このゲート絶縁膜上に形成され、サイドウォールの相互間に形成されたゲート電極と、
単結晶Ｓｉ層に形成され、ゲート電極の側壁側の下方に形成されたソース／ドレイン領域の拡散層と、
を具備することを特徴とする。
【００１６】
上記半導体装置によれば、プロセス制御が容易であり完全空乏型トランジスタを容易に製造できる。また、単結晶Ｓｉ層に形成された凹部の内側壁にＳｉより比誘電率の低い絶縁膜からなるサイドウォールを形成し、このサイドウォールの相互間且つゲート絶縁膜上にゲート電極を形成している。このため、ゲート電極とドレイン拡散層との間の容量を低減することができる。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１〜図７は、本発明の第１の実施の形態による半導体装置の製造方法を示す断面図である。
【００１８】
まず、張り合わせ法により製造されたＳＯＩ基板１を準備する。このＳＯＩ基板１は、単結晶シリコンからなる支持基板２と、この支持基板２上に形成された絶縁膜３と、この絶縁膜３上に形成された単結晶Ｓｉ層４と、から構成されている。
【００１９】
すなわち、表面に第１絶縁膜が形成された第１シリコン基板（支持基板２）を準備し、表面に第２絶縁膜が形成された第２シリコン基板（単結晶Ｓｉ層４）を準備する。次に、第１絶縁膜と第２絶縁膜を張り合わせることにより、支持基板２上に形成された第１及び第２絶縁膜からなる絶縁膜３と、この絶縁膜３上に形成された第２シリコン基板（単結晶Ｓｉ層４）と、からなるＳＯＩ基板１が形成される。この後、第２シリコン基板の裏面を研磨することにより第２シリコン基板の厚さを例えば１５０ｎｍ程度とする。
【００２０】
次に、図１に示すように、単結晶Ｓｉ層４にトレンチを形成し、このトレンチ内を含む全面上にＣＶＤ法によりシリコン酸化膜を堆積する。この後、単結晶Ｓｉ層４の上に存在するシリコン酸化膜をエッチバック又はＣＭＰ（Chemical Mechanical Polishing）研磨により除去する。これにより、トレンチ内にシリコン酸化膜が埋め込まれ、絶縁膜３上の素子分離領域にはシリコン酸化膜からなる素子分離膜５が形成される。次に、単結晶Ｓｉ層４にＰ型不純物をイオン注入する。
【００２１】
この後、単結晶Ｓｉ層４の表面に熱酸化法によりダミーゲート酸化膜６ａを形成する。次に、このダミーゲート酸化膜６ａを含む全面上にＣＶＤ法によりポリシリコン膜を堆積し、このポリシリコン膜をパターニングすることにより、ダミーゲート酸化膜上にダミーゲート電極７ａが形成される。
【００２２】
次に、ダミーゲート電極７ａをマスクとして低濃度のＮ型不純物イオンをイオン注入する。次に、ダミーゲート電極７ａを含む全面上にＣＶＤ法によりシリコン酸化膜を堆積し、このシリコン酸化膜を全面エッチングすることにより、ダミーゲート電極７ａの側壁にはシリコン酸化膜からなるサイドウォール１３が形成される。
【００２３】
この後、サイドウォール１３及びダミーゲート電極７ａをマスクとしてＮ型不純物イオンをイオン注入し、単結晶Ｓｉ層４にアニールを施す。これにより、単結晶Ｓｉ層には低濃度のＮ型拡散層１５及びソース／ドレイン領域のＮ型拡散層１６，１７が形成される。
【００２４】
次に、ソース／ドレイン領域のＮ型拡散層１６，１７上の酸化膜を除去し、ダミーゲート電極７ａを含む全面上にＴｉ層等の金属層（図示せず）を堆積する。次に、ＳＯＩ基板に熱処理を施すことにより、単結晶Ｓｉ層及びダミーゲート電極それぞれと金属層とがシリサイド反応を起こすことにより、Ｎ型拡散層１６，１７及びダミーゲート電極７ａそれぞれの上にはシリサイド層（図示せず）が形成される。
【００２５】
次に、図２に示すように、ダミーゲート電極７ａを含む全面上にＣＶＤ法によりシリコン酸化膜２１を厚く堆積し、このシリコン酸化膜２１をＣＭＰ研磨又はエッチバックすることにより、ダミーゲート電極７ａの上面を露出させる。
【００２６】
この後、図３に示すように、シリコン酸化膜２１及びサイドウォール１３をマスクとしてダミーゲート電極７ａ及びダミーゲート酸化膜６ａをエッチング除去すると共に単結晶Ｓｉ層４を所定深さまでエッチングする。これにより、後記ゲート電極７ｂ下における単結晶Ｓｉ層４の厚さを１０ｎｍ程度とすることができる。
【００２７】
次に、図４に示すように、単結晶Ｓｉ層４の表面上に熱酸化法によりゲート酸化膜６ｂを形成する。
【００２８】
この後、図５に示すように、シリコン酸化膜２１を含む全面上にＣＶＤ法により不純物がドープされたポリシリコン膜２２を堆積する。なお、この工程で、不純物がドープされていないポリシリコン膜を堆積することも可能であるが、その場合は、堆積後にポリシリコン膜に不純物イオンをイオン注入するか又は気相拡散によりポリシリコン膜に不純物イオンを導入することが好ましい。
【００２９】
次に、図６に示すように、ポリシリコン膜２２をＣＭＰ研磨又はエッチバックすることにより、サイドウォール１３の相互間且つゲート酸化膜６ｂ上にポリシリコン膜からなるゲート電極７ｂが形成される。このようにしてＳＯＩ構造の完全空乏型ＭＯＳトランジスタが形成される。すなわち、ゲート電極下の単結晶Ｓｉ層４を所定の深さまでエッチングすることにより、ゲート電極下の単結晶Ｓｉ層領域を１０ｎｍ程度と浅く形成することができ、その結果、ＳＯＩ構造の完全空乏型ＭＯＳトランジスタを形成できる。また、完全空乏型ＭＯＳトランジスタは、短チャンネル効果を十分に抑制できるなどの種々の特徴を有している。
次に、ゲート電極７ｂを含む全面上にシリコン酸化膜等からなる層間絶縁膜２３を堆積する。
【００３０】
次に、図７に示すように、層間絶縁膜２３及びシリコン酸化膜２１をエッチングすることにより、ソース／ドレイン領域のＮ型拡散層１６，１７それぞれの上に位置するコンタクトホール２３ａ，２３ｂが形成される。この後、コンタクトホール内及び層間絶縁膜上に配線層２５を形成する。
【００３１】
上記第１の実施の形態によれば、単結晶Ｓｉ層４の厚さを１５０ｎｍ程度と比較的に厚く形成しているが、図３に示す工程でシリコン酸化膜２１及びサイドウォール１３をマスクとして単結晶Ｓｉ層４を所定深さまでエッチングすることにより、ゲート電極下のチャンネル部の単結晶Ｓｉ層の厚さを薄くできるので、完全空乏型ＭＯＳトランジスタを形成することができる。このトランジスタでは、従来の半導体装置のように単結晶Ｓｉ層の厚さを薄くする必要がないので、プロセス制御が容易となる。つまり、単結晶Ｓｉ層の厚さを比較的厚く形成しているため、ソース／ドレイン領域の拡散層上でのシリサイド反応が進み過ぎても、単結晶Ｓｉ層４における拡散層１６，１７の部分が全てシリサイド化してしまうことがない。また、コンタクトホール２３ａ，２３ｂを形成するためのエッチングにおけるオーバーエッチング量が多すぎても、コンタクトホールが単結晶Ｓｉ層４を突き抜けて絶縁膜３まで到達してしまうこともない。従って、プロセス制御が容易であり完全空乏型トランジスタを容易に製造することができる。
【００３２】
図８〜図１２は、本発明の第２の実施の形態による半導体装置の製造方法を示す断面図である。
【００３３】
第１の実施の形態における図１乃至図３に示す工程を行った後、図８に示すように、シリコン酸化膜２１を含む全面上にＣＶＤ法によりシリコン酸化膜を堆積し、このシリコン酸化膜を全面エッチングすることにより、サイドウォール１３及び低濃度拡散層１５の内側壁（即ち単結晶Ｓｉ層４に形成された凹部の内側壁）にはシリコン酸化膜からなるサイドウォール３３が形成される。
【００３４】
次に、図９に示すように、単結晶Ｓｉ層４の表面上に熱酸化法によりゲート酸化膜６ｂを形成する。
【００３５】
この後、図１０に示すように、シリコン酸化膜２１を含む全面上にＣＶＤ法により不純物がドープされたポリシリコン膜２２を堆積する。なお、この工程で、不純物がドープされていないポリシリコン膜を堆積することも可能であるが、その場合は、堆積後にポリシリコン膜に不純物イオンをイオン注入するか又は気相拡散によりポリシリコン膜に不純物イオンを導入することが好ましい。
【００３６】
次に、図１１に示すように、ポリシリコン膜２２をＣＭＰ研磨又はエッチバックすることにより、サイドウォール３３の相互間且つゲート酸化膜６ｂ上にポリシリコン膜からなるゲート電極７ｂが形成される。このようにしてＳＯＩ構造の完全空乏型ＭＯＳトランジスタが形成される。すなわち、ゲート電極下の単結晶Ｓｉ層４を所定の深さまでエッチングすることにより、ゲート電極下の単結晶Ｓｉ層領域を１０ｎｍ程度と浅く形成することができ、その結果、ＳＯＩ構造の完全空乏型ＭＯＳトランジスタを形成できる。また、完全空乏型ＭＯＳトランジスタは、短チャンネル効果を十分に抑制できるなどの種々の特徴を有している。
次に、ゲート電極７ｂを含む全面上にシリコン酸化膜等からなる層間絶縁膜２３を堆積する。
【００３７】
この後、図１２に示すように、層間絶縁膜２３及びシリコン酸化膜２１をエッチングすることにより、ソース／ドレイン領域のＮ型拡散層１６，１７それぞれの上に位置するコンタクトホール２３ａ，２３ｂが形成される。この後、コンタクトホール内及び層間絶縁膜上に配線層２５を形成する。
【００３８】
上記第２の実施の形態においても第１の実施の形態と同様の効果を得ることができる。すなわち、従来の半導体装置のように単結晶Ｓｉ層の厚さを薄くする必要がないので、プロセス制御が容易であり完全空乏型トランジスタを容易に製造することができる。
【００３９】
また、第２の実施の形態では、図８に示す工程でサイドウォール１３及び低濃度拡散層１５の内側壁に、Ｓｉより比誘電率の低いシリコン酸化膜からなるサイドウォール３３を形成し、サイドウォール３３の相互間且つゲート酸化膜６ｂ上にゲート電極７ｂを形成している。このため、第１の実施の形態に比べてゲート電極７ｂとドレイン拡散層１７との間の容量を低減することができる。従って、トランジスタの動作速度を向上することができる。
【００４０】
尚、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。例えば、シリコン酸化膜２１及びサイドウォール１３をマスクとして単結晶Ｓｉ層４をエッチングする際の具体的な条件については、単結晶Ｓｉ層４の厚さ等により種々適切なものを選択して実施することが可能である。
【００４１】
【発明の効果】
以上説明したように本発明によれば、第２絶縁膜をマスクとして、ダミーゲート電極及びダミーゲート絶縁膜をエッチングすると共に単結晶Ｓｉ層を所定深さまでエッチングすることにより、ゲート電極下のチャンネル部の単結晶Ｓｉ層の厚さを薄くしている。したがって、プロセス制御が容易であり完全空乏型トランジスタを容易に製造できる半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態による半導体装置の製造方法を示す断面図である。
【図２】本発明の第１の実施の形態による半導体装置の製造方法を示すものであり、図１の次の工程を示す断面図である。
【図３】本発明の第１の実施の形態による半導体装置の製造方法を示すものであり、図２の次の工程を示す断面図である。
【図４】本発明の第１の実施の形態による半導体装置の製造方法を示すものであり、図３の次の工程を示す断面図である。
【図５】本発明の第１の実施の形態による半導体装置の製造方法を示すものであり、図４の次の工程を示す断面図である。
【図６】本発明の第１の実施の形態による半導体装置の製造方法を示すものであり、図５の次の工程を示す断面図である。
【図７】本発明の第１の実施の形態による半導体装置の製造方法を示すものであり、図６の次の工程を示す断面図である。
【図８】本発明の第２の実施の形態による半導体装置の製造方法を示す断面図である。
【図９】本発明の第２の実施の形態による半導体装置の製造方法を示すものであり、図８の次の工程を示す断面図である。
【図１０】本発明の第２の実施の形態による半導体装置の製造方法を示すものであり、図９の次の工程を示す断面図である。
【図１１】本発明の第２の実施の形態による半導体装置の製造方法を示すものであり、図１０の次の工程を示す断面図である。
【図１２】本発明の第２の実施の形態による半導体装置の製造方法を示すものであり、図１１の次の工程を示す断面図である。
【図１３】従来のＳＯＩ構造の完全空乏型半導体装置を示す断面図である。
【符号の説明】
１，１０１ＳＯＩ基板
２，１０２支持基板
３，１０３絶縁膜
４，１０４単結晶Ｓｉ層
５，１０５素子分離膜
６ａダミーゲート酸化膜
６ｂ，１０６ゲート酸化膜
７ａダミーゲート電極
７ｂ，１０７ゲート電極
８酸素注入層
９酸素イオン
１１埋込み型酸化絶縁層
１３，１１３サイドウォール
１５，１１５低濃度のＮ型拡散層
１６，１１６ソース拡散層
１７，１１７ドレイン拡散層
２１シリコン酸化膜
２２ポリシリコン膜
２３層間絶縁膜
２３ａ，２３ｂコンタクトホール
２５配線層[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device having an SOI structure and a manufacturing method thereof. In particular, the present invention relates to a semiconductor device that can easily manufacture a fully depleted SOI device and a manufacturing method thereof.
[0002]
[Prior art]
FIG. 13 is a sectional view showing a fully depleted semiconductor device having a conventional SOI (Silicon On Insulator) structure.
First, an SOI substrate 101 manufactured by a bonding method is prepared. The SOI substrate 101 includes a support substrate 102 made of single crystal silicon, an insulating film 103 formed on the support substrate 102, and a single crystal Si layer 104 formed on the insulating film 103. Yes.
[0003]
That is, a first silicon substrate (support substrate 102) having a first insulating film formed on the surface is prepared, and a second silicon substrate (single crystal Si layer 104) having a second insulating film formed on the surface is prepared. Next, by bonding the first insulating film and the second insulating film, the insulating film 103 made of the first and second insulating films formed on the support substrate 102 and the first insulating film 103 formed on the insulating film 103. An SOI substrate 101 composed of a two-silicon substrate (single crystal Si layer 104) is formed. Thereafter, the back surface of the second silicon substrate is polished so that the thickness of the second silicon substrate is about 10 nm. As a result, the SOI substrate 101 including the thin single crystal Si layer 104 is formed.
[0004]
Next, a trench is formed in the single crystal Si layer 104, and a silicon oxide film is embedded in the trench. Thereby, an element isolation film 105 made of a silicon oxide film is formed in the element isolation region on the insulating film 103. Next, P-type impurities are ion-implanted into the single crystal Si layer 104.
[0005]
Thereafter, a gate oxide film 106 is formed on the surface of the single crystal Si layer 104 by a thermal oxidation method. Next, a polysilicon film is deposited on the entire surface including the gate oxide film 106, and the polysilicon film is patterned to form a gate electrode 107 on the gate oxide film.
[0006]
Next, low concentration N-type impurity ions are implanted using the gate electrode 107 as a mask. Thereafter, a silicon oxide film is deposited on the entire surface including the gate electrode 107 by a CVD (Chemical Vapor Deposition) method, and this silicon oxide film is etched on the entire surface, whereby the side wall of the gate electrode 107 is made of a side made of a silicon oxide film. A wall 113 is formed.
[0007]
Next, N-type impurity ions are implanted using the sidewall 113 and the gate electrode 107 as a mask. Thereafter, the SOI substrate 101 is annealed to form a low concentration N type diffusion layer 115 and source / drain region N type diffusion layers 116 and 117 in the single crystal Si layer. In this way, a fully depleted MOS transistor having an SOI structure is formed. A fully depleted MOS transistor has various features such as a sufficient suppression of the short channel effect.
[0008]
Thereafter, the oxide film on the N-type diffusion layers 116 and 117 in the source / drain regions is removed, and a metal layer (not shown) is deposited on the entire surface including the gate electrode 107. Next, by subjecting the SOI substrate to heat treatment, a silicide reaction occurs between the single crystal Si layer and the gate electrode and the metal layer, thereby forming a silicide layer (on the N-type diffusion layers 116 and 117 and the gate electrode). (Not shown) is formed.
[0009]
Next, an interlayer insulating film (not shown) is deposited on the entire surface including the gate electrode, and this interlayer insulating film is etched, so that the interlayer insulating film is positioned on each of the N type diffusion layers 116 and 117. A contact hole (not shown) is formed.
[0010]
[Problems to be solved by the invention]
By the way, in the conventional method for manufacturing a semiconductor device, the thickness of the single crystal Si layer 104 is very thin in order to form a fully depleted MOS transistor. For this reason, if the silicide reaction on the diffusion layer in the source / drain region proceeds excessively, the portions of the diffusion layers 116 and 117 in the single crystal Si layer 104 may be silicided. Further, if the amount of overetching in the etching for forming the contact hole is too large, the contact hole may penetrate the single crystal Si layer 104 and reach the insulating film 103. As described above, the process control is difficult in the fully depleted MOS transistor in which the single-crystal Si layer is thinly formed as described above. Therefore, it is difficult to manufacture a fully depleted SOI device.
[0011]
The present invention has been made in consideration of the above-described circumstances, and an object of the present invention is to provide a semiconductor device and a method for manufacturing the same that can easily manufacture a fully-depleted transistor with easy process control.
[0012]
[Means for Solving the Problems]
In order to solve the above-described problem, a method for manufacturing a semiconductor device according to the present invention provides a SOI substrate having a support substrate, a first insulating film formed thereon, and a single-crystal Si layer formed thereon. 1 process,
A second step of forming a dummy gate insulating film on the surface of the single crystal Si layer;
A third step of forming a dummy gate electrode on the dummy gate insulating film;
A fourth step of implanting impurity ions into the single-crystal Si layer using the dummy gate electrode as a mask;
A fifth step of forming a diffusion layer of a source / drain region in the single crystal Si layer by annealing the single crystal Si layer;
A sixth step of depositing a second insulating film on the entire surface including the dummy gate electrode and exposing the upper surface of the dummy gate electrode by CMP polishing or etching back the second insulating film;
A seventh step of etching the dummy gate electrode and the dummy gate insulating film using the second insulating film as a mask and etching the single crystal Si layer to a predetermined depth;
An eighth step of forming a gate insulating film on the single crystal Si layer;
A ninth step of forming a gate electrode on the gate insulating film;
It is characterized by comprising.
[0013]
According to the method for manufacturing a semiconductor device, even if the single crystal Si layer is formed to be relatively thick, the single crystal Si layer is etched to a predetermined depth using the second insulating film as a mask in the seventh step. The thickness of the single crystal Si layer in the channel portion under the gate electrode can be reduced. Therefore, a fully depleted MOS transistor can be formed. In this transistor, since it is not necessary to reduce the thickness of the single crystal Si layer as in the conventional semiconductor device, process control becomes easy.
[0014]
In the method for manufacturing a semiconductor device according to the present invention, the relative dielectric constant is lower than that of Si on the inner side wall of the recess formed in the single crystal Si layer by the seventh step between the seventh step and the eighth step. It is also possible to further include a step of forming a sidewall made of an insulating film.
[0015]
A semiconductor device according to the present invention includes an SOI substrate having a support substrate, an insulating film formed thereon, and a single crystal Si layer formed thereon,
A recess formed on the channel region formed in the single crystal Si layer;
A sidewall formed of an insulating film having a lower dielectric constant than Si formed on the inner sidewall of the recess;
A gate insulating film formed at the bottom of the recess;
A gate electrode formed on the gate insulating film and formed between the sidewalls;
A diffusion layer of a source / drain region formed in a single crystal Si layer and formed below the side wall side of the gate electrode;
It is characterized by comprising.
[0016]
According to the semiconductor device, process control is easy and a fully depleted transistor can be easily manufactured. Further, sidewalls made of an insulating film having a dielectric constant lower than that of Si are formed on the inner wall of the recess formed in the single crystal Si layer, and a gate electrode is formed between the sidewalls and on the gate insulating film. Yes. For this reason, the capacitance between the gate electrode and the drain diffusion layer can be reduced.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
1 to 7 are sectional views showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention.
[0018]
First, the SOI substrate 1 manufactured by the bonding method is prepared. The SOI substrate 1 includes a support substrate 2 made of single crystal silicon, an insulating film 3 formed on the support substrate 2, and a single crystal Si layer 4 formed on the insulating film 3. Yes.
[0019]
That is, a first silicon substrate (support substrate 2) having a first insulating film formed on the surface is prepared, and a second silicon substrate (single crystal Si layer 4) having a second insulating film formed on the surface is prepared. Next, by bonding the first insulating film and the second insulating film, the insulating film 3 made of the first and second insulating films formed on the support substrate 2, and the first film formed on the insulating film 3. An SOI substrate 1 composed of two silicon substrates (single crystal Si layer 4) is formed. Thereafter, the back surface of the second silicon substrate is polished so that the thickness of the second silicon substrate is about 150 nm, for example.
[0020]
Next, as shown in FIG. 1, a trench is formed in the single crystal Si layer 4, and a silicon oxide film is deposited on the entire surface including the inside of the trench by a CVD method. Thereafter, the silicon oxide film existing on the single crystal Si layer 4 is removed by etch back or CMP (Chemical Mechanical Polishing) polishing. As a result, a silicon oxide film is buried in the trench, and an element isolation film 5 made of a silicon oxide film is formed in the element isolation region on the insulating film 3. Next, P-type impurities are ion-implanted into the single crystal Si layer 4.
[0021]
Thereafter, a dummy gate oxide film 6a is formed on the surface of the single crystal Si layer 4 by a thermal oxidation method. Next, a polysilicon film is deposited on the entire surface including the dummy gate oxide film 6a by a CVD method, and the polysilicon film is patterned to form a dummy gate electrode 7a on the dummy gate oxide film.
[0022]
Next, low concentration N-type impurity ions are implanted using the dummy gate electrode 7a as a mask. Next, a silicon oxide film is deposited on the entire surface including the dummy gate electrode 7a by the CVD method, and this silicon oxide film is etched on the entire surface, whereby the sidewall 13 made of the silicon oxide film is formed on the sidewall of the dummy gate electrode 7a. It is formed.
[0023]
Thereafter, N-type impurity ions are ion-implanted using the sidewall 13 and the dummy gate electrode 7a as a mask, and the single crystal Si layer 4 is annealed. As a result, the low-concentration N-type diffusion layer 15 and the source / drain region N-type diffusion layers 16 and 17 are formed in the single crystal Si layer.
[0024]
Next, the oxide film on the N-type diffusion layers 16 and 17 in the source / drain regions is removed, and a metal layer (not shown) such as a Ti layer is deposited on the entire surface including the dummy gate electrode 7a. Next, by subjecting the SOI substrate to heat treatment, a silicide reaction occurs between the single crystal Si layer and the dummy gate electrode and the metal layer, so that the N-type diffusion layers 16 and 17 and the dummy gate electrode 7a are respectively formed on the SOI substrate. A silicide layer (not shown) is formed.
[0025]
Next, as shown in FIG. 2, a thick silicon oxide film 21 is deposited on the entire surface including the dummy gate electrode 7a by the CVD method, and this silicon oxide film 21 is subjected to CMP polishing or etch back, thereby forming the dummy gate electrode 7a. Expose the top surface of.
[0026]
Thereafter, as shown in FIG. 3, the dummy gate electrode 7a and the dummy gate oxide film 6a are removed by etching using the silicon oxide film 21 and the sidewall 13 as a mask, and the single crystal Si layer 4 is etched to a predetermined depth. Thereby, the thickness of the single crystal Si layer 4 under the gate electrode 7b described later can be set to about 10 nm.
[0027]
Next, as shown in FIG. 4, a gate oxide film 6b is formed on the surface of the single crystal Si layer 4 by a thermal oxidation method.
[0028]
Thereafter, as shown in FIG. 5, a polysilicon film 22 doped with impurities is deposited on the entire surface including the silicon oxide film 21 by the CVD method. In this step, it is also possible to deposit a polysilicon film that is not doped with impurities. In this case, the polysilicon film is implanted by impurity ion implantation or vapor phase diffusion after deposition. It is preferable to introduce impurity ions into the.
[0029]
Next, as shown in FIG. 6, the polysilicon film 22 is subjected to CMP polishing or etch-back to form a gate electrode 7b made of a polysilicon film between the sidewalls 13 and on the gate oxide film 6b. In this way, a fully depleted MOS transistor having an SOI structure is formed. That is, by etching the single crystal Si layer 4 under the gate electrode to a predetermined depth, the single crystal Si layer region under the gate electrode can be formed as shallow as about 10 nm. As a result, the SOI structure is completely depleted. A MOS transistor can be formed. In addition, the fully depleted MOS transistor has various features such as sufficiently suppressing the short channel effect.
Next, an interlayer insulating film 23 made of a silicon oxide film or the like is deposited on the entire surface including the gate electrode 7b.
[0030]
Next, as shown in FIG. 7, the interlayer insulating film 23 and the silicon oxide film 21 are etched to form contact holes 23a and 23b located on the N-type diffusion layers 16 and 17 in the source / drain regions, respectively. Is done. Thereafter, a wiring layer 25 is formed in the contact hole and on the interlayer insulating film.
[0031]
According to the first embodiment, the thickness of the single crystal Si layer 4 is formed to be relatively thick as about 150 nm. In the process shown in FIG. 3, the silicon oxide film 21 and the sidewall 13 are used as a mask. By etching the single crystal Si layer 4 to a predetermined depth, the thickness of the single crystal Si layer in the channel portion under the gate electrode can be reduced, so that a fully depleted MOS transistor can be formed. In this transistor, since it is not necessary to reduce the thickness of the single crystal Si layer as in the conventional semiconductor device, process control becomes easy. That is, since the thickness of the single crystal Si layer is relatively thick, even if the silicide reaction on the diffusion layer in the source / drain region proceeds excessively, the portions of the diffusion layers 16 and 17 in the single crystal Si layer 4 Are not silicided. Further, even when the amount of overetching in the etching for forming the contact holes 23a and 23b is too large, the contact holes do not penetrate the single crystal Si layer 4 and reach the insulating film 3. Therefore, process control is easy and a fully depleted transistor can be easily manufactured.
[0032]
8 to 12 are sectional views showing a method for manufacturing a semiconductor device according to the second embodiment of the present invention.
[0033]
After performing the steps shown in FIGS. 1 to 3 in the first embodiment, a silicon oxide film is deposited on the entire surface including the silicon oxide film 21 by the CVD method as shown in FIG. Is etched to form sidewalls 33 made of a silicon oxide film on the sidewalls 13 and the inner sidewalls of the low-concentration diffusion layer 15 (that is, the inner sidewalls of the recesses formed in the single crystal Si layer 4).
[0034]
Next, as shown in FIG. 9, a gate oxide film 6b is formed on the surface of the single crystal Si layer 4 by a thermal oxidation method.
[0035]
Thereafter, as shown in FIG. 10, a polysilicon film 22 doped with impurities is deposited on the entire surface including the silicon oxide film 21 by the CVD method. In this step, it is also possible to deposit a polysilicon film that is not doped with impurities. In this case, the polysilicon film is implanted by impurity ion implantation or vapor phase diffusion after deposition. It is preferable to introduce impurity ions into the.
[0036]
Next, as shown in FIG. 11, the polysilicon film 22 is subjected to CMP polishing or etch-back to form a gate electrode 7b made of a polysilicon film between the sidewalls 33 and on the gate oxide film 6b. In this way, a fully depleted MOS transistor having an SOI structure is formed. That is, by etching the single crystal Si layer 4 under the gate electrode to a predetermined depth, the single crystal Si layer region under the gate electrode can be formed as shallow as about 10 nm. As a result, the SOI structure is completely depleted. A MOS transistor can be formed. In addition, the fully depleted MOS transistor has various features such as sufficiently suppressing the short channel effect.
Next, an interlayer insulating film 23 made of a silicon oxide film or the like is deposited on the entire surface including the gate electrode 7b.
[0037]
Thereafter, as shown in FIG. 12, the interlayer insulating film 23 and the silicon oxide film 21 are etched to form contact holes 23a and 23b positioned on the N-type diffusion layers 16 and 17 in the source / drain regions, respectively. Is done. Thereafter, a wiring layer 25 is formed in the contact hole and on the interlayer insulating film.
[0038]
Also in the second embodiment, the same effect as in the first embodiment can be obtained. That is, since it is not necessary to reduce the thickness of the single crystal Si layer as in the conventional semiconductor device, process control is easy and a fully depleted transistor can be easily manufactured.
[0039]
In the second embodiment, a sidewall 33 made of a silicon oxide film having a relative dielectric constant lower than that of Si is formed on the inner walls of the sidewall 13 and the low concentration diffusion layer 15 in the step shown in FIG. A gate electrode 7b is formed between the walls 33 and on the gate oxide film 6b. For this reason, the capacitance between the gate electrode 7b and the drain diffusion layer 17 can be reduced as compared with the first embodiment. Accordingly, the operation speed of the transistor can be improved.
[0040]
The present invention is not limited to the above embodiment, and can be implemented with various modifications. For example, the specific conditions for etching the single crystal Si layer 4 using the silicon oxide film 21 and the sidewalls 13 as a mask are selected according to the thickness of the single crystal Si layer 4 and the like. It is possible.
[0041]
【The invention's effect】
As described above, according to the present invention, by using the second insulating film as a mask, the dummy gate electrode and the dummy gate insulating film are etched, and the single crystal Si layer is etched to a predetermined depth, so that the channel portion below the gate electrode is obtained. The thickness of the single crystal Si layer is reduced. Therefore, it is possible to provide a semiconductor device and a method for manufacturing the semiconductor device, which can easily control a process and can easily manufacture a fully depleted transistor.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view showing a method for manufacturing a semiconductor device according to a first embodiment of the invention.
FIG. 2 is a cross-sectional view showing the next step of FIG. 1, showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention;
FIG. 3 is a cross-sectional view showing the next step of FIG. 2, which shows the manufacturing method of the semiconductor device according to the first embodiment of the present invention.
FIG. 4 is a cross-sectional view showing the next step of FIG. 3, showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention;
5 is a cross-sectional view showing the next step of FIG. 4, showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention; FIG.
6 is a cross-sectional view showing the next step of FIG. 5, which shows the manufacturing method of the semiconductor device according to the first embodiment of the present invention; FIG.
FIG. 7 is a cross-sectional view showing the next step of FIG. 6, showing the method of manufacturing the semiconductor device according to the first embodiment of the present invention;
FIG. 8 is a cross-sectional view showing a method for manufacturing a semiconductor device according to a second embodiment of the present invention.
FIG. 9 is a cross-sectional view showing the next step of FIG. 8, which shows the manufacturing method of the semiconductor device according to the second embodiment of the present invention.
10 is a cross-sectional view showing the next step of FIG. 9, which shows the manufacturing method of the semiconductor device according to the second embodiment of the present invention. FIG.
FIG. 11 is a cross-sectional view showing the next step of FIG. 10, showing the method of manufacturing the semiconductor device according to the second embodiment of the present invention.
12 is a cross-sectional view showing the next step of FIG. 11, which shows the manufacturing method of the semiconductor device according to the second embodiment of the present invention. FIG.
FIG. 13 is a cross-sectional view showing a conventional fully depleted semiconductor device having an SOI structure.
[Explanation of symbols]
1, 101 SOI substrate 2, 102 Support substrate 3, 103 Insulating film 4, 104 Single crystal Si layer 5, 105 Element isolation film 6a Dummy gate oxide film 6b, 106 Gate oxide film 7a Dummy gate electrode 7b, 107 Gate electrode 8 Oxygen Implanted layer 9 Oxygen ion 11 Buried oxide insulating layer 13, 113 Side wall 15, 115 Low-concentration N type diffusion layer 16, 116 Source diffusion layer 17, 117 Drain diffusion layer 21 Silicon oxide film 22 Polysilicon film 23 Interlayer insulating film 23a, 23b Contact hole 25 Wiring layer

Claims

支持基板、その上に形成された第１絶縁膜及びその上に形成された単結晶Ｓｉ層を有するＳＯＩ基板を準備する第１工程と、
単結晶Ｓｉ層の表面にダミーゲート絶縁膜を形成する第２工程と、
このダミーゲート絶縁膜上にダミーゲート電極を形成する第３工程と、
ダミーゲート電極をマスクとして単結晶Ｓｉ層に不純物イオンを注入する第４工程と、
単結晶Ｓｉ層にアニールを施すことにより、単結晶Ｓｉ層にソース／ドレイン領域の拡散層を形成する第５工程と、
ダミーゲート電極を含む全面上に第２絶縁膜を堆積し、第２絶縁膜をＣＭＰ研磨又はエッチバックすることにより、ダミーゲート電極の上面を露出させる第６工程と、
第２絶縁膜をマスクとして、ダミーゲート電極及びダミーゲート絶縁膜をエッチングすると共に単結晶Ｓｉ層を所定深さまでエッチングする第７工程と、
単結晶Ｓｉ層上にゲート絶縁膜を形成する第８工程と、
このゲート絶縁膜上にゲート電極を形成する第９工程と、
を具備することを特徴とする半導体装置の製造方法。A first step of preparing an SOI substrate having a support substrate, a first insulating film formed thereon, and a single crystal Si layer formed thereon;
A second step of forming a dummy gate insulating film on the surface of the single crystal Si layer;
A third step of forming a dummy gate electrode on the dummy gate insulating film;
A fourth step of implanting impurity ions into the single-crystal Si layer using the dummy gate electrode as a mask;
A fifth step of forming a diffusion layer of a source / drain region in the single crystal Si layer by annealing the single crystal Si layer;
A sixth step of depositing a second insulating film on the entire surface including the dummy gate electrode and exposing the upper surface of the dummy gate electrode by CMP polishing or etching back the second insulating film;
A seventh step of etching the dummy gate electrode and the dummy gate insulating film using the second insulating film as a mask and etching the single crystal Si layer to a predetermined depth;
An eighth step of forming a gate insulating film on the single crystal Si layer;
A ninth step of forming a gate electrode on the gate insulating film;
A method for manufacturing a semiconductor device, comprising:

第７工程と第８工程の間に、第７工程により単結晶Ｓｉ層に形成された凹部の内側壁に、Ｓｉより比誘電率の低い絶縁膜からなるサイドウォールを形成する工程をさらに含むことを特徴とする請求項１記載の半導体装置の製造方法。 The method further includes a step of forming a sidewall made of an insulating film having a relative dielectric constant lower than that of Si on the inner sidewall of the recess formed in the single crystal Si layer by the seventh step between the seventh step and the eighth step. The method of manufacturing a semiconductor device according to claim 1.