JP3443264B2 - 多段式ネットワークにおける改良されたマルチキャスト・ルーティング - Google Patents
多段式ネットワークにおける改良されたマルチキャスト・ルーティングInfo
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Description
多段式ネットワークにおいてマルチキャスト・ルーティ
ングを可能にする方法および装置、特に、分散マルチキ
ャスト・ルーティングを可能にする方法および装置に関
するものである。
は、ひとつの入力ポートからひとつ(ユニキャストと呼
ぶ)、または複数の(マルチキャストと呼ぶ)出力ポー
トにセル転送を供給する目的がある。マルチキャスト接
続を処理する能力は、いかなるATM交換機の構成でも
必須要件である。いくつかのATM交換機ではミニマム
ツリー・マルチキャスティングを使用しているが、そこ
では、マルチキャスト・セルは交換機内で可能な限り下
流にまで(交換機内の最下流まで)複製される。すなわ
ち、ある入力ポートに受信されたマルチキャスト・セル
の単一のコピーは、各トリー(分岐)の頂点で、そこに
つながる他の異なる頂点または出力の数だけ、複製され
る。ミニマムツリー・マルチキャスティングは、平均の
キューイング遅延と交換機が必要とするバッファサイズ
を最小化する。
リー・マルチキャスティング能力を有するATM交換機
において、ひとつの出力ポートでの遅延が他の出力ポー
トに行くトラヒックに影響を及ぼす際に起きる輻輳を避
けることは継続的な課題である。
トワークを通して接続可能な複数の入力ポートのひとつ
で受信された入力セルを複数の出力ポートのうちのひと
つ以上にマルチキャストする装置と方法に関するもので
ある。データ・ペイロードとネットワークの出力ポート
を識別する情報を含んだ入力セルは、ネットワークの第
1ステージのひとつの入力ポートで受信される。識別情
報の付けられた全ての出力ポートに入力セルが到達でき
るような、入力セルの単一のコピーが出力されるべきネ
ットワークの第1ステージの最初の出力ポートの最小の
数を決定する。そして、入力セルの単一のコピーはネッ
トワークの第1ステージの最初の最小の数の出力ポート
に経路付けされる。
り出願された同時係属出願:米国特許出願第08/58
4,932号(Chiussi 1-11-4)発明の名称「多段式ネ
ットワークにおけるマルチキャスト・セルのバッファリ
ング」および米国特許出願第08/584,936号
(Chiussi 3-13-6)発明の名称「マルチキャスト・ルー
ティング輻輳フィードバックを有する多段式ネットワー
ク」に開示されている。
れ、関連する符号が付けられており、最初の番号がその
アイテムが最初に出てくる図を参照する(例えば、11
0は図1にある)。
ノードの操作の概略を示す。本発明は、非同期転送モー
ド(ATM)または同様の交換機におけるマルチキャス
ティング技術を提供する。
における本発明の典型的なインプリメンテーションを図
示している。このシステムでは、入力ポート・ユニット
110の多数の入力ポートカードは、それぞれ単一の内
部リンク120により中央相互接続交換ユニット(ここ
では交換機構とも参照する)130に接続し、そしてこ
の交換機構130は、単一の内部リンク140により出
力ポート・ユニット150の多数の出力ポート・カード
それぞれに接続している。入力ポート・ユニット110
は、具体的に6つのポート・カード(0〜5)を含み、
出力ポート150は、6つの出力ポート・カード(0〜
5)を含んでいる。一実施例では、入力ポート0と出力
ポート0は、同一のポートカード0を共有する。6つの
ポート・カードは図に示すとおり、それぞれが32の入
力と32の出力への相互接続を供給している。ポート・
カードは、それぞれ、ATM階層マネージャ(ALM)
およびATMバッファ・マネージャ(ABM)集積回路
を含んでいる。一実施例では、ルックアップ(LUT
1、LUT2)、翻訳(TR)、ポリシング(PO
L)、およびヘッダ翻訳(HT)テーブルは、入力カウ
ンタ903および出力カウンタ904(これらは全て後
述する)と同様に単一のALMメモリ・ユニットの一部
である。外部の入力100および出力160から入力お
よび出力ポート・ユニットへのリンクは、先頭から最後
まで、100の桁が入力(出力)ポートを識別し、下二
桁がその入力(出力)ポート・ユニットのサブポートを
識別するように番号付けされている。例えば、入力サブ
ポート1,02は、入力ポート・ユニット1のサブポー
ト2である。
には30)の入力サブポート回路(210)および出力
サブポート回路(212)と、これらのサブポート回路
を共通接続回路(211および213)によって、交換
機構にまたは交換機構から(図1あるいは図11)相互
接続している複数の制御ロジックおよびRAMメモリ・
ブロック(201〜208)とを含むポート・カード具
体例のブロック図が示されている。現在のインプリメン
テーションにおける制御ロジックブロックは、関連する
RAMメモリ(204)を伴うATM階層マネージャ
(ALM)(201および206)と、関連するRAM
メモリ(205)を伴うATMバッファ・マネージャ
(ABM)(202、203、207および208)と
の2つの集積回路で構成されている。入力と出力のサブ
ポートは通常、サービスのため物理層転送インタフェー
ス装置(図示せず)に接続される。システム構成の目的
と管理上の目的、そして呼の組み立てのために、ALM
とABMは両方ともマイクロプロセッサ・インタフェー
ス(図示せず)が備えられている。ALMは、仮想接続
の入力ポリシングと、交換機構のための経路ルックアッ
プと、出力仮想回線アドレス変換と、パフォーマンス統
計と、下記および付録の状態マシーン1および11の説
明により詳しく記述するその他の機能とを供給する。A
BMは、入力および出力バッファリングと、出力マルチ
キャスト・ルーティングおよび出力サブポートへのレー
ト制御と、輻輳制御およびフロー制御と、追加のパフォ
ーマンス統計と、下記および付録の状態マシーン2、
3、9および10の説明により詳しく記述するその他の
機能とを供給する。
ートIP0〜IP5と6つの出力ポートOP0〜OP5
とを相互接続するための交換モジュールASXのブロッ
ク図が示されている。交換モジュールASXは、図1の
交換機構130を有する。ASXモジュールは、どの入
力ポートも1つ以上の出力ポートへ経路付けをおこなう
6×6ポート共有メモリ交換装置である。これは、出力
キューイング、マルチキャスティング、一段および多段
構成をサポートし、さらに非ブロック化ロスレス交換ノ
ード操作を可能にする。これは、マイクロプロセッサ・
インタフェース301を介して配列される。交換モジュ
ールASXは、セル・バッファに接続する6つの入力ポ
ート回路(302)および6つの出力ポート回路(30
3)を含んでいる。セル・バッファ・ユニット304
は、経路付けアービトレーション回路305と、構成可
能リンク・リスト306と、キュー処理装置307と、
バックプレッシャ処理装置308と、マイクロプロセッ
サ・インタフェース301とに接続している。経路付け
アービトレーション回路305とバックプレッシャ処理
装置308は、入力および出力ポートに相互接続してい
る。図1に示されるASX回路の6つの出力キューOP
0〜OP5は、セルバッファ304およびリンク・リス
ト306の中にあり、ポート・カードのABM回路と同
様に動作する。
ト1110と、3段交換ユニット(交換機構)1130
と、出力ポート・ユニット1150とを含む交換機ノー
ドが具体的に図示されている。図11に示されている交
換機ノードは、18×18のポート交換機構を供給す
る。入力ポート1110および出力ポート1150は、
図1の入力ポート110および出力ポート150と同じ
回路を用いて実装される。3段交換機構1130は、6
つの交換モジュールASXを含む第1ステージ(入力)
1131と、6つの交換モジュールAXBを持つ第2ス
テージ(クロスバー)1132と、6つの交換モジュー
ルASXを含む第3ステージ(出力)1133とを持っ
て実装される。第1ステージの6つの各ASXモジュー
ルは、3つの入力ポート・カードのいずれからも入力を
受け取ることができ、6つの第2ステージのAXBモジ
ュールのどれにもアクセス可能な3→6伸長機として構
成されている。第2ステージの6つの各AXBモジュー
ルは、6つの第3ステージのASXモジュールのどれに
もアクセス可能な6×6ポート・クロスバーで構成され
ている。第3ステージの6つの各ASXモジュールは、
3つの出力ポート・カードのいずれにも出力可能な6→
3集線装置として構成される。ASXモジュールは、図
3を参照して先に説明したものと同じである。
セッサ・ベースであり、6つの出力ポート402に相互
接続する6つの入力ポート401と、相互接続されたマ
イクロプロセッサ・インタフェース403と、バックプ
レッシャ処理装置404と、経路付けアービトレーショ
ン回路405とを含む。バックプレッシャ処理装置40
4および経路付けアービトレーション回路405は、そ
れぞれ410および420のパスを経由して、第1ステ
ージ1131および第3ステージ1133の交換モジュ
ールにもつながっている。AXBモジュールは、6×6
ポート・クロスバ相互接続装置である。AXBモジュー
ルの多くの機能は、ASXの機能と同様のものである。
しかしながら、バッファリングが利用されるのは入力4
01および出力402ポート・ユニットだけである。こ
のように、AXBモジュールは、内部のRAMストレー
ジを必要としない。
連し、1段(図1)または多段ATM交換システム(図
11)のいずれかの入力ポートから受信されたATMセ
ル(または同様のパケット)も、その交換機の出力ポー
トのマルチキャスト要求により定義されたどのセットに
も、可能な最小の数のストレージ・サイトと、交換機を
通る単一のパスで所望の出口(出力ポート)の全てに到
着するように交換する相互接続リンクを利用して分配さ
れる。この資源の最適使用を達成するため、所望の出口
のセットを定義するオリジナルのマルチキャスト要求D
は、交換機の相互接続リンクを通してミニマルツリー・
パスを構成する明示的なな経路のセットの1つもしくは
それ以上の部品に分解される。本発明によれば、これら
の最適経路要素の表現は、ストレージ制御機構およびリ
ンク割当機構を含む交換システムの制御構成要素が、こ
れを直接的に翻訳し要求されるシステム資源の最適使用
が達成できるものである。
ヘッダにリンクの明示的な出力ポートのビットマップ
(図5の521など)を含めるように変更することによ
って交換機構に入力された標準のATMセル(図5の5
00)を変更または拡張して、現在の位置から1段以上
の交換機構を通って、要求された出力ポートまで渡るよ
うにするものである。含まれるべき出力ポート・ビット
マップのパターンは、マルチキャスト・リクエスト−典
型的にはセル・ヘッダ(図5の501)中の仮想回線
(VC)アドレス(VPI,VCI)を参照することに
よる−で識別される翻訳テーブル(図9)ロケーション
から抜き出したものである。多段交換機構(図11な
ど)の場合、出力ポート・ビットマップは、全体の段数
の部分だけを通るツリーパスを識別してもよい。部分的
な各パスの終点で、ビットマップの既に通過した部分は
廃棄され、ビットマップの新しい部分が、ここでもVC
アドレスまたはその他の実装で決められたシステム固有
の接続情報を参照することにより抜き出され(または生
成され)付加される。この新しい部分的なパス・ビット
マップは、現在の交換機構ロケーションより、出力ポー
ト方向に向かって先のサブツリーの構成要素だけを表し
ている。この部分パス分解の階層的またはモジュール方
式テクニックにより、通過するトータルのパスは、どん
な一時点一地点で、交換機ノードまたはシステムのスト
レージと伝送の効率を損なうことなく、一度にセルに付
加できるであろうリンクやポートよりかなり多くのリン
クとポートから構成されているが、各ビットマップ・セ
グメントまたはサブツリー表現は少ないビット数で持つ
ことができる。
ち、交換機内のリンクおよび/またはポートの相互連結
の各ポイントにおいて、セルは、今度はそのパス内の各
前方のリンクへのアクセスのため格納されていてもよ
い。本発明では、このノードから前方に移動するリンク
の数とは無関係に、セルは各交換ノードごとに一回格納
される。これを達成するためのテクニックは、まず、セ
ルが加えられた参照カウント・フィールドで格納される
ことであり、この参照カウントは、そのセルが格納され
るノードから前方のリンクの数のビットマップ表現から
自動的に生まれるものである。次に、セルが格納される
ので、このノードから前方に通過するようにする各リン
クへの配信のためそれをキューイングするのに必要な情
報もまた、各入力リンクまたはポートからひとつのセル
をサーブするのに要する時間内で格納される。このマル
チキャスト・キューイング情報の並行ストレージは、交
換機のノードを入力するためにセル用に余地がある場
合、そのマルチキャスト・ツリー内のノードから前方の
リンクおよび/またはポートすべてへの配信が確実にな
されることを保障する。上記のインプリメンテーション
において、マルチキャスト・キューイング情報の並行ス
トレージは、次の2つの異なる方法で成し遂げられる。
は、完全に並列キューイング機構が、これらの要素のセ
ル・サービス時間内でセルと並行にセルのマルチキャス
ト目的地のすべてについての入力を行う。 2.低い帯域幅のシステム要素、特に出力の数が大きい
ものについては、ビットマップが、セルの格納と並行に
且つセル・サービス時間内で特別マルチキャスト・ステ
ージング・キュー内に格納される。セル・サービス時間
内で追加のタイムスロットが提供され、よって各ステー
ジング・キュー・エントリが格納されるマルチキャスト
目的地ビットマップにしたがって、マルチキャスト・ス
テージングから出力キューに多数のキュー・エントリが
行われる。各セル・サービス時間内のそのような追加の
タイムスロットを十分な数提供することにより、すべて
のセルがシステムから物質的に離れることのできる率を
超える率でマルチキャスト・エントリが行える。キュー
イング・ハードウエアのそのようなタイムシェアリング
により、低い帯域幅の要素についてインプリメンテーシ
ョン全体の節約が成し遂げられる。
における仮想接続のセットアップについて説明する。発
呼者のマルチキャスト要求に応じて(図14のステップ
1401)、交換システムは、マルチキャスト仮想接続
(VC)識別子を確立し、仮想接続(または翻訳)テー
ブル図9の900を初期設定し、各発呼者のVCに関連
する情報を格納および更新する。各VCテーブル・エン
トリは、具体的に、3つの連続したワード905〜90
7からなり、図9に示されたフォーマットを有する。特
定のポート・カードについて、仮想接続テーブルのサイ
ズは、ポートがサポートするように設計される最大数の
入力仮想接続の関数である。VCテーブル900に対す
るアドレス901はVC_indexおよびメモリ内の
テーブルのベース位置に対するポインタを用いて次のよ
うに計算される。
の情報を含むこのマルチキャスト仮想接続に関する情報
を格納するよう用いられる。
6ビット・ワイド)905は、セルが経路付けされるべ
き交換システムの出力ポートを示す。ユニキャスト・セ
ルについては、そのフィールド内の単一ビットのみが
「1」に設定され、マルチキャスト・セルについては、
多数のセルが「1」に設定される。ビット32から35
が部分カード0から15を出力するものを識別しなが
ら、個々のビット0から31は、それぞれ出力カードの
出力ポート0から31に対応する。
が、この仮想接続のための4つの遅延優先順位(0〜
3)のひとつを提供する。ここで0の値は、低相対的待
ち時間を有する。
2は、入力ポートに関連し、入力キューイング・ロジッ
クにより用いられ、このセルを格納する出力キュー(ポ
ート・カード上のアウト0〜アウト5)を識別する。ポ
ート・カード上では、ポート・ビットマップは、出力キ
ューを決定するためには用いられない。
3は、入力キューイング・ロジックにより使用され、交
換機能内のトラヒック輻輳を決定し、マルチキャスト・
セルをスイッチ機能へ送信する。
のヘッダ翻訳ルックアップ(HTL)テーブル(図7)
に対するアドレス(HXLU)を割り出し、htm_i
ndexを得るために用いられる。htm_index
から、ヘッダ翻訳(HT)テーブル(図6)に対するア
ドレスが得られる。HTテーブルは、接続ごとの発信ま
たは新たなVPI/VCIが記憶され、アクセスされる
ところである。16ビットの接続タグは、64Kまでの
出力VCをサポートする。HXLUデータ、HXLUフ
ォーマット、HTテーブル・データおよびHTテーブル
・フォーマットは、本明細書の後のセクションに記載さ
れている。
ステム(図1または図11)は、要求されるマルチキャ
スト接続の標準のATMセルを受ける準備が整う。ステ
ップ2402において、システムは図8のルックアップ
・テーブルLUT1、LUT2と、図8のHTテーブル
と、図7のHTLテーブルを確立する。ステップ140
3において、マルチキャスト・セルは、標準のATMフ
ォーマットにおけるシステムにより受け取られる。
ット110で受信された標準ATMセル500のフォー
マットについて説明する。ATMセル・フォーマット
は、5バイト(40ビット)長のATMヘッダ501
と、40バイト長のペイロードとを含む。ATMヘッダ
は、4ビットの基準フロー制御(GFC)と、8ビット
の仮想パス識別子(VPI)502と、16ビットの仮
想チャネル識別子(VCI)503と、3ビットのペイ
ロードタイプ識別子(PTI)と、1ビットのセル・ロ
ス優先順位(CLP)と、8ビットのヘッダ・エラー・
コントロール(HEC)とを有する。
ざまなステップは、本発明にしたがった有限状態マシー
ンにより実行される。これらのさまざまなマシーンの特
別な作動の詳細は、この明細の付録により詳しく記載さ
れている。1段ATM交換機の操作は、1401から1
411までのステップにより記述され、マシーン1から
3および7から11を利用する。多段ATM交換機は、
1401から1406,1412,1409から141
1までのステップを含み、付属に記載のすべてのマシー
ン1〜11を利用する。
される)では、ATMセルのヘッダは入力ポート・カー
ドにより修正される。入力ポート・ユニット110から
(図1のリンク120を通って)出力され、交換ユニッ
ト130に入力された修正されたフォーマットの出力セ
ルは、ローカル・ヘッダ523と、低標準ヘッダ524
と、ペイロードとを含むように520で示されている。
本発明によれば、標準ヘッダ501のVPIおよびVC
Iセグメントが用いられて、図8のルックアップ・テー
ブルLUT1およびLUT2と、図9のVC(翻訳)テ
ーブルと、図7のHTLテーブルと、図6のHTテーブ
ルとにアクセスし、ローカル・ヘッダを生成する。具体
的なローカル・ヘッダは、優先順位ビット(P)を含む
複数のセグメントと、接続タグ522と、出力ポート・
マップ521と、ルーティングのキュー(QR)と、サ
ービス特徴情報(NI、CI)、ポリシング情報(PO
L)と、Sビットとを含む。低標準ヘッダ524は、ヘ
ッダ翻訳プロセスの間に得られる標準ヘッダのGFC、
VCI、PTIおよびCLPセグメントを含む。ヘッダ
翻訳は、次のパラグラフに詳細に記述される。
びNNIインターフェイスで動作可能である。UNIイ
ンターフェイスについては、5ビットのサブポート部材
と、VPI502の8つの最小有効ビット(LSBs:
least significant bits)と、VCI503の14LS
Bとが、27ビットの潜在アドレス・スペースを創造す
る。NNIインターフェイスについては、追加の4つの
VPIビット(ATMセル500のヘッダのGFCビッ
ト)が31ビットの潜在アドレス・スペースを創造する
ために用いられる。
x)は、VCテーブル900(翻訳テーブルとしても参
照される)(図9)に対するVC_Addressを割
り出し、特定の仮想接続に関連する出力ポート・ビット
マップ905(マルチキャスト・ビットマップとしても
参照される)を得る。インデクシングには2つのレベル
が用いられる。UNIインターフェイスについては、第
1のレベルが、8Kまでの単一VPI接続のスペースに
対する各サブポートをマッピングする。NNIインター
フェイスについては、第1のレベルが64Kまでの単一
VIP接続のスペースに対する各サブポートをマッピン
グする。UNIおよびNNI両方のインターフェイスに
ついては、第2のレベルが64Kまでの仮想接続のスペ
ースに対する各VPI接続をマッピングする。図8は、
ルックアップ・テーブルLUT1およびLUT2を用い
て2レベル・インデクシングの例を示している。サポー
ト部材801は、アクセスLUT1_Addressと
して用いられ、テーブルLUT1からVP_Baseお
よびMAX_VPI番号を得る。(ATMセル500で
受け取られた)VPI502がVP_BaseとVP_
Base+MAX_VPIとの間に下がる場合、ATM
セルは受け入れられる。あるいは、受け入れられない。
VP_Base+VPI502は、テーブルLUT2に
対するアクセス・アドレス(LUT2_Addres
s)として用いられ、VP_Base、MAX_VC
I、VCI_Indexを得るために用いられる。受け
取られたVPI502がVP_Base+MAX_VC
Iよりも小さい場合、ATMセル500は、受け入れら
れる。または受け入れられない。
から得られた仮想接続VCテーブル・アドレス901
は、図9のVC(翻訳)テーブル900、ポリシング・
テーブル902および入力カウンタ903にアクセスす
るために用いられるVP_Base+VC_Index
である。
902は、翻訳テーブル900として同様にアクセスさ
れ、標準「UPC」操作のためのメモリと制御情報を提
供する。すなわち、セルをマーク付けまたは注目するた
めに用いられる。入力カウンタ903および出力カウン
タ904は、ポリシングの結果の統計を集めるために用
いられる。VC翻訳テーブル900は、VCテーブル・
アドレス901を用いて、出力ポート・ビットマップ9
05と、接続タグ908と、遅延優先順位911と、ル
ーティングのキュー(QR)フィールド912へ各仮想
接続のためのアクセスを提供する。
05は、本発明の例示的マルチキャスト接続のために、
相互接続する交換ユニット130を介して入力ポート1
02からマップを提供する。マルチキャスト接続のため
の翻訳テーブル900エントリが一度アクセスされる
と、ヘッダ翻訳を発生することができる。
0のサブポート・キューから読み込まれた出力セルのた
めのローカル・ヘッダ523および低標準ヘッダ524
を生成するために用いられる。ヘッダ翻訳は、図6に示
されたヘッダ翻訳(HT)テーブル600にアクセスす
ることにより発生する。ヘッダ翻訳(HT)テーブル6
00は、フィールド:P(ワード上の奇数パリティ)
と、R(予約された)と、S(VP交換フラッグ)と、
vpi4(GFC/VPIヘッダ・ビットを置き換える
か否かを示すための制御ビット)と、新たなVPI_4
(VPIの最も有効なビットMSB)と、新たなVPI
_8(VPIの8つの最小有効ビットLSB);新たな
VCI(16ビットと)からなる。
Iの値601は、呼セットアップの間に発信VCごとの
マイクロプロセッサによって図6のヘッダ翻訳(HT)
テーブルに格納された。「vpi4ビット」と呼ばれる
新たVPI/VCIの値が格納された制御ビット新たな
VPIの4MSBがいかにして処理されるかを決定す
る。VP交換フラグSとともにこれらの値およびATM
ヘッダ501は、図5の出力セル520のための新たな
修正されたヘッダ(ローカル・ヘッダ523および低標
準ヘッダ524)を生成するために用いられる。
ダ501から読み込まれ、出力セル520の低標準ヘッ
ダ524へ挿入される。Sビットは、(ATMヘッダ5
01に格納された)オリジナルのVCIまたは(HTテ
ーブル600に格納された)新たなVCIが発信低標準
ヘッダ524に挿入されるか否かを決定する。vpi4
ビットは、(ATMヘッダ501に格納された)GFC
フィールドまたは新たなVPI(HTテーブル600に
格納された新たなVPIの4MSBビット)が発信低標
準ヘッダ524のフィールド515に挿入されるか否か
を決定する。新たなVPI(HTテーブル600に格納
された新たなVPIの4LSBビット)の残りのビット
もまた、低標準ヘッダ524のフィールドに挿入され
る。
4を生成するには、2レベルのルックアップを介して、
適切なHTテーブル600エントリへアクセスしなけれ
ばならない。VCテーブル900のワード907の接続
タグは、図7のヘッダ翻訳ルックアップ(HTL)テー
ブルに対するインデックスとして用いられる。HTLテ
ーブル内のバードのアドレス、hxlu、は、次の式:
続タグと関連する図6のHTテーブル600内のhtt
_addressを指すインデックス(htm_ind
ex701)を格納する。htt_addressは、
ローカル・ヘッダ523および低標準ヘッダ524に格
納される得られた出力セルのためのSやvpi4ビット
と同様に、新たなVPIおよびVCIの値を得るために
用いられる。
レスは、次の式:
offset(マルチキャスト・アドレス・オフセット
としても参照される)は、ゼロと等しく画定される。マ
ルチキャスト・セルについては、多重ヘッダ(マルチキ
ャスト出力ポートごとにひとつ)は、連続メモリ位置に
格納される。マルチキャスト・セルの出力ポート接続ご
とに、適切なhtm_offsetが用いられる。ht
m_offsetは、マルチキャスト・ヘッダそれぞれ
にアクセスするために用いられる。64Kの出力VCを
サポートするには、メモリの64KのワードがHTLテ
ーブル700に必要である。
通して)出力され、出力ポート・ユニット150に入力
されるセルのフォーマットは、図5における540とし
て示される。セル540のフォーマットは、修正ローカ
ル・ヘッダ542(出力ポート・マップ・セグメントが
出力ポート・バックプレッシャ・マップで置換された状
態)と、低標準ヘッダと、ペイロードとを含む。出力ポ
ート・ユニット150から出力されるセルのフォーマッ
トは、図5における560で示される。セル560は、
新たなVPIセグメントを持ち、新たなVCIセグメン
トを持っても持たなくてもよいことを除けば、500で
示される標準ATMセルである。開示された実施例によ
れば、図6、7、8および9のテーブルは、すべてポー
ト・カードのALM集積回路のALMメモリに格納され
る。
130および出力ポート・ユニット150で行われるマ
ルチキャスト接続処理を記述する。処理の例として、出
力ポート101(すなわち、サブポート1またはポート
・カード1、出力ポート01)、104、203、20
4および402へのデリバリのためのマルチキャスト接
続リクエストと関連する入力ポート102(すなわち、
サブポート1,02)に到着したセルを考えよう。マル
チキャスト・セルのデリバリは、入力ポート102と要
求された出力ポートとの間に確立された仮想接続(V
C)を介して発生する。前述したように、ステップ14
01および1402において、最初にマルチキャスト接
続が確立されたとき、図1の交換システムは、発呼者の
マルチキャスト・リクエストに答えて、出力ポート・ビ
ットマップPBMや、キュー番号QNや、遅延優先順位
DLPや、接続タグなどのエントリを含むLUT1、V
C、HTLおよびHTテーブルを確立し、VPIおよび
VCI識別子をマルチキャスト接続の間に送られたセル
すべてと関連付ける。ステップ1403では、VPIお
よびVCI識別子は、入力ポート102が修正ヘッダ5
23および524をステップ1401で生成できるよう
にする。修正ヘッダ523および524で識別された出
力ポート・ビットマップ521は、交換ノードが入力ポ
ート102と識別された出力ポートとの間の所望の仮想
接続を確立できるようにする。
1、出力ポート01)のための出力ビットマップは、図
9のVCテーブル900の出力ポート・ビットマップ9
05におけるビット1における「1」とビット0,2−
31におけるすべての「0」とを有し、出力ポート・ビ
ットマップ905のビット32〜35は、2進数にコー
ド化され、出力カード1を示す「0001」となる。
されるATMレイヤ・マネジャ(ALM)およびATM
バッファ・マネジャ(ABM)回路により処理される。
本例では、ATMセルは入力ポート102に到着するの
で、ポートカード1のALM1およびABM1がATM
セルを処理する。
ては、各ATMセルは、代表的ペイロード・ビット・パ
ターン「1101」で、相互交換ユニット130を介し
て出力ポート・カード1、2および4に運ばれるはずで
ある。
おいて、セルが入力サブポート(たとえば、入力ポート
102)からポート・カード1へ入力されるとき、セル
はABMメモリに格納される(図10)。ABMメモリ
(図10)は、セルに関する情報を格納するために2つ
の別々のメモリ・セクション:つまりポインタ・メモリ
1010とセル・メモリ1020とを有する。それらは
それぞれ、入力セクション1011、1021および出
力セクション1012、1025に対応するエリアへさ
らに分割される。セルの格納アドレスは、利用可能なメ
モリ・アドレス(すなわち、フリー・リスト)のリンク
・リスト1001から得られる。セル・ベース上に配置
されたリンク・リスト1001は、セル・メモリ102
0の入力セクション1021内のセル・バッファにアク
セスするために用いられる。
は、リンク・リスト1001上の各セルを見失わないよ
うにする。インデックスは、物理的メモリ・アドレスで
はなく、テーブルへのオフセットである。これらのイン
デックスは、リンク・リストを形成するため連鎖されて
いる。各インデックスは、リンク・リスト内の次のエン
トリに対するポインタである。ポインタは、リンク・リ
スト1001のキュー・ポインタ・セクションに割り当
てられ、格納される。入力リンク・リスト・メモリ10
01内のポインタとセル・バッファ1023に格納され
たセルとの間には一対一対応が存在する。これは、与え
られたリストのヘッド・レジスタがセル・メモリに格納
されているセルのインデックスを格納するということで
ある。
ッダ523のワード521)は、ポインタ・メモリ10
10の入力ポート・ビットマップ・セクション1003
に格納される。
ート・カードを残すセルは、セル・メモリ1020から
読み込まれ、入力リンク・リストから離れる、つまりキ
ューから外される(decueued)。各タイムスロットにお
いて、入力セルはセル・メモリ1020に格納され、メ
モリからのセルは交換機構1130に送られる。
06(マシーン3により実行される)において、入力キ
ュー1001から取り除かれ、読み込み選択アルゴリズ
ムにしたがってタイムスロットごとに一度ずつ交換機構
1130に送られる。付属内のマシーン3として記述さ
れるマシーンで参照される本発明の読み込み選択アルゴ
リズムにしたがって、キューは、ラウンド・ロビン基準
にしたがって滞在される。キューが空の場合またはキュ
ー内のすべての遅延優先順位(Pr0〜Pr3)がバッ
クプレッシャ化された(マシーン3に詳細に記載されて
いる)場合、そのキューはその機会をのがし、その選択
ロジックによって飛ばされる。
される)がセルを出力した後、セルはステップ1407
(マシーン7により実行される)で記述されるように交
換機構により処理される。一段単一装置が実装される場
合、その装置のオペレーション、ステップ1407およ
び1408は、マシーン7および8で記述される(後述
する)ものと基本的に同一である。キュー・バックプレ
ッシャがクロスバー???プロセス(マシーン5、6お
よび7の一部として記述される)を介して間接的にでは
なく出力ポート・カードに直接信号が送られる。
ニット1130を介してルーティングをカバーしている
ので、VC対ルーティング・マップ・ルックアップ機能
は必要ない。相互交換ユニット1130内のオペレーシ
ョンは、比較的簡単であり、図10のABM回路メモリ
の前述のオペレーションと同様である。
る)では、質問内のセルが割り当てられる相互交換ユニ
ット1130の複数の出力キュー(Out0〜Out
5)のいずれにおいても、問題のそのセルの先の他のす
べてのエントリがサーブされたあと、マルチキャスト・
セルは入力ポート・ユニットのセル・バッファ1023
から抜き出され、格納された参照カウントはひとつずつ
減らされ、セルは図10で示された出力ポート・ユニッ
ト1150へそのキューに関するリンク1140を横切
って運ばれる。参照カウントについての減少操作がゼロ
の値を示した場合、これは、そのセルのすべてのキュー
・エントリがサーブされたことを示し、相互交換ユニッ
トにおける関連セル・バッファはフリーであると印付け
される。
は、初期のルーティング・ビットマップのみが入力ポー
トを介して延在し、交換ステージ1130と相互接続す
る。したがって、出力ポート・ユニットに対するエント
リ上で、そのユニットのVC対マップ・ルックアップ回
路(すなわち、LUT1、LUT2およびTRテーブ
ル)に対して2回目のリファレンスが行われなければな
らない。
イングの概略を説明する。ステップ1409(マシーン
9により実行される)において、交換機構1130から
出力ポート・カードを入力するセルは、それらが伝送さ
れるまで、セル・メモリ(たとえば、図10の102
5)の出力セクションに格納される。出力セルは、キュ
ーごとに優先順位リンク・リストで32の出力サブポー
ト・キューへ構成される。各リンク・リストは、異なる
遅延優先順位に対応する。
らのキュー番号QNおよび遅延優先順位DLPは、出力
キューのひとつと得られたセルの4つのリストのうちの
ひとつを識別し、適切な出力リンク・リスト1004上
のセルをキューに入れるために使用される。
ポインタ・スキームが用いられる。インデックス・ペア
(IP)と呼ばれる小さなブロックのインデックス値
は、リンク・リスト551を形成するために連鎖され
る。各IPは、次の2つのフィールドを含む: ●セル・インデックス セル・データの最初のワード
に対するインデックス ●次のインデックス リンク・リスト内の次のエント
リに対するポインタ IPは、セル・バッファ1023とは別に出力IPメモ
リ1051に割り当てられ、格納される。これは、IP
に対する得られたリスト・ポイントのヘッド:ひとつの
インデックスはセルの位置を提供し、もう一方のインデ
ックスは次のIPの位置を提供することを意味する。こ
れは、IPs(IPフリー・リスト)用とセル(出力フ
リー・リスト)用の2つのフリー・リストが必要であ
る。出力ポートの出力キューイングは、図10の出力ポ
インタ・メモリ1012と出力セル・メモリ1025を
用いる。
用に次のデータを含む: ●IPフリー・リスト(出力IPメモリ1051に格納
されている) ●出力フリー・リストおよびマルチキャスト・フリー・
リスト(出力リンク・リスト・メモリに格納されてい
る) ●出力リスト(32個のキュー×4=128個のサブポ
ート・リスト;出力IPメモリ1051に格納されてい
る) ●出力ヘッダ翻訳オフセット(出力ヘッダ翻訳オフセッ
ト・テーブル1052に格納されている) ●サブポート・マルチキャスト・ビットマップ/マルチ
キャスト・カウンタ(セル・メモリに格納される出力セ
ルごとにひとつ;サブポート・マルチキャスト・ビット
マップ・エリア1054に格納されている) ●ラウンド・ロビン・スケジュール(1005に格納さ
れている)
051は、IPフリー・リストと、さまざまな出力サブ
ポートの全実行中のキュー・エントリとを含む。インデ
ックス・ペア(IP)フリー・リストは、出力IPsを
格納するように規定されるポインタ・メモリ1010の
1051内のインデックス・ペア(セル・インデックス
およびリンク・ポインタ)のリンク・リストである。そ
のリストは、リスト内の最初と最後のエントリをそれぞ
れ指すヘッド・レジスタとテイル・レジスタとからな
る。出力IPは2つのワードからなる。第1のワード
は、セル・インデックスであり、第2のワードは、次の
インデックスである。セル・インデックス・フィールド
は、セル・メモリ1020内の32Kまでの出力セルの
アドレスを決めるに十分な15ビットである。最初のフ
リー・アドレスは、出力IPフリー・リストのヘッド・
レジスタ内に格納される次のインデックスの値から求め
られる。フリー・リストから得られ、さまざまなサブポ
ート出力キューにリンクされたIPsは、出力セル・メ
モリ1025内の格納セルのセル・インデックスで修正
される。よって、さまざまなサブポート・キュー上のい
くつかのエントリは、すべて同じセル格納ロケーション
を参照する。
出力フリーとマルチキャスト・ステージング・リンク・
リストとを両方含む。出力フリー・リストは、ユニキャ
ストおよびマルチキャスト・セルに用いられるポインタ
・メモリ内のフリー・ブロックのリンク・リストであ
る。フリー・リストは、リスト内の最初と最後のエント
リをそれぞれ指すヘッド・レジスタとテイル・レジスタ
からなる。マルチキャスト・ステージング・リンク・リ
スト・エントリは、あるワード−次のインデックスポイ
ンタからなる。次のインデックス・ポインタは、セル・
メモリ内の32Kまでのマルチキャスト・セルのアドレ
スを決めるに十分である。優先順位ごとにひとつのマル
チキャスト・リストはそれぞれ、リスト内の最初と最後
のセルをそれぞれ指すヘッド・レジスタとテイル・レジ
スタからなる。
ュー(たとえばSub0)へセルをリンクする場合、サ
ブポート・キューと関連するオフセットは1052に格
納される。オフセットは、ヘッダ翻訳の間マルチキャス
トの特別なレッグのヘッダ翻訳エントリを求めるために
用いられる。出力IPメモリ1052におけるセル・イ
ンデクス・ペア(IP)ごとにひとつのヘッダ翻訳オフ
セットが存在する。
ビットが出力ポート・カード上のサブポートに対応する
32ビットからなる。各入力VC接続は、関連接続タグ
およびサブポート・ビットマップ1054を有する。サ
ブポート・ビットマップ1054は、VC接続がセット
アップする時にポート・カード・マイクロプロセッサに
より書き込まれる。セルが交換機構1130から到着し
たあと、受信されたセルが書き込まれる出力サブポート
・キューを決定するためにアクセスされる。特定の接続
のためのサブポート・ビットマップは、接続に対応する
接続タグ・データを用いて1054に位置決めされる。
ユニキャスト・セルについては、サブポート・ビットマ
ップ1054のたったひとつのビットが設定され、セル
は対応するサブポート・リストに付加される。サブポー
ト・マルチキャストについては後のパラグラフで記述す
る。
行される)では、マルチキャスト・セルがマルチキャス
ト・リストのヘッドに行く場合、サブポート・マルチキ
ャスト・ビットマップ1054は、セルのコピーが予定
されている場所を決定するために検索される。セル・メ
モリ1020内のマルチキャスト・セルは、それぞれ、
ポインタ・メモリ1005に格納された関連サブサポー
ト・マルチキャスト・ビットマップ1054を有する。
サブポート・マルチキャスト・ビットマップがマルチキ
ャスト・キューのヘッドでエントリにより読み込まれる
と、マルチキャスト・アドレス・オフセットはその場所
に格納される。セル・メモリ内の出力セルは、それぞ
れ、セルの多くのコピーがいかにして作られるかを決定
する単一の5ビット(32カウント)マルチキャスト・
カウンタ1055と関連している。ユニキャスト・セル
が交換機構から受け取られ、セル・メモリに書き込まれ
た場合に、マルチキャスト・カウントは、「1」に初期
化される。マルチキャスト・セルが交換機構から受け取
られた場合、マルチキャスト・カウンタは、サブポート
・マルチキャスト・ビットマップがマルチキャスト・キ
ューにより読み込まれ、スキャンされる前には初期化さ
れない。得られたセルのマルチキャスト・カウンタ10
55は、セルがサブポート・キューから読み込まれるご
とに減少される。マルチキャスト・カウントが0と等し
い場合、マルチキャスト・セル・ロケーションは出力フ
リー・リストに移動される。リンク・リスト1004内
の次のマルチキャスト・セルはマルチキャスト・リスト
のヘッドへ行く。
ンタ・メモリ1010内の1005に格納される複数の
エントリからなる。タイムスロットごとに1エントリが
読み込まれる。
サブポート・キューから取り除かれ、出力サブポートへ
送られる。読み取り選択アルゴリズムは、前述の入力側
と同様である。しかしながら、厳密な順番でキューをサ
ーブする代わりに、キューはさまざまな長さの重みづけ
されたラウンド・ロビン・スケジュール1005を用い
て処理される。テーブル内の各エントリは、「読み込ま
れるセルなし」の値と同様、このタイムスロットを読み
込むためにサポート番号を指定する。
がスケジュールに現われる周波数により決定される。4
61の具体的なスケジュール長さ(L)は、1.5Mb
psステップで1.5Mbpsから622Mbpsまで
のデータ転送率を許容する。特定のサブポート・キュー
を参照する(referencing)するエントリの数をN、合
計のスケジュール長さをLとすると、可能な速度は、次
の式:
みづけされたラウンド・ロビン・スケジュールを用い
て、入力側と全く同様の方法でサブポート・キュー内で
サービスされる。560で示されるサブポートからの出
力セルのデータ・フォーマットは、VPIが新しいこ
と、VCIが新しくてもそうでなくともよいことを除け
ば入力セルのデータ・フォーマットと同一である。サブ
ポート・マルチキャスト・オペレーションは、次のよう
に進行する。
ついて、ポインタ・メモリ510に記憶されたサブポー
ト・ビットマップにアクセスするために接続タグが用い
られる。サブポート・ビットマップにおける1個以上の
ビットが「1」に設定される場合、受け取られたセル
は、マルチキャスト・セルである。セルは、他の仮想接
続のユニキャスト・セルとともに介在ベース上の適切な
サブポート・キューすべてに順次に伝送されるまで、特
定のマルチキャスト・キュー上に一時的に格納される。
ロットごとに、2つのセルをキューに入れ、ひとつのセ
ルをキューから外す十分な能力を有すると仮定する。マ
ルチキャスト・キュー上で待っているいくつかのセルが
存在する場合、キューに入れられたセルのひとつをマル
チキャスト・キューから取りだし、適切なサブポート・
キューに送る。フルロード状態で、新たなユニキャスト
がタイムスロットごとに到着する場合、これにより特定
のサブポート・リスト上のユニキャスト・セルと1:1
で介在されたマルチキャスト・セルを生じる。もちろ
ん、アイドル・セルが交換機構から受け取られた場合、
マルチキャスト・セルのひとつに置き換えることができ
る。得られたセルは、サブポート・ビットマップに指定
された予定されたサブポートに書き込まれるまで、マル
チキャスト・キューのヘッドに残る。マルチキャスト・
セルは32までのサブポート・キューに書き込まれるこ
とが可能なので、そのセルについて、それらのセル・イ
ンデックス・フィールドにおいてどれも同じ値を有す
る、すなわちセル・メモリ内の同じセルを指す32個の
異なる出力IPが存在する。セルが各サブポート・キュ
ーに書き込まれた場合、マルチキャスト・リストのヘッ
ドから取り除かれ、マルチキャスト・リストのヘッド・
レジスタが更新される。
いて、図10の右上の出力ポート・ユニットは、ポート
101および104用のビットマップ表現つまり「10
01」を生じる。上述のパラグラフ2に記述された低パ
フォーマンス要素について、第2のインプリメンテーシ
ョンとしてこのケースを引用する。オリジナルの翻訳
(入力ポート・ユニット内)により、有効なルーティン
グ・マップ・エントリの存在によって、セルは出力ポー
ト・ユニットのセル・バッファ内のフリーな場所に格納
されるが、この場合、マルチキャスト・ルーティング・
ビットマップはなく、マルチキャスト・ビットマップ内
の数「1」と等しい参照カウントを有する。
ルーティング・ビットマップとセル・ストレージ・バッ
ファに対するポインタとを含むエントリが出力ポート・
ユニットのマルチキャスト・ステージング・キューに入
力される。一般的に、このステージング・キューは、F
IFOキューでもある。マルチキャスト・エントリがス
テージング・キューのヘッドに行くと、出力ポート・ユ
ニット・ロジックは、1回に1つずつ、それぞれセル・
ストレージ・バッファに対するポインタのコピーととも
に、最終出力キュー(例のライン101および104)
へ分配する。マルチキャスト・ステージング・キューの
出力に十分早いサービス速度を供給することにより、制
御ロジックは、最終の出力ポートへのデリバリ速度より
も早い速度でマルチキャストのすべてのコピーを提供す
ることができる。このたった2つのスピードアップ要素
は、最終出力ポートを介しておそらく分配されるマルチ
キャスト・リクエストのどの組合せにおいてもセル入力
においてこの目的を達成するに十分である。
が出力ポートでサービスされるので、2つのコピー(例
の101と104)は取り除かれ、セル・バッファ参照
カウントは減少されるであろう。そして、上述したよう
に、セル・バッファ参照カウントがゼロになった場合
は、セルはフリーと印付けされる。
および1130)のロスレス・オペレーションを確実と
し、いずれの出力ポートもオーバーロード状態によるセ
ル・メモリの不均衡なシェアを持たないようにするため
に、バックプレッシャが利用される。バックプレッシャ
は、各キューの遅延優先順位に選択的に付与される。各
タイムスロットごとに、キュー・リストに割り当てられ
た最大数のメモリ位置は、動的に更新される。いずれか
のリストのサイズがその算出された論理限界を超える場
合、そのキュー・リストに応じたバックプレッシャ状況
ビットが主張される。調整的に、状況ビットはバックプ
レッシャ・ビットマップとして参照される。各キュー・
リストのバックプレッシャ状況は、特別キュー・リスト
からのセルが交換機構の次のステージまたは出力ポート
へ伝送されるべきか否かを示す。バックプレッシャ・ビ
ットマップは、出力ポート・カード1130の出力側か
ら第3ステージ・モジュール1133へ;第3ステージ
・モジュール1133から第2ステージ・クロスバー・
モジュール1132へ;第2ステージ・モジュール11
32から第1ステージ・モジュール1131へ;第1ス
テージ・モジュール1131から出力ポート・カード1
110の入力側へ輻輳フィードバックを提供する。マシ
ーン11で実行されるステップ1411において、テー
ブル6および7に記述された接続タグおよび出力・オフ
セットに基づいて出力セル・ヘッダが翻訳される。
いられた3つのタイプのバックプレッシャ機構について
記述する。これらのバックプレッシャ機構は、実際の物
理的連結性パスではなく論理的パスを示す。たとえば、
第1のステージ・モジュールからポート・カードの入力
側への実際の物理的接続は存在しない。
ッファのオーバーフローの防止は、2つのパートで行わ
れる。第1のパートでは、バックプレッシャ情報が第3
ステージ・モジュール1133から各第2ステージ・ク
ロスバー・モジュール1132へ伝送される。第2のパ
ートでは、第2ステージが後のパラグラフで記述される
ように、第1のステージ・モジュール1131と通信す
る。
・モジュール1133は、どのレコードのキュー(Q
R.)が現在の動的論理限界を超えたかを確かめる。得
られた論理限界を超えたリストに対応するビットはバッ
クプレッシャ・ビットマップに設定される。各モジュー
ル1133からのバックプレッシャ・ビットマップは、
専用のパスにより各クロスバー・モジュール1132へ
直接搬送るされる。18×18ポート交換機構1130
を考える。3つの出力ポートをサポートするよう構成さ
れたモジュールのためのバックプレッシャ・ビットマッ
プ・フォーマットが図12に示されている。したがっ
て、各出力モジュールは、図11の各クロスバー・モジ
ュール1132へ12ビットの情報を伝送する。その結
果、各クロスバーは、タイムスロットごとに一回、18
までの出力ポートに対応する完全なバックプレッシャ・
ビットマップを受ける。
3におけるバッファのオーバーフローを防止するため、
または、クロスバー・モジュール1132における出力
回線争奪を避けるために、第2ステージ・モジュール1
132から第1ステージ・モジュールへのバックプレッ
シャが主張される。第2から第1ステージのフィードバ
ックは、専用のパスを介して搬送される。第2ステージ
へ次のフィードバック:アクセプト;第3ステージ・モ
ジュールにおけるバッファ・フル;第2ステージ・モジ
ュールで利用できない出力ラインを提供する。
におけるバッファのオーバーフローを防止するために、
第1ステージ・モジュール1131から入力ポート・カ
ード1110へのバックプレッシャーが主張される。バ
ックプレッシャの適用は、リンク・リスト(ALカウン
タ)のサイズが算出された論理限界を超えるか否かに基
づいて行われる。フィードバックは、得られた入力ステ
ージ・モジュールへ直接接続されたライン・カードの入
力側に搬送される。
きる。まず、バックプレッシャ・ビットマップが第1ス
テージ・モジュールからバンドの外の対応する第3ステ
ージ・モジュールへ伝送される。各入力ステージ・モジ
ュールは、図13に示されたように、それを扱う18の
キューについてバックプレッシャ・ビットマップを保持
する。一面構造において、各第1ステージ・モジュール
1131は、バックプレッシャ情報を専用のパスを介し
てひとつの第3ステージ・モジュール1133へつな
ぐ。
ジ・モジュールは、各面からバックプレッシャ・マップ
を取り、情報を発信ATMセルのポート・ビットマップ
に多重化する。出力モジュールは、2つのタイムスロッ
トごとに順次にポート0〜8および9〜17に対応する
ビットマップを出力する。ポート0〜8に対応するビッ
トマップが発信ATMセルに伝送される場合、バックプ
レッシャ・マップ同期ビットは「1」に設定される。あ
るいは、ビットは「0」に設定される。得られたポート
・カードに予定されるセルがない場合は、アイドル・セ
ルがそのポート・カードへバックプレッシャ・ビットマ
ップを運ぶために生成される。
側 各出力ポート・カードはまた、ポート・カード1110
の入力側から交換機構へ伝送されるセルを介して、帯域
内の(in-band)交換機構1130のその対応する第3
ステージ・モジュール1133へ4ビットのバックプレ
ッシャ状況を各遅延優先順位ごとにひとつずつ供給す
る。4ビットの情報は、遅延優先順位0からはじまり、
遅延優先順位3で終わるように、4つのタイムスロット
のコースを通って順次伝送される。出力バックプレッシ
ャ同期ビット(3)は情報に伴う。遅延優先順位「0」
が送られた場合、それは「1」に設定される。あるい
は、それは「0」に設定される。第1ステージ・モジュ
ールは、着信ATMセルから2ビットのバックプレッシ
ャ情報をはぎ取り、専用のパスを介して対応する第3ス
テージ・モジュール1133に出力ポート・カード・バ
ックプレッシャ状況の第1ステージ出力側にそって情報
を搬送する。入力ポート・カードが交換機構に予定され
るセルを持たない場合、ABMは、交換機構へ遅延優先
順位バックプレッシャ情報を運ぶためアイドル・セルを
生成する。
のパラグラフ1で参照された高パフォーマンスのインプ
リメンテーションについて説明する。付随のルーティン
グ・ビットマップを伴うマルチキャスト・セルは、その
入力ポート・ユニットから相互接続リンクをサーブする
ためにスケジュールに組まれた特定の時間(ひとつもし
くはそれ以上のクロック間隔、連続の必要はない)で入
力バスに現われる。この指定された時間の間に、セル
は、マルチキャスト・ルーティング・ビットマップでは
なく、そのビットマップにセットされたビットの数の参
照カウントで、相互接続交換ユニットのセル・バッファ
におけるフリーな位置にコピーされる。コピーと並行し
て、ビットマップのビットは、ビットマップで識別され
且つ内部リンクおよびセルが最終的に運ばれるであろう
出力ポート・ユニットと関連するそれらのキューにおけ
る並列キューイング・オペレーションを開始するために
用いられる。このようにして並列ハードウエアおよび並
行オペレーションを提供することにより、システムの最
高スループット要素のクロック速度を減少することがで
きる。
つさらに特定したインプリメンテーションが添付の付録
に表現されている。付録は、本発明の機能を共に実行す
る11の処理マシーンそれぞれについての動作シーケン
ス(高レベル類似コード・フォーマット)を記述する。
その記述の目的により、マシーンは、明確なプログラム
・シーケンスにおいて入力から出力まで実行するコント
ローラとして規定されている。マシーンは、状態レジス
タおよび組合せロジックを用いて既知の有限状態マシー
ンとして実装される。データがさまざまな長さの時間で
バッファに記憶される場合、バッファはマシーンに対す
る出力、そしてその後、入力として役立ち、いずれかの
側の「シーケンサー」は別の機械としてもっとも容易に
理解される。
する前に、記述されたマシーンすべてに関する2・3の
一般的説明をする。動作シーケンスは、既知の高レベル
プログラム制御文(たとえば、if、then、els
eなど)を使用する。特別な機能やプログラム文の適用
を説明するコメントには、最初に「//」をつける。た
とえば//これはコメントである。
間のデータの流れは、図1、3、4およびその他の図面
を伴い図11に示された多段ATM交換の実施例に特別
に関連して記述される。
行われる(図11の入力ポートユニット1110のAB
M0からABM17についての)ALM入力オペレーシ
ョンの動作シーケンスを記述する。
ルごとに(図11の入力ポート・ユニット1110のA
BM0からABM17についての)ABM入力バッファ
の挿入の動作シーケンスを記述する。
入力ポート・ユニット1110のABM0からABM1
7についての)ABM入力バッファの取りだし(unload
ing)の動作シーケンスを記述する。
11のASX入力モジュール0〜5それぞれについて
の)第1ステージASX交換入力バッファの挿入の動作
シーケンスを記述する。
について(それらの4つの優先順位レベルを超えて)
(図3にともに関連して図11のASX入力モジュール
0〜5それぞれについての)第1ステージASX交換入
力バッファの取りだしの動作シーケンスを記述する。
環的に、且つその点から「ランダム」な順番に、各入力
ポートごとに(図4にともに関連して図11のAXBク
ロスバー0〜5それぞれについての)中央ステージAX
Bクロスバー交換装置の動作シーケンスを記述する。
に(図3にともに関連して図11の各ASX出力モジュ
ール0〜5についての)第3ステージASX交換出力バ
ッファの挿入の動作シーケンスを記述する。
に(図3にともに関連して図11の各ASX出力モジュ
ール0〜5についての)第3ステージASX交換出力バ
ッファの取りだしの動作シーケンスを記述する。
受け取られたセルごとに(図3にともに関連して図11
の出力ポート・ユニット1150のABM0からABM
17についての)ABM出力バッファの挿入の動作シー
ケンスを記述する。
ケンスにおいて、出力サブポートごとに(図3にともに
関連して図11の出力ポート・ユニット1150のAB
M0からABM17についての)ABM出力バッファの
取りだしの動作シーケンスを記述する。
可能なセルごとに(図3にともに関連して図11の出力
ポート・ユニット1150のABM0からABM17に
ついての)ALM出力の動作シーケンスを記述する。
理の適用の具体例に過ぎない。他の構成や方法が、本発
明の趣旨および範囲を逸脱することなく当業者により実
現されることも可能である。
である。
である。
インデクシングの一例を示す図である。
た翻訳、ポリシングおよびヘッダ翻訳テーブルを示す説
明図である。
用いる多段式ATM交換機を示す図である。
を示す図である。
図である。
を示す図である。
Claims (15)
- 【請求項1】 自己ルーティング多段ネットワークを介
して接続可能な複数の入力ポートのうちの1つで受信さ
れた入力セルを、複数の出力ポートのうち1またはそれ
以上の出力ポートへマルチキャストする装置であって、
該装置は、 データ・ペイロードと、入力セルが出力されるべき該ネ
ットワークの出力ポートの集合を識別する情報とを含む
該入力セルを、該ネットワークの第1のステージ(11
31)の入力ポートの1つで受信する手段(302)
と、 識別された出力ポートのすべてに該入力セルが到達でき
るように、該入力セルの単一のコピーが出力されるべき
該ネットワークの第1のステージの第1の出力ポート
(303)の数を決定する手段(304−308)と、 該ネットワークの該第1のステージの該決定された数の
該第1の出力ポート(303)へ該入力セルの単一のコ
ピーをルーティングする手段(305)とからなり、 該識別されたネットワーク出力ポートの集合に対し、該
決定する手段は、該入力セル情報のみを用いて、該入力
セルが出力されるべき該識別されたネットワーク出力ポ
ートの集合を決定し、そして該ネットワークの1又はそ
れ以上の追加の従属型ステージが該ネットワークを介し
て単一のパスで該識別された出力ポートの集合の全てに
該入力セルをさらにルーティングするよう、該入力セル
の単一のコピーが出力されるべき該ネットワークの該第
1のステージの第1の出力ポートの最小数を決定するも
のであり、該最小数は、該入力セルが出力されるべき該
識別されたネットワーク出力ポートの集合よりも少ない
ことを特徴とする装置。 - 【請求項2】 請求項1に記載の装置において、該識別
情報は、該識別されたネットワーク出力ポートの集合を
識別するビットマップ・セグメントを含むことを特徴と
する装置。 - 【請求項3】 請求項2に記載の装置において、該ネッ
トワークは少なくとも2つの縦続型ステージを含み、該
2つの縦続型ステージの各々が該第1のステージと同じ
手段を用いて実装されており、該ビットマップ・セグメ
ントを第1のステージで用いて第1の出力ポートの最小
数を識別し、そして該ビットマップ・セグメントの一部
を第2のステージで用いて入力セルを受信する第2のス
テージの1またはそれ以上の出力ポートを識別すること
を特徴とする装置。 - 【請求項4】 請求項2に記載の装置において、該ネッ
トワークは少なくとも2つの縦続型ステージを含み、該
縦続型ステージの各々が第1のステージと同じ手段を用
いて実装されており、該ビットマップ・セグメントの第
1のサブセットを第1のステージで用いて第1の出力ポ
ートの最小数を識別し、そして、該ビットマップ・セグ
メントの第2のサブセットを第2のステージで用いて入
力セルを受信する第2のステージの1またはそれ以上の
出力ポートを識別することを特徴とする装置。 - 【請求項5】 請求項1に記載の装置において、該識別
情報は、該識別されたネットワーク出力ポートの集合と
コントロール・セグメントとを識別するビットマップ・
セグメントを含み、該ネットワークは少なくとも2つの
ステージを含み、該ビットマップ・セグメントを第1の
ステージで用いて第1の出力ポートの最小数を識別し、
そして第2のビットマップセグメントが該コントロール
・セグメントを用いて発生し、そして該第2のビットマ
ップセグメントを該第2のステージで用いて該第2のス
テージの出力ポートを識別することを特徴とする装置。 - 【請求項6】 請求項5に記載の装置において、該第2
のステージは複数のセクションを含み、該コントロール
・セグメントは、該第2のステージのセクションの各々
の出力ポートを一義的に識別する接続タグであることを
特徴とする装置。 - 【請求項7】 請求項1に記載の装置において、該装置
はさらに、 該ネットワークの1またはそれ以上のステージに位置す
る利用可能なセル・バッファにデータ・ペイロードを格
納する手段と、 少なくとも1つが該出力ポートの各々のためである、複
数のリンク・リスト出力キューとを含むことを特徴とす
る装置。 - 【請求項8】 請求項1に記載の装置において、該ネッ
トワークの1またはそれ以上のステージは、 利用可能なセル・バッファにデータペイロードを格納す
る手段と、 少なくとも1つが該出力ポートの各々のためである、複
数のリンク・リスト出力キューと、 入力セルが出力されるべきポートの数に等しい数を格納
する、該セル・バッファと関連する参照カウンタと、 ためにビットマップ・セグメントを翻訳してデータ・ペ
イロードが運ばれるべき出力ポートを識別し、そして、
1またはそれ以上のリンク・リスト出力キューにエント
リを生成する手段と、 対応するリンク・リスト出力キューにある該エントリに
よって決定されたシーケンスに従って、該識別された出
力ポートの各々に、データ・ペイロードの1つのコピー
を伝送する手段と、 リンク・リスト出力キューの各々において、該ペイロー
ドが該識別された出力ポートに出力されるときにはそこ
からエントリを削除して参照カウンタを1つずつ減ら
し、そして該参照カウンタが零に等しいときには該セル
・バッファを利用可能とする手段とを含むことを特徴と
する装置。 - 【請求項9】 請求項7に記載の装置において、該出力
ポートの各々に別々のメモリが提供されており、そし
て、該リンク・リスト出力キューへのエントリが並行し
て行われることを特徴とする装置。 - 【請求項10】 請求項2に記載の装置において、該ビ
ットマップ・セグメントが別々のキューへ置かれてお
り、そして、入力セルの受信速度と等しいかそれよりも
速い速度で該エントリがなされることを特徴とする装
置。 - 【請求項11】 請求項7に記載の装置において、該リ
ンク・リスト出力キューへのエントリが、入力セル受信
速度を出力ポートの数で乗じたのと等しい速度で生じる
ことを特徴とする装置。 - 【請求項12】 請求項1に記載の装置において、少な
くとも1つの出力ポートは複数のリンク・リスト出力キ
ューを含み、そして、該少なくとも1つの出力ポートに
対する単独でリンクされたリスト出力キューの各々の処
理は独立していることを特徴とする装置。 - 【請求項13】 請求項1に記載の装置において、該処
理が、入力セルに含まれるヘッダ・データによって決定
される優先順位に基づくことを特徴とする装置。 - 【請求項14】 請求項1に記載の装置において、該装
置はさらに、受信されたユニキャスト入力セルに対する
別個のリンク・リスト出力キューと、受信されたマルチ
キャスト入力セルに対する別個のリンク・リスト出力キ
ューとを含むことを特徴とする装置。 - 【請求項15】 多段ネットワークを介して接続可能な
複数の入力ポートのうちの1つで受信される入力セル
を、複数の出力ポートのうちの1またはそれ以上の出力
ポートへマルチキャストする方法において、該方法は、 (a)データ・ペイロードと、入力セルが出力されるべき
該ネットワークの出力ポートを識別する情報とを含む該
入力セルを、該ネットワークの第1のステージ(113
1)の入力ポートの1つで受信(302)する段階と、 (b)識別された出力ポートのすべてに該入力セルが到達
できるように、該入力セルの単一のコピーが出力される
べき該ネットワークの第1のステージの第1の出力ポー
ト(303)の数を決定(304−308)する段階
と、 (c)該ネットワークの該第1のステージの該決定された
数の第1の出力ポート(303)へ該入力セルの単一の
コピーをルーティング(305)する段階とからなり、 該識別されたネットワーク出力ポートの集合に対し、該
決定する段階は、該入力セル情報のみを用いて、該入力
セルが出力されるべき該識別されたネットワーク出力ポ
ートを決定し、そして該ネットワークの1又はそれ以上
の追加の従属型ステージが該ネットワークを介して単一
のパスで該識別された出力ポートの集合の全てに該入力
セルをさらにルーティングするよう、該入力セルの単一
のコピーが出力されるべき該ネットワークの該第1のス
テージの第1の出力ポートの最小数を決定するものであ
り、該最小数は、該入力セルが出力されるべき該識別さ
れたネットワーク出力ポートの集合よりも少ないことを
特徴とする装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/584,935 US5689506A (en) | 1996-01-16 | 1996-01-16 | Multicast routing in multistage networks |
US08/584935 | 1996-01-16 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH09238149A JPH09238149A (ja) | 1997-09-09 |
JP3443264B2 true JP3443264B2 (ja) | 2003-09-02 |
Family
ID=24339363
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP00530897A Expired - Fee Related JP3443264B2 (ja) | 1996-01-16 | 1997-01-16 | 多段式ネットワークにおける改良されたマルチキャスト・ルーティング |
Country Status (4)
Country | Link |
---|---|
US (1) | US5689506A (ja) |
EP (1) | EP0785699B1 (ja) |
JP (1) | JP3443264B2 (ja) |
DE (1) | DE69726995T2 (ja) |
Families Citing this family (141)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5822540A (en) | 1995-07-19 | 1998-10-13 | Fujitsu Network Communications, Inc. | Method and apparatus for discarding frames in a communications device |
US6147996A (en) | 1995-08-04 | 2000-11-14 | Cisco Technology, Inc. | Pipelined multiple issue packet switch |
JPH0955749A (ja) * | 1995-08-14 | 1997-02-25 | Fujitsu Ltd | セル交換機におけるルート選択方法 |
US6182224B1 (en) | 1995-09-29 | 2001-01-30 | Cisco Systems, Inc. | Enhanced network services using a subnetwork of communicating processors |
US6091725A (en) | 1995-12-29 | 2000-07-18 | Cisco Systems, Inc. | Method for traffic management, traffic prioritization, access control, and packet forwarding in a datagram computer network |
US6035105A (en) | 1996-01-02 | 2000-03-07 | Cisco Technology, Inc. | Multiple VLAN architecture system |
US5917819A (en) * | 1996-04-26 | 1999-06-29 | Cascade Communications Corp. | Remapping of ATM cells for multicast transmission |
US6085101A (en) * | 1996-05-17 | 2000-07-04 | Telcordia Technologies, Inc. | Communications network having a multicast capability |
US6308148B1 (en) | 1996-05-28 | 2001-10-23 | Cisco Technology, Inc. | Network flow data export |
US6212182B1 (en) * | 1996-06-27 | 2001-04-03 | Cisco Technology, Inc. | Combined unicast and multicast scheduling |
US6434120B1 (en) | 1998-08-25 | 2002-08-13 | Cisco Technology, Inc. | Autosensing LMI protocols in frame relay networks |
US6049546A (en) * | 1996-10-15 | 2000-04-11 | At&T Corporation | System and method for performing switching in multipoint-to-multipoint multicasting |
US6229812B1 (en) * | 1996-10-28 | 2001-05-08 | Paxonet Communications, Inc. | Scheduling techniques for data cells in a data switch |
US6473404B1 (en) | 1998-11-24 | 2002-10-29 | Connect One, Inc. | Multi-protocol telecommunications routing optimization |
US6016307A (en) | 1996-10-31 | 2000-01-18 | Connect One, Inc. | Multi-protocol telecommunications routing optimization |
US6188690B1 (en) * | 1996-12-12 | 2001-02-13 | Pmc-Sierra, Inc. | Method and apparatus for high speed, scalable communication system |
US5870761A (en) * | 1996-12-19 | 1999-02-09 | Oracle Corporation | Parallel queue propagation |
US6304546B1 (en) | 1996-12-19 | 2001-10-16 | Cisco Technology, Inc. | End-to-end bidirectional keep-alive using virtual circuits |
US5870760A (en) * | 1996-12-19 | 1999-02-09 | Oracle Corporation | Dequeuing using queue batch numbers |
US5987028A (en) * | 1997-05-12 | 1999-11-16 | Industrial Technology Research Insitute | Multiple channel ATM switch |
US6356530B1 (en) | 1997-05-23 | 2002-03-12 | Cisco Technology, Inc. | Next hop selection in ATM networks |
US6122272A (en) | 1997-05-23 | 2000-09-19 | Cisco Technology, Inc. | Call size feedback on PNNI operation |
US6862284B1 (en) | 1997-06-17 | 2005-03-01 | Cisco Technology, Inc. | Format for automatic generation of unique ATM addresses used for PNNI |
US6115378A (en) * | 1997-06-30 | 2000-09-05 | Sun Microsystems, Inc. | Multi-layer distributed network element |
US6081522A (en) * | 1997-06-30 | 2000-06-27 | Sun Microsystems, Inc. | System and method for a multi-layer network element |
US6049528A (en) * | 1997-06-30 | 2000-04-11 | Sun Microsystems, Inc. | Trunking ethernet-compatible networks |
US6016310A (en) * | 1997-06-30 | 2000-01-18 | Sun Microsystems, Inc. | Trunking support in a high performance network device |
US6044087A (en) * | 1997-06-30 | 2000-03-28 | Sun Microsystems, Inc. | Interface for a highly integrated ethernet network element |
US6021132A (en) * | 1997-06-30 | 2000-02-01 | Sun Microsystems, Inc. | Shared memory management in a switched network element |
US6246680B1 (en) * | 1997-06-30 | 2001-06-12 | Sun Microsystems, Inc. | Highly integrated multi-layer switch element architecture |
US6119196A (en) * | 1997-06-30 | 2000-09-12 | Sun Microsystems, Inc. | System having multiple arbitrating levels for arbitrating access to a shared memory by network ports operating at different data rates |
US6088356A (en) * | 1997-06-30 | 2000-07-11 | Sun Microsystems, Inc. | System and method for a multi-layer network element |
US6094435A (en) * | 1997-06-30 | 2000-07-25 | Sun Microsystems, Inc. | System and method for a quality of service in a multi-layer network element |
US6044418A (en) * | 1997-06-30 | 2000-03-28 | Sun Microsystems, Inc. | Method and apparatus for dynamically resizing queues utilizing programmable partition pointers |
US6081512A (en) * | 1997-06-30 | 2000-06-27 | Sun Microsystems, Inc. | Spanning tree support in a high performance network device |
US6078590A (en) | 1997-07-14 | 2000-06-20 | Cisco Technology, Inc. | Hierarchical routing knowledge for multicast packet routing |
US6055364A (en) * | 1997-07-31 | 2000-04-25 | Cisco Technology, Inc. | Content-based filtering of multicast information |
US6330599B1 (en) | 1997-08-05 | 2001-12-11 | Cisco Technology, Inc. | Virtual interfaces with dynamic binding |
US6212183B1 (en) | 1997-08-22 | 2001-04-03 | Cisco Technology, Inc. | Multiple parallel packet routing lookup |
US6512766B2 (en) | 1997-08-22 | 2003-01-28 | Cisco Systems, Inc. | Enhanced internet packet routing lookup |
US6157641A (en) | 1997-08-22 | 2000-12-05 | Cisco Technology, Inc. | Multiprotocol packet recognition and switching |
US5903564A (en) * | 1997-08-28 | 1999-05-11 | Ascend Communications, Inc. | Efficient multicast mapping in a network switch |
US6343072B1 (en) | 1997-10-01 | 2002-01-29 | Cisco Technology, Inc. | Single-chip architecture for shared-memory router |
US6359861B1 (en) * | 1997-10-08 | 2002-03-19 | Massachusetts Institute Of Technology | Method for scheduling transmissions in a buffered switch |
US6111877A (en) | 1997-12-31 | 2000-08-29 | Cisco Technology, Inc. | Load sharing across flows |
US6148004A (en) * | 1998-02-11 | 2000-11-14 | Mcdata Corporation | Method and apparatus for establishment of dynamic ESCON connections from fibre channel frames |
US5999531A (en) * | 1998-04-17 | 1999-12-07 | Cabletron Systems, Inc. | Method and system for identifying ports and forwarding packets in a multiport switch |
US6201792B1 (en) * | 1998-05-14 | 2001-03-13 | 3Com Corporation | Backpressure responsive multicast queue |
US6320861B1 (en) * | 1998-05-15 | 2001-11-20 | Marconi Communications, Inc. | Hybrid scheme for queuing in a shared memory ATM switch buffer |
US6320858B1 (en) * | 1998-05-20 | 2001-11-20 | General Dynamics Government Systems Corp. | Asynchronous transfer mode switch with logical multicasting |
US6201809B1 (en) * | 1998-05-28 | 2001-03-13 | 3Com Corporation | Port redundancy and backpressure translation table apparatus |
US6320864B1 (en) * | 1998-06-19 | 2001-11-20 | Ascend Communications, Inc. | Logical multicasting method and apparatus |
US6370121B1 (en) | 1998-06-29 | 2002-04-09 | Cisco Technology, Inc. | Method and system for shortcut trunking of LAN bridges |
US6377577B1 (en) | 1998-06-30 | 2002-04-23 | Cisco Technology, Inc. | Access control list processing in hardware |
US6230326B1 (en) * | 1998-07-30 | 2001-05-08 | Nortel Networks Limited | Method and apparatus for initialization of a cable modem |
US6182147B1 (en) | 1998-07-31 | 2001-01-30 | Cisco Technology, Inc. | Multicast group routing using unidirectional links |
US6308219B1 (en) | 1998-07-31 | 2001-10-23 | Cisco Technology, Inc. | Routing table lookup implemented using M-trie having nodes duplicated in multiple memory banks |
US6101115A (en) | 1998-08-07 | 2000-08-08 | Cisco Technology, Inc. | CAM match line precharge |
US6389506B1 (en) | 1998-08-07 | 2002-05-14 | Cisco Technology, Inc. | Block mask ternary cam |
US6396843B1 (en) * | 1998-10-30 | 2002-05-28 | Agere Systems Guardian Corp. | Method and apparatus for guaranteeing data transfer rates and delays in data packet networks using logarithmic calendar queues |
US6771642B1 (en) * | 1999-01-08 | 2004-08-03 | Cisco Technology, Inc. | Method and apparatus for scheduling packets in a packet switch |
US6721271B1 (en) * | 1999-02-04 | 2004-04-13 | Nortel Networks Limited | Rate-controlled multi-class high-capacity packet switch |
US6757791B1 (en) | 1999-03-30 | 2004-06-29 | Cisco Technology, Inc. | Method and apparatus for reordering packet data units in storage queues for reading and writing memory |
US6760331B1 (en) | 1999-03-31 | 2004-07-06 | Cisco Technology, Inc. | Multicast routing with nearest queue first allocation and dynamic and static vector quantization |
US7664115B1 (en) * | 1999-04-30 | 2010-02-16 | Alcatel-Lucent Canada, Inc. | Method and apparatus for merging virtual connections |
JP2000324115A (ja) * | 1999-05-13 | 2000-11-24 | Nec Corp | 出力バッファ型atm交換装置および同報制御方法 |
US6760332B1 (en) * | 1999-06-03 | 2004-07-06 | Fujitsu Network Communications, Inc. | ATM multicasting system and method |
US6501758B1 (en) | 1999-06-03 | 2002-12-31 | Fujitsu Network Communications, Inc. | Hybrid ATM/TDM transport over a common fiber ring |
US6665301B1 (en) | 1999-06-03 | 2003-12-16 | Fujitsu Network Communications, Inc. | Transmission slot allocation method and map for virtual tunnels in a transmission line |
US6785285B1 (en) * | 1999-06-03 | 2004-08-31 | Fujitsu Network Communications, Inc. | Method and system for providing broadcast channels over an emulated subnetwork |
US6658006B1 (en) | 1999-06-03 | 2003-12-02 | Fujitsu Network Communications, Inc. | System and method for communicating data using modified header bits to identify a port |
WO2000076152A1 (en) * | 1999-06-03 | 2000-12-14 | Fujitsu Network Communications, Inc. | Method and system for transmitting traffic in a virtual tunnel of a transmission line |
US7106728B1 (en) | 2000-05-01 | 2006-09-12 | Industrial Technology Research Institute | Switching by multistage interconnection of concentrators |
US6856595B1 (en) * | 2000-05-19 | 2005-02-15 | Mosaid Technologies, Inc. | Method and apparatus for providing input back pressure in an output buffered switch |
US20020018474A1 (en) * | 2000-06-01 | 2002-02-14 | Seabridge Ltd. | Efficient packet transmission over ATM |
US6591285B1 (en) | 2000-06-16 | 2003-07-08 | Shuo-Yen Robert Li | Running-sum adder networks determined by recursive construction of multi-stage networks |
US20020093952A1 (en) * | 2000-06-30 | 2002-07-18 | Gonda Rumi Sheryar | Method for managing circuits in a multistage cross connect |
JP2002123562A (ja) * | 2000-07-31 | 2002-04-26 | Hitachi Ltd | テスタ構築データの生成方法およびテスタの構築方法並びにテスト回路 |
US6977925B2 (en) * | 2000-08-08 | 2005-12-20 | Cesura, Inc. | Folded fabric switching architecture |
US7466704B2 (en) | 2000-09-20 | 2008-12-16 | Broadcom Corporation | Switch assembly having multiple blades in a chassis |
JP2002111716A (ja) * | 2000-10-04 | 2002-04-12 | Nec Corp | パケットスイッチ及びそれに用いるマルチキャスト制御方式 |
USRE42600E1 (en) * | 2000-11-20 | 2011-08-09 | Polytechnic University | Scheduling the dispatch of cells in non-empty virtual output queues of multistage switches using a pipelined arbitration scheme |
US7173931B2 (en) * | 2000-11-20 | 2007-02-06 | Hung-Hsiang Jonathan Chao | Scheduling the dispatch of cells in multistage switches |
US7061935B1 (en) * | 2000-11-21 | 2006-06-13 | Transwitch Corporation | Method and apparatus for arbitrating bandwidth in a communications switch |
US6636511B1 (en) * | 2000-11-21 | 2003-10-21 | Transwitch Corporation | Method of multicasting data through a communications switch |
US7463626B2 (en) * | 2000-11-21 | 2008-12-09 | Roy Subhash C | Phase and frequency drift and jitter compensation in a distributed telecommunications switch |
US6996116B2 (en) * | 2000-11-22 | 2006-02-07 | International Business Machines Corporation | Switching nodes and interface modules for data networks |
US6973032B1 (en) * | 2000-12-04 | 2005-12-06 | Cisco Technology, Inc. | Selective backpressure control for multistage switches |
KR100446234B1 (ko) * | 2000-12-21 | 2004-08-30 | 엘지전자 주식회사 | 차세대 통신 시스템에서 멀티 캐스트용 aal2 스위치 |
US6553030B2 (en) | 2000-12-28 | 2003-04-22 | Maple Optical Systems Inc. | Technique for forwarding multi-cast data packets |
US20020085548A1 (en) * | 2000-12-28 | 2002-07-04 | Maple Optical Systems, Inc. | Quality of service technique for a data communication network |
US20020085567A1 (en) * | 2000-12-28 | 2002-07-04 | Maple Optical Systems, Inc. | Metro switch and method for transporting data configured according to multiple different formats |
US7336658B2 (en) * | 2001-02-28 | 2008-02-26 | Telefonaktiebolaget Lm Ericsson (Publ) | Methods and system of virtual circuit identification based on bit permutation of link numbers for multi-stage elements |
US6940856B2 (en) * | 2001-03-05 | 2005-09-06 | International Business Machines Corporation | Multicast buffered switch and method for operating a multicast buffered switch |
US6870844B2 (en) * | 2001-03-06 | 2005-03-22 | Pluris, Inc. | Apparatus and methods for efficient multicasting of data packets |
US6836480B2 (en) * | 2001-04-20 | 2004-12-28 | International Business Machines Corporation | Data structures for efficient processing of multicast transmissions |
JP2004537881A (ja) * | 2001-04-27 | 2004-12-16 | ザ ボーイング カンパニー | ネットワーク管理のための方法とシステム |
US7068667B2 (en) * | 2001-04-27 | 2006-06-27 | The Boeing Company | Method and system for path building in a communications network |
WO2002091672A2 (en) * | 2001-05-07 | 2002-11-14 | Vitesse Semiconductor Corporation | A system and a method for processing data packets or frames |
US8228797B1 (en) * | 2001-05-31 | 2012-07-24 | Fujitsu Limited | System and method for providing optimum bandwidth utilization |
US7609695B2 (en) * | 2001-06-15 | 2009-10-27 | Industrial Technology Research Institute | Optimizing switching element for minimal latency |
US7103059B2 (en) * | 2001-06-15 | 2006-09-05 | Industrial Technology Research Institute | Scalable 2-stage interconnections |
US7203193B2 (en) * | 2001-07-17 | 2007-04-10 | Alcatel Lucent | In-band message synchronization for distributed shared memory packet switch |
US6961803B1 (en) * | 2001-08-08 | 2005-11-01 | Pasternak Solutions Llc | Sliced crossbar architecture with no inter-slice communication |
DE10142460A1 (de) * | 2001-08-31 | 2003-03-20 | Philips Corp Intellectual Pty | Verteilung von Gewichtungen zwischen Portsteuerung und Vermittlungseinheiten einer Paketvermittlungsvorrichtung |
KR100429292B1 (ko) * | 2001-12-12 | 2004-04-29 | 주식회사 케이티프리텔 | 이동 아이피 네트워크에서 명시적 멀티캐스트 터널링서비스 방법 및 장치 |
US7327748B2 (en) * | 2002-01-28 | 2008-02-05 | Alcatel Lucent | Enterprise switching device and method |
US7313135B2 (en) | 2002-01-31 | 2007-12-25 | Mosaid Technologies, Inc. | Trunking in a matrix |
US7525917B2 (en) * | 2002-06-04 | 2009-04-28 | Acatel-Lucent Usa Inc. | Flow control in a distributed scalable, shared memory switching fabric system |
US8144711B1 (en) * | 2002-07-15 | 2012-03-27 | Rockstar Bidco, LP | Hitless switchover and bandwidth sharing in a communication network |
US7649882B2 (en) * | 2002-07-15 | 2010-01-19 | Alcatel-Lucent Usa Inc. | Multicast scheduling and replication in switches |
US7391786B1 (en) * | 2002-11-27 | 2008-06-24 | Cisco Technology, Inc. | Centralized memory based packet switching system and method |
US7894343B2 (en) * | 2003-06-19 | 2011-02-22 | Polytechnic University | Packet sequence maintenance with load balancing, and head-of-line blocking avoidance in a switch |
US7792118B2 (en) * | 2003-06-19 | 2010-09-07 | Polytechnic University | Switch module memory structure and per-destination queue flow control for use in a switch |
US7724738B2 (en) * | 2003-06-19 | 2010-05-25 | Hung-Hsiang Jonathan Chao | Packet-level multicasting |
US7852829B2 (en) * | 2003-06-19 | 2010-12-14 | Polytechnic University | Packet reassembly and deadlock avoidance for use in a packet switch |
US20050063407A1 (en) * | 2003-09-23 | 2005-03-24 | Samsung Electronics Co., Ltd. | Apparatus and method for maintaining high-speed forwarding tables in a massively parallel router |
US7453810B2 (en) * | 2004-07-27 | 2008-11-18 | Alcatel Lucent | Method and apparatus for closed loop, out-of-band backpressure mechanism |
US8000324B2 (en) | 2004-11-30 | 2011-08-16 | Broadcom Corporation | Pipeline architecture of a network device |
US7583588B2 (en) | 2004-11-30 | 2009-09-01 | Broadcom Corporation | System and method for maintaining a layer 2 modification buffer |
US7733857B2 (en) * | 2004-12-17 | 2010-06-08 | Samsung Electronics Co., Ltd. | Apparatus and method for sharing variables and resources in a multiprocessor routing node |
US7620042B2 (en) * | 2004-12-17 | 2009-11-17 | Samsung Electronics Co., Ltd. | Apparatus and method for inter-processor communications in a multiprocessor routing node |
US7590102B2 (en) * | 2005-01-27 | 2009-09-15 | Intel Corporation | Multi-stage packet switching system |
US7519054B2 (en) * | 2005-01-27 | 2009-04-14 | Intel Corporation | Replication of multicast data packets in a multi-stage switching system |
US7489625B2 (en) * | 2005-01-27 | 2009-02-10 | Intel Corporation | Multi-stage packet switching system with alternate traffic routing |
US7630306B2 (en) | 2005-02-18 | 2009-12-08 | Broadcom Corporation | Dynamic sharing of a transaction queue |
US7254768B2 (en) | 2005-02-18 | 2007-08-07 | Broadcom Corporation | Memory command unit throttle and error recovery |
US7522622B2 (en) | 2005-02-18 | 2009-04-21 | Broadcom Corporation | Dynamic color threshold in a queue |
US7948896B2 (en) | 2005-02-18 | 2011-05-24 | Broadcom Corporation | Weighted-fair-queuing relative bandwidth sharing |
US7802148B2 (en) | 2005-02-23 | 2010-09-21 | Broadcom Corporation | Self-correcting memory system |
US8170040B2 (en) * | 2007-05-25 | 2012-05-01 | Konda Technologies Inc. | Fully connected generalized butterfly fat tree networks |
CN101378354B (zh) * | 2007-08-28 | 2010-12-08 | 华为技术有限公司 | 组播报文转发方法及装置 |
US20090073873A1 (en) * | 2007-09-17 | 2009-03-19 | Integrated Device Technology, Inc. | Multiple path switch and switching algorithms |
US9444757B2 (en) | 2009-04-27 | 2016-09-13 | Intel Corporation | Dynamic configuration of processing modules in a network communications processor architecture |
US8705531B2 (en) * | 2010-05-18 | 2014-04-22 | Lsi Corporation | Multicast address learning in an input/output adapter of a network processor |
US9461930B2 (en) | 2009-04-27 | 2016-10-04 | Intel Corporation | Modifying data streams without reordering in a multi-thread, multi-flow network processor |
US8499137B2 (en) * | 2010-03-12 | 2013-07-30 | Lsi Corporation | Memory manager for a network communications processor architecture |
US8644139B2 (en) * | 2010-04-26 | 2014-02-04 | International Business Machines Corporation | Priority based flow control within a virtual distributed bridge environment |
KR20120140076A (ko) * | 2011-06-20 | 2012-12-28 | 한국전자통신연구원 | 대용량 스위치를 위한 고확장성의 멀티캐스팅 패킷 포워딩 장치 및 방법 |
US9436403B1 (en) * | 2012-04-03 | 2016-09-06 | Marvell International Ltd. | Memory controller with on-chip linked list memory |
CN109120537B (zh) * | 2017-06-23 | 2020-10-16 | 迈普通信技术股份有限公司 | 组播树计算方法和装置 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
ES2068485T3 (es) * | 1991-07-22 | 1995-04-16 | Alcatel Nv | Sistema de telecomunicacion para transmitir celulas a traves de nodos de conmutacion interconectados por grupos de enlaces de transmision. |
EP0676878A1 (en) * | 1994-04-07 | 1995-10-11 | International Business Machines Corporation | Efficient point to point and multi point routing mechanism for programmable packet switching nodes in high speed data transmission networks |
US5583861A (en) * | 1994-04-28 | 1996-12-10 | Integrated Telecom Technology | ATM switching element and method having independently accessible cell memories |
US5671222A (en) * | 1994-06-06 | 1997-09-23 | Lucent Technologies Inc. | Multicast routing in self-routing multistage networks |
-
1996
- 1996-01-16 US US08/584,935 patent/US5689506A/en not_active Expired - Lifetime
-
1997
- 1997-01-07 EP EP97300062A patent/EP0785699B1/en not_active Expired - Lifetime
- 1997-01-07 DE DE69726995T patent/DE69726995T2/de not_active Expired - Lifetime
- 1997-01-16 JP JP00530897A patent/JP3443264B2/ja not_active Expired - Fee Related
Non-Patent Citations (5)
Title |
---|
F.M.Chiussi et.al.,Backpressure in Shared−Memory−Based ATM Switches under Multiplexed Bursty Sources,IEEE INFOCOM’96 Proceedings,米国,IEEE,1996年,Vol.2,p830−843 |
F.M.Chussi et.al.,Low−Cost Scalable Switching Solutions for Broadband Networking: The ATLANTA Architecture and Chipset,IEEE Communications Magazine,米国,IEEE,1997年12月,p44−53 |
仁佐瀬ほか,マルチポイント接続機能を持つATMスイッチ構成法の提案,1989電子情報通信学会春季全国大会,日本,(社)電子情報通信学会,1989年,B−393,3−99 |
仁佐瀬ほか,マルチポイント接続機能を有するATMスイッチ構成法の検討,電子情報通信学会技術研究報告,日本,電子情報通信学会,1989年 7月20日,信学技報SSE89−59,p73−78 |
宗宮ほか,マルチキャスト機能を有するATMスイッチのトラヒック設計,電子情報通信学会技術研究報告,日本,(社)電子情報通信学会,1994年 9月 1日,信学技報 SSE94−99,p51−56 |
Also Published As
Publication number | Publication date |
---|---|
DE69726995D1 (de) | 2004-02-05 |
DE69726995T2 (de) | 2004-12-30 |
JPH09238149A (ja) | 1997-09-09 |
US5689506A (en) | 1997-11-18 |
EP0785699B1 (en) | 2004-01-02 |
EP0785699A2 (en) | 1997-07-23 |
EP0785699A3 (en) | 2000-05-31 |
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