KR100915822B1 - 바운더리 스캔 테스트 회로 및 바운더리 스캔 테스트 방법 - Google Patents

바운더리 스캔 테스트 회로 및 바운더리 스캔 테스트 방법 Download PDF

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Abstract

본 발명의 바운더리 스캔 테스트 회로는 미러 펑션 인에이블 신호에 따라 복수의 핀의 출력을 전송하거나, 복수의 핀과 대칭하는 대칭핀의 출력을 전송하는 미러 펑션부; 및 미러 펑션부의 출력을 병렬로 입력받아 순차적으로 출력하는 바운더리 스캔 테스트부를 포함한다.
바운더리 스캔 테스트, 미러 펑션

Description

바운더리 스캔 테스트 회로 및 바운더리 스캔 테스트 방법{Boundary Scan Test Circuit And Boundary Scan Test Method}
본 발명은 반도체 집적 회로에 관한 것으로, 구체적으로는 바운더리 스캔 테스트 회로 및 바운더리 스캔 테스트 방법에 관한 것이다.
바운더리 스캔 테스트란 디램(DRAM)과 같은 반도체 집적 회로를 메모리 보드(Board)에 연결 후에 접합 상태를 확인하기 위한 테스트이다. 보다 구체적으로 설명하면, 바운더리 스캔 테스트는 칩주위와 칩 동작상태 유무를 파악하기 위한 것으로, 이를 위하여 칩주변에 바운더리 스캔회로를 구비하게 된다.
그러나, 이러한 바운더리 스캔회로를 이용한 칩에 대한 테스트는 칩으로 입력되는 신호와 출력되는 신호의 상태만을 파악한다.
디램과 같은 반도체 집적 회로는 패키지화되어 모듈이나 보드의 양면에 접합하게 된다. 따라서, 보드의 양면 중 한 면을 탑(top)이라 하고, 다른 한 면을 바텀(bottom)이라 하면, 탑에 탑재되는 칩과 바텀에 탑재되는 칩은 메모리 보드의 배선 라인과 전기적으로 연결되도록 메모리 보드상에 탑재된다.
이때, 보드에 탑재되는 반도체 칩은 핀과 같은 외부 단자를 통해 메모리 보드와 전기적으로 연결된다. 그런데, 상하 탑재되는 반도체 칩은 서로 다른 기능을 하는 외부 단자가 동일한 배선으로 연결될 수 있다. 이렇게 서로 다른 기능의 외부 단자가 하나의 배선으로 연결된다면 단순히 칩과 보드의 접합 불량 상태를 체크하는 것에는 문제가 없으나, 양면 접합시 응용되는 미러 펑션(mirror function)을 지원하는 것은 곤란해질 수 있다.
도 1은 종래 기술에 따른 바운더리 스캔 테스트 회로의 일 실시예를 나타낸 회로도이다.
도 1에 도시된 바운더리 스캔 테스트 회로는 래치부(1) 및 전송부(2)를 포함한다.
상기 래치부(1)는 제어 신호(SSH)에 따라 복수의 핀(DM0,DQ5,DQ4,...,RDQ0)의 출력 및 상기 전송부(2)의 출력 중 한 신호를 출력한다. 상기 제어 신호(SSH)는 상기 래치부(1)의 입력을 선택적으로 출력하기 위한 신호이다. 상기 래치부(1)는 상기 제어 신호(SSH)가 인에이블되면 상기 전송부(2)의 출력이 출력되고, 상기 제어 신호(SSH)가 디스에이블되면 상기 복수의 핀(DM0,DQ5,DQ4,..,RDQ0)의 출력이 출력된다.
상기 래치부(1)는 제1 래치부(3-1) 내지 제n 래치부(3-n)를 포함한다. 상기 제1 래치부(3-1) 내지 제n 래치부(3-n)는 앞단의 플립 플롭의 출력 및 각각에 해당하는 핀의 출력을 입력받는다.
상기 전송부(2)는 복수의 플립플롭(4-1~4-n)으로 구성되며, 각 플립플롭(4-1~4-n)의 출력은 다음단의 래치부로 입력된다. 상기 전송부(2)는 제1 플립플롭(4-1) 내지 제n 플립플롭(4-n)을 포함한다. 예를 들면, 상기 제1 플립플롭(4-1)의 출력은 상기 제2 래치부(3-2)로 입력된다.
도 2 및 도 3은 도 1에 도시된 바운더리 스캔 테스트 회로의 타이밍도이다.
스캔 인에이블 신호(SEN)가 하이 레벨이 되면 바운더리 스캔 테스트가 시작된다. 도 2는 상기 래치부(1)가 상기 복수의 핀(DM0,DQ5,DQ4,...,RDQ0)의 출력을 캡춰하는(capture) 타이밍도이다. 상기 제어 신호(SSH)가 로우 레벨일 때, 상기 래치부(1)는 상기 복수의 핀(DM0,DQ5,DQ4,...,RDQ0)으로부터의 출력을 상기 전송 부(2)로 전송한다. 따라서, 상기 제1 플립플롭(4-1) 내지 제n 플립플롭(4-n)은 상기 복수의 핀(DM0,DQ5,DQ4,...,RDQ0)의 출력을 각각 입력받는다. 클럭(SCK)이 인에이블될 때, 상기 제1 플립플롭(4-1) 내지 제n 플립플롭(4-n)은 입력받은 데이터를 저장 및 출력한다. 그러나, 상기 출력 인에이블 신호(SOE#)가 디스에이블이므로, 상기 제n 플립플롭(4-n)의 출력이 스캔 출력 신호(SOUT)로 출력되지 않는다.
도 3은 도 2의 타이밍도에서 나타난 각 핀으로부터의 출력을 저장하고 있는 각각의 플립플롭(4-1~4-n)의 출력을 순차적으로 상기 스캔 출력 신호(SOUT)로 출력하는 타이밍도이다. 상기 클럭(SCK)이 인에이블될 때 마다 상기 제1 플립플롭(4-1) 내지 제n 플립플롭(4-n)은 구동되어 상기 래치부(1)로부터 입력받은 그 전단의 플립플롭의 출력을 차례대로 전송한다. 따라서, 가장 하위에 위치한 핀(RDQ0)의 출력부터 순차적으로 출력된다. 출력 인에이블 신호(SOE#)가 인에이블되면, 상기 제n 플립플롭(4-n)의 출력이 스캔 출력 신호(SOUT)로 출력된다.
도 4는 바운더리 스캔 테스트의 순서를 나타낸 표이다.
도 4는 각 핀에 해당하는 데이터의 테스트 순서 및 각 핀이 위치하는 영역을 나타낸다. 도 4에 도시된 핀의 순서대로 테스트가 진행되고, 도 1에 도시된 바운더리 스캔 테스트 회로에 따라 테스트가 수행되면, 1번의 데이터(RDQ0)를 가장 먼저 출력하고, 67번의 데이터(DM0)를 가장 나중에 출력한다.
도 5는 보드의 양면에 탑재된 탑 칩과 바텀 칩의 각 핀들이 연결되는 개략적인 구조를 나타낸다.
도 5에 도시된 바와 같이, 탑칩의 CS신호와 이에 대응되는 위치의 바텀칩의 CAS 신호가 동일한 배선 라인에 연결되고, 탑칩의 CAS 신호와 이에 대응되는 위치의 바텀칩의 CS 신호가 동일한 배선 라인에 연결된다. 이와 같이, 별도의 테스트 패드를 두지 않고, 일반 패드를 탑칩과 바텀칩에서 공용으로 사용하면서 멀티플렉싱함으로써 내부 메모리를 테스트할 수 있다.
따라서, 바운더리 스캔 테스트시, 탑 칩의 핀에 따라 테스트를 수행하면, 바텀 칩의 바운더리 스캔 테스트는 출력되는 데이터의 순서가 탑 칩과는 다르게 된다. 즉, 탑 칩의 데이터 출력 순서와 같은 데이터 출력 순서를 구현하기 위해서는 별도로 테스트 프로그램을 구현하거나 다른 방식에 의해 구현해야 하는 번거로움이 있다.
본 발명은 상술한 문제점을 해결하기 위해 안출된 것으로, 보드의 양면에 접합되는 반도체 집적 회로에 있어서, 동일한 방식(순서)에 의한 바운더리 스캔 테스트가 가능한 바운더리 스캔 테스트 회로 및 바운더리 스캔 테스트 방법을 제공하는데 목적이 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 바운더리 스캔 테스트 회로는 미러 펑션 인에이블 신호에 따라 복수의 핀의 출력을 전송하거나, 상기 복수의 핀과 대칭하는 대칭핀의 출력을 전송하는 미러 펑션부; 및 상기 미러 펑션부의 출력을 병렬로 입력받아 순차적으로 출력하는 바운더리 스캔 테스트부를 포함한다.
본 발명에 따른 바운더리 스캔 테스트 회로의 다른 실시예는 복수의 핀과 대칭하는 대칭핀의 출력을 전송하는 미러 펑션부; 및 상기 미러 펑션부의 출력을 병렬로 입력받아 탑 칩의 바운더리 스캔 테스트 순서와 동일하게 순차적으로 출력하는 바운더리 스캔 테스트부를 포함한다.
본 발명에 따른 바운더리 스캔 테스트 방법은 메모리 보드의 양면에 탑재되는 탑 칩과 바텀 칩을 구비하는 반도체 집적 회로의 바운더리 스캔 테스트 방법에 있어서, 탑 칩의 바운더리 스캔 테스트시, 미러 펑션 인에이블 신호가 디스에이블됨에 따라 상기 탑 칩의 복수의 핀의 출력을 순차적으로 테스트하는 단계; 및 바텀 칩의 바운더리 스캔 테스트시, 상기 미러 펑션 인에이블 신호가 인에이블됨에 따라 상기 바텀 칩의 복수의 핀에 대칭하는 대칭핀의 출력을 순차적으로 테스트 하는 단계를 포함한다.
본 발명에 따른 바운더리 스캔 회로 및 바운더리 스캔 테스트 방법은 보드의 양면에 접합되는 반도체 집적 회로에 있어서, 탑 칩과 바텀 칩 모두 동일한 방식(순서)에 의한 바운더리 스캔 테스트가 가능하므로 제어가 간단하여 유저에게 편리성을 도모한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 6은 본 발명에 따른 바운더리 스캔 테스트 회로의 블록도이다.
도 6에 도시된 바운더리 스캔 테스트 회로는 미러 펑션부(100) 및 바운더리 스캔 테스트부(200)를 포함한다.
상기 미러 펑션부(100)는 미러 펑션 인에이블 신호(MF_Ctrl)에 따라 바텀 칩의 복수의 핀(이하, 제1 그룹핀이라 한다)(Pin<1:N>)의 출력을 전송하거나, 바텀 칩의 제1 그룹핀에 대응하는 복수의 핀(이하, 제2 그룹핀이라 한다)(Pin<1(P):N(P)>)의 출력을 전송한다.
또한, 이하 탑 칩의 복수의 핀을 제3 그룹핀이라 하고, 탑 칩의 제3 그룹핀에 대응되는 복수의 핀을 제4 그룹핀이라 하겠다.
상기 제2 그룹핀(Pin<1(P):N(P)>)은 상기 제1 그룹핀(Pin<1:N>)마다 상기 메모리 보드에 의해 동일 라인에 연결된 탑 칩의 제3 그룹핀과 같은 기능의 데이터를 입출력하는 바텀 칩의 핀이다.
상기 제1 그룹핀과 상기 제3 그룹핀은 메모리 보드를 기준으로 동일 라인에 연결된다. 도 4를 참조하면, 바텀 칩의 CAS 핀은 제1 그룹핀에 속하고, 이와 동일 라인에 연결된 탑 칩의 CS 핀은 제3 그룹핀에 속한다. 그리고, 상기 탑 칩의 CS 핀과 같은 기능을 하는 바텀 칩의 CS 핀은 제2 그룹핀에 속한다.
상기 제1 그룹핀(Pin<1:N>)은 중앙 처리 장치(CPU) 또는 그래픽 정보 처리 장치(GPU)와 같은 외부 회로로부터 데이터를 입출력 받을 수 있다.
상기 바운더리 스캔 테스트부(200)는 상기 미러 펑션부(100)의 출력(MF_OUT1~MF_OUTN)을 입력받아 바운더리 스캔 테스트를 수행한다.
종래 기술에 따른 바운더리 스캔 테스트 회로는 메모리 보드에 탑재되는 탑 칩과 바텀 칩이 상기 메모리 보드에 동일한 배선 라인에 의해 연결되나, 연결된 핀이 같은 데이터를 입출력하지 않도록 구성되어 있다. 따라서, 탑 칩에서 수행되는 바운더리 스캔 테스트 방식과 바텀 칩에서 수행되는 바운더리 스캔 테스트 방식은 그 순서면에서 차이가 있다. 본 발명은 이 점을 해결하기 위해, 바텀 칩에서의 핀의 순서에 따른 바운더리 스캔 테스트를 탑 칩에서의 순서에 따른 바운더리 스캔 테스트와 동일하게 수행하기 위해 그 미러핀의 출력으로 바운더리 스캔 테스트를 수행하는 것이다. 따라서, 본 발명에 따른 바운더리 스캔 테스트 회로는 상기 미러 펑션 인에이블 신호(MF_Ctrl)가 인에이블되면, 바운더리 스캔 테스트시 미러 펑션 기능이 수행된다. 따라서, 바텀 칩의 바운더리 스캔 테스트는 탑 칩의 핀들과 동일한 라인으로 연결된 바텀칩의 제1 그룹핀에 대응하는 바텀칩의 제2 그룹핀의 신호를 제공받는다.
도 7은 도 6에 도시된 바운더리 스캔 테스트 회로의 상세 회로도이다.
보다 상세히 설명하기 위하여, 도 7을 참조하면, 상기 제1 그룹핀(Pin<1:N>)은 제1 핀(Pin1) 내지 제N 핀(PinN)으로 구성되고, 상기 제2 그룹핀(Pin<1(P):N(P)>)은 제1 미러핀(Pin1(P)) 내지 제N 미러핀(PinN(P))으로 구성된다.
상기 미러 펑션부(100)는 제1 미러 펑션부(100-1) 내지 제N 미러 펑션부(100-N)(N은 자연수)를 포함한다.
삭제
상기 제n 미러 펑션부(100-n)(n은 1보다 크고 N보다 작은 자연수)는 상기 미러 펑션 인에이블 신호(MF_Ctrl)에 따라 제n 핀(Pinn)의 출력 및 상기 제n 핀(Pinn)에 대칭적인 상기 제n 대칭핀(Pinn(P))의 출력 중 하나의 신호를 출력한다.
상기 바운더리 스캔 테스트부(200)는 래치부(210) 및 전송부(220)를 포함한다.
상기 래치부(210)는 제어 신호(SSH)에 따라 상기 미러 펑션부(100)의 출력 및 전송부(220)의 출력을 입력받아 래치하여 출력한다. 상기 래치부(210)는 제1 래치부(210-1) 내지 제N 래치부(210-N,N은 자연수)를 포함한다.
또한, 상기 전송부(220)는 상기 래치부(210)의 제1 내지 제N 래치부(210-1~210-N)에 대응하여 제1 플립플롭(220-1) 내지 제N 플립플롭(220-N)으로 구성된다.
상기 제1 래치부(210-1)는 제어 신호(SSH)에 따라 로직 로우 레벨의 신호(Logic 0)와 상기 제1 미러 펑션부(100-1)의 출력(MF_OUT1)을 입력받는다. 상기 제어 신호(SSH)는 상기 제1 내지 제N 래치부(210-1~210-N)의 입력신호를 선택적으로 출력하기 위한 신호이다. 예를 들면, 도 4의 바텀 칩의 CAS 핀은 제1 핀이면, 바텀 칩의 CS 핀은 제1 미러핀이다.
그리고, 상기 제n 래치부(210-n)는 상기 제어 신호(SSH)에 따라 제n-1 플립플롭(220-(n-1))의 출력(FFn) 및 상기 제n 미러 펑션부(100-n)의 출력(MF_OUTn)을 입력받는다.( 여기서, n은 1보다 크고 N 이하의 자연수일 수 있다) 예를 들면, 상기 제2 래치부(210-2)는 상기 제어 신호(SSH)에 따라 상기 제1 플립플롭(220-1)의 출력과 제2 미러 펑션부(100-2)의 출력(MF_OUT2)의 데이터를 입력받는다. 상기 제3 래치부(210-3)는 상기 제어 신호(SSH)에 따라 상기 제2 플립플롭(220-2)의 출력과 제3 미러 펑션부(100-3)의 출력(MF_OUT3)을 입력받는다. 또한, 상기 제N 래치부(210-N)는 상기 제어 신호(SSH)에 따라 상기 제 N-1 플립플롭(220-(N-1))의 출력 및 제N 미러 펑션부(100-N)의 출력(MF_OUTN)을 입력받는다.
상기 제n 플립플롭(220-n)은 상기 제n 래치부(210-n)의 출력을 입력받는다. 그리고, 상기 제n 플립플롭(220-n)의 출력은 상기 제n+1 래치부(210-(n+1))(n은 1 이상이며 N 보다 작은 자연수)에 입력된다. 상기 제1 플립플롭(220-1)는 클럭(SCK)에 동기되어 상기 제1 래치부(210-1)의 출력을 입력받아 상기 제2 래치부(210-2)로 출력한다. 상기 제2 플립플롭(220-2)은 상기 클럭(SCK)에 동기되어 상기 제2 래치부(210-2)의 출력을 입력받아 상기 제3 래치부(210-3)로 출력한다. 상기 제3 플립플롭(220-3)은 상기 클럭(SCK)에 동기되어 상기 제3 래치부(210-3)의 출력을 입력받아 제4 래치부(210-4)로 출력한다. 그리고,상기 제N 플립플롭(220-N)의 출력은 상기 스캔 출력 신호(SOUT)로 출력된다.
삭제
삭제
도 7의 상기 바운더리 스캔 테스트 회로의 동작을 설명하면 다음과 같다.
상기 미러 펑션 인에이블 신호(MF_Ctrl)가 인에이블되어, 상기 제1 미러 펑션부(100-1) 내지 제N 미러 펑션부(100-N)는 상기 핀(Pin<1:N>)의 출력 및 상기 미러핀(Pin<1(P):N(P)>)의 출력 중 상기 미러핀(Pin<1(P):N(P)>)의 출력을 전송한다. 상기 제어 신호(SSH)가 로우 레벨이면, 상기 래치부(210)는 상기 미러 펑션부(100)의 출력과 이전단의 전송부(220)의 출력 중 상기 미러 펑션부(100)의 출력을 이에 대응하는 전송부(220)로 전송한다. 상기 클럭(SCK)이 인에이블됨에 따라 상기 래치부(210)의 출력이 상기 전송부(220) 내 플립플롭(220-1~220-N)에 저장 및 출력된다. 따라서, 상기 제N 플립플롭(220-N)은 상기 제N 미러핀(Pin<1(P):N(P)>)의 출력이 전송된 상기 제N 래치부(210)의 출력을 스캔 출력 신호(SOUT)로 전송한다. 상기 제어 신호(SSH)가 하이 레벨이 되면, 상기 제1 래치부(210-1) 내지 제N 래치부(210-N)는 상기 미러 펑션부(100)의 출력이 아닌 앞단의 플립플롭의 출력을 래치하여 출력한다. 따라서, 상기 클럭(SCK)이 인에이블될 때 상기 앞단의 플립플롭의 출력이 저장 및 출력된다. 따라서, 상기 제N 플립플롭(220-N)은 상기 제N-1 플립플롭(220-N-1)에 저장되었다가 상기 제N 래치부(210-N)를 통해 전송된 신호를 출력한다. 즉, 상기 제N 플립플롭(220-N)의 출력 신호(FFN)는 상기 제N-1 미러핀(PinN-1(P))으로부터 전달된 신호이다. 즉, 상기 클럭(SCK)이 인에이블될때마다 순차적으로 상기 제 N 플립플롭의 출력(FFN)이 상기 스캔 출력(SOUT)으로 전송된다.
따라서, 바텀 칩의 바운더리 스캔 테스트시, 상기 탑 칩의 테스트 순서와 동일하게 테스트가 수행될 수 있으므로 사용자 입장에서 테스트 수행이 용이하고 테스트 시간 및 테스트 분석 시간을 단축시킬 수 있다.
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도 8은 도 6에 도시된 상기 미러 펑션부(100)의 일 실시예를 나타낸 회로도이다.
상기 미러 펑션부(100)는 제1 디코딩부(110), 제2 디코딩부(120) 및 제3 디코딩부(130)를 포함한다.
상기 미러 펑션부(100)는 각 핀마다 구비되는 것이며, 상기 핀의 개수가 N개이면 상기 미러 펑션부(100)의 회로는 N개가 구비될 수 있다.
상기 제1 디코딩부(110)는 반전된 미러 펑션 인에이블 신호(MF_Ctrl) 및 상기 핀(Pin<1:N>)의 출력을 입력받아 연산한다. 상기 제1 디코딩부(110)는 반전된 미러 펑션 인에이블 신호(MF_Ctrl) 및 상기 핀(Pin<1:N>)의 출력을 입력받는 제1 낸드 게이트(ND1)로 구현할 수 있다. 상기 반전된 미러 펑션 인에이블 신호(MF_Ctrl)는 상기 미러 펑션 인에이블 신호(MF_Ctrl)를 입력받는 제1 인버터(IV1)에 의해 얻어질 수 있다.
상기 제2 디코딩부(120)는 상기 미러 펑션 인에이블 신호(MF_Ctrl) 및 상기 미러핀(Pin<1(P):N(P)>)의 출력을 입력받아 연산한다. 상기 제1 디코딩부(110)는 상기 미러 펑션 인에이블 신호(MF_Ctrl) 및 상기 핀(Pin<1:N>)의 출력을 입력받는 제2 낸드 게이트(ND2)로 구현할 수 있다.
상기 제3 디코딩부(130)는 상기 제1 디코딩부(110)의 출력 및 상기 제2 디코딩부(120)의 출력을 입력받아 연산한다. 상기 제3 디코딩부(130)는 상기 제1 디코딩부(110)의 출력 및 상기 제2 디코딩부(120)의 출력을 입력받는 제3 낸드 게이트(ND3)로 구현할 수 있다.
상기 미러 펑션부(100)의 동작을 설명하면 다음과 같다. 바운더리 스캔 테스트 회로를 포함하는 칩에서, 미러 펑션을 수행하려면 상기 미러 펑션 인에이블 신호(MF_Ctrl)가 하이 레벨이 된다. 상기 제1 인버터(IV1)의 출력은 로우 레벨이므로, 상기 제1 낸드 게이트(ND1)는 상기 핀(Pin<1:N>)의 출력에 관계없이 하이 레벨의 신호를 출력한다. 또한, 상기 제2 낸드 게이트(ND2)는 상기 미러핀(Pin<1(P):N(P)>)의 출력을 반전시킨 신호를 출력한다. 따라서, 상기 제3 낸드 게이트(ND3)는 상기 제2 낸드 게이트(ND2)의 출력을 반전시켜 출력한다. 따라서, 출력 값은 상기 미러핀(Pin<1(P):N(P)>)의 출력과 같은 로직 레벨이 된다. 따라서, 상기 미러 펑션부(100)의 출력은 상기 미러핀(Pin<1(P):N(P)>)의 출력이 된다. 따라서,본 발명에 따른 바운더리 스캔 테스트 회로는 탑 칩의 핀과 대응적으로 핀 배열이 된 바텀 칩에서 상기 미러 펑션부(100)에 의해 탑 칩의 바운더리 스캔 테스트와 동일한 방식 및 순서에 의해 바텀 칩의 바운더리 스캔 테스트를 수행할 수 있다.
또한, 미러 펑션을 수행하지 않는 경우, 상기 미러 펑션 인에이블 신호(MF_Ctrl)가 로우 레벨이 된다. 따라서, 상기 제1 인버터(IV1)의 출력은 하이 레벨이므로, 상기 제1 낸드 게이트(ND1)의 출력은 상기 핀(Pin<1:N>)의 출력을 반전시킨 신호이다. 상기 제2 낸드 게이트(ND2)는 상기 미러 펑션 인에이블 신호(MF_Ctrl)가 로우 레벨이므로, 상기 미러핀(Pin<1(P):N(P)>)의 출력에 관계없이 하이 레벨의 신호를 출력한다. 따라서, 상기 제3 낸드 게이트(ND3)는 상기 제1 낸드 게이트(ND1)의 출력을 반전시킨 신호를 출력하며, 그 출력값은 상기 핀(Pin<1:N>)의 출력과 같은 로직 레벨이 된다. 따라서, 상기 미러 펑션부(100)는 상기 미러 펑션 인에이블 신호(MF_Ctrl)가 로우 레벨일 때, 상기 핀(Pin<1:N>)의 출력을 전송한다.
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본 발명에 따른 바운더리 스캔 회로 및 바운더리 스캔 테스트 방법은 메모리 보드의 양면에 접합되는 반도체 집적 회로에 있어서, 탑 칩과 바텀 칩 모두 동일한 방식(순서)에 의한 바운더리 스캔 테스트가 가능하므로 제어가 간단하여 테스트 시간의 단축 및 유저에게 편리함을 제공한다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 종래 기술에 따른 바운더리 스캔 테스트 회로도,
도 2는 도 1에 도시된 바운더리 스캔 테스트 회로의 입력 데이터의 스캔 타이밍도,
도 3은 도 1에 도시된 바운더리 스캔 테스트 회로의 데이터 출력의 타이밍도,
도 4는 도 1에 도시된 바운더리 스캔 테스트 회로의 스캔 오더,
도 5는 보드에 접합되는 탑 칩과 바텀 칩의 각 핀들간의 연결 구조,
도 6은 본 발명에 따른 바운더리 스캔 테스트 회로도,
도 7은 도 6에 도시된 바운더리 스캔 테스트 회로의 상세 회로도,
도 8은 도 6에 도시된 미러 펑션부의 일 실시예를 나타낸 상세 회로도이다.
<도면의 주요 부분에 대한 부호 설명>
1 : 래치부 2 : 전송부
100 : 미러 펑션부 200 : 바운더리 스캔 테스트부
110~130: 제1 내지 제3 디코딩부 210 : 래치부
220 : 전송부

Claims (9)

  1. 제 1 그룹핀과 제 2 그룹핀을 각각 포함하는 탑 칩과 바텀 칩이 탑재된 반도체 메모리 장치를 테스트하기 위한 회로로서,
    미러 펑션 인에이블 신호에 따라 상기 바텀 칩의 상기 제1 그룹핀의 출력을 출력하거나, 상기 바텀 칩의 상기 제1 그룹핀과 대응하는 상기 바텀 칩의 상기 제2 그룹핀의 출력을 출력하는 미러 펑션부; 및
    상기 미러 펑션부의 출력을 입력받아 상기 탑 칩의 바운더리 스캔 테스트의 순서대로 상기 바텀 칩의 바운더리 스캔 테스트를 수행하는 바운더리 스캔 테스트부를 포함하는 바운더리 스캔 테스트 회로.
  2. 제 1 항에 있어서,
    상기 바텀 칩의 상기 제1 그룹핀은 제1 핀 내지 제N 핀으로 구성되고, 상기 바텀 칩의 상기 제2 그룹핀은 제1 미러핀 내지 제N 미러핀으로 구성되고,
    상기 미러 펑션부는 제1 미러 펑션 유닛 내지 제N 미러 펑션 유닛을 포함하여, 상기 제 1 내지 제 N 핀에 대응되는 데이터 및 상기 제 1 내지 제 N 미러 핀에 대응되는 데이터중 하나를 출력하는 바운더리 스캔 테스트 회로.
  3. 제 2 항에 있어서,
    상기 제n 미러 펑션유닛(n은 1 이상이며 상기 N 이하의 자연수)은,
    상기 미러 펑션 인에이블 신호의 반전 신호 및 상기 제n 핀의 출력을 입력받아 연산하는 제1 디코딩부;
    상기 미러 펑션 인에이블 신호 및 상기 제n 미러핀의 출력을 입력받아 연산하는 제2 디코딩부; 및
    상기 제1 디코딩부의 출력 및 상기 제2 디코딩부의 출력을 입력받아 연산하는 제3 디코딩부를 포함하는 바운더리 스캔 테스트 회로.
  4. 제 2 항에 있어서,
    상기 바운더리 스캔 테스트부는,
    제1 내지 제N 래치부(N은 자연수)로 구성되며,
    상기 제1 래치부는 로직 로우 레벨의 신호와 상기 제1 미러 펑션 유닛의 출력을 입력받으며,
    상기 제n 래치부는 제n-1 플립플롭의 출력 및 상기 제n 미러 펑션 유닛의 출력을 입력받는 래치부(n은 1 이상이며 상기 N이하의 자연수); 및
    제1 플립플롭 내지 제N 플립플롭으로 구성되며, 상기 제n 플립플롭은 상기 제n 래치부의 출력을 입력받고(n은 1이상이며 상기 N 이하의 자연수),
    상기 제n 플립플롭의 출력은 상기 제n+1 래치부(n은 1이상이며 N보다 작은 자연수)에 입력되고,
    상기 제N 플립플롭의 출력은 스캔 출력 신호로 출력되는 전송부;
    를 포함하는 것을 특징으로 하는 바운더리 스캔 테스트 회로.
  5. 제 1 항에 있어서,
    상기 바운더리 스캔 테스트부는,
    제어 신호에 따라 상기 미러 펑션부의 출력 및 전송부의 출력을 입력받아 래치하여 출력하는 래치부; 및
    상기 래치부의 출력을 입력받아 클럭에 동기되어 저장 및 출력하는 상기 전송부를 포함하는 바운더리 스캔 테스트 회로.
  6. 제 1 항에 있어서,
    상기 바운더리 스캔 테스트부는,
    상기 미러 펑션부의 출력을 병렬로 입력받아 순차적으로 출력하는 바운더리 스캔 테스트 회로.
  7. 제 1 항에 있어서,
    상기 바텀칩의 상기 제2 그룹핀은 상기 바텀칩의 제1 그룹핀과 메모리 보드의 동일 라인에 연결된 상기 탑 칩의 상기 제 1 및 상기 제 2그룹핀중 어느 하나와 동일한 데이터를 입출력하는 바운더리 스캔 테스트 회로.
  8. 메모리 보드의 양면에 탑재되는 탑 칩과 바텀 칩을 구비하는 반도체 집적 회로의 바운더리 스캔 테스트 방법에 있어서,
    상기 탑 칩의 바운더리 스캔 테스트시, 미러 펑션 인에이블 신호가 디스에이블됨에 따라 상기 탑 칩의 제3 그룹핀의 출력을 순차적으로 테스트하는 단계; 및
    상기 바텀 칩의 바운더리 스캔 테스트시, 상기 미러 펑션 인에이블 신호가 인에이블됨에 따라 상기 바텀 칩의 제1 그룹핀에 대응하는 상기 바텀 칩의 제2 그룹핀의 출력을 순차적으로 테스트 하는 단계를 포함하는 바운더리 스캔 테스트 방법.
  9. 제 8 항에 있어서,
    상기 바텀 칩의 바운더리 스캔 테스트하는 단계는,
    상기 미러 펑션 인에이블 신호가 인에이블됨에 따라 상기 바텀 칩의 제1 그룹핀의 출력 및 상기 바텀 칩의 상기 제2 그룹핀의 출력 중 상기 바텀 칩의 상기 제2 그룹핀의 출력을 전송하는 단계; 및
    상기 바텀 칩의 상기 제2 그룹핀의 출력을 병렬로 입력받아 순차적으로 출력하는 단계를 포함하는 바운더리 스캔 테스트 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8953391B1 (en) 2013-08-01 2015-02-10 SK Hynix Inc. Semiconductor apparatus
US8966331B2 (en) 2012-06-28 2015-02-24 SK Hynix Inc. Test circuit of semiconductor memory apparatus and semiconductor memory system including the same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102750215A (zh) * 2011-04-22 2012-10-24 鸿富锦精密工业（深圳）有限公司 Sas接口输出信号侦测装置
CN102955728A (zh) * 2011-08-17 2013-03-06 鸿富锦精密工业（深圳）有限公司 Sas接口输出信号侦测装置
KR20160001099A (ko) * 2014-06-26 2016-01-06 에스케이하이닉스 주식회사 반도체 패키지

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990040008A (ko) * 1997-11-15 1999-06-05 윤종용 반도체 칩 테스트 회로
KR19990047437A (ko) * 1997-12-04 1999-07-05 윤종용 스캔 체인을 이용한 바이패스 회로를 구비하는 반도체 장치

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3578224D1 (de) * 1984-07-27 1990-07-19 Fujitsu Ltd Integrierte schaltung vom chip-auf-chip-typ.
JPS6188538A (ja) * 1984-10-05 1986-05-06 Fujitsu Ltd 半導体装置
US6407613B1 (en) * 1997-05-27 2002-06-18 Hewlett-Packard Company Multipurpose test chip input/output circuit
JP3486107B2 (ja) * 1998-06-19 2004-01-13 株式会社東芝 半導体装置
US6286119B1 (en) * 1998-12-22 2001-09-04 Nortel Networks Limited Delay fault testing with IEEE 1149.1
JP2000275303A (ja) * 1999-03-23 2000-10-06 Mitsubishi Electric Corp バウンダリスキャンテスト方法及びバウンダリスキャンテスト装置
US6456101B2 (en) * 1999-04-07 2002-09-24 Agere Systems Guardian Corp. Chip-on-chip testing using BIST
JP2001183416A (ja) * 1999-12-28 2001-07-06 Mitsubishi Electric Corp テスト方法及びそれに用いるソケット及び半導体装置
JP2002031667A (ja) 2000-07-14 2002-01-31 Konica Corp バウンダリスキャンテスト可能な半導体集積回路
KR100399355B1 (ko) * 2001-03-12 2003-09-26 삼성전자주식회사 로컬 모니터 회로를 포함하는 반도체 집적 회로
JP5050303B2 (ja) * 2001-06-29 2012-10-17 富士通セミコンダクター株式会社 半導体試験装置
EP1351066A1 (en) * 2002-04-04 2003-10-08 Texas Instruments Incorporated Configurable scan path structure
JP3842228B2 (ja) * 2003-02-27 2006-11-08 Ｎｅｃエレクトロニクス株式会社 半導体集積回路装置と設計自動化装置及び方法並びにプログラム
JP2005209239A (ja) * 2004-01-20 2005-08-04 Nec Electronics Corp 半導体集積回路装置
US7480843B1 (en) * 2004-09-29 2009-01-20 Xilinx, Inc. Configuration access from a boundary-scannable device
US7281182B2 (en) * 2005-02-22 2007-10-09 International Business Machines Corporation Method and circuit using boundary scan cells for design library analysis
US7610528B2 (en) * 2006-02-14 2009-10-27 Atmel Corporation Configuring flash memory
US7526698B2 (en) * 2006-03-23 2009-04-28 International Business Machines Corporation Error detection and correction in semiconductor structures
US7631231B2 (en) * 2006-04-19 2009-12-08 Silicon Storage Technology, Inc. Method and apparatus for testing the connectivity of a flash memory chip
US7707467B2 (en) * 2007-02-23 2010-04-27 Micron Technology, Inc. Input/output compression and pin reduction in an integrated circuit

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990040008A (ko) * 1997-11-15 1999-06-05 윤종용 반도체 칩 테스트 회로
KR19990047437A (ko) * 1997-12-04 1999-07-05 윤종용 스캔 체인을 이용한 바이패스 회로를 구비하는 반도체 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8966331B2 (en) 2012-06-28 2015-02-24 SK Hynix Inc. Test circuit of semiconductor memory apparatus and semiconductor memory system including the same
US8953391B1 (en) 2013-08-01 2015-02-10 SK Hynix Inc. Semiconductor apparatus

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