JP4784945B2 - 半導体装置の製造方法 - Google Patents
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Description
樹脂モールドされた半導体装置は、通常、ガラスエポキシ基板等のプリント基板に実装され、同じくプリント基板上に実装された他の素子と電気的に接続することにより、所望の回路網を構成する。この時、リード端子3が樹脂5の外部に導出された半導体装置では、リード端子3の先端から先端までの距離10(図10(B)図示)を実装面積として占有するので、実装面積が大きいという欠点がある。
金型内に設置したときのリードフレームとキャビティ9との位置合わせ精度はプラス・マイナス50μ程度が限界である。このため、アイランド2の大きさは前記合わせ精度を考慮した大きさに設計しなければならない。従って、合わせ精度の問題は、パッケージの外形寸法に対するアイランド2の寸法を小さくし、これがパッケージの外形寸法に対して収納可能な半導体チップ1の最大寸法に制限を与えていた。
半導体装置を実装基板上に実装するときは、前記実装基板上に形成したプリント配線とリード端子3とを半田で固着するが、この時半田がどの程度まで盛り上がるか(半田フィレットがどこまで盛り上がるか)によって半導体装置の固着強度が大きく左右される。半導体装置を微細化した場合であっても、この固着強度は維持しなければならないという課題がある。
アイランドと前記アイランドに近接して設けられた複数のリードとを少なくとも有する素子搭載部が複数行列配置され、前記行列配置された中の第1の素子搭載部のアイランドと当該第1の素子搭載部と隣接して配置された第2の素子搭載部のアイランドとが、前記アイランドよりも幅の狭い連結バーにより互いに連結されたリードフレームを用意し、
前記素子搭載部のアイランドに半導体チップを搭載すると共に、前記素子搭載部のリードと前記半導体チップを電気的に接続し、
上下金型から成るキャビティに前記リードフレームを配置し、前記キャビティ内に樹脂を充填し、
前記素子搭載部毎に前記樹脂をダイシングし、実質6面体のパッケージとする半導体装置の製造方法であり、
前記6面体のパッケージの側面は、前記ダイシングにより成る切断面となり、前記第1及び第2の素子搭載部間のダイシングでは、前記樹脂及び前記連結バーを切断することで、前記連結バーは、前記アイランドから連続して成る突起部として残存し、前記連結バーの切断面が、前記6面体の側面から露出している事で解決するものである。
先ず、リードフレーム30を準備する。図1(A)はリードフレーム30の平面図であり、図1(B)は図1(A)のAA断面図である。
次に、リードフレーム30に対してダイボンド工程とワイヤボンド工程を行う。図2(B)は図2(A)のAA線断面図である。
次に、全体を樹脂モールドする。図3(B)は図3(A)のAA線断面図である。
次に、リードフレーム30の裏面側の樹脂41を部分的に除去してスリット孔42を形成する。図4(B)は図4(A)のAA線断面図である。
第4工程で形成したスリット孔42に沿って、第2のスリット孔42aを形成する。
スリット孔42、42aを形成したことにより露出させたリード端子34の表面に半田メッキ等のメッキ層45を形成する。このメッキ層45は、リードフレーム30を電極の一方とする電解メッキ法により行われる。スリット孔42、42aはリード端子34の板厚の全部を切断していないので、アイランド33とリード端子34は未だ電気的な導通が保たれている。更に各アイランド33が連結バー35によって枠体32に共通接続されている。このように露出した金属表面のすべてが電気的に導通しているので、一回のメッキ工程でメッキ層45を形成することができる。
次に、素子搭載部31毎に樹脂層41を切断して各々の素子A、素子B、素子C・・・を分離する。即ち、アイランド33とこの上に固着された半導体チップ39に接続されたリード端子34を囲む領域(同図の切断ライン46)で切断することにより、素子搭載部31毎に分割した半導体装置を形成する。切断にはダイシング装置が用いられ、ダイシング装置のブレード47によって樹脂層41とリードフレーム30とを同時に切断する。スリット孔42が位置する箇所では、少なくともスリット孔42aの傾斜した側壁に付着したメッキ層45を残すように形成する。この様に残存させたメッキ層45は、半導体装置をプリント基板上に実装する際に利用される。また、切断したリード端子34の他方はア
イランド33に連続する突起部33aとして残存し、切断した連結バー35はアイランド33に連続する突起部33bとして残存する。切断されたリード端子34及び突起部33a、33bの切断面は、樹脂層41の切断面と同一平面を形成し、該同一平面に露出する。ダイシング工程においては裏面側(スリット孔42を設けた側)にブルーシート(たとえば、商品名:UVシート、リンテック株式会社製)を貼り付け、前記ダイシングブレード47がブルーシートの表面に到達するような切削深さで切断する。この時に、あらかじめ形成した合わせマーク37をダイシング装置側で自動認識し、これを位置基準として用いてダイシングする。本実施の形態では、合わせマーク37を長方形の形状とし、該長方形の長辺を基準位置とした。更に、ダイシングブレードの板厚は第2のスリット孔42aの幅よりも薄い(例えば、幅0.1mm)ものを用い、スリット孔42の中心線に沿って、ダイシングブレード47がリード端子33の凹部36上を通過するようにダイシングした。これで、切断後のリード端子33の先端部が先細りの形状となり、樹脂41から容易には抜け落ちない形状に加工できる。
Claims (4)
- アイランドと前記アイランドに近接して設けられた複数のリードとを少なくとも有する素子搭載部が複数行列配置され、前記行列配置された中の第1の素子搭載部のアイランドと当該第1の素子搭載部と隣接して配置された第2の素子搭載部のアイランドとが、前記アイランドよりも幅の狭い連結バーにより互いに連結されたリードフレームを用意し、
前記素子搭載部のアイランドに半導体チップを搭載すると共に、前記素子搭載部のリードと前記半導体チップを電気的に接続し、
上下金型から成るキャビティに前記リードフレームを配置し、前記キャビティ内に樹脂を充填し、
前記素子搭載部毎に前記樹脂をダイシングし、実質6面体のパッケージとする半導体装置の製造方法であり、
前記6面体のパッケージの側面は、前記ダイシングにより成る切断面となり、前記第1及び第2の素子搭載部間のダイシングでは、前記樹脂及び前記連結バーを切断することで、前記連結バーは、前記アイランドから連続して成る突起部として残存し、前記連結バーの切断面が、前記6面体の側面から露出している事を特徴とする半導体装置の製造方法。 - 前記第1の素子搭載部は、前記行列方向の端部に配置され、前記第1の素子搭載部のアイランドは、前記第1の素子搭載部の外側に位置する前記リードフレームと前記連結バーにて連結し、
前記リードフレームと前記第1の素子搭載部間のダイシングでは、前記樹脂及び前記リードフレームと連結する連結バーを切断する事を特徴とする請求項1に記載の半導体装置の製造方法。 - 前記アイランドには、複数の半導体チップが設けられる請求項1または請求項2に記載の半導体装置の製造方法。
- 前記リードフレームは、帯状あるいは矩形状の金属薄膜である請求項1〜請求項3のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008297133A JP4784945B2 (ja) | 2008-11-20 | 2008-11-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008297133A JP4784945B2 (ja) | 2008-11-20 | 2008-11-20 | 半導体装置の製造方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006243624A Division JP4383436B2 (ja) | 2006-09-08 | 2006-09-08 | 半導体装置 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2009065201A JP2009065201A (ja) | 2009-03-26 |
JP2009065201A5 JP2009065201A5 (ja) | 2010-10-14 |
JP4784945B2 true JP4784945B2 (ja) | 2011-10-05 |
Family
ID=40559433
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008297133A Expired - Fee Related JP4784945B2 (ja) | 2008-11-20 | 2008-11-20 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4784945B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6744149B2 (ja) * | 2016-06-20 | 2020-08-19 | ローム株式会社 | 半導体装置およびその製造方法 |
JP7268988B2 (ja) * | 2018-11-08 | 2023-05-08 | 新光電気工業株式会社 | 電子部品及び電子部品の製造方法 |
CN116313940B (zh) * | 2023-05-18 | 2023-08-11 | 上海聚跃检测技术有限公司 | 一种引线键合结构的切割方法及切割辅助装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6022822B2 (ja) * | 1979-06-13 | 1985-06-04 | 日本電気株式会社 | リ−ドフレ−ム |
JPS62150868A (ja) * | 1985-12-25 | 1987-07-04 | Hitachi Micro Comput Eng Ltd | 半導体装置用リ−ドフレ−ムとそれを使用する樹脂封止方法 |
JPH04129233A (ja) * | 1990-09-19 | 1992-04-30 | Fujitsu Ltd | 半導体hブリッジ回路 |
JP3304705B2 (ja) * | 1995-09-19 | 2002-07-22 | セイコーエプソン株式会社 | チップキャリアの製造方法 |
JP3261965B2 (ja) * | 1996-02-21 | 2002-03-04 | 富士電機株式会社 | 半導体装置 |
JP3209696B2 (ja) * | 1996-03-07 | 2001-09-17 | 松下電器産業株式会社 | 電子部品の製造方法 |
-
2008
- 2008-11-20 JP JP2008297133A patent/JP4784945B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JP2009065201A (ja) | 2009-03-26 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081212 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100122 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100827 |
|
A871 | Explanation of circumstances concerning accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A871 Effective date: 20100827 |
|
A975 | Report on accelerated examination |
Free format text: JAPANESE INTERMEDIATE CODE: A971005 Effective date: 20100908 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110126 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110208 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110331 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110426 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20110530 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110705 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140722 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140722 Year of fee payment: 3 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140722 Year of fee payment: 3 |
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R360 | Written notification for declining of transfer of rights |
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R360 | Written notification for declining of transfer of rights |
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R371 | Transfer withdrawn |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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S111 | Request for change of ownership or part of ownership |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140722 Year of fee payment: 3 |
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R350 | Written notification of registration of transfer |
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