JP3828673B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体装置に関し、特に半導体素子に他の半導体素子を重ね合わせるチップオンチップ構造に関するものである。
【0002】
【従来の技術】
半導体装置の一層の集積化を図るため、半導体素子を2層に重ね合わせる、チップオンチップ構造の半導体装置が注目されている。
このチップオンチップ構造にする場合、大小の半導体素子の素子形成面上に、内部配線を部分的に露出させたパッド開口部を設け、このパッド開口に「バンプ」という突起電極を設け、半導体素子同士をいわゆるフェイスツーフェイスで重ね合わせるとい方法がとられている。そして、大きな方の半導体素子(以下「親チップ」という)の素子形成面に電極を設けて、下地基板(配線板)の電極との間で接続し、この下地基板の電極を、プリント基板やセラミック基板に半田接続する。
【0003】
【発明が解決しようとする課題】
前記チップオンチップ構造の半導体装置では、親チップに重ね合わせるほうの半導体素子(以下「子チップ」という)が複数ある場合、それぞれの子チップを正確に位置合わせして親チップに重ね合わせる必要がある。
この場合、通常、子チツプを1つずつ装着するので、子チップの数だけ装着回数があり、全体として装着に時間がかかっていた。
【0004】
また、子チップが複数あるので、子チップを取り違える確率(誤装着率)が高くなるという問題もあつた。
そこで、本発明は、半導体素子をチップオンチップ構造にする場合、生産能率に優れ、かつ誤装着の少ない半導体装置を提供することを目的とする。
【0005】
【課題を解決するための手段及び発明の効果】
本発明の半導体装置は、重ね合わせる各半導体素子を所定の位置に配列したフレームを有し、当該フレームは、前記半導体素子を当該フレーム面に接着しており、当該フレームは透明であり、当該フレーム面に接着された前記半導体素子の当該接着面には、当該半導体素子の配列を確認するための画像認識可能な表示がなされているものである(請求項1)。
また、本発明の半導体装置は、当該フレーム面に接着された前記半導体素子の当該接着面と反対のバンプ取付面に、当該半導体素子の配列を確認するための画像認識可能な表示がなされているものでもよい(請求項2)。
また、本発明の半導体装置は、重ね合わせる各半導体素子を所定の位置に配列したフレームを有し、当該フレームは、当該フレーム面に孔を設け、各半導体素子を当該孔に嵌合させており、各半導体素子の背面には、当該半導体素子の配列を確認するための画像認識可能な表示がなされているものでもよい(請求項3)。
【0006】
これらの構成によれば、半導体素子をチップオンチップ構造にする場合、重ね合わせる各半導体素子(子チップ)をフレームの所定の位置に配列し、このフレームを利用して重ね合わせる。したがって、1回の装着で、複数の半導体装置を重ねて接合させることができる。また、子チップのフレームへの配列に誤りがなければ、重ねる段階での誤装着は問題とならない。したがって、生産能率に優れ、かつ誤装着の少ない半導体装置を実現することができる。
また、子チップが正しく配列されているかどうかを外観検査により確認することができる。
【0009】
【発明の実施の形態】
以下、本発明の実施の形態を、添付図面を参照しながら詳細に説明する。本発明の実施の形態では、半導体の種類として、Siを使用することを前提としているが、他にGaAs、Geなどの半導体を使用してもよい。
図1は、親チップ1に、複数の子チップ2a,2bを、いわゆるフェースダウンで重ねた状態を示す側面図である。親チップ1の素子形成面にはバンプ3が設けられ、子チップ2a,2bの素子形成面の対応位置にも、バンプ4が設けられている。これらの対応するバンプ3,4同士を接合させることにより、いわゆるチップオンチップ構造の半導体素子として機能するようになっている。
【0010】
さらに、子チップ2a,2bは、1枚のフレーム5に装着された状態となっている。このフレーム5の材質は、特に限定されるものではなく、例えば、透明若しくは不透明な樹脂板、ガラス板、金属板、セラミック板などをあげることができる。また、フレーム5の厚みも特に限定されるものではない。フレーム5と子チップ2a,2bとは、接着剤で接着されている。
【0011】
フレーム5と親チップ1との位置合わせの方法は従来公知の方法を採用することができる。例えば、貫通孔を開けてそこから下のマークを見て位置合わせする技術(特開平8-172111号公報参照)を応用して、フレーム5に貫通孔を形成して親チップの上に設けたマークを検出することにより位置合わせすることができる。また、フレーム5の上面(図1の上側の面)にマークを付け、親チップ1の上面にもマークを付け、上から見たマークの一部の重なりを確認することにより、位置合わせすることができる(実開平5-87949号公報参照)。さらに、フレーム5が透明ならば、フレーム5と親チップ1にマークを付け、マークの重なりを確認することにより、位置合わせすることができる。
【0012】
このようにして、子チップ2a,2bが付いたフレーム5を、親チップ1に重ねることにより、一度の工程ですべての子チップ2a,2bを親チップ1に接合することができる。
この後、親チップ1を外部に配線し、子チップ2a,2bが付いたフレーム5ごとモールドすれば、半導体ICが完成する。
【0013】
ここで誤装着率について議論する。この半導体装置において、子チップ2a,2bをフレーム5に正しく取り付ければ、その後親チップ1に重ねる工程での誤装着は起こり得ないので、誤装着は、子チップ2a,2bをフレーム5に取り付ける工程での問題となる。そこで例えば、子チップ2a,2bを取り付けたフレーム5を外観検査することができれば、親チップ1に接合する前に誤装着を未然に発見して半導体装置の製造歩留りの向上を図ることができる。このような外観検査方法として、次の(1) (2)があげられる。
【0014】
(1)フレーム5が透明であれば、フレーム5に配列された子チップ2a,2bの背面の文字表示を画像認識できるので、子チップ2a,2bが正しく配列されているかどうか事前に確認できる。
(2)フレーム5が不透明の場合は、子チップ2a,2bのバンプ取付面に文字表示をするようにすれば、子チップ2a,2bが正しく配列されているかどうか確認できる。
【0015】
図2は、フレーム5の変形例を示す図である。この図2の場合は、フレーム51に孔をあけ、その孔に子チップ2a,2bを嵌合させている。なお挿入した子チップ2a,2bが抜け落ちないように所定の箇所にストッパ(図示せず)を設けている。
この実施形態によれば、フレーム51の透明、不透明に係わらず、フレーム51に配列された子チップ2a,2bの背面の文字表示を画像認識できるので、子チップ2a,2bが正しく配列されているかどうか事前に確認できる。
【0016】
また、この実施形態によれば、子チップ2a,2bの大きさに合わせた孔を開けるので、子チップ2a,2bの大きさがそれぞれ異なる場合は、孔自体が子チップ2a,2bの誤装着防止手段となる。
以上の説明では、図1のフレーム5及び図2のフレーム51を、特に配線に用いていなかったが、本発明はこれに限られるものではなく、例えば、フレーム5、フレーム51をリードフレームとして兼用することもできる。この場合、新たなリードフレームを使用しなくて済み、部材の節約になる。
【0017】
図3は、本発明の他の実施形態を示す側面図である。本実施形態では、子チップ2a,2bを取り付けた後、フレーム52を子チップ2a,2bから離している。フレーム52は、樹脂フィルムなど柔軟な材質であることが好ましい。
図3(a)は、フレーム52に取り付けられた子チップ2a,2bを親チップ1に接合させる工程を示し、図3(b)は、加熱または超音波印加などによりバンプ3,4を接合させた後、フレーム52を子チップ2a,2bから剥がす工程を示す。フレーム52を剥がすときには、バンプ3,4は強く接合しているので、フレーム52を容易に剥がすことができる。
【0018】
なお、この発明は以上説明した実施形態に限定されるものではない。例えば、いままでの説明では、子チップの数は、2つとして説明してきたが、これに限られるものでなく、2以上の任意の数であってよい。その他本発明の範囲内で種々の変更を施すことが可能である。
【図面の簡単な説明】
【図1】親チップ1に、フレーム5に取り付けられた複数の子チップ2a,2bを、いわゆるフェースダウンで重ねた状態を示す側面図である。
【図2】複数の子チップ2a,2bを孔の空いたフレーム51に固定して、親チップ1に重ねた状態を示す側面図である。
【図3】子チップ2a,2bを取り付けた後、フレーム52を子チップ2a,2bから離す本発明の他の実施形態を示す側面図である。
【符号の説明】
1 半導体素子(親チップ)
2a,2b 半導体素子(子チップ)
3,4 バンプ
5,51,52 フレーム
Claims (3)
- 複数の半導体素子を他の半導体素子に重ねた構造を有する半導体装置であって、
重ね合わせる各半導体素子を所定の位置に配列したフレームを有し、当該フレームは、前記半導体素子を当該フレーム面に接着しており、
当該フレームは透明であり、当該フレーム面に接着された前記半導体素子の当該接着面には、当該半導体素子の配列を確認するための画像認識可能な表示がなされていることを特徴とする半導体装置。 - 複数の半導体素子を他の半導体素子に重ねた構造を有する半導体装置であって、
重ね合わせる各半導体素子を所定の位置に配列したフレームを有し、当該フレームは、前記半導体素子を当該フレーム面に接着しており、
当該フレーム面に接着された前記半導体素子の当該接着面と反対のバンプ取付面には、当該半導体素子の配列を確認するための画像認識可能な表示がなされていることを特徴とする半導体装置。 - 複数の半導体素子を他の半導体素子に重ねた構造を有する半導体装置であって、
重ね合わせる各半導体素子を所定の位置に配列したフレームを有し、当該フレームは、当該フレーム面に孔を設け、各半導体素子を当該孔に嵌合させており、
各半導体素子の背面には、当該半導体素子の配列を確認するための画像認識可能な表示がなされていることを特徴とする半導体装置。
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