JPH0575016A - 半導体装置 - Google Patents
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- JPH0575016A JPH0575016A JP3231817A JP23181791A JPH0575016A JP H0575016 A JPH0575016 A JP H0575016A JP 3231817 A JP3231817 A JP 3231817A JP 23181791 A JP23181791 A JP 23181791A JP H0575016 A JPH0575016 A JP H0575016A
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- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
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Abstract
(57)【要約】
【目的】半導体チップを実装する際のボードに対する面
積あたりの集積率を向上させる。 【構成】(1−1)、(1−2)のようにチップをリー
ドフレームにボンディングする際、リードフレームの表
面と裏面の両面にダイボンディングする。 【効果】基板に対する面積あたりの集積度は現状の精密
加工技術のまま約2倍に向上する。
積あたりの集積率を向上させる。 【構成】(1−1)、(1−2)のようにチップをリー
ドフレームにボンディングする際、リードフレームの表
面と裏面の両面にダイボンディングする。 【効果】基板に対する面積あたりの集積度は現状の精密
加工技術のまま約2倍に向上する。
Description
【0001】
【産業上の利用分野】本発明は、半導体装置におけるチ
ップの実装方法に関する。
ップの実装方法に関する。
【0002】
【従来の技術】従来技術におけるチップの実装方法は2
通りあり、1つはリードフレームの片面だけを使用しダ
イボンディングを行う方法(図4)、あと1つはテ ー
プ・オートメイテッド・ボンディングで、チップをじか
に基板に実装する方法が知られていた。
通りあり、1つはリードフレームの片面だけを使用しダ
イボンディングを行う方法(図4)、あと1つはテ ー
プ・オートメイテッド・ボンディングで、チップをじか
に基板に実装する方法が知られていた。
【0003】
【発明が解決しようとする課題】しかし、従来の実装方
法では前出のいずれの方法を使用しても、基板の面積に
対する集積度はチップ自体の集積度を上げないと向上し
ないという問題点を有していた。そこで、本発明は従来
のこのような問題点を解決するために1枚のリードフレ
ームにチップの背面を合わせるようなかたちで実装を施
し、基板に対する面積あたりの集積度を向上することを
目的とする。
法では前出のいずれの方法を使用しても、基板の面積に
対する集積度はチップ自体の集積度を上げないと向上し
ないという問題点を有していた。そこで、本発明は従来
のこのような問題点を解決するために1枚のリードフレ
ームにチップの背面を合わせるようなかたちで実装を施
し、基板に対する面積あたりの集積度を向上することを
目的とする。
【0004】
【課題を解決するための手段】半導体装置において、2
つのチップを1つのリードフレームの両面を使用し、リ
ードフレームの表裏に、実装することを特徴とする。
つのチップを1つのリードフレームの両面を使用し、リ
ードフレームの表裏に、実装することを特徴とする。
【0005】
【作用】以上のように実装された半導体装置を使用する
と従来通りの加工を施したチップを使用しても基板の面
積に対する集積度は簡単に2倍に向上する。
と従来通りの加工を施したチップを使用しても基板の面
積に対する集積度は簡単に2倍に向上する。
【0006】
【実施例】本発明の半導体装置は、図1、図2で示され
る構造をしている。
る構造をしている。
【0007】 (1−1)・・・表面に実装されたチップ (1−2)・・・裏面に実装されたチップ (1−3)・・・ボンディングワイヤー (1−4)・・・ボンディングワイヤー (1−5)・・・リードフレーム (2−1)・・・(1−5)に対応 (2−2)・・・(1−1)に対応 (2−3)・・・(1−4)に対応 (2−4)・・・(1−3)に対応 (3−1)・・・(1−1)に対応 (3−2)・・・(1−3)に対応 (3−3)・・・(1−4)に対応 (3−4)・・・(1−5)に対応 図1は実施例の要部を示す断面図であって(1−1)は
表面にダイボンデ ィングされたチップであり、(1−
2)は裏面にダイボンディングされたチップである。
(1−3)、(1− 4)はそれぞれ表面、裏面のチッ
プ用ボンディングワイヤーであり、(1−5)はリード
フレームである。図2は 実施例の要部を上面からみた
図になっており、(2−1)は(1−5)、(2−2)
は(1−1)、(2−3)は(1−4)、(2−4)は
(1−3)にそれぞれ対応している。図3は本発明の要
部全体を見渡す図であり、(3−1)は(1−1)、
(3−2)は(1−3)、(3−3)は(1−4)、
(3−4)は(1−5)に対応している。
表面にダイボンデ ィングされたチップであり、(1−
2)は裏面にダイボンディングされたチップである。
(1−3)、(1− 4)はそれぞれ表面、裏面のチッ
プ用ボンディングワイヤーであり、(1−5)はリード
フレームである。図2は 実施例の要部を上面からみた
図になっており、(2−1)は(1−5)、(2−2)
は(1−1)、(2−3)は(1−4)、(2−4)は
(1−3)にそれぞれ対応している。図3は本発明の要
部全体を見渡す図であり、(3−1)は(1−1)、
(3−2)は(1−3)、(3−3)は(1−4)、
(3−4)は(1−5)に対応している。
【0008】この部分を詳しく説明すると、図1に示す
ように1枚のリードフレームの表裏両面にチップを実装
し、各々のチップからリードフレームにワイヤーボンデ
ィングを行う。出来上がった半導体装置は現在流通して
いる半導体装置よりも多少厚みが増すことが考えられる
が、基板に実装を行った際に面積あたりの集積度が2倍
に向上する。
ように1枚のリードフレームの表裏両面にチップを実装
し、各々のチップからリードフレームにワイヤーボンデ
ィングを行う。出来上がった半導体装置は現在流通して
いる半導体装置よりも多少厚みが増すことが考えられる
が、基板に実装を行った際に面積あたりの集積度が2倍
に向上する。
【0009】
【発明の効果】本発明の半導体装置は、以上説明したよ
うに1枚のリードフレームの両面にチップを実装すると
いう簡単な構造により集積度が容易に向上するという効
果がある。
うに1枚のリードフレームの両面にチップを実装すると
いう簡単な構造により集積度が容易に向上するという効
果がある。
【図1】本発明の半導体装置の断面図。
【図2】本発明の半導体装置を上方からみた図。
【図3】本発明の半導体装置の要部を拡大した投影図。
【図4】従来例を説明した断面図。
(1−1)・・・表面に実装されたチップ (1−2)・・・裏面に実装されたチップ (1−3)・・・ボンディングワイヤー (1−4)・・・ボンディングワイヤー (1−5)・・・リードフレーム (2−1)・・・(1−5)に対応 (2−2)・・・(1−1)に対応 (2−3)・・・(1−4)に対応 (2−4)・・・(1−3)に対応 (3−1)・・・(1−1)に対応 (3−2)・・・(1−3)に対応 (3−3)・・・(1−4)に対応 (3−4)・・・(1−5)に対応
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 FI 技術表示箇所 H01L 23/50 S 9272−4M
Claims (1)
- 【請求項1】半導体装置において、2つのチップを1つ
のリードフレームの両面を使用し、リードフレームの表
裏に、実装したことを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3231817A JPH0575016A (ja) | 1991-09-11 | 1991-09-11 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3231817A JPH0575016A (ja) | 1991-09-11 | 1991-09-11 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0575016A true JPH0575016A (ja) | 1993-03-26 |
Family
ID=16929488
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3231817A Pending JPH0575016A (ja) | 1991-09-11 | 1991-09-11 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0575016A (ja) |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5545922A (en) * | 1994-06-28 | 1996-08-13 | Intel Corporation | Dual sided integrated circuit chip package with offset wire bonds and support block cavities |
JPH1063030A (ja) * | 1996-08-22 | 1998-03-06 | Oji Yuka Synthetic Paper Co Ltd | 電子写真用印刷紙 |
US6646047B2 (en) | 1996-05-28 | 2003-11-11 | Riken Technos Corporation | Thermoplastic elastomeric resin composition and a process for the preparation thereof |
US6838312B2 (en) | 1999-02-23 | 2005-01-04 | Rohm Co., Ltd. | Semiconductor device having a primary chip with bumps in joined registration with bumps of a plurality of secondary chips |
US7282789B2 (en) * | 1998-03-31 | 2007-10-16 | Micron Technology, Inc. | Back-to-back semiconductor device assemblies |
CN100365814C (zh) * | 2004-12-16 | 2008-01-30 | 南通富士通微电子股份有限公司 | 背对背封装集成电路及其生产方法 |
US7776968B2 (en) | 2004-02-20 | 2010-08-17 | Riken Technos Corp. | Thermoplastic elastomer composition and thermoplastic resin composition using the same |
-
1991
- 1991-09-11 JP JP3231817A patent/JPH0575016A/ja active Pending
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5545922A (en) * | 1994-06-28 | 1996-08-13 | Intel Corporation | Dual sided integrated circuit chip package with offset wire bonds and support block cavities |
EP0774162A4 (en) * | 1994-06-28 | 1997-07-30 | Intel Corp | MANUFACTURE OF TWO-SIDED WIRE-CONNECTED INTEGRATED CIRCUIT BOXES USING OFFSET-WIRE CONNECTIONS AND CARRIER PLATES WITH CAVES |
US6646047B2 (en) | 1996-05-28 | 2003-11-11 | Riken Technos Corporation | Thermoplastic elastomeric resin composition and a process for the preparation thereof |
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