JP3821431B2 - フラッシュ用のトップ/ボトム対称保護スキーム - Google Patents
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Description
発明の技術分野
本発明は、不揮発性メモリに関し、特に、同期式(シンクロナス)の不揮発性フラッシュメモリに関する。
【0002】
発明の背景
通常、メモリデバイスは、コンピュータの内部記憶領域用として提供される。用語「メモリ」は、データの記録媒体として用いられる集積回路チップを示す。メモリには幾つかの種類がある。例えば、RAM(random-access memory)は、コンピュータのメインメモリとして用いられる。RAMは、読み書き可能なメモリである。つまり、データをRAMに書き込んだり、データをRAMから読み出したりすることができる。これに対し、ROMは、データの読み出ししかできないメモリである。RAMの多くは揮発性であり、コンテンツを記憶した状態を維持するためには、保持電流を必要とする。電源が切れれば、RAMに記録されたデータが失われる。
【0003】
ほとんどのコンピュータは、コンピュータを起動するための命令コード群が記録された小容量のROMを内蔵している。RAMとは異なり、ROMに書き込みを行うことはできない。EEPROM(electrically erasable programmable read-only memory)は、特別な不揮発性メモリであり、電荷を与えることによって(電気的に)データを消去することができる。他のROMと同様に、本来、EEPROMはRAMのように高速なメモリではない。EEPROMは、多数のメモリセルを備え、各メモリセルは、電気的に絶縁された複数のゲート(フローティングゲート)を有する。フローティングゲートの電荷の有無に応じてメモリセルにデータが記録される。プログラミングや消去処理によって、フローティングゲートに対して電荷が供給されたり除去されたりする。
【0004】
また、別の不揮発性メモリの例として、フラッシュメモリが挙げられる。フラッシュメモリは、EEPROMの一種であり、データの消去やプログラムの更新は、バイト単位ではなく、ブロック単位で行われる。最近のパーソナルコンピュータの多くは、フラッシュメモリチップにBIOSを記録しており、BIOSの更新を必要に応じて簡単に行うことができる。このようなBIOSは、フラッシュBIOSとも呼ばれる。フラッシュメモリは、モデムにも使用されることが多い。フラッシュメモリを使用することによって、新しいプロトコルが標準化された際に、モデムの製造元から提供されるファームウェアを更新して、このプロトコールをモデムがサポートするようにすることができる。
【0005】
通常、フラッシュメモリは、メモリアレイを備え、このメモリアレイは、行アドレスおよび列アドレスによって指定される多数のメモリセルで構成される。メモリセルの各々には、フローティングゲートを有して電荷を保持する電界効果トランジスタが設けられる。これらのセルは、ブロック単位のグループに分けられる。ブロックにおける各セルは、フローティングゲートに電荷を与えることによって、電気的に、ランダムにプログラムすることができる。蓄積電荷は、ブロック単位の消去処理によって、フローティングゲートから抜き出される。フローティングゲートにおける電荷の有無によってセルのデータが決定する。
【0006】
シンクロナスDRAM(SDRAM)は、従来のDRAMメモリよりも高速で動作するDRAMである。SDRAMは、CPUのバスと同期して動作する。SDRAMは、従来のFPM(Fast Page Mode)RAMの約3倍、EDO(Extended Data Output)DRAMやBEDO(Burst Extended Data Output)DRAMの約2倍の周波数である、100MHzで動作する。SDRAMは、高速アクセスが可能であるが、揮発性である。多くのコンピュータシステムは、SDRAMを使用して動作するように設計されているが、不揮発性メモリへの利用も期待されている。
【0007】
上述した理由、または以下に述べる理由により、本技術分野において、SDRAMと同じように動作する不揮発性メモリデバイスに対する要求が存在する。これらの理由は、当業者であれば、明細書に記載された内容を理解することによって、明らかとなるであろう。
【0008】
発明の要旨
本発明は、上述したメモリデバイスの問題等を解決するためのものであり、以下の記載内容を検討することによって、理解可能となるであろう。
【0009】
一実施の形態においては、本発明は、既存のSDRAMのパッケージピン配列に互換性のある不揮発性シンクロナスフラッシュメモリを提供する。詳細な明細書の記載により、SDRAM分野の知識を有するシステムデザイナであれば、本発明をシステム処理の改良に向上させるのに役立たせることが可能であろう。
【0010】
別の実施の形態においては、シンクロナスメモリデバイスは、N個のアドレス指定可能なセクタを有するメモリセルアレイと、メモリセルアレイに対する消去処理または書き込み処理を制御する制御回路と、制御回路に接続された保護回路とを含む。保護回路は、N個のアドレス指定可能なセクタにおける第1のセクタおよび最後のセクタの双方に対する書き込み処理または消去処理の実行を選択的に阻止する。
【0011】
シンクロナスフラッシュメモリデバイスにおけるメモリロケーションの保護方法が提供される。この方法は、メモリロケーションに対応するデータビットを有するデータレジスタを第1のデータステートまたは第2のデータステートにプログラムするステップと、第1のメモリロケーションに対応するビットが第1のステートにあるとき、第1のメモリロケーションに対する消去処理または書き込み処理を阻止するステップとを含む。また、この方法は、第1のメモリロケーションに対応するデータビットが前記第2のステートにあるとき、第1のメモリロケーションに対する消去処理または書き込み処理を実行可能にするステップを含む。
【0012】
また、メモリデバイスにおける不慮のデータ消去を阻止する方法が提供される。この方法は、レジスタ回路を第1のデータステートにプログラムするステップと、レジスタ回路が第1のデータステートにプログラムされている間、メモリデバイスに対する書き込み処理および消去処理を許可するステップと、レジスタ回路を第2のデータステートにプログラムするステップとを含む。また、この方法は、レジスタ回路を第2のデータステートにプログラムした場合、保護回路を活性化するステップと、レジスタ回路が第2のデータステートにプログラムされている間、電子キーが保護回路に供給されない限り、メモリデバイスに対する書き込み処理および消去処理を禁止するステップとを含む。
【0013】
発明の実施の形態の説明
添付図面を参照して本発明の実施の形態を詳細に説明する。添付図面は、本明細書の一部を構成するものであり、本発明の具体的な実施の形態を例示的に示している。実施の形態の各々は、当業者が発明を実施できるように十分に説明されている。なお、本発明の精神および範囲を逸脱することなく、論理的、機械的、電気的な変更を加えて発明を実施してもよいことが理解されよう。従って、以下の詳細な説明は、限定的に解釈されるべきではない。本発明の範囲は、クレームによってのみ定義されるものである。
【0014】
以下の詳細な説明は、2つの主項目に分かれる。第1の項目(インタフェースの機能説明)では、SDRAMメモリとの互換性について詳細に説明されている。第2の項目(機能説明)では、フラッシュアーキテクチャにおける機能的コマンドが定められている。
【0015】
インタフェースの機能説明
図1Aは、本発明の一実施の形態を示すブロック図である。メモリデバイス100は、不揮発性のフラッシュメモリセル102のアレイを含む。このアレイは、アドレス指定が可能な複数のバンクに配列されている。本実施の形態においては、4つのメモリバンク104、106、108、110がメモリに含まれている。各メモリバンクは、メモリセルからなるアドレス指定が可能な複数のセクタを含む。メモリに保存されたデータは、ロケーションアドレスを用いることによってアクセスすることができる。このロケーションアドレスは、外部から供給され、アドレスレジスタ112によって受け取られる。該アドレスは、行アドレスマルチプレクサ114によって解読される。また、前記アドレスは、バンク制御ロジック116および行アドレスラッチ/デコーダ118によって解読される。メモリにおける所望の列にアクセスすることを可能にするために、列アドレスカウンタ/ラッチ120は、受け取った複数のアドレスを結合し、列デコーダ122に出力する。回路124は、入出力ゲート、データマスクロジック、読出しデータラッチ、さらに、書き込みドライバとしての機能を有する。データは、データ入力レジスタ126を通じて入力され、データ出力レジスタ128を通じて出力される。コマンド実行ロジック130は、メモリデバイスの基本動作を制御する。また、ステートマシン132は、メモリアレイおよびセル上で実行される特定の処理を制御する。さらに、データ出力のため、ステータスレジスタ134およびIDレジスタ136が設けられる。コマンド回路130および/またはステートマシーン132は、読み出し、書き込み、消去および他のメモリ処理を制御するための制御回路として概ね参照可能である。
【0016】
図1Bは、本発明の一実施の形態における接続ピン配列(入出力コネクタピンアサイン)を示す。メモリパッケージ150は、54個の接続ピンを有する。ピン構成は、既存のSDRAMパッケージのものと概ね同じである。本発明独自の接続ピンは、RP#152およびVccp154の2つである。本発明は、SDRAMのものと同じ接続ピンラベルを使用するが、本明細書において、接続ピンを通じて入出力される信号の機能は、特に説明がない限りは、SDRAMのものと同じではない。図1Cは、一実施の形態におけるメモリパッケージ160を示す。メモリパッケージ160は、ピンによる接続端子ではなく、バンプによる接続端子を有する。従って、本発明は、特定のパッケージ構成に限定されるものではない。
【0017】
メモリデバイスの処理の特徴を説明する前に、接続ピンおよび各接続ピンを通じて入出力される信号について説明する。入力クロック端子は、クロック信号(CLK)を供給する。クロック信号は、システムクロックによってドライブされる。シンクロナスフラッシュメモリの入力信号は、全て、CLKの立ち上がりエッジ(ポジティブエッジ)でサンプリングされる。また、CLKは、内部バーストカウンタのカウント値を増加させ、更に、出力レジスタを制御する。
【0018】
入力クロックイネーブル(CKE)端子は、CLK信号入力をアクティブ(活性化したHIGH状態)、非アクティブ(活性化していないLOW状態)にするために使用される。クロック入力を非アクティブにすることによって、POWER−DOWN_STANDBY処理(全てのメモリバンクがアイドル状態になる)、ACTIVE_POWER−DOWN処理(メモリ行がいずれのバンクにおいてACTIVEになる)、または、CLOCK_SUSPEND処理(バースト/アクセスが続行中である)が可能になる。CKEは、メモリデバイスがパワーダウンモードに入っているとき以外は、同期状態になっている。メモリデバイスがパワーダウンモードに入っているときは、CKEは、非同期状態になっている。CLK等の入力バッファは、パワーダウンモードでは、無効になっており、低消費電力のスタンバイ状態になっている。CKEは、RP#がディープパワーダウンであるときを除き、パワーダウンモードが要求されていない場合は、システムにおいてHIGH状態に維持されていてもよい。
【0019】
チップセレクト(CS#)入力端子には、コマンド実行ロジックに設けられたコマンドデコーダを有効、無効にするための信号が入力される。信号がLOWであれば、コマンドデコーダが有効となり、信号がHIGHであれば、コマンドデコーダが無効となる。つまり、CS#がHIGHであれば、全てのコマンドがマスクされる。さらに、システムにおいて複数のバンクが存在する場合、CS#によって外部からバンクを選択できるようになる。従って、CS#は、コマンドコードの一部であるとみなすことができる。しかしながら、このCS#は、必須のものではない。
【0020】
入力コマンドを入力するための接続端子RAS#、CAS#およびWE#は(CAS#、CS#と共に)、後述するように、メモリによって実行されるコマンドを定義する。入出力マスク(DQM)端子は、書き込みアクセスのためのマスク信号を入力し、読み出しアクセスのためのイネーブル信号を出力するために使用される。WRITEサイクルの間にサンプリングされたDQMがHIGHであった場合には、入力データがマスクされる。READサイクルの間にサンプリングされたDQMがHIGHであった場合には、2クロックのレイテンシが経過後、出力バッファが高インピーダンス(High−Z)状態になる。DQMLは、データ端子DQ0〜DQ7に対応し、DQMHは、データ端子DQ8〜DQ15に対応する。DQMLおよびDQMHは、DQMとして参照されたとき、同一の状態であると考えられる。
【0021】
アドレス入力部(接続端子)133は、主に、アドレス信号を入力するために使用される。図示した実施の形態においては、メモリは12のライン(A0〜A11)を有する。また、後述するように、アドレス端子を通じて他の信号を入力するようにしてもよい。メモリバンクのあるロケーションを選択するために、ACTIVEコマンド(行アドレスA0〜A11)やREAD/WRITEコマンド(列アドレスA0〜A7)が発行された際、アドレス入力部の信号がサンプリングされる。アドレス入力部は、後述するLOAD_COMMAND_REGISTER処理の際、処理コード(OpCode)を入力するためにも使用される。また、アドレスラインA0−A11は、LOAD_MODE_REGISTER処理の際に、モード設定を入力するために使用される。
【0022】
入力リセット/パワーダウン(RP#)端子140は、リセット処理やパワーダウン処理を行うために使用される。一実施の形態においては、デバイスを立ち上げる(initial device power-up)ときには、RP#がLOWからHIGHになった後、実行可能なコマンドを発行する前に、デバイス内部での初期動作のため、100μsの遅延時間が必要となる。RP#信号がLOWになると、ステータスレジスタがクリアされ、デバイス内のステートマシン(ISM)132がアレイ読み出しモードに設定される。また、デバイスがディープパワーダウンモードになる。パワーダウンによって、CS#142を含む全ての入力端子が「ドントケア(Don't Care)」に設定され、全ての出力がHigh−Z状態になる。RP#信号がVHH電圧(5V)と同じになると、WRITE処理、ERASE処理の間、全ての保護モードが解除される。RP#信号によって、デバイス保護ビットが「1(保護モード)」に設定されるが、RP#信号がVHHになったときは、16ビットレジスタのロケーション0および15に存在するブロック保護ビットの各々が、「0(非保護モード)」に設定される。保護ビットについては後述する。他の処理モードの全てにおいて、RP#は、HIGHに維持される。
【0023】
バンクアドレス入力端子BA0およびBA1は、どのバンクに対し、ACTIVEコマンド、READコマンド、WRITEコマンド、または、BLOCK_PROTECTコマンドを発行するかどうかを定義する。DQ0〜DQ15端子143は、双方向データ通信に使用されるデータバス接続端子である。図1Bに示すVCCQ端子は、ノイズの干渉を受けにくくなるように、VCC端子と絶縁された電源をDQ端子に供給するために使用される。一実施の形態においては、VCCQ=Vcc、即ち、1.8V±0.15Vである。VSSQ端子は、ノイズの干渉を受けにくくなるように、DQ端子に対してVSS端子と絶縁されたグラウンドとして使用される。VCC端子は、例えば、3Vの電源供給用である。グラウンドへの接続は、Vss端子を通じて行われる。また、VCCP端子144を通じて別のオプション電圧を供給してもよい。VCCP端子は、デバイスの外部でVCC端子に接続され、デバイスの初期動作、WRITE処理、ERASE処理に使用される電流を供給する。つまり、メモリデバイスの書き込み処理や消去処理は、VCCP端子を通じて供給された電圧を用いて行われ、他の処理は、全て、VCC端子を通じて供給された電圧を用いて行われる。Vccp端子は、高圧スイッチ/ポンプ回路145に接続される。
【0024】
以下、シンクロナスフラッシュメモリの動作に関するより詳細な説明を行う。本発明の一実施の形態は、不揮発性であり、セクタ単位で電気的にデータを消去(フラッシュ)可能であり、プログラム可能なROMに関する。このメモリは、16ビット単位の4,194,304ワードとして構成される67,108,864ビットのデータ容量を有する。他のデータ容量でもよく、本発明は、例として示したデータ容量に限定されない。メモリバンクの各々は、4つの別個に消去可能なブロックで構成される。つまり、合計16のブロックが存在する。不慮の消去処理や上書き処理を防いで重要なファームウエアを確実に保護するために、メモリは、ハードウエアおよびソフトウエアによってロック可能な16個のブロックを含み、各ブロックは、256Kワードのデータ容量を有する。メモリには4つのバンクが含まれているため、真の並列処理を実現することができる。
【0025】
バンクに対する読み出しアクセスは、バックグラウンドで他のバンクに対してWRITE処理またはERASE処理を行っているときに行うことができる。シンクロナスフラッシュメモリは、シンクロナスインタフェースを有し、クロック信号CLKの立ち上がりエッジ上で全ての信号を登録することができる。また、メモリの読み出しは、バーストモードで行うことができる。つまり、メモリアクセスは、選択されたロケーションから開始され、アクセスするロケーションの数は、予めプログラムされている。メモリアクセスは、予めプログラムされたシーケンスに従って行われる。読み出しアクセスは、ACTIVEコマンドの登録で開始し、READコマンドによって続行される。ACTIVEコマンドと同時に登録されたアドレスビットは、アクセス対象のバンクと行を選択するために使用される。READコマンドと同時に登録されたアドレスビットは、バーストアクセスを開始する列のロケーションとバンクを選択するために使用される。
【0026】
シンクロナスフラッシュメモリは、1つのロケーション、2つのロケーション、4つのロケーション、8つのロケーション、または、フルページに対応するプログラム可能な読み出しバースト長を提供する。オプションとしてバースト終端を提供するようにしてもよい。また、シンクロナスフラッシュメモリは、高速処理を達成するために、内部パイプラインアーキテクチャを採用している。
【0027】
シンクロナスフラッシュメモリは、低電力のメモリシステム、例えば、3Vで駆動するシステムで動作する。メモリの動作モードとしては、ディープパワーダウンモードが省電力スタンバイモードとして提供される。全ての入出力は、LVTTL(low voltage transistor-transistor logic)互換である。シンクロナスフラッシュメモリは、フラッシュ処理性能を大幅に向上させることができる。ここで、フラッシュ処理性能とは、自動的に列アドレスを生成しながら高速にデータを転送する能力と、バーストアクセス期間にクロックサイクル毎に列アドレスをランダムに切り換える能力を含む。
【0028】
一般的に、シンクロナスフラッシュメモリは、低電圧で駆動し、複数のバンクを備えたDRAMと同様の構成を有する。バンクの各々は、複数の行と複数の列とで構成される。シンクロナスフラッシュメモリは、通常の処理を行う前に初期化される。以下、デバイスの初期化、レジスタの定義、コマンドの内容、およびデバイスの動作について詳細に説明する。
【0029】
シンクロナスフラッシュは、所定の方法で起動され(powered up)、初期化される。VCC、VCCQ、およびVCCPに対して(同時に)電源が供給されると、クロック信号が安定し、RP#140がLOW状態からHIGH状態になる。デバイス内部の初期化を完了するまでには、RP#がHIGH状態に移行した後、例えば、100μsの遅延時間が必要である。遅延時間が経過した後、メモリは、アレイ読み出しモードになり、モードレジスタへのプログラミング、または、コマンドの実行可能状態となる。不揮発性モードレジスタ(NVモードレジスタ)147に対する最初のプログラミングの後、初期化処理の間、コンテンツが自動的に揮発性モードレジスタにロードされる。デバイスは、予めプログラムされた状態で起動し(power-up)、処理コマンドを発行する前に再度不揮発性モードレジスタ147のリロードを行う必要はない。これについては後述する。
【0030】
モードレジスタ148は、シンクロナスフラッシュメモリの特定の処理モードを定義するために使用される。この定義には、図2に示すように、バースト長、バーストタイプ、CASレイテンシ、処理モードの選択が含まれる。モードレジスタは、LOAD_MODE_RESISTORコマンドに基づいてプログラミングを行い、再プログラミングが行われるまで、格納された情報を保持する。モードレジスタのコンテンツをNVモードレジスタ147にコピーしてもよい。NVモードレジスタの設定に基づいて、初期化処理の間、モードレジスタ148が自動的にロードされる。ERASE_NVMODE_REGISTERコマンド、WRITE_NVMODE_REGISTERコマンドの詳細については後述する。当業者であれば、SDRAMにおいては、初期化処理毎に、モードレジスタが外部からロードされる必要があることを理解できるであろう。本発明によればデフォルトモードの設定がNVモードレジスタ147に登録される。NVモードレジスタのコンテンツは、揮発性モードレジスタ148にコピーされ、メモリで各処理が実行されている間にアクセスされる。
【0031】
モードレジスタビットM0〜M2は、バースト長を定義する。モードレジスタビットM3は、バーストタイプ(シーケンシャル、インターリーブ)を定義する。モードレジスタビットM4〜6は、CASレイテンシを定義する。モードレジスタビットM7およびM8は、処理モードを定義する。モードレジスタビットM9は1に設定される。モードレジスタビットM10およびM11は、本実施の形態では予備とされている。本実施の形態では、WRITEバーストは、実行されないため、M9は、論理1に設定され、書き込みアクセスは、1つのロケーション(非バースト)で行われる。モードレジスタは、全てのバンクがアイドル状態にあるときにロードされる必要がある。コントローラは、後続の処理を開始するためには、所定の時間待機しなければならない。
【0032】
シンクロナスフラッシュメモリに対する読み出しアクセスは、バーストモードで行われる。バースト長は表1に示すようにプログラム可能である。バースト長は、所定のREADコマンドによって自動的にアクセス可能な列ロケーションの最大の数を定義する。バーストタイプがシーケンシャルの場合でも、インターリーブの場合でも、1つのロケーション、2つのロケーション、4つのロケーション、8つのロケーションに対応するバースト長を有する。また、バーストタイプがシーケンシャルである場合には、フルページに対応するバースト長を利用できる。バースト長がフルページである場合、BURST_TERMINATEコマンドを使用して任意のバースト長を作成してもよい。つまり、バーストを選択的に終了させることによって、バースト長をカスタマイズすることができる。READコマンドが発行されたとき、バースト長に相当する数の列を含むブロックを選択することができる。このバーストモードで行われるアクセスは、全て、選択されたブロック内で行われる。つまり、境界に達するまでそのブロック内を連続してアクセスする。バースト長が2に設定されている場合は、A1〜A7によってブロックが独自に選択される。バースト長が4に設定されている場合は、A2〜A7によってブロックが選択される。バースト長が8に設定されている場合は、A3〜A7によってブロックが選択される。残余の下位アドレスビット(最下位ビットを含む)は、ブロック内での開始位置を選択するために使用される。フルページバーストは、境界に達するまでそのページ内を連続してアクセスする。
【0033】
所定のバースト内で行われるアクセスは、ビットM3によって、シーケンシャル、またはインターリーブのバーストタイプにプログラムされる。バースト内でのアクセスの順序は、表1に示すように、バースト長、バーストタイプ、開始列アドレスによって決定される。
【0034】
【表1】
【0035】
以下の真理値表は、本発明のメモリにおけるメモリアレイの保護に関し、いくつかの処理コマンドをより詳細に示している。
【0036】
【表2】
【0037】
機能説明
シンクロナスフラッシュメモリは、多くの機能を有し、SDRAMバス上でのコードの格納や、XIP技術(execute in place)技術を利用したアプリケーションに最適である。メモリアレイは、個々の消去ブロックに細分化される。各々のブロックに保持されたデータは、他のブロックに保持されたデータに影響を与えることなく消去することができる。これらのメモリブロックの読み出し、書き込み、消去は、コマンド実行ロジック(CEL)130に対するコマンドの発行によって実行することができる。CELは、内部ステートマシン(ISM)132の処理を制御する。CELは、ERASE_NVMODE_REGISTER処理、WRITE_NVMODE_REGISTER処理、WRITE処理、BLOCK_ERASE処理、BLOCK_PROTECT処理、DEVICE_PROTECT処理、UNPROTECT_ALL_BLOCKS処理、およびVERIFY処理の全てを完全に制御する。ISM132は、各々のメモリロケーションで過剰消去がなされないように保護し、各々のメモリロケーションでデータの保持が最大限に行われるように最適化する。さらに、ISMによって、システム内でのデバイスの書き込み、または、外部のプログラマによるデバイスの書き込みに必要な制御が大幅に簡略化する。
【0038】
シンクロナスフラッシュメモリは、16個の別個の消去可能なブロックで構成される。メモリブロックに保持されたデータは、他のメモリブロックに保持されたデータに影響を与えることなく、部分的に消去可能である。メモリブロックは、ハードウエアによって不慮のデータ消去や書き込みから保護されるようにしてもよい。ブロックを保護する場合には、当該ブロックのデータが改変される前に、RP#端子の電圧をVHH(比較的に高電圧)にドライブする必要がある。ロケーション0および15の256Kワードの容量を有するブロックは、別のハードウエアによる保護手段を備えていてもよい。これらのブロックに対してPROTECTコマンドが一旦実行されると、UNPROTECT_ALL_BLOCKSコマンドによって、RP#がVHHでなければ、ロケーション0およびロケーション15以外の全てのブロックの保護を解除する。これにより、システム内でのファームウエアのアップデートの際、不慮の電力障害やシステムリセットが発生した場合であっても、重要なコードに対するセキュリティが高められる。
【0039】
電源立ち上げ時の初期化、ERASE処理、WRITE処理およびPROTECT処理のタイミングは、メモリアレイ内の全てのプログラミングのアルゴリズムを制御するISMを用いることによって簡略化される。ISMによって、過剰消去を防止してデータが保護され、各セルに対する書き込みマージンが最適化される。WRITE処理の間、ISMは、自動的に、WRITE処理の試行回数のインクリメントおよび監視を行い、各メモリセルにおける書き込みマージンを認証し、ISMステータスレジスタを更新する。BLOCK_ERASE処理を実行するとき、ISMは、自動的にアドレスブロック全体を上書きして過剰消去を防止し、WRITE処理の試行回数のインクレメントおよび監視を行い、ISMステータスレジスタのビットをセットする。
【0040】
8ビットのISMステータスレジスタ134は、外部プロセッサ200またはメモリコントローラにWRITE処理、ERASE処理、PROTECT処理時のISMのステータスを監視させる。8ビットのステータスレジスタのうち、1ビット(SR7)のセットおよびクリア(設定解除)は、ISMによって完全に行われる。このビットは、ISMがERASE処理、WRITE処理、または、PROTECT処理でビジーになっているか否かを示す。また、他のエラー情報、即ち、書き込み保護ブロックエラー、消去非保護全ブロックエラー、デバイス保護エラーは、別の3つのビット(SR3、SR4、SR5)で設定する。ステータスレジスタビットSR0、SR1およびSR2により、実行中のISMの処理の詳細な情報が得られる。ユーザは、デバイスレベルでのISMの処理が進行中であるのか、バンクレベルでのISM処理が進行中であるのかを確認でき、どのバンクがISMによって制御されているかも確認できる。これらの6個のビット(SR3〜SR5)は、ホストシステムによってクリアされなければならない。表2は、ステータスレジスタの一実施の形態を図示している。
【0041】
【表3】
【0042】
節電効果を高めるために、シンクロナスフラッシュは、極めて低電流のディープパワーダウンモードに対応している。このモードに入るためには、RP#端子140(リセット/パワーダウン)をVSS±0.2Vにする必要がある。不慮のRESETを回避するため、RP#がVssで100nsの間維持されなければデバイスはリセットモードに入らない。RP#がVssに維持されると、デバイスは、ディープパワーダウンモードに入る。デバイスがディープパワーダウンモードに入った後にRP#がLOWからHIGHに変化すると、本明細書中で概略説明しているように、デバイスの起動初期化シーケンスが実行される。リセットモードに入った後にRP#がLOWからHIGHに変化しても、ディープパワーダウンモードに入っていなかった場合には、実行可能なコマンドの発行までに1μsの遅延時間が必要となる。デバイスがディープパワーダウンモードに入ると、RP#バッファを除く全てのバッファが不作動(disable)になり、電流量が少なくなり、例えば、3.3VのVCCで最大50μAになる。ディープパワーダウンモードの間、RP#への入力はVssに維持されなければならない。RESETモードに入ると、ステータスレジスタ134がクリアされ、ISM132がアレイ読み出しモードにセットされる。
【0043】
シンクロナスフラッシュメモリアーキテクチャによれば、各セクタのデータを消去する際、アレイの他の部分に影響を与えることがない。アレイは、16個のアドレス指定可能な「ブロック」に分けられており、これらのブロックは、別個に消去可能である。アレイ全体ではなく、ブロック単位でデータの消去が可能であるため、デバイス全体の耐久性およびシステムの柔軟性が向上する。ERASE機能およびBLOCK_PROTECT機能のみがブロック単位で実行される。16個のアドレス指定可能なブロックは、4つのバンク104、106、108、110に等分される。つまり、各バンク104、106、108、110は、4つのブロックからなる。4つのバンクに対し、一方では読み出し、他方では書き込みを同時に行うことができる。あるバンクに対し、ISMによるWRITE処理またはERASE処理を行っているときに別のバンクに対してREAD処理を行うことができる。ステータスレジスタ134をポーリングすることによって、どのバンクに対してISMの処理が実行されているかを判定することができる。シンクロナスフラッシュメモリは、単一のバックグランド処理を行うISMを備える。このISMは、電源立ち上げ時の初期化処理、ERASE処理、WRITE処理およびPROTECT処理を制御する。どのような場合であっても、ISMによる処理は1つしか実行することができない。しかしながら、READ処理を含む他の特定のコマンドは、ISM処理を行っている間に実行することができる。ISMによって制御される処理コマンドは、バンクレベルの処理、またはデバイスレベルの処理である。WRITE処理やERASE処理は、バンクレベルで行われるISM処理である。バンクレベルで行われるISM処理が開始されると、このバンクにおいては、どのロケーションに対してREAD処理が行われても無効データが出力されるが、他のバンクに対してREAD処理が行われると、そのアレイが読み出される。READ_STATUS_REGISTERコマンドが実行されると、ステータスレジスタ134が保持するコンテンツが出力される。ISMステータスビットは、ISM処理の終了を示す(SR7=1)。ISM処理が終了すると、バンクが自動的にアレイ読み出しモードに入る。ERASE_NVMODE_REGISTER処理、WRITE_NVMODE REGISTER処理、BLOCK_PROTECT処理、DEVICE_PROTECT処理、およびUNPROTECT_ALL_BLOCKS処理は、デバイスレベルで行われるISM処理である。デバイスレベルで行われるISM処理が一旦開始されると、どのバンクに対してREAD処理が行われてもアレイが保持するコンテンツが出力される。READ_STATUS_REGISTERコマンドは、ISM処理の終了を判定するために発行される。SR7=1であるとき、ISM処理は終了し、次のISM処理が開始される。ハードウエア回路によって意図しないERASE処理またはWRITE処理が行われるのを防いでブロックのデータを保護する場合には、以下に述べるように、WRITE処理またはERASE処理が行われる前にRP#をVHHにドライブする必要がある。
【0044】
ファームウエアの最も重要な部分に対するセキュリティを高めるために、ブロックのデータをハードウエアによって保護する場合がある。ハードウエアによって保護されているブロックに対してWRITE処理またはERASE処理が行われている間には、即ち、WRITE処理またはERASE処理が終了するまでは、RP#は、VHHに維持されなければならない。RP#=VHHでない場合、保護されたブロックに対するWRITE処理またはERASE処理は禁止され、書き込みエラーまたは消去エラーとなる。ロケーション0および15のブロックは、予期しないWRITE処理あるいはERASE処理を保護するために、別のハードウエア保護機能を有する。本実施の形態において、これらのブロックは、RP#=VHHでない場合には、UNPROTECT_ALL_BLOCKSコマンドの発行に基づくソフトウエアによる保護解除ができないようになっている。ブロックの保護ステータスは、READ_STATUS_REGISTERコマンドを発行し、ブロックの保護ビットを読み取ることによって確認することができる。また、ブロックを保護するためには、対象となるブロックアドレスに対し、3サイクルのコマンドシーケンスを発行しなければならない。
【0045】
デバイス保護ステータスおよびブロック保護ステータスは、全て、READ_DEVICE_CONFIGURATION(90H)コマンドを発行することによって読み出される。所望のレジスタを読み出すために、特定のアドレスがアサートされなければならない。このモードでは、特定のアドレスが所望の情報を読み出すために発行される。デバイス保護ビットは、000003Hで読み出される。ブロック保護ビットの各々は、各ブロックにおける3番目のアドレスロケーション(xx0002H)で読み出される。デバイス保護ビットおよびブロック保護ビットは、DQ0に出力される。様々なデバイスのコンフィグレーションレジスタ136についての詳細を表3に示す。
【0046】
【表4】
【0047】
アレイに対してデータを入力するには、連続的なクロックエッジで3つの連続的なコマンドを発行する必要がある(各サイクルの間において、NOPコマンドおよびCOMMAND_INHIBITコマンドの発行が許されている)。初めのサイクルにおいては、A0〜A7に対し、LOAD_COMMAND_REGISTERコマンドがWRITE_SETUPコマンド(40H)とともに発行され、BA0、BA1に対し、バンクアドレスが発行される。次のサイクルにおいては、ACTIVEコマンドが発行され、行アドレスがアクティブとなり、バンクアドレスが確認される。3番目のサイクルは、WRITEコマンドであり、開始列、バンクアドレスおよびデータが発行される。CASレイテンシが経過した後、次のクロックエッジでISMステータスビットが設定される。ISMがWRITE処理を実行している間、ISMステータスビット(SR7)は0になる。ISMの制御下では、バンクに対してREAD処理が行われると、無効なデータが作成される。ISMステータスビット(SR7)が論理1に設定されると、WRITE処理が終了し、このバンクはアレイ読み出しモードとなり、コマンドの実行が可能となる。ハードウエアによって保護されたブロックに書き込みをする場合にも、第3のサイクルであるWRITE処理を実行する前にRP#がVHHに設定される必要があり、ISMによるWRITE処理が終了するまで、RP#は、VHHに保持されなければならない。連続するサイクルでLCR−ACTIVE−WRITEコマンドシーケンスが終了していない場合、または、バンクアドレスが3サイクルのいずれかにおいて変更された場合には、書き込みステータスビットおよび消去ステータスビット(SR4およびSR5)が設定される。ISMがWRITE処理を開始すると、このWRITE処理は、RESET処理が行われるか、パワーダウンが行われることがない限り、中止することはない。RESET処理が行われたり、パワーダウンが行われたりすると、いずれの場合にも、書き込み中のデータが破壊される可能性がある。
【0048】
ERASEシーケンスを実行すると、ブロック内の全てのビットが論理1に設定される。ERASE処理を実行するのに必要なコマンドシーケンスは、WRITE処理を実行するためのものと同様である。予期しないブロック消去が行われるのを防止してセキュリティを高めるために、あるブロックのERASE処理を開始するには、連続的なクロックエッジで3つの連続的なコマンドを発行する必要がある。初めのサイクルにおいては、A0〜A7に対してLOAD_COMMAND_REGISTERコマンドがERASE_SETUPコマンド(20H)と共に発行され、BA0、BA1に対して消去されるブロックのバンクアドレスが発行される。次のサイクルにおいては、ACTIVEコマンドが発行され、A10、A11、BA0、BA1によって消去されるブロックのアドレスが指定される。3番目のサイクルではWRITEコマンドが発行され、その間に、DQ0〜DQ7に対してERASE_CONFIRMコマンド(D0H)が発行され、バンクアドレスが再発行される。CASレイテンシが経過した後、次のクロックエッジでISMステータスビットが設定される。ERASE_CONFIRMコマンド(D0H)が発行された後、ISMは、アドレスが指定されたブロックのERASE処理を開始する。アドレスが指定されているブロックが存在するバンクに対してREAD処理が行われると、無効なデータが出力される。ERASE処理が終了すると、バンクはアレイ読み出しモードになり、コマンドの実行が可能となる。ハードウエアによって保護されたブロックを消去する場合にも、第3のサイクルであるWRITE処理を実行する前にRP#がVHHに設定される必要があり、ISMによるERASE処理が終了する(SR7=1)まで、RP#は、VHHに保持されなければならない。連続的なサイクルでLCR−ACTIVE−WRITEコマンドシーケンスが終了していない場合(各サイクルの間において、NOPコマンドおよびCOMMAND_INHIBITコマンドの発行が許されている)、または、1つ以上のコマンドサイクルでバンクアドレスが変更されている場合には、書き込みステータスビットおよび消去ステータスビット(SR4およびSR5)が設定され、処理が禁止される。
【0049】
BLOCK_PROTECTシーケンスを実行することにより、所定のブロックに対する第1レベルのソフトウエア/ハードウエア保護を行うことができる。メモリは、1つのビットで16個のブロックを保護する16ビットレジスタを有する。また、メモリは、書き込み処理や消去処理を防止してデバイス全体のデータを保護するためのデバイスビットを提供するレジスタを備える。BLOCK_PROTECT処理を実行するのに必要なコマンドシーケンスは、WRITE処理を実行するためのものと同様である。予期しないブロック消去が行われるのを防止してセキュリティを高めるために、BLOCK_PROTECT処理を開始するには、3つの連続的なコマンドを発行する必要がある。初めのサイクルにおいては、A0〜A7に対してLOAD_COMMAND_REGISTERコマンドがPROTECT_SETUPコマンド(60H)と共に発行され、BA0、BA1に対して保護すべきブロックのバンクアドレスが発行される。次のサイクルにおいては、ACTIVEコマンドが発行され、保護されるべきブロックの行がアクティブになり、バンクアドレスが確認される。3番目のサイクルでは、WRITEコマンドが発行され、その間に、DQ0〜DQ7に対してBLOCK_PROTECT_CONFIRMコマンド(01H)が発行され、バンクアドレスが再発行される。CASレイテンシが経過した後、次のクロックエッジでISMステータスビットが設定される。そして、ISMは、PROTECT処理を開始する。連続的なサイクルでLCR−ACTIVE−WRITEコマンドシーケンスが終了していない場合、(各サイクルの間において、NOPコマンドおよびCOMMAND_INHIBITコマンドの発行が許されている)、または、バンクアドレスが変更された場合には、WRITEステータスビットおよび消去ステータスビット(SR4およびSR5)が設定され、処理が禁止される。ISMステータスビット(SR7)が論理1に設定されると、PROTECT処理が終了し、そのバンクはアレイ読み出しモードとなり、コマンドの実行が可能となる。ブロック保護ビットが一旦1(保護)に設定されると、UNPROTECT_ALL_BLOCKSコマンドによって0にリセットする以外には、この保護ビットを変更できなくなる。UNPROTECT_ALL_BLOCKSコマンドシーケンスは、BLOCK_PROTECTコマンドに類似しているが、第3のサイクルでは、WRITEコマンドがUNPROTECT_ALL_BLOCKS_CONFIRMコマンド(D0H)と共に発行され、アドレスが「ドントケア」に指定される。真理値表2には、さらに他の情報も含まれている。
【0050】
ロケーション0および15のブロックでは、さらにセキュリティが高まっている。ロケーション0および15のブロック保護ビットが一旦1(保護)に設定されると、各ビットは、UNPROTECT処理の3番目のサイクルの前にRP#をVHHにし、BLOCK_PROTECT処理またはUNPROTECT ALL_BLOCKS処理が終了するまで(SR7=1)VHHに保持されなければ、ビットが0にリセットされない。さらに、デバイス保護ビットがセットされた場合、前記3番目のサイクルの前にRP#をVHHにし、BLOCK_PROTECT処理又はUNPROTECT_ALL_BLOCKS処理が終了するまでVHHに保持させる必要がある。ブロックの保護ステータスの確認は、READ_DEVICE_CONFIGURATIONコマンド(90H)を発行することによって行われる。
【0051】
DEVICE_PROTECTシーケンスを実行すると、デバイスの保護ビットが1に設定され、ブロック保護ビットの変更が防止される。DEVICE_PROTECT処理を実行するのに必要なコマンドシーケンスは、WRITE処理を実行するためのものと同様である。DEVICE_PROTECTシーケンスを開始するには3つの連続したコマンドサイクルが必要となる。初めのサイクルでは、A0〜A7に対してLOAD_COMMAND_REGISTERコマンドがPROTECT_SETUPコマンド(60H)と共に発行され、BA0、BA1に対してバンクアドレスが発行される。バンクアドレスは、「ドントケア」であるが、3つのサイクルの全てに対して同一のバンクアドレスを使用しなければならない。次のコマンドは、ACTIVEである。3番目のサイクルは、WRITEサイクルである。WRITEサイクルの間、DQ0〜DQ7に対してDEVICE_PROTECTコマンド(F1H)が発行され、RP#がVHHになる。CASレイテンシが経過した後、次のクロックエッジでISMステータスビットが設定される。デバイスに対して実行可能なコマンドを発行することが可能になる。RP#は、WRITE処理が終了する(SR7=1)までは、VHHに保持されなければならない。現在実行中のISM処理が終了するまでは、新たなWRITE処理の実行は許されない。デバイス保護ビットが一旦1に設定されると、RP#がVHHにならない限り、BLOCK_PROTECT処理やBLOCK_UNPROTECT処理は実行することができない。デバイス保護ビットは、WRITE処理またはERASE処理に影響を与えない。ブロック保護処理およびデバイス保護処理についてのより詳細な情報を表4に示す。
【0052】
【表5】
【0053】
ステートマシーンステータスビット(SR7)が設定された後、デバイス/バンク(SR0)、デバイス保護(SR3)、バンクA0(SR1)、バンクA1(SR2)、書き込み/保護ブロック(SR4)および消去/非保護(SR5)の各ステータスビットがチェックされる。SR3、SR4、SR5のステータスビットのうちの1つ、またはこれらのステータスビットの組み合わせ(幾つか)が設定されている場合には、処理の際にエラーが発生する。ISMはSR3、SR4、SR5のビットをリセットすることはできない。これらのビットをクリアするためには、CLEAR_STATUS_REGISTERコマンド(50H)を発行する必要がある。表5は、SR3、SR4、SR5の組み合わせによるエラーを示す。
【0054】
【表6】
【0055】
図3は、本発明の一実施の形態に係る自己同期(self-timed)書き込みシーケンスのフローチャートである。このシーケンスは、コマンドレジスタ(コード40H)のロード、アクティブコマンドおよび行アドレスの受け取り、書き込みコマンドおよび列アドレスの受け取りを含む。そして、このシーケンスでは、ステータスレジスタに対してポーリングが行われ、書き込みが終了しているかどうかが判定される。ポーリングによってステータスレジスタビット7(SR7)が監視され、ステータスレジスタビット7が1に設定されているかどうかが判定される。また、オプションとして、ステータスチェックを実行するようにしてもよい。書き込み処理が終了すると、アレイがアレイ読み出しモードに入る。
【0056】
図4は、本発明の一実施の形態に係る完全な読み出しステータスチェックシーケンスのフローチャートを示す。このシーケンスでは、ステータスレジスタビット4(SR4)がチェックされ、0に設定されているかどうか判定される。SR4が1であれば、書き込み処理の際にエラーが発生したとされる。そして、このシーケンスでは、ステータスレジスタビット3(SR3)がチェックされ、0に設定されているかどうかが判定される。SR3が1であれば、書き込み処理の際に無効書き込みエラーが発生したとされる。
【0057】
図5は、本発明の一実施の形態に係る自己同期ブロック消去シーケンスのフローチャートを示す。このシーケンスは、コマンドレジスタ(コード20H)のロード、アクティブコマンドおよび行アドレスの受け取りを含む。そして、メモリは、ブロックが保護されているかどうかを判定する。ブロックが保護されていなければ、メモリはブロックに対して書き込み処理(D0H)を実行し、ステータスレジスタを監視し、処理が終了しているかどうかを判定する。また、オプションとして、ステータスチェックを実行するようにしてもよい。消去処理が終了すると、メモリはアレイ読み出しモードに入る。ブロックが保護されていれば、RP#信号が高電圧(VHH)になっていない限り、消去処理を実行することはできない。
【0058】
図6は、本発明の一実施の形態に係る完全なブロック消去ステータスチェックシーケンスのフローチャートを示す。このシーケンスでは、ステータスレジスタが監視され、コマンドシーケンスエラーが発生したかどうかが確認される(SR4=1またはSR5=1)。SR3が1に設定されていれば、無効消去エラーまたは非保護エラー(保護違反エラー)が発生する。SR5が1に設定されていれば、ブロック消去エラーまたは非保護エラー(保護違反エラー)が発生する。
【0059】
図7は、本発明の一実施の形態に係るブロック保護シーケンスのフローチャートを示す。このシーケンスは、コマンドレジスタ(コード60H)のロード、アクティブコマンドおよび行アドレスの受け取りを含む。そして、メモリは、ブロックが保護されているかどうかを判定する。ブロックが保護されていなければ、ブロックに対してメモリは書き込み処理(01H)を実行し、ステータスレジスタを監視し、処理が終了しているかどうかをチェックする。また、オプションとして、ステータスチェックを実行するようにしてもよい。ブロック保護処理が終了すると、メモリはアレイ読み出しモードに入る。ブロックが保護されていれば、RP#信号が高電圧(VHH)になっていない限り、消去処理を実行することはできない。
【0060】
図8は、本発明の一実施の形態に係る完全なブロックステータスチェックシーケンスのフローチャートを示す。このシーケンスでは、ステータスレジスタビット3、4、5が監視され、エラーが検出されたかどうかが判定される。
【0061】
図9は、本発明の一実施の形態に係るデバイス保護シーケンスのフローチャートを示す。このシーケンスは、コマンドレジスタ(コード60H)のロード、アクティブコマンドおよび行アドレスの受け取りを含む。そして、メモリは、RP#がVHHになっているかどうかを判定する。メモリは、書き込み処理(F1H)を実行し、ステータスレジスタを監視し、書き込み処理が終了しているかどうかをチェックする。また、オプションとして、ステータスチェックを実行するようにしてもよい。デバイス保護処理が終了すると、メモリはアレイ読み出しモードに入る。
【0062】
図10は、本発明の一実施の形態に係るブロック保護解除シーケンスのフローチャートを示す。このシーケンスは、コマンドレジスタのロード(コード60H)、アクティブコマンドおよび行アドレスの受け取りを含む。そして、メモリは、当該メモリデバイスが保護されているかどうかを判定する。保護されていない場合、メモリは、ブートロケーション(ブロック0および15)が保護されているかどうかを判定する。いずれのブロックも保護されていない場合、メモリはブロックに対して書き込み処理(D0H)を実行し、ステータスレジスタを監視し、書き込み処理が終了しているかどうかをチェックする。オプションとして、ステータスチェックを実行するようにしてもよい。全ブロック保護解除処理が終了すると、メモリはアレイ読み出しモードになる。デバイスが保護されている場合、RP#信号が高電圧(VHH)になっていない限り、消去処理を実行することはできない。同様に、各ブートロケーションが保護されている場合には、メモリは、全てのブロックの保護を解除するべきかどうかを判定する。
【0063】
図11は、モードレジスタを初期化およびロードする処理のタイミングを示す。モードレジスタは、ロードモードレジスタコマンドの発行と、アドレスラインに対する処理コード(オペコード:opcode)の発行によってプログラムされる。オペコードは、モードレジスタにロードされる。上述したように、不揮発性モードレジスタのコンテンツは、立ち上がり(power-up)の際に、自動的にモードレジスタにロードされ、ロードモードレジスタ処理が必要とならない場合もある。
【0064】
図12は、クロックサスペンドモード処理のタイミングを示し、図13は、別のバースト読み出し処理のタイミングを示している。図14は、バンク読み出しアクセスを交互に行う際のタイミングを示している。ここで、バンクアドレスを変更するためには、アクティブコマンドが必要である。図15は、フルページバースト読み出し処理を示す。フルページバーストは、自己同期方式で行われることなく、終了コマンドの発行を必要とする。
【0065】
図16は、データマスク信号を使用した読み出し処理のタイミングを示す。DQM信号は、DQ端子にDout m+lが出力されないように、データ出力をマスクするために使用される。
【0066】
図17は、書き込み処理を行った後、異なるバンクに対して読み出し処理を行う場合のタイミングを示している。この処理においては、書き込み処理が、バンクaに対して行われ、その後、読み出し処理が、バンクbに対して行われる。各々のバンクにおいて同一の行がアクセスされる。
【0067】
図18は、書き込み処理を行った後、同一のバンクに対して読み出し処理を行う場合のタイミングを示している。この処理においては、書き込み処理が、バンクaに対して行われ、その後、読み出し処理が、バンクaに対して行われる。読み出し処理において、別の行がアクセスされ、メモリは、書き込み処理が終了するのを待機する必要がある。これは、図30に示すような読み出し処理の場合、即ち、読み出し処理の開始の際に書き込み処理による遅延時間が生じない場合とは異なる。
【0068】
トップ/ボトム対称保護
上述したように、フラッシュメモリデバイスは、プログラムコードやデバイスの設定データ等、重要な情報を格納するために使用されることが多い。従って、様々なデータ保護スキームが様々なシステムで実行されている。データを保護する1つの方法は、メモリ領域の一方の端に専用のブートブロック領域を設けることである。プロセッサは、電源の立ち上げの際、システムに応じてロケーション0000またはロケーションFFFFでブート処理を実行する。この場合、データを保護するため、コードのセグメントに対し、ハードウエアによる保護スキームが用いられる。このような保護スキームでは、データ領域を確実に保護するため、ブックブロックに対して書き込み処理や消去処理をする際、外部接続端子の幾つかに対し、高い電圧を供給する必要が生ずる場合がある。
【0069】
Intel社等が設計するプロセッサでは、電源の立ち上げの際、ロケーション0000からデータの読み出しを開始する。Motorola社等が設計するプロセッサでは、メモリ空間の最後(FFFF)からデータの読み出しを開始する。通常、メモリベンダーは、設計を単純にするため、1つの製品に二つの製造オプション(メタルオプション)を設けている。メタルオプションは、部品の仕様がトップブートであるか、ボトムブートであるかを定義するものである。メタルオプションにより、デザインの問題が解決するが、製造上の問題が発生する。
【0070】
製造オプションに係る問題は、主に2つ存在する。具体的には、市場の需要を予測する上での問題と、正確な製品の識別の問題である。第1の問題は、製造オプションを決定するためには、市場の需要を予測する必要があるという点である。市場の予測は、かなり困難であるため、在庫の過不足が発生することがある。第2の問題は、選択された製造オプションに正確に対応するラベルを部品に貼る際の問題である。間違ったラベルが部品に貼られると、製品を破棄しなくてはならない場合もあるため、経済的な無駄が生ずる。
【0071】
図19に示すように、本発明のブートセクションは、メモリアドレスのトップ210およびボトム220に設けられている。つまり、メモリのいずれの端にも少容量の領域(ブートセクション)が確保されている。これらの2つのセグメントのいずれか一方に対して書き込みを行う場合には、ハードウエア的なハードルを必要とする。つまり、電子キーや超電圧のようなセキュリティシステムがブートセクタのコンテンツの保護に使用される。従って、部品のタイプや型番は1つしか存在しない。プロセッサの設計がいずれの場合であっても、同一の部品を使用することができる。プロセッサは、1つのブートセクタしかアクセスしない。追加の格納領域が必要となった場合には、プロセッサは、第2のブートセクタにアクセスする。
【0072】
また、本発明は、ソフトウエアによって制御されるセクタ保護スキームを提供する。この保護システムは、図1Aに示すXビットレジスタ149を使用する。レジスタの各ビットは、メモリのセクタ保護に使用される。例えば、メモリにおける16個のセクタを保護するために、16ビットのレジスタが使用される。各ビットは、セクタに対する書き込み/消去保護が行われているかどうかを示す。一実施の形態においては、レジスタビットが論理1になったとき、セクタが保護される。別の実施の形態においては、レジスタビットが論理0になったとき、セクタが保護される。
【0073】
メモリ制御回路は、書き込み処理または消去処理を行う前にセクタ保護レジスタを読み出す。レジスタがセクタが保護されていることを示していれば、処理は禁止される。
【0074】
保護レジスタは、デフォルトでは、非保護状態に設定されている。従って、ブートセクタを含む全てのセクタに対して、どのような処理を実行することもできる。ブートセクタに対応するレジスタビットが「保護」ステータスに設定されると、上述したように、メモリは、ハードウエア保護システムを活性化させる。従って、このメモリでは、ブートセクタがデフォルトで非保護にプログラミングされているが、保護レジスタのコンテンツに基づいてハードウエアによって保護されるように切り替えることができる。
【0075】
保護レジスタ149は、不揮発性のレジスタでもよく、電源立ち上げシーケンスの際に不揮発性レジスタから転送されたデータを格納するシャドウ揮発性レジスタでもよい。この揮発性レジスタは、処理の実行中のアクセススピードが高速であり、電源がオフされてもデフォルトの設定データを保持することが可能である。
【0076】
結論
本明細書において、不揮発性メモリセルのアレイを含むシンクロナスフラッシュメモリについて説明した。メモリデバイスのパッケージコンフィグレーションは、SDRAMと互換性を有する。メモリデバイスは、N個のアドレス指定可能なセクタを有するメモリセルアレイと、メモリセルアレイにおける消去または書き込み処理を制御する制御回路とを含む。制御回路には保護回路が接続され、N個のアドレス指定可能なセクタにおける第1のセクタおよび最後のセクタの双方に対する書き込み処理または消去処理の実行を選択的に阻止する。保護回路は、第1のセクタに対応する第1のビットと、最後のセクタに対応する第2のビットとを有するマルチビットレジスタを含む。
【図面の簡単な説明】
【図1】 図1Aは、本発明に係るシンクロナスフラッシュメモリを示すブロック図であり、図1Bは、本発明の一実施の形態に係る集積回路の端子接続を示す図であり、図1Cは、本発明の一実施の形態に係る集積回路のバンプグリッドアレイの配列を示す図である。
【図2】 本発明の一実施の形態に係るモードレジスタを示す説明図である。
【図3】 本発明の一実施の形態に係る自己同期書き込みシーケンスを示すフローチャートである。
【図4】 本発明の一実施の形態に係る完全な書き込みステータスチェックシーケンスを示すフローチャートである。
【図5】 本発明の一実施の形態に係る自己同期消去シーケンスを示すフローチャートである。
【図6】 本発明の一実施の形態に係る完全なブロック消去ステータスチェックシーケンスを示すフローチャートである。
【図7】 本発明の一実施の形態に係るブロック保護シーケンスを示すフローチャートである。
【図8】 本発明の一実施の形態に係る完全なブロックステータスチェックシーケンスを示すフローチャートである。
【図9】 本発明の一実施の形態に係るデバイス保護シーケンスを示すフローチャートである。
【図10】 本発明の一実施の形態に係るブロック保護解除シーケンスを示すフローチャートである。
【図11】 モードレジスタの初期化、ロード処理のタイミングを示す図である。
【図12】 クロックサスペンドモード処理のタイミングを示す図である。
【図13】 バースト読み出し処理のタイミングを示す図である。
【図14】 バンク読み出しアクセスを交互に行うタイミングを示す図である。
【図15】 フルページバースト読み出し処理のタイミングを示す図である。
【図16】 データマスク信号を用いて行われるバースト読み出し処理のタイミングを示す図である。
【図17】 読み出し処理に続いて異なるバンクに対して読み出し処理を行うタイミングを示す図である。
【図18】 書き込み処理に続いて同一のバンクに対して読み出し処理を行うタイミングを示す図である。
【図19】 本発明の一実施の形態に係るメモリアレイのブロック配置を示す図である。
Claims (3)
- シンクロナスメモリデバイスにおけるアドレス指定可能な最下位のメモリセクタとアドレス指定可能な最上位のメモリセクタに配置されたメモリセルを備えるブート領域に対する書き込み処理を開始するステップと、
レジスタ回路からデータを読み出すステップと、
データが第1のステートにあるとき、前記ブート領域に対する書き込み処理を許可するステップを含むことを特徴とするシンクロナスメモリデバイスのブート領域にデータを書き込む方法。 - 請求項1記載の方法において、
検出回路のステータスをチェックし、前記データが第2のステートにあるかどうかを確認するステップと、
前記検出回路からの出力に基づいて前記ブート領域に対する前記書き込み処理を許可するステップを含むことを特徴とするシンクロナスメモリデバイスのブート領域にデータを書き込む方法。 - 請求項2記載の方法において、
前記検出回路は、前記メモリデバイスに外部から供給される信号を監視することを特徴とするシンクロナスメモリデバイスのブート領域にデータを書き込む方法。
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KR101024334B1 (ko) * | 2003-08-20 | 2011-03-23 | 매그나칩 반도체 유한회사 | 플래시 기억 장치의 과소거 방지 회로 및 그 방법 |
GB2427494B (en) * | 2004-04-13 | 2008-01-16 | Spansion Llc | Sector protection circuit and sector protection method for non-volatile semiconductor storage device, and non-volatile semiconductor storage device |
CN101548335B (zh) | 2007-08-01 | 2012-07-11 | 松下电器产业株式会社 | 非易失性存储装置 |
JP2012203919A (ja) | 2011-03-23 | 2012-10-22 | Toshiba Corp | 半導体記憶装置およびその制御方法 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5592641A (en) * | 1993-06-30 | 1997-01-07 | Intel Corporation | Method and device for selectively locking write access to blocks in a memory array using write protect inputs and block enabled status |
US5696917A (en) * | 1994-06-03 | 1997-12-09 | Intel Corporation | Method and apparatus for performing burst read operations in an asynchronous nonvolatile memory |
JP3487690B2 (ja) * | 1995-06-20 | 2004-01-19 | シャープ株式会社 | 不揮発性半導体記憶装置 |
US5890191A (en) * | 1996-05-10 | 1999-03-30 | Motorola, Inc. | Method and apparatus for providing erasing and programming protection for electrically erasable programmable read only memory |
US6031757A (en) * | 1996-11-22 | 2000-02-29 | Macronix International Co., Ltd. | Write protected, non-volatile memory device with user programmable sector lock capability |
FR2770327B1 (fr) * | 1997-10-24 | 2000-01-14 | Sgs Thomson Microelectronics | Memoire non volatile programmable et effacable electriquement comprenant une zone protegeable en lecture et/ou en ecriture et systeme electronique l'incorporant |
US6026016A (en) * | 1998-05-11 | 2000-02-15 | Intel Corporation | Methods and apparatus for hardware block locking in a nonvolatile memory |
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