JP4902325B2 - ゼロレイテンシ機能、ゼロバスターンアラウンド機能を有するシンクロナスフラッシュメモリ - Google Patents
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Description
本発明は、上述したメモリデバイスの問題等を解決するためのものであり、以下の記載内容を検討することによって、理解可能となるであろう。
添付図面を参照して本発明の実施の形態を詳細に説明する。添付図面は、本明細書の一部を構成するものであり、本発明の具体的な実施の形態を例示的に示している。実施の形態の各々は、当業者が発明を実施できるように十分に説明されている。なお、本発明の精神および範囲を逸脱することなく、論理的、機械的、電気的な変更を加えて発明を実施してもよいことが理解されよう。従って、以下の詳細な説明は、限定的に解釈されるべきではない。本発明の範囲は、クレームによってのみ定義されるものである。
図1Aは、本発明の一実施の形態を示すブロック図である。メモリデバイス100は、不揮発性のフラッシュメモリセル102のアレイを含む。このアレイは、アドレス指定が可能な複数のバンクに配列されている。本実施の形態においては、4つのメモリバンク104、106、108、110がメモリに含まれている。各メモリバンクは、メモリセルからなるアドレス指定が可能な複数のセクタを含む。メモリに保存されたデータは、ロケーションアドレスを用いることによってアクセスすることができる。このロケーションアドレスは、外部から供給され、アドレスレジスタ112によって受け取られる。該アドレスは、行アドレスマルチプレクサ114によって解読される。また、前記アドレスは、バンク制御ロジック116および行アドレスラッチ/デコーダ118によって解読される。メモリにおける所望の列にアクセスすることを可能にするために、列アドレスカウンタ/ラッチ120は、受け取った複数のアドレスを結合し、列デコーダ122に出力する。回路124は、入出力ゲート、データマスクロジック、読出しデータラッチ、さらに、書き込みドライバとしての機能を有する。データは、データ入力レジスタ126を通じて入力され、データ出力レジスタ128を通じて出力される。コマンド実行ロジック130は、メモリデバイスの基本動作を制御する。また、ステートマシン132は、メモリアレイおよびセル上で実行される特定の処理を制御する。さらに、データ出力のため、ステータスレジスタ134およびIDレジスタ136が設けられる。
シンクロナスフラッシュメモリは、多くの機能を有し、SDRAMバス上でのコードの格納や、XIP技術(execute in place)技術を利用したアプリケーションに最適である。メモリアレイは、個々の消去ブロックに細分化される。各々のブロックに保持されたデータは、他のブロックに保持されたデータに影響を与えることなく消去することができる。これらのメモリブロックの読み出し、書き込み、消去は、コマンド実行ロジック(CEL)130に対するコマンドの発行によって実行することができる。CELは、内部ステートマシン(ISM)132の処理を制御する。CELは、ERASE_NVMODE_REGISTER処理、WRITE_NVMODE_REGISTER処理、WRITE処理、BLOCK_ERASE処理、BLOCK_PROTECT処理、DEVICE_PROTECT処理、UNPROTECT_ALL_BLOCKS処理、およびVERIFY処理の全てを完全に制御する。ISM132は、各々のメモリロケーションで過剰消去がなされないように保護し、各々のメモリロケーションでデータの保持が最大限に行われるように最適化する。さらに、ISMによって、システム内でのデバイスの書き込み、または、外部のプログラマによるデバイスの書き込みに必要な制御が大幅に簡略化する。
シンクロナスフラッシュメモリは、書き込み処理にレイテンシを必要としない。つまり、読み出し処理と同様に書き込み処理にレイテンシを必要とするSDRAMとは異なる。SDRAMの場合に較べ、システムバスにおける書き込み処理のサイクルが少ないため、システムの読み出しスループットが向上する。図12に示すように、書き込みデータDinの供給と、書き込みコマンドおよび列アドレスの供給とは、同一のクロックサイクルで行われる。図12において、クロックサイクルT1は、NOPコマンドでなくともよい(図30参照)。読み出しコマンドは、書き込みデータの供給後の次のクロックサイクルで供給される。従って、読み出し処理においては、読み出しコマンドが供給された後、所定のサイクル数にわたってDQ接続端子が利用可能である必要があるが(レイテンシ有り)、書き込み処理においては、書き込みコマンドが供給された直後にDQ接続端子が利用可能となる(レイテンシ無し)。つまり、本発明は、ゼロバスターンアラウンド機能を提供する。この機能は、読み出し処理と書き込み処理とを交互に行う際、システムバスにおいて複数の待機時間を必要とするSDRAMの場合とは大幅に異なる。シンクロナスフラッシュにおけるこれらの2つの特徴によってバスのスループットが向上する
図32に本発明のシステム300を例示する。システム300は、シンクロナスメモリ302を有する。このようなシンクロナスメモリ302は、DQ入力端子306に供給された書き込みデータを格納するための書き込みラッチ304を内部に有する。書き込みラッチ304は、メモリアレイ310に接続される。また、メモリアレイは、数多くのアドレス指定可能なブロックに配列される。あるバンクでデータを書き込みしている間に他のブロックに対する読み出し処理を実行することができる。アレイのメモリセルは、不揮発性メモリセルを使用してもよい。データ通信接続端子306は、プロセッサ320や他のメモリコントローラなどの外部デバイスと双方向通信を行うために使用される。
上述したように、シンクロナスフラッシュメモリは、不揮発性メモリセルのアレイを含む。メモリアレイは、複数の行および複数の列に配列され、さらに、アドレスを指定可能なブロックに配列される。プロセッサやメモリコントローラ等の外部デバイスと双方向データ通信を行うためにデータ通信接続端子が使用される。このデータ通信接続端子にデータバッファを接続することにより、双方向データ通信の調整を行うことができる。データバッファとメモリアレイの間には、データ通信接続端子に供給されるデータをラッチするための書き込みラッチが接続される。
Claims (10)
- 行アドレスを含むACTIVEコマンドを受け取った後、第1のクロックサイクルで書き込みデータを受け取り、前記書き込みデータを書き込みデータラッチにラッチし、シンクロナス不揮発性メモリデバイスの不揮発性メモリアレイの第1のメモリバンクにおける前記ACTIVEコマンドにより開かれた行に対してデータ書き込み処理を実行するステップと、
前記第1のクロックサイクルの直後、次のクロックサイクルにおいて、前記シンクロナス不揮発性メモリデバイスの前記不揮発性メモリアレイの第2のメモリバンクにおける、前記開かれた行と同一の行に対して、新たな行を開くための新たなACTIVEコマンドを発行することなしに、データの読み出し処理を実行するステップと、
を含むシンクロナス不揮発性メモリデバイスに対するデータ書き込み方法であって、
前記シンクロナス不揮発性メモリデバイスは、シンクロナスダイナミックランダムアクセスメモリデバイス(SDRAM)と互換性のあるメモリインタフェースを備える
ことを特徴とするシンクロナス不揮発性メモリデバイスに対するデータ書き込み方法。 - 請求項1記載の方法において、
前記データ書き込み処理が、
書き込みコマンドを受け取るステップと、
行アドレスを受け取るステップと、
列アドレスを受け取るステップとを含み、
前記第1のクロックサイクルで前記列アドレスと前記書き込みデータとを同時に受け取ることを特徴とするシンクロナス不揮発性メモリデバイスに対するデータ書き込み方法。 - 請求項1記載の方法において、
前記第1のクロックサイクルで前記書き込みデータを前記書き込みラッチにラッチするステップと、
次のクロックサイクルで書き込み処理を実行し、前記書き込みデータを前記シンクロナス不揮発性メモリデバイスに格納するステップとを含むことを特徴とするシンクロナス不揮発性メモリデバイスに対するデータ書き込み方法。 - シンクロナスダイナミックランダムアクセスメモリデバイス(SDRAM)と互換性のあるメモリインタフェースのデータ接続端子において、行アドレスを含むACTIVEコマンド及びこれに続く書き込みデータを受け取るステップと、
前記書き込みデータを書き込みラッチにラッチするステップと、
前記書き込みデータをラッチした後、前記データ接続端子を開放するステップと、
前記書き込みデータが前記書き込みラッチから不揮発性メモリセルのアレイの第1のバンクにおける前記ACTIVEコマンドにより開かれた行に転送されている間に、新たな行を開くための新たなACTIVEコマンドを発行することなしに、シンクロナス不揮発性メモリデバイスの前記不揮発性メモリセルの前記アレイの第2のバンクにおける、前記開かれた行と同一の行に対する読み出し処理を実行するステップと、
を含むことを特徴とするシンクロナス不揮発性メモリデバイスに対するデータ書き込み方法。 - 請求項4記載の方法において、
第1のクロックサイクルの直後の第2のクロックサイクルで、前記シンクロナス不揮発性メモリデバイスが前記SDRAMと互換性のあるインタフェースにおいて前記書き込みデータの受け取りと同時に受け取った読み出しコマンドに基づいて読み出し処理を開始することを特徴とするシンクロナス不揮発性メモリデバイスに対するデータ書き込み方法。 - 請求項4記載の方法において、
前記SDRAMと互換性のあるインタフェースにおいて、第1のクロックサイクルで行アドレスを受け取るステップと、
前記SDRAMと互換性のあるインタフェースにおいて、前記第1のクロック信号の後の第2のクロック信号で列アドレスを受け取るステップをさらに含み、
前記第2のクロックサイクルで、前記SDRAMと互換性のあるインタフェースの前記データ接続端子を通じて前記書き込みデータが受け取られることを特徴とするシンクロナス不揮発性メモリデバイスに対するデータ書き込み方法。 - 請求項6記載の方法において、
第2のクロックサイクルの直後の第3のクロックサイクルで、前記シンクロナス不揮発性メモリデバイスが受け取った読み出しコマンドに基づいて前記SDRAMと互換性のあるインタフェースにおいて前記読み出し処理を開始することを特徴とするシンクロナス不揮発性メモリデバイスに対するデータ書き込み方法。 - 行アドレスを含むACTIVEコマンドを供給した後、第1のクロックサイクルでプロセッサからの書き込みコマンドおよび書き込みデータをシンクロナス不揮発性メモリデバイスに供給するステップと、
前記書き込みデータを前記シンクロナス不揮発性メモリデバイスの書き込みラッチに格納するステップと、
書き込み処理を実行し、前記書き込みデータを前記書き込みラッチから前記シンクロナス不揮発性メモリデバイスのメモリアレイの第1のバンクにおける前記ACTIVEコマンドにより開かれた行にコピーするステップと、
前記第1のクロックサイクルの直後の第2のクロックサイクルで、前記プロセッサからの読み出しコマンドを、新たな行を開くための新たなACTIVEコマンドを発行することなしに、前記シンクロナス不揮発性メモリデバイスに供給し、前記メモリアレイの第2のバンクにおける、前記開かれた行と同一の行に対する読み出し処理を開始するステップとを含むメモリシステムにおけるシンクロナス不揮発性メモリデバイスに対するデータ書き込み方法であって、
前記メモリシステムは、シンクロナスダイナミックランダムアクセスメモリデバイス(SDRAM)のメモリシステムであり、前記シンクロナス不揮発性メモリデバイスは、SDRAMと互換性のあるインタフェースを有することを特徴とするメモリシステムにおけるシンクロナス不揮発性メモリデバイスに対するデータ書き込み方法。 - 複数の列および複数の行に配列されたメモリアレイと、
外部デバイスと双方向データ通信を行うためのデータ通信接続端子と、
前記データ通信接続端子に接続され、前記双方向データ通信を調整するデータバッファと、
前記データバッファと前記メモリアレイとの間に接続され、前記データ通信端子に供給されたデータをラッチする書き込みラッチと、
前記データを前記書き込みラッチから前記メモリアレイにコピーする制御回路と、を含むシンクロナス不揮発性メモリデバイスであって、
前記メモリアレイが複数のメモリブロックに配列され、前記制御回路は、前記複数のメモリブロックの第1のブロックにおけるACTIVEコマンドにより開かれた行に前記書き込みラッチからの前記データをコピーし、
前記制御回路は、新たな行を開くための新たなACTIVEコマンドを発行することなしに、前記データを前記第1のブロックにコピーする間に前記複数のメモリブロックの第2のブロックにおける、前記開かれた行と同一の行からデータを読み出し、
前記データ通信接続端子は、シンクロナスダイナミックランダムアクセスメモリデバイス(SDRAM)のメモリインタフェースに対応するパターンで構成される
ことを特徴とするシンクロナス不揮発性メモリデバイス。 - プロセッサと、
前記プロセッサに双方向データバスを通じて接続されたシンクロナス不揮発性メモリデバイスとを含むメモリシステムにおいて、
前記シンクロナス不揮発性メモリデバイスは、
複数の行および複数の列に配列されかつ複数のメモリブロックに分割された不揮発性メモリアレイと、
前記双方向データバスに接続されたデータ通信接続端子と、
前記データ通信接続端子に接続され、双方向データ通信を調整する入出力データバッファと、
前記データバッファと前記不揮発性メモリアレイとの間に接続され、前記データ通信接続端子に供給されたデータをラッチする書き込みラッチと、
前記書き込みラッチからの前記データを前記複数のメモリブロックの第1のメモリブロックにおけるACTIVEコマンドにより開かれた行にコピーし、前記データを前記第1のメモリブロックにおける前記開かれた行にコピーしている間に、新たな行を開くための新たなACTIVEコマンドを発行することなしに、前記複数のメモリブロックの第2のブロックにおける、前記開かれた行と同一の行からデータを読み出すように構成された制御回路とを含み、
前記制御回路は、第1のクロックサイクルに前記双方向データバスにおいて書き込みデータを受け取り、前記書き込みデータを前記書き込みデータラッチにラッチし、前記シンクロナス不揮発性メモリデバイスの第1のメモリブロックにおける前記開かれた行に対してデータ書き込み処理を実行し、前記第1のクロックサイクルの直後の次のクロックサイクルにおいて前記シンクロナス不揮発性メモリデバイスの第2のメモリブロックにおける前記開かれた行と同一の行に対してデータ読み出し処理を実行するように構成され、
前記双方向データバスは、前記シンクロナス不揮発性メモリデバイスにおける、SDRAMと互換性のあるインタフェースであることを特徴とするメモリシステム。
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