JPH11243639A - 半導体回路 - Google Patents
半導体回路Info
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- JPH11243639A JPH11243639A JP4245498A JP4245498A JPH11243639A JP H11243639 A JPH11243639 A JP H11243639A JP 4245498 A JP4245498 A JP 4245498A JP 4245498 A JP4245498 A JP 4245498A JP H11243639 A JPH11243639 A JP H11243639A
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- signal processing
- processing circuit
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Abstract
(57)【要約】
【課題】集積エリアの有効利用等を行え簡易な構成でサ
ージ電圧等の急激な電圧変化を逃がす。 【解決手段】電源ライン６、接地ライン７との間に並列
に、変化信号生成部１と、制御部２と、相補部３とを設
けて、１チップ内の集積回路として構成されている。ま
た、所定の信号処理を行う信号処理回路７０も、同一チ
ップ内に配置されていて、信号処理回路７０の処理結果
がデジタル信号として、デジタル信号線４を介して、制
御部２の所定部に送られるようになっている。電源ライ
ン６に接続された電源線（図示せず）が信号処理回路７
０内で所定パターンで配線されると共に、接地ライン７
に接続された接地線（図示せず）が信号処理回路７０内
で所定パターンで配線されて信号処理回路７０への電源
電圧の供給が行われている。
ージ電圧等の急激な電圧変化を逃がす。 【解決手段】電源ライン６、接地ライン７との間に並列
に、変化信号生成部１と、制御部２と、相補部３とを設
けて、１チップ内の集積回路として構成されている。ま
た、所定の信号処理を行う信号処理回路７０も、同一チ
ップ内に配置されていて、信号処理回路７０の処理結果
がデジタル信号として、デジタル信号線４を介して、制
御部２の所定部に送られるようになっている。電源ライ
ン６に接続された電源線（図示せず）が信号処理回路７
０内で所定パターンで配線されると共に、接地ライン７
に接続された接地線（図示せず）が信号処理回路７０内
で所定パターンで配線されて信号処理回路７０への電源
電圧の供給が行われている。
Description
【０００１】
【発明の属する技術分野】本発明は、サージ等に起因し
て電源電圧が急激に上昇したときに、この急激な電圧変
化を逃がすための回路に関する。
て電源電圧が急激に上昇したときに、この急激な電圧変
化を逃がすための回路に関する。
【０００２】
【従来の技術】従来のこの種の回路の一例を図２を参照
して説明する。この回路では、通常時即ち、電源ライン
８７および接地ライン８８間に印加される電源電圧が変
動しない場合には、電源電圧がそのまま信号処理回路７
１内の必要な箇所に供給される。そして、信号処理回路
７１による処理結果がデジタル値で「０」の場合には、
これがインバータ８３で反転され「１」になり、その結
果、出力バッファ部を構成する一方のＮ型ＭＯＳＦＥＴ
８５が導通状態となって出力端子８６には「０」が出力
されると共に、信号処理回路７１による処理結果がデジ
タル値で「１」の場合には、これがインバータ８３で反
転され「０」になり、その結果、出力バッファ部を構成
する他方のＰ型ＭＯＳＦＥＴ８４が導通状態となって出
力端子８６には「１」が出力されるように動作する。
して説明する。この回路では、通常時即ち、電源ライン
８７および接地ライン８８間に印加される電源電圧が変
動しない場合には、電源電圧がそのまま信号処理回路７
１内の必要な箇所に供給される。そして、信号処理回路
７１による処理結果がデジタル値で「０」の場合には、
これがインバータ８３で反転され「１」になり、その結
果、出力バッファ部を構成する一方のＮ型ＭＯＳＦＥＴ
８５が導通状態となって出力端子８６には「０」が出力
されると共に、信号処理回路７１による処理結果がデジ
タル値で「１」の場合には、これがインバータ８３で反
転され「０」になり、その結果、出力バッファ部を構成
する他方のＰ型ＭＯＳＦＥＴ８４が導通状態となって出
力端子８６には「１」が出力されるように動作する。
【０００３】一方、ＥＳＤサージ等が発生して電源電圧
が急激に上昇する場合には、抵抗８１とコンデンサ８０
との接続点の電圧が上昇しその結果、Ｎ型ＭＯＳＦＥＴ
８２が導通状態となり、このトランジスタの動作によっ
てサージ電圧が接地点に逃がされる。
が急激に上昇する場合には、抵抗８１とコンデンサ８０
との接続点の電圧が上昇しその結果、Ｎ型ＭＯＳＦＥＴ
８２が導通状態となり、このトランジスタの動作によっ
てサージ電圧が接地点に逃がされる。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の回路によれば、ＭＯＳトランジスタを用いて
サージ電圧が接地点に逃げるようにしている。このた
め、図２に示す回路を集積化する際には、このトランジ
スタの分だけ半導体回路内での集積エリアを要してしま
い、コスト増加や集積エリアの有効利用が図られていな
かった。
うな従来の回路によれば、ＭＯＳトランジスタを用いて
サージ電圧が接地点に逃げるようにしている。このた
め、図２に示す回路を集積化する際には、このトランジ
スタの分だけ半導体回路内での集積エリアを要してしま
い、コスト増加や集積エリアの有効利用が図られていな
かった。
【０００５】また、サージ電圧が大きなときには、Ｗ／
Ｌ比（ゲート幅、ゲート長比）の十分大きなものを使用
しなくてはこのＭＯＳトランジスタが破損してしまう懸
念もあるため、このトランジスタを製造する際には、半
導体集積回路中の占有エリアを十分にとることのみなら
ずＷ／Ｌ比を十分に大きく設定するように慎重にプロセ
ス管理を行う必要があり、コスト高となっていた。
Ｌ比（ゲート幅、ゲート長比）の十分大きなものを使用
しなくてはこのＭＯＳトランジスタが破損してしまう懸
念もあるため、このトランジスタを製造する際には、半
導体集積回路中の占有エリアを十分にとることのみなら
ずＷ／Ｌ比を十分に大きく設定するように慎重にプロセ
ス管理を行う必要があり、コスト高となっていた。
【０００６】本発明は、このような従来の課題を解決す
るために創作されたもので、その目的は、集積エリアの
有効利用等を行え簡易な構成でサージ電圧等の急激な電
圧変化を逃がすことを可能とする回路を提供する点にあ
る。
るために創作されたもので、その目的は、集積エリアの
有効利用等を行え簡易な構成でサージ電圧等の急激な電
圧変化を逃がすことを可能とする回路を提供する点にあ
る。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、請求項１に係る発明によれば、供給される直流電圧
の電圧変化が生じたときこの電圧変化を消滅させるため
の回路であって、前記電圧変化が生じたことに対応して
変化する変化信号を生成する変化信号生成部と、外部へ
の信号出力を相補的に行うスイッチング素子対と、与え
られる入力信号と前記信号生成部が生成した信号とに基
づき、前記電圧変化が消滅されるように前記スイッチン
グ素子対のスイッチング制御を行う回路と、を備えるこ
とを特徴とする半導体回路が提供される。
に、請求項１に係る発明によれば、供給される直流電圧
の電圧変化が生じたときこの電圧変化を消滅させるため
の回路であって、前記電圧変化が生じたことに対応して
変化する変化信号を生成する変化信号生成部と、外部へ
の信号出力を相補的に行うスイッチング素子対と、与え
られる入力信号と前記信号生成部が生成した信号とに基
づき、前記電圧変化が消滅されるように前記スイッチン
グ素子対のスイッチング制御を行う回路と、を備えるこ
とを特徴とする半導体回路が提供される。
【０００８】より、具体的には、供給される直流電圧の
電圧変化が生じたときこの電圧変化を消滅させるための
回路であって、前記電圧変化が生じたことに対応して、
抵抗と容量素子の時定数で定まる変化を行う信号を生成
する信号生成部と、外部への信号出力を相補的に行う２
つの直列接続されたトランジタからなる回路と、与えら
れる入力信号と前記信号生成部が生成した信号とに基づ
き、前記電圧変化が消滅されるように前記２つのトラン
ジスタを閉状態とする制御を行う回路と、を備えること
を特徴とする。
電圧変化が生じたときこの電圧変化を消滅させるための
回路であって、前記電圧変化が生じたことに対応して、
抵抗と容量素子の時定数で定まる変化を行う信号を生成
する信号生成部と、外部への信号出力を相補的に行う２
つの直列接続されたトランジタからなる回路と、与えら
れる入力信号と前記信号生成部が生成した信号とに基づ
き、前記電圧変化が消滅されるように前記２つのトラン
ジスタを閉状態とする制御を行う回路と、を備えること
を特徴とする。
【０００９】この発明によれば、直流電圧が変化したと
きに生成される変化信号と入力信号とを用いて、電圧変
動時には、電圧変化が消滅されるようにスイッチング素
子対のスイッチング制御を行うので、電圧変動を逃がす
ことが可能になり、しかも、出力バッファ部以外では、
スイッチング素子を用いずに構成可能となる。
きに生成される変化信号と入力信号とを用いて、電圧変
動時には、電圧変化が消滅されるようにスイッチング素
子対のスイッチング制御を行うので、電圧変動を逃がす
ことが可能になり、しかも、出力バッファ部以外では、
スイッチング素子を用いずに構成可能となる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照しつつ説明する。図１は、本発明の実施の形態に
係る半導体回路の回路図であって、図示するように、こ
の半導体回路は、電源電圧を供給するための電源ライン
６（電圧ＶDD）および接地ライン７（電圧ＶSS）との間
に並列に、変化信号生成部１と、制御部２と、相補部３
とを設けて、１チップ内の集積回路として構成されてい
る。
を参照しつつ説明する。図１は、本発明の実施の形態に
係る半導体回路の回路図であって、図示するように、こ
の半導体回路は、電源電圧を供給するための電源ライン
６（電圧ＶDD）および接地ライン７（電圧ＶSS）との間
に並列に、変化信号生成部１と、制御部２と、相補部３
とを設けて、１チップ内の集積回路として構成されてい
る。
【００１１】また、所定の信号処理を行う信号処理回路
７０も、同一チップ内に配置されていて、信号処理回路
７０の処理結果がデジタル信号として、デジタル信号線
４を介して、制御部２の所定部に送られるようになって
いる。なお、内部図示はしないが、電源ライン６に接続
された電源線（図示せず）が信号処理回路７０内で所定
パターンで配線されると共に、接地ライン７に接続され
た接地線（図示せず）が信号処理回路７０内で所定パタ
ーンで配線されて、信号処理回路７０への電源電圧の供
給が行われている。
７０も、同一チップ内に配置されていて、信号処理回路
７０の処理結果がデジタル信号として、デジタル信号線
４を介して、制御部２の所定部に送られるようになって
いる。なお、内部図示はしないが、電源ライン６に接続
された電源線（図示せず）が信号処理回路７０内で所定
パターンで配線されると共に、接地ライン７に接続され
た接地線（図示せず）が信号処理回路７０内で所定パタ
ーンで配線されて、信号処理回路７０への電源電圧の供
給が行われている。
【００１２】変化信号生成部１は、コンデンサ１１と抵
抗１２とを直列接続して構成される。説明の都合上、コ
ンデンサ１１と抵抗１２との接続点を符号Ａで示す。制
御部２は、Ａ点の電圧を入力するインバータ１０と、Ａ
点の電圧および信号処理回路７０から出力されるデジタ
ル信号を入力する２入力のＮＯＲゲート２０と、インバ
ータ１０の出力値および信号処理回路７０から出力され
るデジタル信号を入力する２入力のＮＡＮＤゲート３０
とを有している。インバータ１０は、Ａ点に電位が予め
定められたしきい値よりも大の場合に「０」を出力し、
小の場合に「１」を出力する。また、同様に、ＮＯＲゲ
ート２０も予め定められたしきい値に基づいて、Ａ点の
電圧とデジタル信号線４の電圧とを入力する反転論理和
回路である。インバータ１０、ＮＯＲゲート２０、およ
び、ＮＡＮＤゲート３０は、夫々電源ライン６と接地ラ
イン７とに接続され電圧供給を受けている。なお、説明
の都合上、インバータ１０の出力位置を符号Ｂで示す。
抗１２とを直列接続して構成される。説明の都合上、コ
ンデンサ１１と抵抗１２との接続点を符号Ａで示す。制
御部２は、Ａ点の電圧を入力するインバータ１０と、Ａ
点の電圧および信号処理回路７０から出力されるデジタ
ル信号を入力する２入力のＮＯＲゲート２０と、インバ
ータ１０の出力値および信号処理回路７０から出力され
るデジタル信号を入力する２入力のＮＡＮＤゲート３０
とを有している。インバータ１０は、Ａ点に電位が予め
定められたしきい値よりも大の場合に「０」を出力し、
小の場合に「１」を出力する。また、同様に、ＮＯＲゲ
ート２０も予め定められたしきい値に基づいて、Ａ点の
電圧とデジタル信号線４の電圧とを入力する反転論理和
回路である。インバータ１０、ＮＯＲゲート２０、およ
び、ＮＡＮＤゲート３０は、夫々電源ライン６と接地ラ
イン７とに接続され電圧供給を受けている。なお、説明
の都合上、インバータ１０の出力位置を符号Ｂで示す。
【００１３】相補部３は、自身のゲート端子をＮＯＲゲ
ート２０の出力端子と接続したＰ型ＭＯＳＦＥＴ４０
と、自身のゲート端子をＮＡＮＤゲート３０の出力端子
と接続したＮ型ＭＯＳＦＥＴ５０とを直列接続されて構
成されていて、さらにその接続点には出力端子６０が接
続されている。次に動作を説明する。今、ＶDD＝５
（Ｖ）、ＶSS＝０（Ｖ）とすると、コンデンサ１１の容
量を１０（ｐＦ）、抵抗１２の抵抗値を１００（ｋΩ）
程度とし、さらに、Ｐ型ＭＯＳＦＥＴ４０、Ｎ型ＭＯＳ
ＦＥＴ５０のトランジスタサイズ（Ｗ／Ｌ比）をＷ／Ｌ
＝５００（μｍ）／２（μｍ）程度にしておく。
ート２０の出力端子と接続したＰ型ＭＯＳＦＥＴ４０
と、自身のゲート端子をＮＡＮＤゲート３０の出力端子
と接続したＮ型ＭＯＳＦＥＴ５０とを直列接続されて構
成されていて、さらにその接続点には出力端子６０が接
続されている。次に動作を説明する。今、ＶDD＝５
（Ｖ）、ＶSS＝０（Ｖ）とすると、コンデンサ１１の容
量を１０（ｐＦ）、抵抗１２の抵抗値を１００（ｋΩ）
程度とし、さらに、Ｐ型ＭＯＳＦＥＴ４０、Ｎ型ＭＯＳ
ＦＥＴ５０のトランジスタサイズ（Ｗ／Ｌ比）をＷ／Ｌ
＝５００（μｍ）／２（μｍ）程度にしておく。
【００１４】電源電圧が変動しない通常状態では、Ａ点
の電位は０（Ｖ）であり、信号処理回路７０から出力さ
れる入力信号が「０」の場合には、ＮＯＲゲート２０に
は等価的に「００」が入力されて出力が「１」になり、
また、インバータ１０の動作によってＢ点でのデジタル
値が「１」となりＮＡＮＤゲート３０には「１０」が入
力されて出力が「１」になり、この結果、Ｎ型ＭＯＳＦ
ＥＴ５０が導通状態となって出力端子には「０」が出力
される。
の電位は０（Ｖ）であり、信号処理回路７０から出力さ
れる入力信号が「０」の場合には、ＮＯＲゲート２０に
は等価的に「００」が入力されて出力が「１」になり、
また、インバータ１０の動作によってＢ点でのデジタル
値が「１」となりＮＡＮＤゲート３０には「１０」が入
力されて出力が「１」になり、この結果、Ｎ型ＭＯＳＦ
ＥＴ５０が導通状態となって出力端子には「０」が出力
される。
【００１５】一方、通常状態で、信号処理回路７０から
出力される入力信号が「１」の場合には、ＮＯＲゲート
２０には等価的に「０１」が入力されて出力が「０」に
なり、また、インバータ１０の動作によってＢ点でのデ
ジタル値が「１」となりＮＡＮＤゲート３０には「１
１」が入力されて出力が「０」になり、この結果、Ｐ型
ＭＯＳＦＥＴ４０が導通状態となって出力端子には
「１」が出力される。
出力される入力信号が「１」の場合には、ＮＯＲゲート
２０には等価的に「０１」が入力されて出力が「０」に
なり、また、インバータ１０の動作によってＢ点でのデ
ジタル値が「１」となりＮＡＮＤゲート３０には「１
１」が入力されて出力が「０」になり、この結果、Ｐ型
ＭＯＳＦＥＴ４０が導通状態となって出力端子には
「１」が出力される。
【００１６】さて、ＥＳＤサージ等によって、ＶDDが２
０〜３０（Ｖ）まで急激に上昇する異常時の動作につい
て図３を参照して説明する。図３に示すように、ＶDDが
２０〜３０（Ｖ）まで急激に上昇すると、点線で示すよ
うに、Ａ点の電圧は急激に上昇するとともに、コンデン
サ１１と抵抗１２で定まる時定数回路によって下降する
信号（変化信号）となる。このとき、インバータ１０、
ＮＯＲゲート２０、および、ＮＡＮＤゲート３０に供給
されている電圧値も変化するため、一点鎖線で示すよう
に、デジタル信号のしきい値レベルも変化する。Ａ点で
のデジタル値は「０」の状態から、Ａ点での電圧がしき
い値を越えると「１」となり、さらに、Ａ点での電圧が
しきい値を下回ると「０」となる。インバータ１０の動
作によって、Ｂ点でのデジタル値は、「１」から「０」
となり、その後、「１」となる。上述した回路定数と電
源電圧値では、図示するΔｔの時間は０．１〜１（μ
ｓ）程度になる。
０〜３０（Ｖ）まで急激に上昇する異常時の動作につい
て図３を参照して説明する。図３に示すように、ＶDDが
２０〜３０（Ｖ）まで急激に上昇すると、点線で示すよ
うに、Ａ点の電圧は急激に上昇するとともに、コンデン
サ１１と抵抗１２で定まる時定数回路によって下降する
信号（変化信号）となる。このとき、インバータ１０、
ＮＯＲゲート２０、および、ＮＡＮＤゲート３０に供給
されている電圧値も変化するため、一点鎖線で示すよう
に、デジタル信号のしきい値レベルも変化する。Ａ点で
のデジタル値は「０」の状態から、Ａ点での電圧がしき
い値を越えると「１」となり、さらに、Ａ点での電圧が
しきい値を下回ると「０」となる。インバータ１０の動
作によって、Ｂ点でのデジタル値は、「１」から「０」
となり、その後、「１」となる。上述した回路定数と電
源電圧値では、図示するΔｔの時間は０．１〜１（μ
ｓ）程度になる。
【００１７】したがって、Δｔ内では、信号処理回路７
０から出力される入力信号が「０」である場合には、Ｎ
ＯＲゲート２０には等価的に「０１」（Ａ点での等価デ
ジタル値「１」）が入力されて出力が「０」になり、ま
た、インバータ１０の動作によってＢ点でのデジタル値
が「０」となりＮＡＮＤゲート３０には「００」が入力
されて出力が「１」になり、この結果、Ｐ型ＭＯＳＦＥ
Ｔ４０、Ｎ型ＭＯＳＦＥＴ５０の双方が導通状態となっ
て、サージ電圧等が接地ライン７を介して逃がされ、こ
の後、通常時の動作に戻る。
０から出力される入力信号が「０」である場合には、Ｎ
ＯＲゲート２０には等価的に「０１」（Ａ点での等価デ
ジタル値「１」）が入力されて出力が「０」になり、ま
た、インバータ１０の動作によってＢ点でのデジタル値
が「０」となりＮＡＮＤゲート３０には「００」が入力
されて出力が「１」になり、この結果、Ｐ型ＭＯＳＦＥ
Ｔ４０、Ｎ型ＭＯＳＦＥＴ５０の双方が導通状態となっ
て、サージ電圧等が接地ライン７を介して逃がされ、こ
の後、通常時の動作に戻る。
【００１８】また、信号処理回路７０から出力される入
力信号が「１」の場合、ＮＯＲゲート２０には等価的に
「１１」が入力されて出力が「０」になり、また、イン
バータ１０の動作によってＢ点でのデジタル値が「０」
となりＮＡＮＤゲート３０には「０１」が入力されて出
力が「１」になり、この結果、Ｐ型ＭＯＳＦＥＴ４０、
Ｎ型ＭＯＳＦＥＴ５０の双方が導通状態となって、サー
ジ電圧等が接地ライン７を介して逃がされ、この後、通
常時の動作に戻る。
力信号が「１」の場合、ＮＯＲゲート２０には等価的に
「１１」が入力されて出力が「０」になり、また、イン
バータ１０の動作によってＢ点でのデジタル値が「０」
となりＮＡＮＤゲート３０には「０１」が入力されて出
力が「１」になり、この結果、Ｐ型ＭＯＳＦＥＴ４０、
Ｎ型ＭＯＳＦＥＴ５０の双方が導通状態となって、サー
ジ電圧等が接地ライン７を介して逃がされ、この後、通
常時の動作に戻る。
【００１９】このようにして、ＥＳＤサージ等の発生に
よって、極短時間（Δｔ）だけ、出力バッファとして機
能する相補部３を構成する２つのトランジスタであるＰ
型ＭＯＳＦＥＴ４０、Ｎ型ＭＯＳＦＥＴ５０の双方を同
時に接続状態とすることによって、ＥＳＤサージ等の過
大電圧を逃がすことが可能となる。元々、相補部３に用
いられるＭＯＳＦＥＴは大きな電流を流すようにＷ／Ｌ
比の大きなサイズのＭＯＳＦＥＴが用いられるため、充
分に過大電圧を逃がすことが可能である。
よって、極短時間（Δｔ）だけ、出力バッファとして機
能する相補部３を構成する２つのトランジスタであるＰ
型ＭＯＳＦＥＴ４０、Ｎ型ＭＯＳＦＥＴ５０の双方を同
時に接続状態とすることによって、ＥＳＤサージ等の過
大電圧を逃がすことが可能となる。元々、相補部３に用
いられるＭＯＳＦＥＴは大きな電流を流すようにＷ／Ｌ
比の大きなサイズのＭＯＳＦＥＴが用いられるため、充
分に過大電圧を逃がすことが可能である。
【００２０】そして、この実施の形態に係る回路は、相
補部３以外ではＷ／Ｌ比の大きなトランジスタ素子を別
途配置せずに実現できるため、集積エリアの有効利用を
図ることが可能となり集積回路の製造プロセスが単純化
され、ひいてはコスト抑制も可能になるという効果が得
られる。
補部３以外ではＷ／Ｌ比の大きなトランジスタ素子を別
途配置せずに実現できるため、集積エリアの有効利用を
図ることが可能となり集積回路の製造プロセスが単純化
され、ひいてはコスト抑制も可能になるという効果が得
られる。
【００２１】
【発明の効果】以上説明したように、本発明によれば、
直流電圧が変化したときに生成される変化信号を用い
て、電圧変動時には電圧変化が消滅されるようにスイッ
チング素子対のスイッチング制御を行うので、別途大き
なＷ／Ｌ比のＭＯＳＦＥＴを配置しないで電圧変動を逃
がすことが可能になり、チップ面積を小さくすることが
できる。
直流電圧が変化したときに生成される変化信号を用い
て、電圧変動時には電圧変化が消滅されるようにスイッ
チング素子対のスイッチング制御を行うので、別途大き
なＷ／Ｌ比のＭＯＳＦＥＴを配置しないで電圧変動を逃
がすことが可能になり、チップ面積を小さくすることが
できる。
【図１】本発明の実施の形態に係る半導体回路の回路図
である。
である。
【図２】従来技術の説明図である。
【図３】回路動作の説明図である。
１ 変化信号生成部 ２ 制御部 ３ 相補部 ４ デジタル信号線 ６ 電源ライン ７ 接地ライン １０ インバータ １１ コンデンサ １２ 抵抗 ２０ ＮＯＲゲート ３０ ＮＡＮＤゲート ４０ Ｐ型ＭＯＳＦＥＴ ５０ Ｎ型ＭＯＳＦＥＴ ６０ 出力端子 ７０ 信号処理回路 ７１ 信号処理回路 ８０ コンデンサ ８１ 抵抗 ８２ Ｎ型ＭＯＳＦＥＴ ８３ インバータ ８４ Ｐ型ＭＯＳＦＥＴ ８５ Ｎ型ＭＯＳＦＥＴ ８６ 出力端子 ８７ 電源ライン ８８ 接地ライン
Claims (1)
- 【請求項１】 供給される直流電圧の電圧変化が生じた
ときこの電圧変化を消滅させるための回路であって、 前記電圧変化が生じたことに対応して変化する変化信号
を生成する変化信号生成部と、 外部への信号出力を相補的に行うスイッチング素子対
と、 与えられる入力信号と前記信号生成部が生成した信号と
に基づき、前記電圧変化が消滅されるように前記スイッ
チング素子対のスイッチング制御を行う回路と、を備え
たことを特徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4245498A JPH11243639A (ja) | 1998-02-24 | 1998-02-24 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4245498A JPH11243639A (ja) | 1998-02-24 | 1998-02-24 | 半導体回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11243639A true JPH11243639A (ja) | 1999-09-07 |
Family
ID=12636520
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4245498A Withdrawn JPH11243639A (ja) | 1998-02-24 | 1998-02-24 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11243639A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6828842B2 (en) | 2002-06-10 | 2004-12-07 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2011228372A (ja) * | 2010-04-16 | 2011-11-10 | Toshiba Corp | 半導体集積回路装置 |
| JP2012174983A (ja) * | 2011-02-23 | 2012-09-10 | Toshiba Corp | 集積回路 |
| JP2013207388A (ja) * | 2012-03-27 | 2013-10-07 | Asahi Kasei Electronics Co Ltd | Ｅｓｄ保護回路及びｅｓｄ保護回路に係る半導体装置 |
-
1998
- 1998-02-24 JP JP4245498A patent/JPH11243639A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6828842B2 (en) | 2002-06-10 | 2004-12-07 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JP2011228372A (ja) * | 2010-04-16 | 2011-11-10 | Toshiba Corp | 半導体集積回路装置 |
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| JP2013207388A (ja) * | 2012-03-27 | 2013-10-07 | Asahi Kasei Electronics Co Ltd | Ｅｓｄ保護回路及びｅｓｄ保護回路に係る半導体装置 |
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