JP3798568B2 - 半導体素子 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子に関し、特に半導体素子表面の配線に関するものである。
【０００２】
【従来の技術】
半導体素子の素子形成面に電極を設けて、キャリヤテープなどの配線基板の電極との間で直接接続し、この配線基板の電極を、プリント基板やセラミック基板に接続するワイヤレスボンディング技術が通常行われている。
また、半導体素子の一層の集積化を図るため、複数の半導体素子を２層に重ね合わせる、チップオンチップ構造の半導体素子が注目されている。
【０００３】
前記いずれの技術の場合も、配線基板の電極、又は半導体素子の素子形成面の電極の上に、「バンプ」という突起電極を設ける必要がある。
【０００４】
【発明が解決しようとする課題】
一方、半導体素子の素子形成面には、素子の機能を実現するための多数の配線がなされており、素子設計をするときには、これらの配線が錯綜しないように設計をしなければならない。
しかし、限られた素子形成面に配線を縦横に巡らせるのには限度があり、このため素子の小型化、集積化に制約を受けるという不都合を来していた。
【０００５】
そこで、本発明者は、前記バンプを素子の配線に利用するという発想に至った。本発明は、素子上の配線の自由度を増し、小型化、集積化を可能にする半導体素子を実現することを目的とする。
【０００６】
【課題を解決するための手段及び発明の効果】
(1)本発明の半導体素子は、半導体素子形成領域に外部接続用バンプを配置しているとともに、素子内配線を行うために、外部接続用バンプの高さよりも低い高さの内部配線用バンプを配置し、当該内部配線用バンプを外部接続用バンプに接続しているものである（請求項１）。
【０００７】
この構成によれば、素子内配線の一部を、内部配線用バンプによる配線で行えるので、素子内配線が簡単になる。また、バンプの低抵抗、高熱伝導率という特性を利用すれば、比較的大きな電流が流せるので、内部配線用バンプを接地配線や電源配線に好適に利用することができる。
また、前記内部配線用バンプの高さは、外部接続用バンプの高さよりも低いので、２つの半導体素子を貼り合わせてチップオンチップ構造とするときなどに、内部配線用バンプ同士が接触することはない。
【０００８】
前記内部配線用バンプは、外部接続用バンプに接続されているので、外部接続用バンプ間の配線が行える。
(2)本発明の半導体素子は、半導体基板の半導体素子形成領域外に周囲バンプを配置しているとともに、素子内配線を行うために、周囲バンプの高さよりも低い高さの内部配線用バンプを配置し、前記内部配線用バンプを周囲バンプに接続しているものである（請求項２）。
【０００９】
この構成であれば、周囲バンプを、接地と同電位に接続すれば、内部配線用バンプを簡単に接地することができる。周囲バンプを、電源と同電位に接続すれば、内部配線用バンプに簡単に電源を供給することができる。
また、前記内部配線用バンプの高さは、周囲バンプの高さよりも低いので、２つの半導体素子を貼り合わせてチップオンチップ構造とするときなどに、内部配線用バンプ同士が接触することを避けることができる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を、添付図面を参照しながら詳細に説明する。本発明の実施の形態では、半導体の種類として、Ｓｉを使用することを前提として説明するが、他にＧａＡｓ、Ｇｅなどの半導体を使用してもよい。
本実施形態に係る半導体素子１１は、図１に示すように、半導体素子１１の上面に、外部接続用バンプ８，９が形成されているとともに、内部配線用バンプ６が形成されている。
【００１１】
この内部配線用バンプ６の高さは、外部接続用バンプ８，９の高さよりも低くなっている。このため、図２に示すように半導体素子１１を、他の半導体素子１２と、いわゆるフェイスツーフェイスの形で２層構造にする場合、又は半導体素子１１をＴＡＢ(Tape Automated Bonding)のフィルムキャリアのインナーリード側に接続する場合に、内部配線用バンプ６同士のくっつきをなくすための、一定のクリアランスＣを確保することができる。
【００１２】
図３は、半導体基板１にバンプ配線を形成する工程を説明するための断面図である。
図３(a)に示すように、半導体基板１上には、ＳｉＯ2膜２を介して所定の部位にＡｌ電極３ａ，３ｂ，３ｃ，３ｄが形成されている。ここでは、電極３ａ、電極３ｃは外部接続用バンプを形成する電極、電極３ｂと電極３ｃは内部配線用バンプにより接続される電極とする。電極３ｄはバンプと接続しない電極である。電極３ｃは内部配線用バンプによる接続と外部接続用バンプを形成する電極を兼ねる。電極３ａ，３ｂ，３ｃ以外の部分はＳｉＮ，ＳｉＯＮ，ＳｉＯ2，ＰＳＧ等のパッシベーション膜４に覆われている。
【００１３】
なお、バンプと接続しない電極３ｄの上は、パッシベーション膜４を除去する必要がないことはもちろんである。したがって、電極３ｄが半導体基板１上で内部配線用バンプとクロスしても、絶縁は確保される。
この上に、Ａｌ電極とバンプとの密着性をよくするためのＴｉＷ合金層、及び給電のためのＡｕ，Ｐｔなどの層を積層したシード層（図示せず）をスパッタなどの方法で蒸着する。
【００１４】
次に、フォトレジスト５を塗布し、内部配線用バンプのメッキのための孔あけを配線したい部位に行う（図３(b)）。
そして電解メッキ法にてバンプ用金属をメッキする（図３(c)）。このバンプ用金属として、Ａｕ，Ｐｄ，Ｐｔ，Ａｇ，Ｉｒ（イリジウム）等をあげることができる。形成された内部配線用バンプを番号６で示す。なお、電解メッキ法に代えて、化学反応による還元作用を利用した金属のメッキ成膜方法である無電解メッキ法を採用してもよい。この内部配線用バンプ６の高さは、例えば１μｍである。
【００１５】
次に、フォトレジスト５を除去し表面のシード層を除去して、フォトレジスト７を塗布し、外部接続用バンプのための孔あけを、電極３ａ、電極３ｃの部位に行う（図３(d)）。
そして、シード層（図示せず）を蒸着し、バンプ用金属をメッキし、フォトレジスト７を除去し表面のシード層を除去して、アニール処理を行うことにより、電極３ａ、電極３ｃに外部接続用バンプ８，９がそれぞれ形成された半導体素子を得る（図３(e)）。この外部接続用バンプ８，９の高さは、例えば２０μｍである。
【００１６】
図４は、本発明の他の実施形態を示す斜視図である。半導体素子１１の上面に、外部接続用バンプ８，９が形成されているとともに、半導体素子１１の周囲に接地用バンプ１０ａ又は電源用バンプ１０ｂ（総称するときは「周囲バンプ１０」という）が形成され、これらの間を結ぶ内部配線用バンプ６が形成されている。
【００１７】
この周囲バンプ１０は、半導体素子１１の、抵抗の低い接地線として利用することにより、他の外部接続用バンプを簡単に接地することができる。また、抵抗の低い電源線として利用することにより、他の外部接続用バンプを簡単に電源につなぐことができる。また、図４に示したように、周囲バンプ１０の途中に切れ目Ｄを作ることにより、一方の周囲バンプ１３ａを接地に、他方の周囲バンプ１３ｂを電源につなぐことができる。
【００１８】
図５は、周囲バンプ１０付きの半導体素子１１を、いわゆるチップオンチップの形で２層構造にする場合の断面図である。周囲バンプ１０が接合することにより、完全なシールド構造ができるので、静電誘導に強い半導体素子とすることができる。また、実装時もしくは実装後、半導体素子にかかる応力を、周囲バンプ１０が緩和する作用もある。
【００１９】
この図５の場合、内部配線用バンプ６の高さは、外部接続用バンプ９、周囲バンプ１０の高さよりも低くなっているので、半導体素子１１を、他の半導体素子１２と、いわゆるチップオンチップの形で２層構造にする場合などに、内部配線用バンプ６同士のくっつきをなくすための、一定のクリアランスＣを確保することができる。
【００２０】
図６は、バンプ配線を形成する工程を説明するための断面図である。この実施形態では、半導体基板１の素子形成領域Ａの中の外部接続用バンプと、素子形成領域の外（例えばスクライブ線の領域Ｂ）に設けた周囲バンプとの間を内部配線用バンプで接続することを想定している。
図６(a)に示すように、半導体基板１の素子形成領域Ａ上には、ＳｉＯ2膜２を介して所定の部位にＡｌ電極３が形成されている。Ａｌ電極３以外の部分はパッシベーション膜４に覆われている。また、スクライブ線領域Ｂは、オーミック接触又は絶縁を確保するため、所定極性の不純物１３を高濃度に注入しておく。不純物の極性は、オーミック接触させる場合は、基板と同極性、絶縁させる場合は基板と異極性とする。
【００２１】
この素子形成領域Ａ及びスクライブ線領域Ｂに、Ａｌ電極とバンプとの密着性をよくするためのＴｉＷ合金層、給電のためのＡｕ，Ｐｔなどの層を積層したシード層（図示せず）をスパッタなどの方法で蒸着しておく。
次に、フォトレジスト５を塗布し、内部配線用バンプのメッキのための孔あけを素子形成領域Ａ及びスクライブ線領域Ｂにまたがって行う（図６(b)）。
【００２２】
そして電解メッキ法又は無電解メッキ法にてバンプ用金属６を薄くメッキする（図６(c)）。このバンプ用金属として、Ａｕ，Ｐｄ，Ｐｔ，Ａｇ，Ｉｒ（イリジウム）等をあげることができる。
次に、フォトレジスト５を除去し表面のシード層も除去して、フォトレジスト７を塗布し、外部接続用バンプ９，１０のための孔あけを、電極３及びスクライブ線の部位に行う（図６(d)）。
【００２３】
そして、シード層（図示せず）を蒸着し、バンプ用金属を厚くメッキし、フォトレジスト７を除去し表面のシード層を除去して、アニール処理を行うことにより、電極３に外部接続用バンプ９が形成され、スクライブ線の領域に周囲バンプ１０が形成された半導体素子を得る（図６(e)）。最後に、スクライブ線領域Ｂの切削部をカッター１５で切り出す。
【図面の簡単な説明】
【図１】発明の実施の形態に係る半導体素子の要部斜視図である。
【図２】半導体素子１１を、他の半導体素子１２と、いわゆるチップオンチップの形で２層構造にした場合の断面図である。
【図３】半導体基板１にバンプ配線を形成する工程を説明するための断面図である。
【図４】発明の他の実施の形態に係る半導体素子の要部斜視図である。
【図５】半導体素子１１を、他の半導体素子１２と、いわゆるチップオンチップの形で２層構造にした場合の断面図である。
【図６】バンプ配線を形成する工程を説明するための断面図である。
【符号の説明】
１ 半導体基板
２ ＳｉＯ2膜
３ａ〜３ｄ Ａｌ電極
４ パッシベーション膜
５，７ フォトレジスト
６ 内部配線用バンプ
８，９ 外部接続用バンプ
１０ 周囲バンプ
１１，１２ 半導体素子
１３ 不純物層
１５ カッター
Ａ 素子形成領域
Ｂ スクライブ線領域
Ｃ クリアランス
Ｄ 周囲バンプ途中の切れ目
【発明の属する技術分野】
本発明は、半導体素子に関し、特に半導体素子表面の配線に関するものである。
【０００２】
【従来の技術】
半導体素子の素子形成面に電極を設けて、キャリヤテープなどの配線基板の電極との間で直接接続し、この配線基板の電極を、プリント基板やセラミック基板に接続するワイヤレスボンディング技術が通常行われている。
また、半導体素子の一層の集積化を図るため、複数の半導体素子を２層に重ね合わせる、チップオンチップ構造の半導体素子が注目されている。
【０００３】
前記いずれの技術の場合も、配線基板の電極、又は半導体素子の素子形成面の電極の上に、「バンプ」という突起電極を設ける必要がある。
【０００４】
【発明が解決しようとする課題】
一方、半導体素子の素子形成面には、素子の機能を実現するための多数の配線がなされており、素子設計をするときには、これらの配線が錯綜しないように設計をしなければならない。
しかし、限られた素子形成面に配線を縦横に巡らせるのには限度があり、このため素子の小型化、集積化に制約を受けるという不都合を来していた。
【０００５】
そこで、本発明者は、前記バンプを素子の配線に利用するという発想に至った。本発明は、素子上の配線の自由度を増し、小型化、集積化を可能にする半導体素子を実現することを目的とする。
【０００６】
【課題を解決するための手段及び発明の効果】
(1)本発明の半導体素子は、半導体素子形成領域に外部接続用バンプを配置しているとともに、素子内配線を行うために、外部接続用バンプの高さよりも低い高さの内部配線用バンプを配置し、当該内部配線用バンプを外部接続用バンプに接続しているものである（請求項１）。
【０００７】
この構成によれば、素子内配線の一部を、内部配線用バンプによる配線で行えるので、素子内配線が簡単になる。また、バンプの低抵抗、高熱伝導率という特性を利用すれば、比較的大きな電流が流せるので、内部配線用バンプを接地配線や電源配線に好適に利用することができる。
また、前記内部配線用バンプの高さは、外部接続用バンプの高さよりも低いので、２つの半導体素子を貼り合わせてチップオンチップ構造とするときなどに、内部配線用バンプ同士が接触することはない。
【０００８】
前記内部配線用バンプは、外部接続用バンプに接続されているので、外部接続用バンプ間の配線が行える。
(2)本発明の半導体素子は、半導体基板の半導体素子形成領域外に周囲バンプを配置しているとともに、素子内配線を行うために、周囲バンプの高さよりも低い高さの内部配線用バンプを配置し、前記内部配線用バンプを周囲バンプに接続しているものである（請求項２）。
【０００９】
この構成であれば、周囲バンプを、接地と同電位に接続すれば、内部配線用バンプを簡単に接地することができる。周囲バンプを、電源と同電位に接続すれば、内部配線用バンプに簡単に電源を供給することができる。
また、前記内部配線用バンプの高さは、周囲バンプの高さよりも低いので、２つの半導体素子を貼り合わせてチップオンチップ構造とするときなどに、内部配線用バンプ同士が接触することを避けることができる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態を、添付図面を参照しながら詳細に説明する。本発明の実施の形態では、半導体の種類として、Ｓｉを使用することを前提として説明するが、他にＧａＡｓ、Ｇｅなどの半導体を使用してもよい。
本実施形態に係る半導体素子１１は、図１に示すように、半導体素子１１の上面に、外部接続用バンプ８，９が形成されているとともに、内部配線用バンプ６が形成されている。
【００１１】
この内部配線用バンプ６の高さは、外部接続用バンプ８，９の高さよりも低くなっている。このため、図２に示すように半導体素子１１を、他の半導体素子１２と、いわゆるフェイスツーフェイスの形で２層構造にする場合、又は半導体素子１１をＴＡＢ(Tape Automated Bonding)のフィルムキャリアのインナーリード側に接続する場合に、内部配線用バンプ６同士のくっつきをなくすための、一定のクリアランスＣを確保することができる。
【００１２】
図３は、半導体基板１にバンプ配線を形成する工程を説明するための断面図である。
図３(a)に示すように、半導体基板１上には、ＳｉＯ2膜２を介して所定の部位にＡｌ電極３ａ，３ｂ，３ｃ，３ｄが形成されている。ここでは、電極３ａ、電極３ｃは外部接続用バンプを形成する電極、電極３ｂと電極３ｃは内部配線用バンプにより接続される電極とする。電極３ｄはバンプと接続しない電極である。電極３ｃは内部配線用バンプによる接続と外部接続用バンプを形成する電極を兼ねる。電極３ａ，３ｂ，３ｃ以外の部分はＳｉＮ，ＳｉＯＮ，ＳｉＯ2，ＰＳＧ等のパッシベーション膜４に覆われている。
【００１３】
なお、バンプと接続しない電極３ｄの上は、パッシベーション膜４を除去する必要がないことはもちろんである。したがって、電極３ｄが半導体基板１上で内部配線用バンプとクロスしても、絶縁は確保される。
この上に、Ａｌ電極とバンプとの密着性をよくするためのＴｉＷ合金層、及び給電のためのＡｕ，Ｐｔなどの層を積層したシード層（図示せず）をスパッタなどの方法で蒸着する。
【００１４】
次に、フォトレジスト５を塗布し、内部配線用バンプのメッキのための孔あけを配線したい部位に行う（図３(b)）。
そして電解メッキ法にてバンプ用金属をメッキする（図３(c)）。このバンプ用金属として、Ａｕ，Ｐｄ，Ｐｔ，Ａｇ，Ｉｒ（イリジウム）等をあげることができる。形成された内部配線用バンプを番号６で示す。なお、電解メッキ法に代えて、化学反応による還元作用を利用した金属のメッキ成膜方法である無電解メッキ法を採用してもよい。この内部配線用バンプ６の高さは、例えば１μｍである。
【００１５】
次に、フォトレジスト５を除去し表面のシード層を除去して、フォトレジスト７を塗布し、外部接続用バンプのための孔あけを、電極３ａ、電極３ｃの部位に行う（図３(d)）。
そして、シード層（図示せず）を蒸着し、バンプ用金属をメッキし、フォトレジスト７を除去し表面のシード層を除去して、アニール処理を行うことにより、電極３ａ、電極３ｃに外部接続用バンプ８，９がそれぞれ形成された半導体素子を得る（図３(e)）。この外部接続用バンプ８，９の高さは、例えば２０μｍである。
【００１６】
図４は、本発明の他の実施形態を示す斜視図である。半導体素子１１の上面に、外部接続用バンプ８，９が形成されているとともに、半導体素子１１の周囲に接地用バンプ１０ａ又は電源用バンプ１０ｂ（総称するときは「周囲バンプ１０」という）が形成され、これらの間を結ぶ内部配線用バンプ６が形成されている。
【００１７】
この周囲バンプ１０は、半導体素子１１の、抵抗の低い接地線として利用することにより、他の外部接続用バンプを簡単に接地することができる。また、抵抗の低い電源線として利用することにより、他の外部接続用バンプを簡単に電源につなぐことができる。また、図４に示したように、周囲バンプ１０の途中に切れ目Ｄを作ることにより、一方の周囲バンプ１３ａを接地に、他方の周囲バンプ１３ｂを電源につなぐことができる。
【００１８】
図５は、周囲バンプ１０付きの半導体素子１１を、いわゆるチップオンチップの形で２層構造にする場合の断面図である。周囲バンプ１０が接合することにより、完全なシールド構造ができるので、静電誘導に強い半導体素子とすることができる。また、実装時もしくは実装後、半導体素子にかかる応力を、周囲バンプ１０が緩和する作用もある。
【００１９】
この図５の場合、内部配線用バンプ６の高さは、外部接続用バンプ９、周囲バンプ１０の高さよりも低くなっているので、半導体素子１１を、他の半導体素子１２と、いわゆるチップオンチップの形で２層構造にする場合などに、内部配線用バンプ６同士のくっつきをなくすための、一定のクリアランスＣを確保することができる。
【００２０】
図６は、バンプ配線を形成する工程を説明するための断面図である。この実施形態では、半導体基板１の素子形成領域Ａの中の外部接続用バンプと、素子形成領域の外（例えばスクライブ線の領域Ｂ）に設けた周囲バンプとの間を内部配線用バンプで接続することを想定している。
図６(a)に示すように、半導体基板１の素子形成領域Ａ上には、ＳｉＯ2膜２を介して所定の部位にＡｌ電極３が形成されている。Ａｌ電極３以外の部分はパッシベーション膜４に覆われている。また、スクライブ線領域Ｂは、オーミック接触又は絶縁を確保するため、所定極性の不純物１３を高濃度に注入しておく。不純物の極性は、オーミック接触させる場合は、基板と同極性、絶縁させる場合は基板と異極性とする。
【００２１】
この素子形成領域Ａ及びスクライブ線領域Ｂに、Ａｌ電極とバンプとの密着性をよくするためのＴｉＷ合金層、給電のためのＡｕ，Ｐｔなどの層を積層したシード層（図示せず）をスパッタなどの方法で蒸着しておく。
次に、フォトレジスト５を塗布し、内部配線用バンプのメッキのための孔あけを素子形成領域Ａ及びスクライブ線領域Ｂにまたがって行う（図６(b)）。
【００２２】
そして電解メッキ法又は無電解メッキ法にてバンプ用金属６を薄くメッキする（図６(c)）。このバンプ用金属として、Ａｕ，Ｐｄ，Ｐｔ，Ａｇ，Ｉｒ（イリジウム）等をあげることができる。
次に、フォトレジスト５を除去し表面のシード層も除去して、フォトレジスト７を塗布し、外部接続用バンプ９，１０のための孔あけを、電極３及びスクライブ線の部位に行う（図６(d)）。
【００２３】
そして、シード層（図示せず）を蒸着し、バンプ用金属を厚くメッキし、フォトレジスト７を除去し表面のシード層を除去して、アニール処理を行うことにより、電極３に外部接続用バンプ９が形成され、スクライブ線の領域に周囲バンプ１０が形成された半導体素子を得る（図６(e)）。最後に、スクライブ線領域Ｂの切削部をカッター１５で切り出す。
【図面の簡単な説明】
【図１】発明の実施の形態に係る半導体素子の要部斜視図である。
【図２】半導体素子１１を、他の半導体素子１２と、いわゆるチップオンチップの形で２層構造にした場合の断面図である。
【図３】半導体基板１にバンプ配線を形成する工程を説明するための断面図である。
【図４】発明の他の実施の形態に係る半導体素子の要部斜視図である。
【図５】半導体素子１１を、他の半導体素子１２と、いわゆるチップオンチップの形で２層構造にした場合の断面図である。
【図６】バンプ配線を形成する工程を説明するための断面図である。
【符号の説明】
１ 半導体基板
２ ＳｉＯ2膜
３ａ〜３ｄ Ａｌ電極
４ パッシベーション膜
５，７ フォトレジスト
６ 内部配線用バンプ
８，９ 外部接続用バンプ
１０ 周囲バンプ
１１，１２ 半導体素子
１３ 不純物層
１５ カッター
Ａ 素子形成領域
Ｂ スクライブ線領域
Ｃ クリアランス
Ｄ 周囲バンプ途中の切れ目
Claims (2)
- 半導体素子形成領域に外部接続用バンプを配置しているとともに、素子内配線を行うために、外部接続用バンプの高さよりも低い高さの内部配線用バンプを配置し、当該内部配線用バンプを外部接続用バンプに接続していることを特徴とする半導体素子。
- 半導体基板の半導体素子形成領域外に周囲バンプを配置しているとともに、素子内配線を行うために、周囲バンプの高さよりも低い高さの内部配線用バンプを配置し、前記内部配線用バンプを周囲バンプに接続していることを特徴とする半導体素子。
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|---|---|---|---|
| JP04039999A JP3798568B2 (ja) | 1999-02-18 | 1999-02-18 | 半導体素子 |
| US09/504,874 US6707159B1 (en) | 1999-02-18 | 2000-02-16 | Semiconductor chip and production process therefor |
| US10/767,439 US7329562B2 (en) | 1999-02-18 | 2004-01-30 | Process of producing semiconductor chip with surface interconnection at bump |
| US12/068,596 US20080138976A1 (en) | 1999-02-18 | 2008-02-08 | Semiconductor chip and production process therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04039999A JP3798568B2 (ja) | 1999-02-18 | 1999-02-18 | 半導体素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000243771A JP2000243771A (ja) | 2000-09-08 |
| JP3798568B2 true JP3798568B2 (ja) | 2006-07-19 |
Family
ID=12579594
Family Applications (1)
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