JP3798568B2 - 半導体素子 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体素子に関し、特に半導体素子表面の配線に関するものである。
【0002】
【従来の技術】
半導体素子の素子形成面に電極を設けて、キャリヤテープなどの配線基板の電極との間で直接接続し、この配線基板の電極を、プリント基板やセラミック基板に接続するワイヤレスボンディング技術が通常行われている。
また、半導体素子の一層の集積化を図るため、複数の半導体素子を2層に重ね合わせる、チップオンチップ構造の半導体素子が注目されている。
【0003】
前記いずれの技術の場合も、配線基板の電極、又は半導体素子の素子形成面の電極の上に、「バンプ」という突起電極を設ける必要がある。
【0004】
【発明が解決しようとする課題】
一方、半導体素子の素子形成面には、素子の機能を実現するための多数の配線がなされており、素子設計をするときには、これらの配線が錯綜しないように設計をしなければならない。
しかし、限られた素子形成面に配線を縦横に巡らせるのには限度があり、このため素子の小型化、集積化に制約を受けるという不都合を来していた。
【0005】
そこで、本発明者は、前記バンプを素子の配線に利用するという発想に至った。本発明は、素子上の配線の自由度を増し、小型化、集積化を可能にする半導体素子を実現することを目的とする。
【0006】
【課題を解決するための手段及び発明の効果】
(1)本発明の半導体素子は、半導体素子形成領域に外部接続用バンプを配置しているとともに、素子内配線を行うために、外部接続用バンプの高さよりも低い高さの内部配線用バンプを配置し、当該内部配線用バンプを外部接続用バンプに接続しているものである(請求項1)。
【0007】
この構成によれば、素子内配線の一部を、内部配線用バンプによる配線で行えるので、素子内配線が簡単になる。また、バンプの低抵抗、高熱伝導率という特性を利用すれば、比較的大きな電流が流せるので、内部配線用バンプを接地配線や電源配線に好適に利用することができる。
また、前記内部配線用バンプの高さは、外部接続用バンプの高さよりも低いので、2つの半導体素子を貼り合わせてチップオンチップ構造とするときなどに、内部配線用バンプ同士が接触することはない。
【0008】
前記内部配線用バンプは、外部接続用バンプに接続されているので、外部接続用バンプ間の配線が行える。
(2)本発明の半導体素子は、半導体基板の半導体素子形成領域外に周囲バンプを配置しているとともに、素子内配線を行うために、周囲バンプの高さよりも低い高さの内部配線用バンプを配置し、前記内部配線用バンプを周囲バンプに接続しているものである(請求項2)。
【0009】
この構成であれば、周囲バンプを、接地と同電位に接続すれば、内部配線用バンプを簡単に接地することができる。周囲バンプを、電源と同電位に接続すれば、内部配線用バンプに簡単に電源を供給することができる。
また、前記内部配線用バンプの高さは、周囲バンプの高さよりも低いので、2つの半導体素子を貼り合わせてチップオンチップ構造とするときなどに、内部配線用バンプ同士が接触することを避けることができる。
【0010】
【発明の実施の形態】
以下、本発明の実施の形態を、添付図面を参照しながら詳細に説明する。本発明の実施の形態では、半導体の種類として、Siを使用することを前提として説明するが、他にGaAs、Geなどの半導体を使用してもよい。
本実施形態に係る半導体素子11は、図1に示すように、半導体素子11の上面に、外部接続用バンプ8,9が形成されているとともに、内部配線用バンプ6が形成されている。
【0011】
この内部配線用バンプ6の高さは、外部接続用バンプ8,9の高さよりも低くなっている。このため、図2に示すように半導体素子11を、他の半導体素子12と、いわゆるフェイスツーフェイスの形で2層構造にする場合、又は半導体素子11をTAB(Tape Automated Bonding)のフィルムキャリアのインナーリード側に接続する場合に、内部配線用バンプ6同士のくっつきをなくすための、一定のクリアランスCを確保することができる。
【0012】
図3は、半導体基板1にバンプ配線を形成する工程を説明するための断面図である。
図3(a)に示すように、半導体基板1上には、SiO2膜2を介して所定の部位にAl電極3a,3b,3c,3dが形成されている。ここでは、電極3a、電極3cは外部接続用バンプを形成する電極、電極3bと電極3cは内部配線用バンプにより接続される電極とする。電極3dはバンプと接続しない電極である。電極3cは内部配線用バンプによる接続と外部接続用バンプを形成する電極を兼ねる。電極3a,3b,3c以外の部分はSiN,SiON,SiO2,PSG等のパッシベーション膜4に覆われている。
【0013】
なお、バンプと接続しない電極3dの上は、パッシベーション膜4を除去する必要がないことはもちろんである。したがって、電極3dが半導体基板1上で内部配線用バンプとクロスしても、絶縁は確保される。
この上に、Al電極とバンプとの密着性をよくするためのTiW合金層、及び給電のためのAu,Ptなどの層を積層したシード層(図示せず)をスパッタなどの方法で蒸着する。
【0014】
次に、フォトレジスト5を塗布し、内部配線用バンプのメッキのための孔あけを配線したい部位に行う(図3(b))。
そして電解メッキ法にてバンプ用金属をメッキする(図3(c))。このバンプ用金属として、Au,Pd,Pt,Ag,Ir(イリジウム)等をあげることができる。形成された内部配線用バンプを番号6で示す。なお、電解メッキ法に代えて、化学反応による還元作用を利用した金属のメッキ成膜方法である無電解メッキ法を採用してもよい。この内部配線用バンプ6の高さは、例えば1μmである。
【0015】
次に、フォトレジスト5を除去し表面のシード層を除去して、フォトレジスト7を塗布し、外部接続用バンプのための孔あけを、電極3a、電極3cの部位に行う(図3(d))。
そして、シード層(図示せず)を蒸着し、バンプ用金属をメッキし、フォトレジスト7を除去し表面のシード層を除去して、アニール処理を行うことにより、電極3a、電極3cに外部接続用バンプ8,9がそれぞれ形成された半導体素子を得る(図3(e))。この外部接続用バンプ8,9の高さは、例えば20μmである。
【0016】
図4は、本発明の他の実施形態を示す斜視図である。半導体素子11の上面に、外部接続用バンプ8,9が形成されているとともに、半導体素子11の周囲に接地用バンプ10a又は電源用バンプ10b(総称するときは「周囲バンプ10」という)が形成され、これらの間を結ぶ内部配線用バンプ6が形成されている。
【0017】
この周囲バンプ10は、半導体素子11の、抵抗の低い接地線として利用することにより、他の外部接続用バンプを簡単に接地することができる。また、抵抗の低い電源線として利用することにより、他の外部接続用バンプを簡単に電源につなぐことができる。また、図4に示したように、周囲バンプ10の途中に切れ目Dを作ることにより、一方の周囲バンプ13aを接地に、他方の周囲バンプ13bを電源につなぐことができる。
【0018】
図5は、周囲バンプ10付きの半導体素子11を、いわゆるチップオンチップの形で2層構造にする場合の断面図である。周囲バンプ10が接合することにより、完全なシールド構造ができるので、静電誘導に強い半導体素子とすることができる。また、実装時もしくは実装後、半導体素子にかかる応力を、周囲バンプ10が緩和する作用もある。
【0019】
この図5の場合、内部配線用バンプ6の高さは、外部接続用バンプ9、周囲バンプ10の高さよりも低くなっているので、半導体素子11を、他の半導体素子12と、いわゆるチップオンチップの形で2層構造にする場合などに、内部配線用バンプ6同士のくっつきをなくすための、一定のクリアランスCを確保することができる。
【0020】
図6は、バンプ配線を形成する工程を説明するための断面図である。この実施形態では、半導体基板1の素子形成領域Aの中の外部接続用バンプと、素子形成領域の外(例えばスクライブ線の領域B)に設けた周囲バンプとの間を内部配線用バンプで接続することを想定している。
図6(a)に示すように、半導体基板1の素子形成領域A上には、SiO2膜2を介して所定の部位にAl電極3が形成されている。Al電極3以外の部分はパッシベーション膜4に覆われている。また、スクライブ線領域Bは、オーミック接触又は絶縁を確保するため、所定極性の不純物13を高濃度に注入しておく。不純物の極性は、オーミック接触させる場合は、基板と同極性、絶縁させる場合は基板と異極性とする。
【0021】
この素子形成領域A及びスクライブ線領域Bに、Al電極とバンプとの密着性をよくするためのTiW合金層、給電のためのAu,Ptなどの層を積層したシード層(図示せず)をスパッタなどの方法で蒸着しておく。
次に、フォトレジスト5を塗布し、内部配線用バンプのメッキのための孔あけを素子形成領域A及びスクライブ線領域Bにまたがって行う(図6(b))。
【0022】
そして電解メッキ法又は無電解メッキ法にてバンプ用金属6を薄くメッキする(図6(c))。このバンプ用金属として、Au,Pd,Pt,Ag,Ir(イリジウム)等をあげることができる。
次に、フォトレジスト5を除去し表面のシード層も除去して、フォトレジスト7を塗布し、外部接続用バンプ9,10のための孔あけを、電極3及びスクライブ線の部位に行う(図6(d))。
【0023】
そして、シード層(図示せず)を蒸着し、バンプ用金属を厚くメッキし、フォトレジスト7を除去し表面のシード層を除去して、アニール処理を行うことにより、電極3に外部接続用バンプ9が形成され、スクライブ線の領域に周囲バンプ10が形成された半導体素子を得る(図6(e))。最後に、スクライブ線領域Bの切削部をカッター15で切り出す。
【図面の簡単な説明】
【図1】発明の実施の形態に係る半導体素子の要部斜視図である。
【図2】半導体素子11を、他の半導体素子12と、いわゆるチップオンチップの形で2層構造にした場合の断面図である。
【図3】半導体基板1にバンプ配線を形成する工程を説明するための断面図である。
【図4】発明の他の実施の形態に係る半導体素子の要部斜視図である。
【図5】半導体素子11を、他の半導体素子12と、いわゆるチップオンチップの形で2層構造にした場合の断面図である。
【図6】バンプ配線を形成する工程を説明するための断面図である。
【符号の説明】
1 半導体基板
2 SiO2膜
3a〜3d Al電極
4 パッシベーション膜
5,7 フォトレジスト
6 内部配線用バンプ
8,9 外部接続用バンプ
10 周囲バンプ
11,12 半導体素子
13 不純物層
15 カッター
A 素子形成領域
B スクライブ線領域
C クリアランス
D 周囲バンプ途中の切れ目
Claims (2)
- 半導体素子形成領域に外部接続用バンプを配置しているとともに、素子内配線を行うために、外部接続用バンプの高さよりも低い高さの内部配線用バンプを配置し、当該内部配線用バンプを外部接続用バンプに接続していることを特徴とする半導体素子。
- 半導体基板の半導体素子形成領域外に周囲バンプを配置しているとともに、素子内配線を行うために、周囲バンプの高さよりも低い高さの内部配線用バンプを配置し、前記内部配線用バンプを周囲バンプに接続していることを特徴とする半導体素子。
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