JP3791465B2

JP3791465B2 - 出力回路

Info

Publication number: JP3791465B2
Application number: JP2002180149A
Authority: JP
Inventors: 板倉　　弘和
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2002-06-20
Filing date: 2002-06-20
Publication date: 2006-06-28
Anticipated expiration: 2022-06-20
Also published as: JP2004023754A

Description

【０００１】
【発明の属する技術分野】
本発明は、負荷を駆動する出力回路に関し、例えば大電流で駆動される負荷の電流制御等を行うドライバＩＣの出力回路に適用して好適である。
【０００２】
【従来の技術】
従来より、例えば、自動車において、モータ、バルブ、ランプといった電気負荷を駆動する手段としてドライバＩＣがある。このドライバＩＣは、これら電気負荷とケーブルで接続された電子制御装置（以下、ＥＣＵという）等に搭載され、ドライバＩＣ内部の出力段に設けられた出力回路によって負荷を駆動している。
【０００３】
従来のドライバＩＣの出力回路の構成を、図３に示す。図に示す出力回路は、出力トランジスタ１０、バイアス回路３０、制御トランジスタ５０およびツェナーダイオード５１から構成されている。
【０００４】
出力トランジスタ１０は、Ｎチャネル型ＭＯＳトランジスタで構成され、ドレインは出力端子５および接続ケーブルを介して負荷１００に接続され、制御端子であるゲートの電位（バイアス電圧）に応じて負荷電流を駆動する。
【０００５】
バイアス回路３０は、ＰＮＰ型バイポーラトランジスタ３１を有し、このトランジスタ３１のエミッタは電源端子９を介して直流電源に接続され、制御端子であるベースは入力端子３に接続され、入力端子３から入力される制御信号に応じて出力トランジスタ１０のゲートにバイアス電圧を供給する。
【０００６】
制御トランジスタ５０は、ＮＰＮ型バイポーラトランジスタで構成され、コレクタは出力トランジスタ１０のゲートに接続され、制御端子であるベースは入力端子４に接続され、入力端子４から入力される制御信号に応じて出力トランジスタ１０のゲート電位を低下させ、前記出力トランジスタ１０を速やかにオフさせる。
【０００７】
ツェナーダイオード５１は、アノードがグランドに接続され、カソードが出力トランジスタ１０のゲートに接続され、出力トランジスタ１０のゲート電位を所定電圧以下にクランプする。
【０００８】
上記した構成において、入力端子３、４には同一極性の入力信号が入力されるようになっており、入力端子３、４の制御信号がともにローレベルの場合、トランジスタ３１がオン、制御トランジスタ５０がオフとなり、トランジスタ３１から出力トランジスタ１０のゲートにバイアス電圧が供給され、出力トランジスタ１０に接続された負荷１００には負荷電流が流れる。また、入力端子３、４の入力信号がともにハイレベルの場合、トランジスタ３１がオフ、制御トランジスタ５０がオンとなり、制御トランジスタ５０は、出力トランジスタ１０のゲート電位を低下させて出力トランジスタ１０をオフさせる。
【０００９】
【発明が解決しようとする課題】
上記した出力トランジスタ１０には、例えば横型パワーＭＯＳＦＥＴ（ＬＤＭＯＳ）等の電力用ＭＯＳＦＥＴが多く用いられている。また、電源端子９、接地端子６、出力端子５はＥＣＵの外部に設けられ、一定長のケーブルで電源回路や外部負荷と接続される。このため、これらのケーブルを通じて、外部からの不要電磁波（伝導ノイズあるいは放射ノイズ）または静電気がドライバＩＣ内部に進入し、出力回路を誤動作させる場合がある。そこで、ＥＭＣ試験（電磁環境試験）のひとつであるＴＥＭセル試験（高周波ノイズを発生する試験）を実施して、出力回路が搭載されているドライバＩＣおよびドライバＩＣと外部機器を接続している接続ケーブルに高周波ノイズを照射したところ、ドライバＩＣが誤動作して負荷電流の供給を停止してしまうといった問題が生じた。
【００１０】
これは、図３において、急峻な電圧の立ち上がり（ｄｖ／ｄｔ）をもった外部雑音（高周波ノイズ）が出力端子５を介して出力トランジスタ１０のドレインに伝搬すると、出力トランジスタ１０のゲート−ドレイン間に生じている寄生容量Ｃ１を経由して出力トランジスタ１０のドレインからゲートに電流が流れ、ゲート電位が変化し、更に制御トランジスタ５０のベース−コレクタ間に生じている寄生容量Ｃ２を経由して制御トランジスタ５０のベース電位が変化するためである。つまり、この外部雑音により制御トランジスタ５０のベース電位が閾値電圧よりも大きくなると、制御トランジスタ５０はオンとなり、出力トランジスタ１０をオフさせて負荷電流の供給を停止させてしまう。なお、ツェナーダイオード５１は、出力トランジスタ１０のゲート電位を所定電圧以下にクランプしているが、急峻な電圧の立ち上がり（ｄｖ／ｄｔ）をもった外部雑音を十分に吸収することはできない。
【００１１】
本発明は上記問題に鑑みたもので、出力トランジスタが出力端子から伝搬される外部雑音によって誤動作すること防止する出力回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明では、出力トランジスタ（１０）と、出力トランジスタ（１０）の制御端子にバイアス電圧を供給するバイアス手段（３０）と、制御端子を有し、この制御端子の電位の上昇によりオンして出力トランジスタ（１０）の制御端子の電位を低下させ出力トランジスタ（１０）をオフさせる制御トランジスタ（５０）とを備え、出力トランジスタ（１０）の制御端子にバイアス手段（３０）からバイアス電圧が供給されることによって負荷に負荷電流が供給され、制御トランジスタ（５０）が出力トランジスタ（１０）をオフさせることによって負荷への負荷電流の供給が停止されるように構成された出力回路において、一端が制御トランジスタ（５０）の制御端子に接続され、制御端子が抵抗（４２）を介して接地されたトランジスタ（４１）を有し、該トランジスタ（４１）の一端と制御端子との間に生じている寄生容量を経由して伝搬される外部雑音により該トランジスタ（４１）の制御端子の電位が変化し該トランジスタ（４１）がオンとなって、前記制御トランジスタ（５０）の制御端子の電位の上昇を抑制する第１の電位上昇抑制手段（４０）を備えたことを特徴としている。
【００１３】
このように、外部雑音によって制御トランジスタ（５０）の制御端子の電位が上昇すると、第１の電位上昇抑制手段（４０）のトランジスタ（４１）が制御トランジスタ（５０）の制御端子の電位の上昇を抑制するように働くので、制御トランジスタ（５０）の制御端子の電位を低下させて誤ってオンすることを防止する。この結果、出力トランジスタ（１０）が出力端子から伝搬される外部雑音によって誤動作すること防止できる。
【００１４】
また、請求項２に記載の発明では、出力トランジスタ（１０）に流れる負荷電流に比例した電流を流す検出トランジスタ（２４）と、検出トランジスタ（２４）と直列接続された第１トランジスタ（２１）と、一端が出力トランジスタ（１０）の制御端子に接続された第２トランジスタ（２２）を備え、検出トランジスタ（２４）に所定以上の電流が流れると、負荷電流を制限する負荷電流制限手段（２０）と、一端が第２トランジスタ（２２）の制御端子に接続され、制御端子が抵抗（４７）を介して接地されたトランジスタ（４６）を有し、該トランジスタ（４６）の一端と制御端子との間に生じている寄生容量を経由して伝搬される外部雑音により該トランジスタ（４６）の制御端子の電位が変化し該トランジスタ（４６）がオンとなって、第２トランジスタ（２２）の制御端子の電位の上昇を抑制する第２の電位上昇抑制手段（４５）と、を備えたことを特徴としている。
【００１５】
このように、第２トランジスタ（２２）は、一端が出力トランジスタ（１０）の制御端子に接続されているため、請求項１の制御トランジスタ（５０）と同様に外部雑音の伝搬によって制御端子の電位が上昇すると誤ってオンする場合がある。そこで、外部雑音の伝搬によって第２トランジスタ（２２）の制御端子の電位が上昇しても、第２の電位上昇抑制手段（４５）のトランジスタ（４６）が第２トランジスタ（２２）の制御端子の電位の上昇を抑制するように働くので、第２トランジスタ（２２）が誤ってオンすることを防止できる。この結果、出力トランジスタ（１０）が出力端子から伝搬される外部雑音によって誤動作することを防止できる。
【００１６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【００１７】
【発明の実施の形態】
（第１実施形態）
本発明の第１の実施形態に係るドライバＩＣの出力回路の構成を図１に示す。なお、上記した従来技術と同一部分には、同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。この第１実施形態では、図３に示した従来の技術と比べて、制御トランジスタ５０のベース−エミッタ間に電位上昇抑制回路４０を備えた点が異なる。
【００１８】
電位上昇抑制回路４０は、ＮＰＮ型バイポーラトランジスタ４１および抵抗４２を有し、トランジスタ４１は、コレクタが制御トランジスタ５０のベースに接続され、制御端子であるベースが抵抗４２を介して接地されている。
【００１９】
上記した構成において、外部雑音が出力端子５を経由して出力トランジスタ１０のドレインに伝搬されると、出力トランジスタ１０のゲート−ドレイン間に生じている寄生容量を経由して出力トランジスタ１０のゲート電位が変化し、更に制御トランジスタ５０のベース−コレクタ間に生じている寄生容量を経由して制御トランジスタ５０のベース電位が変化する。そして、更にトランジスタ４１のベース−コレクタ間に生じている寄生容量を経由してトランジスタ４１のベース電位が変化し、このベース電位が閾値電圧よりも大きくなると、トランジスタ４１はオンとなり、制御トランジスタ５０のベース電位を低下させ、制御トランジスタ５０が外部雑音によってオンすることを防止する。
【００２０】
つまり、トランジスタ４１は、ベースが抵抗４２を介して接地されているが、正極性のノイズによってコレクタ電圧が上昇するとベース−コレクタ間に生じている寄生容量によってオンとなり、コレクタに接続された制御トランジスタ５０のベース電位の上昇を抑制するように働く。
【００２１】
このように、電位上昇抑制回路４０を設けることによって、制御トランジスタ５０のベース電位が外部雑音によって上昇するのを抑制するように働くので、出力トランジスタ１０が誤動作するのを防止できる。
【００２２】
（第２実施形態）
図２に、第２の実施形態に係るドライバＩＣの出力回路の構成を示す。図に示すように、出力回路は、バイアス回路３０、出力トランジスタ１０、負荷電流制限回路２０、電位上昇抑制回路４０、４５、制御トランジスタ５０および入力部６０から構成されている。
【００２３】
バイアス回路３０は、定電流源３２およびスイッチング素子３４から構成され、制御端子７から入力される制御信号に応じて定電流源３２から定電流Ｉｃを出力する。
【００２４】
出力トランジスタ１０は、Ｎチャネル型ＭＯＳトランジスタで構成され、ドレインは出力端子５および接続ケーブルを介して負荷１００に接続され、制御端子であるゲートには、定電流源３２からダイオード７１を介して供給されるバイアス電圧に応じて負荷１００に流れる負荷電流を駆動する。
【００２５】
負荷電流制限回路２０は、検出トランジスタ２４、ダイオード７１、カレントミラー回路を構成している第１トランジスタ２１および第２トランジスタ２２から構成されている。検出トランジスタ２４は、ドレインが出力トランジスタ１０のドレインに共通に接続され、ゲートはダイオード７１を介して出力トランジスタ１０のゲートに接続され、ソースはカレントミラー回路を構成している第１トランジスタ２１に接続されている。また、第１トランジスタと第２トランジスタのベースは互いに接続され、第２トランジスタ２２のコレクタは出力トランジスタ１０のゲートに接続されている。
【００２６】
ここで、カレントミラー回路を構成している第１、第２のトランジスタ２１、２２および検出トランジスタ２４は、負荷電流の過電流を検出して負荷電流を制限する。検出トランジスタ２４のソース電位は、出力トランジスタ１０のソース電位に対して、第１トランジスタ２１のベース−エミッタ間電圧分だけ高い値となるが、検出トランジスタ２４と出力トランジスタ１０のゲート間には、ダイオード７１が挿入されているため、検出トランジスタ２４のゲート電位は、ダイオード７１の順方向電圧分だけ、出力トランジスタ１０のゲート電位よりも高くなる。このため、出力トランジスタ１０と検出トランジスタ２４のゲート−ソース間電圧は同一となり、検出トランジスタ２４と出力トランジスタ１０の動作点を一致させることができる。従って、検出トランジスタ２４には出力トランジスタ１０に比例した電流が流れる。また、第２トランジスタ２２に流れる電流は、第１トランジスタ２１すなわち検出トランジスタ２４に流れる電流に比例するため、第２トランジスタ２２には出力トランジスタ１０に比例した電流が流れる。
【００２７】
制御トランジスタ５０は、ＮＰＮ型バイポーラトランジスタで構成され、コレクタは出力トランジスタ１０のゲートに接続され、制御端子であるベースに印加される電圧がハイレベルになると出力トランジスタ１０のゲート電位を低下させて出力トランジスタ１０を速やかにオフさせる。
【００２８】
入力部６０は、定電流源６１、ＮＰＮ型バイポーラトランジスタ６２、抵抗６３およびスイッチング素子６４から構成され、トランジスタ６２は、コレクタが定電流源６１を介して電源端子９に接続され、ベースは抵抗６３を介して電源端子９に接続されるとともにスイッチング素子６４を介して接地されている。ここで、スイッチング素子６４は制御端子７から入力される制御信号に応じてオンとなり、トランジスタ６２のベース電位を低下させてオフさせる。
【００２９】
電位上昇抑制回路４０は、トランジスタ４１および抵抗４２から構成されている。トランジスタ４１は、ベースが抵抗４２を介して接地され、コレクタは制御トランジスタ５０のベースに接続されており、外部雑音によって制御トランジスタ５０のベース電位が正極性のノイズによって上昇するとベース−コレクタ間に生じている寄生容量によってオンとなり、コレクタに接続された制御トランジスタ５０のベース電位の上昇を抑制するように働く。
【００３０】
電位上昇抑制回路４５は、トランジスタ４６および抵抗４７から構成されている。トランジスタ４６は、ベースが抵抗４７を介して接地され、コレクタはカレントミラー回路を構成している第２トランジスタ２２のベースに接続されている。そして、外部雑音によってカレントミラー回路を構成している第２トランジスタ２２のベース電位が上昇すると、トランジスタ４６はベース−コレクタ間に生じている寄生容量によってオンとなり、コレクタに接続された第２トランジスタ５０のベース電位の上昇を抑制するように働く。
【００３１】
また、電源端子９は直流電源（＋５Ｖ）に接続され、電源端子８はバッテリの正極電源（＋１４Ｖ）に接続され、それぞれ電源供給を受ける。
【００３２】
上記した構成において、スイッチング素子６４をオフ、スイッチング素子３４をオンするような制御信号が制御端子７に入力されると、定電流源３０に定電流Ｉｃが流れる。この定電流Ｉｃは検出トランジスタ２４のゲートに流れ込むとともに、ダイオード７１を介して出力トランジスタ１０のゲートに流れ込む。そして、検出トランジスタ２４および出力トランジスタ１０は各ゲートにバイアス電圧が供給されてオン状態となり、出力トランジスタ１０は出力端子５を介して接続された負荷１００に負荷電流を供給する。また、カレントミラー接続された第２トランジスタ２２には出力トランジスタ１０に比例した電流が流れる。そして、出力トランジスタ１０に過電流が流れると、第２トランジスタ２２は出力トランジスタ１０のゲート電位を低下させて負荷電流を制限する。
【００３３】
ここで、外部雑音が出力端子５を経由して出力トランジスタ１０のドレインに伝搬すると、出力トランジスタ１０のゲート−ドレイン間の寄生容量を経由して出力トランジスタ１０のゲート電位が変化し、更に第２トランジスタ２２のベース電位が変化する。そして、更に電位上昇抑制回路４５を構成しているトランジスタ４６のベース電位が変化し、このベース電位がトランジスタ４６の閾値電圧よりも大きくなると、トランジスタ４６はオンとなり、第２トランジスタ２２のベース電位の上昇を抑制するように働く。
【００３４】
一方、出力端子５を経由して出力トランジスタ１０のドレインに伝搬した外部雑音により、出力トランジスタ１０のゲート電位が変化すると、制御トランジスタ５０のベース電位が変化し、更に電位上昇抑制回路４０を構成しているトランジスタ４１のベース電位が変化する。このベース電位がトランジスタ４１の閾値電圧よりも大きくなると、トランジスタ４１はオンとなり、制御トランジスタ５０のベース電位の上昇を抑制するように働く。
【００３５】
また、ショートなど何らかの原因で負荷１００に過電流（例えば１Ａ以上）が流れると、出力トランジスタ１０および第２トランジスタ２２に流れる電流は増加する。そして、定電流源３２から出力トランジスタ１０のゲートに供給されるバイアス電流よりも第２トランジスタ２２に流れる電流が大きくなると、第２トランジスタ２２は、検出トランジスタ２４および出力トランジスタ１０のゲート電位を低下させる。この結果、出力トランジスタ１０に流れる負荷電流は所定値（１Ａ）以下に制限されることになる。この様に、負荷電流が増加して定電流源３２に流れる定電流Ｉｃの電流よりも第２トランジスタに流れる電流が大きくなると、出力トランジスタ１０のゲート電位が低下して出力トランジスタ１０に流れる負荷電流が制限される。
【００３６】
また、スイッチング素子６４をオン、スイッチング素子３４をオフするような制御信号が制御端子７に入力されると、トランジスタ６２はオフとなり、制御トランジスタ５０のベースには定電流源６１からの定電流によってバイアス電圧が供給され、制御トランジスタ５０はオンとなる。そして、制御トランジスタ５０は、出力トランジスタ１０および検出トランジスタ２４のゲート電位を低下させてオフさせ、負荷電流の駆動を停止させる。
【００３７】
上記したように、出力トランジスタ１０のゲート−ソース間に設けられた制御トランジスタ５０に対して電位上昇抑制回路４０を設けることによって、外部雑音による制御トランジスタ５０のベース電位の上昇を抑制することができる。また、出力トランジスタ１０のゲート−ソース間に設けられた第２トランジスタ２２に対しては電位上昇抑制回路４５を設けることによって、外部雑音による第２トランジスタ２２のベース電位の上昇を抑制することができる。このようにして、出力トランジスタ１０が誤動作するのを防止できる。
【００３８】
（その他の実施形態）
本発明は、上記実施形態に限定されるものではなく、種々の形態を採ることができる。上記実施形態にて述べたトランジスタは、出力トランジスタ１０にＮチャネル型ＭＯＳトランジスタ、制御トランジスタ５０にＮＰＮ型バイポーラトランジスタを例に採って説明したが、例えば全てのトランジスタをＭＯＳトランジスタで構成することもできる。
【００３９】
また、本発明を適用するにあたり、上記実施形態では、出力トランジスタ１０のゲート−ソース間に設けられた制御トランジスタ５０および第２トランジスタ２２に対し、それぞれ電位上昇抑制回路を設けているが、制御トランジスタ５０および第２トランジスタ２２に限らず、出力トランジスタ１０のゲート−ソース間に設けられた複数のトランジスタに対して、トランジスタ毎に電位上昇抑制回路を設けるような構成とすればよい。
【図面の簡単な説明】
【図１】本発明の第１実施形態における出力回路の構成を示す図である。
【図２】本発明の第２実施形態における出力回路の構成を示す図である。
【図３】従来の出力回路の構成の一例を示す図である。
【符号の説明】
１０・・・出力トランジスタ、２０・・・負荷電流制限回路、
３０・・・バイアス回路、４０、４５・・・電位上昇抑制回路、
５０・・・制御トランジスタ、６０・・・入力部、２１・・・第１トランジスタ、
２２・・・第２トランジスタ、２４・・・検出トランジスタ、
５１・・・ツェナーダイオード、３４、６４・・・スイッチング素子、
７１・・・ダイオード。

Claims

負荷に負荷電流を供給する出力トランジスタ（１０）と、
前記出力トランジスタ（１０）の制御端子にバイアス電圧を供給するバイアス手段（３０）と、
制御端子を有し、この制御端子の電位の上昇によりオンして前記出力トランジスタ（１０）の制御端子の電位を低下させ前記出力トランジスタ（１０）をオフさせる制御トランジスタ（５０）とを備え、
前記出力トランジスタ（１０）の制御端子に前記バイアス手段（３０）からバイアス電圧が供給されることによって前記負荷に負荷電流が供給され、前記制御トランジスタ（５０）が前記出力トランジスタ（１０）をオフさせることによって前記負荷への負荷電流の供給が停止されるように構成された出力回路において、
一端が前記制御トランジスタ（５０）の制御端子に接続され、制御端子が抵抗（４２）を介して接地されたトランジスタ（４１）を有し、該トランジスタ（４１）の一端と制御端子との間に生じている寄生容量を経由して伝搬される外部雑音により該トランジスタ（４１）の制御端子の電位が変化し該トランジスタ（４１）がオンとなって、前記制御トランジスタ（５０）の制御端子の電位の上昇を抑制する第１の電位上昇抑制手段（４０）を備えたことを特徴とする出力回路。
前記出力トランジスタ（１０）と並列接続され、前記出力トランジスタ（１０）に流れる負荷電流に比例した電流を流す検出トランジスタ（２４）と、該検出トランジスタ（２４）と直列接続された第１トランジスタ（２１）と、該第１トランジスタ（２１）とカレントミラー接続されるとともに、一端が前記出力トランジスタ（１０）の制御端子に接続された第２トランジスタ（２２）とを備え、前記検出トランジスタ（２４）に所定以上の電流が流れると、前記第２トランジスタ（２２）の制御端子の電位が上昇し前記出力トランジスタ（１０）の制御端子の電位を低下させて負荷電流を制限する負荷電流制限手段（２０）と、
一端が前記第２トランジスタ（２２）の制御端子に接続され、制御端子が抵抗（４７）を介して接地されたトランジスタ（４６）を有し、該トランジスタ（４６）の一端と制御端子との間に生じている寄生容量を経由して伝搬される外部雑音により該トランジスタ（４６）の制御端子の電位が変化し該トランジスタ（４６）がオンとなって、前記第２トランジスタ（２２）の制御端子の電位の上昇を抑制する第２の電位上昇抑制手段（４５）と、を備えたことを特徴とする請求項１に記載の出力回路。